JP2000276893A - ブースト回路 - Google Patents
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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- H02M3/073—Charge pumps of the Schenkel-type
- H02M3/077—Charge pumps of the Schenkel-type with parallel connected charge pump stages
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- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】 電源電圧Ｖｃｃの変動に加えて、プロセス条
件のばらつき及び外部温度の変動によるブースト電圧の
ばらつきを抑制することができるブースト回路を提供す
る。 【解決手段】 ブースト回路ユニット１１，１２が並列
に接続され、これと同等の構成のダミーブースト回路ユ
ニットのブースト出力電圧ＶBOOST’が電圧検出回路に
より検出されている。電圧検出回路はＶBOOST’がＶ
LIMITより低いとハイ、ＶLIMIT以上であるとロウの信号
ＴＢＳＴ２を出力し、このＴＢＳＴ２がＮＡＮＤ回路１
５に入力される。ＮＡＮＤ回路１５はハイが入力された
ときに、入力電圧ＡＴＤＢＳＴ２をブースト回路ユニッ
ト１２にも入力させ、２台のブースト回路ユニット１
１，１２がブースト動作する。
件のばらつき及び外部温度の変動によるブースト電圧の
ばらつきを抑制することができるブースト回路を提供す
る。 【解決手段】 ブースト回路ユニット１１，１２が並列
に接続され、これと同等の構成のダミーブースト回路ユ
ニットのブースト出力電圧ＶBOOST’が電圧検出回路に
より検出されている。電圧検出回路はＶBOOST’がＶ
LIMITより低いとハイ、ＶLIMIT以上であるとロウの信号
ＴＢＳＴ２を出力し、このＴＢＳＴ２がＮＡＮＤ回路１
５に入力される。ＮＡＮＤ回路１５はハイが入力された
ときに、入力電圧ＡＴＤＢＳＴ２をブースト回路ユニッ
ト１２にも入力させ、２台のブースト回路ユニット１
１，１２がブースト動作する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
ブースト回路に関し、特に、擬似的にブースト回路ユニ
ットの出力を検出し、ブースト回路本体の並列に複数個
接続されたブースト回路ユニットの動作台数を制御する
ことにより、ばらつきが少ないブースト電圧を出力する
ことができるブースト回路に関する。
ブースト回路に関し、特に、擬似的にブースト回路ユニ
ットの出力を検出し、ブースト回路本体の並列に複数個
接続されたブースト回路ユニットの動作台数を制御する
ことにより、ばらつきが少ないブースト電圧を出力する
ことができるブースト回路に関する。
【０００２】
【従来の技術】近時、フラッシュメモリ等の半導体記憶
装置において、それを動作させるに必要な電源電圧の低
下に伴い、メモリチップ全体の消費電流の削減が求めら
れている。このためメモリ内部で必要な電源電圧以上の
高電圧はチップ内部で前記電源電圧を所望の高電圧に押
し上げることにより生成することが必要である。このよ
うな目的でブースト回路が使用されている。
装置において、それを動作させるに必要な電源電圧の低
下に伴い、メモリチップ全体の消費電流の削減が求めら
れている。このためメモリ内部で必要な電源電圧以上の
高電圧はチップ内部で前記電源電圧を所望の高電圧に押
し上げることにより生成することが必要である。このよ
うな目的でブースト回路が使用されている。
【０００３】図７は従来のブースト回路を示すブロック
図である。このブースト回路においては、ブースト入力
電圧ＢBOOSTがインバータ４０により反転された後、ト
ランジスタ４１に入力され、更に容量４２を経て増幅さ
れた電圧ＶBOOSTとして出力される。トランジスタ４１
のゲートはＬ／Ｓ（レベルシフタ）４３により制御され
る。このＬ／Ｓ４３はブースト入力電圧ＢBOOST及び出
力電圧ＶBOOSTを基にトランジスタ４１のゲート電圧を
制御する。
図である。このブースト回路においては、ブースト入力
電圧ＢBOOSTがインバータ４０により反転された後、ト
ランジスタ４１に入力され、更に容量４２を経て増幅さ
れた電圧ＶBOOSTとして出力される。トランジスタ４１
のゲートはＬ／Ｓ（レベルシフタ）４３により制御され
る。このＬ／Ｓ４３はブースト入力電圧ＢBOOST及び出
力電圧ＶBOOSTを基にトランジスタ４１のゲート電圧を
制御する。
【０００４】しかし、この従来のブースト回路は、電源
電圧、外部温度の変動及びチップのプロセス要因のばら
つき等により出力電圧が大きく変動するという問題点が
ある。
電圧、外部温度の変動及びチップのプロセス要因のばら
つき等により出力電圧が大きく変動するという問題点が
ある。
【０００５】そこで、従来、図８に示すように、図７に
示すブースト回路をブースト回路ユニット３２，３３と
して、これを入力端子３１と出力端子３８との間に並列
接続したブースト回路が提案されている。
示すブースト回路をブースト回路ユニット３２，３３と
して、これを入力端子３１と出力端子３８との間に並列
接続したブースト回路が提案されている。
【０００６】この従来のブースト回路においては、入力
端子３１にはブースト入力電圧ＡＴＤＢＳＴ２が入力さ
れ、この入力端子３１とブースト回路ユニット３２との
間にはインバータ３４が接続されている。そして、入力
端子３１とブースト回路３３との間にはＮＡＮＤ回路３
５が接続され、ＮＡＮＤ回路３５の他方の入力端には電
源電圧検出回路３７が接続されている。これにより、Ｎ
ＡＮＤ回路３５にはブースト入力電圧ＡＴＤＢＳＴ２と
電源電圧検出回路３７の出力信号が入力されて、双方の
論理積がブースト回路ユニット３３に入力される。電源
電圧検出回路３７は電源電圧Ｖｃｃが所定の電圧Ｖ
LIMIT未満の場合にハイ、ＶLIMIT以上の場合にロウの信
号を出力する。
端子３１にはブースト入力電圧ＡＴＤＢＳＴ２が入力さ
れ、この入力端子３１とブースト回路ユニット３２との
間にはインバータ３４が接続されている。そして、入力
端子３１とブースト回路３３との間にはＮＡＮＤ回路３
５が接続され、ＮＡＮＤ回路３５の他方の入力端には電
源電圧検出回路３７が接続されている。これにより、Ｎ
ＡＮＤ回路３５にはブースト入力電圧ＡＴＤＢＳＴ２と
電源電圧検出回路３７の出力信号が入力されて、双方の
論理積がブースト回路ユニット３３に入力される。電源
電圧検出回路３７は電源電圧Ｖｃｃが所定の電圧Ｖ
LIMIT未満の場合にハイ、ＶLIMIT以上の場合にロウの信
号を出力する。
【０００７】また、出力端子３８と接地端の間には容量
ＣLのコンデンサ３６が接続されている。そして、出力
端子３８から増幅された電圧ＶBOOSTが出力される。
ＣLのコンデンサ３６が接続されている。そして、出力
端子３８から増幅された電圧ＶBOOSTが出力される。
【０００８】次に、この従来のブースト回路の動作につ
いて説明する。電源電圧検出回路３７は電源電圧Ｖｃｃ
が所定の電圧ＶLIMIT未満である場合にハイを出力し、
ＮＡＮＤ回路３５を介してブースト入力電圧ＡＴＤＢＳ
Ｔ２がブースト回路ユニット３３にも入力されてブース
ト回路ユニット３３が動作する。この場合、ブースト回
路は、ブースト回路ユニット３２及びブースト回路ユニ
ット３３の２台で動作する。
いて説明する。電源電圧検出回路３７は電源電圧Ｖｃｃ
が所定の電圧ＶLIMIT未満である場合にハイを出力し、
ＮＡＮＤ回路３５を介してブースト入力電圧ＡＴＤＢＳ
Ｔ２がブースト回路ユニット３３にも入力されてブース
ト回路ユニット３３が動作する。この場合、ブースト回
路は、ブースト回路ユニット３２及びブースト回路ユニ
ット３３の２台で動作する。
【０００９】また、電源電圧検出回路３７は電源電圧Ｖ
ｃｃが所定の電圧ＶLIMIT以上である場合にロウを出力
し、ブースト回路ユニット３３にはブースト入力電圧Ａ
ＴＤＢＳＴ２は入力されず、ブースト回路ユニット３３
は動作を停止する。この場合は、ブースト回路は、ブー
スト回路ユニット３２の１台で動作する。
ｃｃが所定の電圧ＶLIMIT以上である場合にロウを出力
し、ブースト回路ユニット３３にはブースト入力電圧Ａ
ＴＤＢＳＴ２は入力されず、ブースト回路ユニット３３
は動作を停止する。この場合は、ブースト回路は、ブー
スト回路ユニット３２の１台で動作する。
【００１０】従って、電源電圧の変動によってブースト
回路ユニットの動作台数を制御することによりブースト
回路の出力の変動を抑制することができる。
回路ユニットの動作台数を制御することによりブースト
回路の出力の変動を抑制することができる。
【００１１】
【発明が解決しようとする課題】しかしながら、上述の
従来のブースト回路では、電源電圧の変動のみを検出し
ているので、電源電圧の変動によるブースト回路出力の
変動を防止することはできるものの、プロセス条件のば
らつき及び外部温度等の変動に伴うブースト電圧自体の
変動を抑制できないという問題点がある。
従来のブースト回路では、電源電圧の変動のみを検出し
ているので、電源電圧の変動によるブースト回路出力の
変動を防止することはできるものの、プロセス条件のば
らつき及び外部温度等の変動に伴うブースト電圧自体の
変動を抑制できないという問題点がある。
【００１２】本発明はかかる問題に鑑みてなされたもの
であって、電源電圧Ｖｃｃの変動に加えて、プロセス条
件のばらつき及び外部温度の変動によるブースト電圧の
ばらつきを抑制することができるブースト回路を提供す
ること目的とする。
であって、電源電圧Ｖｃｃの変動に加えて、プロセス条
件のばらつき及び外部温度の変動によるブースト電圧の
ばらつきを抑制することができるブースト回路を提供す
ること目的とする。
【００１３】
【課題を解決するための手段】本発明に係るブースト回
路は、複数個（ｎ個）の並列接続されたブースト回路ユ
ニットから構成されるブースト回路本体と、前記ブース
ト回路本体のブースト回路ユニットと同等の構成のダミ
ーブースト回路ユニット及びそのブースト回路ユニット
の出力電圧を検出する電圧検出回路から構成されるブー
スト電圧検出部と、このブースト電圧検出部の検出結果
に基づいて前記ブースト回路本体の回路ユニットの動作
台数を選択する選択回路とを有することを特徴とする。
路は、複数個（ｎ個）の並列接続されたブースト回路ユ
ニットから構成されるブースト回路本体と、前記ブース
ト回路本体のブースト回路ユニットと同等の構成のダミ
ーブースト回路ユニット及びそのブースト回路ユニット
の出力電圧を検出する電圧検出回路から構成されるブー
スト電圧検出部と、このブースト電圧検出部の検出結果
に基づいて前記ブースト回路本体の回路ユニットの動作
台数を選択する選択回路とを有することを特徴とする。
【００１４】前記電圧検出回路は、前記ダミーブースト
回路ユニットの出力電圧を特定の電圧ＶLIMITと比較し
てハイ又はロウのテスト信号を出力するように構成する
ことができる。
回路ユニットの出力電圧を特定の電圧ＶLIMITと比較し
てハイ又はロウのテスト信号を出力するように構成する
ことができる。
【００１５】また、前記ブースト回路本体は、前記並列
接続されたブースト回路ユニットに信号を入力する入力
端子と、前記並列接続されたブースト回路ユニットから
出力を出力する出力端子と、を有し、前記選択回路は、
前記入力端子と第１のブースト回路ユニットの間に接続
されたインバータと、前記入力端子と第２乃至第ｎのブ
ースト回路ユニットとの間に夫々接続された（ｎ−１）
個のＮＡＮＤ回路と、これらのＮＡＮＤ回路に前記テス
ト信号を入力する手段とを有するように構成することが
できる。
接続されたブースト回路ユニットに信号を入力する入力
端子と、前記並列接続されたブースト回路ユニットから
出力を出力する出力端子と、を有し、前記選択回路は、
前記入力端子と第１のブースト回路ユニットの間に接続
されたインバータと、前記入力端子と第２乃至第ｎのブ
ースト回路ユニットとの間に夫々接続された（ｎ−１）
個のＮＡＮＤ回路と、これらのＮＡＮＤ回路に前記テス
ト信号を入力する手段とを有するように構成することが
できる。
【００１６】この場合に、前記ブースト回路本体には、
２個のブースト回路ユニットが並列接続され、前記特定
の電圧ＶLIMITが１個であるか、又は前記ブースト回路
本体には、ｍ（ｍは３以上の自然数）個のブースト回路
ユニットが並列接続され、前記特定の電圧ＶLIMITが
（ｍ−１）個であり、この特定の電圧ＶLIMITに応じて
（ｍ−１）個のテスト信号が（ｍ−１）個のブースト回
路ユニットに夫々入力されるように構成することができ
る。
２個のブースト回路ユニットが並列接続され、前記特定
の電圧ＶLIMITが１個であるか、又は前記ブースト回路
本体には、ｍ（ｍは３以上の自然数）個のブースト回路
ユニットが並列接続され、前記特定の電圧ＶLIMITが
（ｍ−１）個であり、この特定の電圧ＶLIMITに応じて
（ｍ−１）個のテスト信号が（ｍ−１）個のブースト回
路ユニットに夫々入力されるように構成することができ
る。
【００１７】
【発明の実施の形態】以下、本発明の実施例に係るブー
スト回路について説明する。図１は本発明の第１実施例
に係るブースト回路のブースト回路本体を示すブロック
図、図２は、このブースト回路のブースト電圧検出部を
示すブロック図である。
スト回路について説明する。図１は本発明の第１実施例
に係るブースト回路のブースト回路本体を示すブロック
図、図２は、このブースト回路のブースト電圧検出部を
示すブロック図である。
【００１８】図１に示すように、ブースト回路本体に
は、ブースト入力電圧ＡＴＤＢＳＴ２が入力される入力
端子１８と、ブースト電圧が出力される出力端子１９と
の間に、ブースト回路ユニット１１とブースト回路ユニ
ット１２が並列接続されている。そして、この入力端子
１８とブースト回路ユニット１１との間にはインバータ
１４が接続されている。また、入力端子１８とブースト
回路１２との間にはＮＡＮＤ回路１５が接続されてお
り、ＮＡＮＤ回路１５の一方の入力端にはブースト入力
電圧ＡＴＤＢＳＴ２が入力され、他方の入力端には後述
する電圧検出回路１７の出力信号ＴＢＳＴ２が入力され
る。更に、出力端子１９と接地との間には負荷容量（Ｃ
L）１６が接続されている。
は、ブースト入力電圧ＡＴＤＢＳＴ２が入力される入力
端子１８と、ブースト電圧が出力される出力端子１９と
の間に、ブースト回路ユニット１１とブースト回路ユニ
ット１２が並列接続されている。そして、この入力端子
１８とブースト回路ユニット１１との間にはインバータ
１４が接続されている。また、入力端子１８とブースト
回路１２との間にはＮＡＮＤ回路１５が接続されてお
り、ＮＡＮＤ回路１５の一方の入力端にはブースト入力
電圧ＡＴＤＢＳＴ２が入力され、他方の入力端には後述
する電圧検出回路１７の出力信号ＴＢＳＴ２が入力され
る。更に、出力端子１９と接地との間には負荷容量（Ｃ
L）１６が接続されている。
【００１９】一方、図２に示すように、ブースト電圧検
出部には、ブースト回路ユニット１１，１２と同等の構
成のダミーブースト回路ユニット１３が設けられてい
る。このダミーブースト回路ユニット１３にはブースト
入力電圧ＡＴＤＢＳＴ１が入力され、ダミーブースト出
力電圧ＶBOOST’を出力する。
出部には、ブースト回路ユニット１１，１２と同等の構
成のダミーブースト回路ユニット１３が設けられてい
る。このダミーブースト回路ユニット１３にはブースト
入力電圧ＡＴＤＢＳＴ１が入力され、ダミーブースト出
力電圧ＶBOOST’を出力する。
【００２０】このダミーブースト回路ユニット１３の出
力電圧ＶBOOST’は電圧検出回路１７に入力されてい
る。電圧検出回路１７は検出したダミーブースト出力電
圧ＶBO OST’が特定の電圧ＶLIMIT以上である場合にはロ
ウ、特定の電圧ＶLIMIT未満の場合にハイの出力信号Ｔ
ＢＳＴ２を出力する。ダミーブースト回路ユニット１３
の出力端子と接地との間には、負荷容量（ＣL’）２０
が接続されている。なお、ブースト回路ユニット１１，
１２及びダミーブースト回路ユニット１３の具体的構成
は図７に示すものと基本的には同じである。
力電圧ＶBOOST’は電圧検出回路１７に入力されてい
る。電圧検出回路１７は検出したダミーブースト出力電
圧ＶBO OST’が特定の電圧ＶLIMIT以上である場合にはロ
ウ、特定の電圧ＶLIMIT未満の場合にハイの出力信号Ｔ
ＢＳＴ２を出力する。ダミーブースト回路ユニット１３
の出力端子と接地との間には、負荷容量（ＣL’）２０
が接続されている。なお、ブースト回路ユニット１１，
１２及びダミーブースト回路ユニット１３の具体的構成
は図７に示すものと基本的には同じである。
【００２１】次に、上述の如く構成された本第１実施例
に係るブースト回路の動作について説明する。
に係るブースト回路の動作について説明する。
【００２２】図３は横軸に電源電圧Ｖｃｃ、しきい値電
圧Ｖｔｈ、酸化膜の厚さＴｏｘ及びプロセス温度の変動
要因をとり、縦軸にブースト回路ユニット１１，１２の
出力電圧ＶBOOSTの変化をとって両者の関係を示すグラ
フ図である。電源電圧Ｖｃｃが高く、しきい値電圧Ｖｔ
ｈが低く、酸化膜厚さＴｏｘが薄く、温度が低くなる
と、出力電圧ＶBOOSTは上昇する。ダミーブースト回路
１３も構成が同等であるので同様の特性を有する。この
ため、ダミーブースト回路１３の出力電圧ＶBOOS T’
も、図３のＢＯＯＳＴ１台動作時の直線と同様に変化す
る。そこで、電圧検出回路１７にＶBOOSTの許容範囲の
下限値をＶLIMITとして設定し、ダミーブースト回路ユ
ニット１３の出力ＶBOOST’がＶLIMIT以上の場合にロ
ウ、ＶLIMIT未満の場合にハイの信号ＴＢＳＴ２を出力
する。このように、電圧検出回路１７の出力を設定する
と、ブースト入力電圧ＡＴＤＢＳＴ１が、ダミーブース
ト回路ユニット１３に入力し、ダミーブースト電圧Ｖ
BOOST’が出力されると、電圧検出回路１７がこのダミ
ーブースト電圧ＶBOOST’を検出し、ＶBOOST’が所定の
電圧Ｖ LIMIT以上である場合に、電圧検出回路１７はロ
ウの信号ＴＢＳＴ２を出力する。ＮＡＮＤ回路１５はこ
のロウの信号ＴＢＳＴ２とブースト入力電圧ＡＴＤＢＳ
Ｔ２との論理積をとり、一方の入力信号がロウであるた
め、ブースト回路ユニット１２へは入力電圧ＡＴＤＢＳ
Ｔ２が入力されず、ブースト回路ユニット１２はブース
ト動作しない。つまり、１台のブースト回路ユニット１
１のみが動作する。
圧Ｖｔｈ、酸化膜の厚さＴｏｘ及びプロセス温度の変動
要因をとり、縦軸にブースト回路ユニット１１，１２の
出力電圧ＶBOOSTの変化をとって両者の関係を示すグラ
フ図である。電源電圧Ｖｃｃが高く、しきい値電圧Ｖｔ
ｈが低く、酸化膜厚さＴｏｘが薄く、温度が低くなる
と、出力電圧ＶBOOSTは上昇する。ダミーブースト回路
１３も構成が同等であるので同様の特性を有する。この
ため、ダミーブースト回路１３の出力電圧ＶBOOS T’
も、図３のＢＯＯＳＴ１台動作時の直線と同様に変化す
る。そこで、電圧検出回路１７にＶBOOSTの許容範囲の
下限値をＶLIMITとして設定し、ダミーブースト回路ユ
ニット１３の出力ＶBOOST’がＶLIMIT以上の場合にロ
ウ、ＶLIMIT未満の場合にハイの信号ＴＢＳＴ２を出力
する。このように、電圧検出回路１７の出力を設定する
と、ブースト入力電圧ＡＴＤＢＳＴ１が、ダミーブース
ト回路ユニット１３に入力し、ダミーブースト電圧Ｖ
BOOST’が出力されると、電圧検出回路１７がこのダミ
ーブースト電圧ＶBOOST’を検出し、ＶBOOST’が所定の
電圧Ｖ LIMIT以上である場合に、電圧検出回路１７はロ
ウの信号ＴＢＳＴ２を出力する。ＮＡＮＤ回路１５はこ
のロウの信号ＴＢＳＴ２とブースト入力電圧ＡＴＤＢＳ
Ｔ２との論理積をとり、一方の入力信号がロウであるた
め、ブースト回路ユニット１２へは入力電圧ＡＴＤＢＳ
Ｔ２が入力されず、ブースト回路ユニット１２はブース
ト動作しない。つまり、１台のブースト回路ユニット１
１のみが動作する。
【００２３】また、前記ダミーブースト電圧ＶBOOST’
が、所定の電圧ＶLIMIT未満である場合は、電圧検出回
路１７はＴＢＳＴ２信号としてハイを出力する。そうす
ると、ＮＡＮＤ回路１５はブースト入力電圧ＡＴＤＢＳ
Ｔ２と前記ＴＢＳＴ２（ハイ）との論理積をとることに
より、ブースト入力電圧ＡＴＤＢＳＴ２をブースト回路
ユニット１２に入力させる。これにより、ブースト回路
ユニット１２はブースト動作をし、ブースト回路ユニッ
ト１１とブースト回路ユニット１２の双方がブースト動
作する。これにより、ブースト出力電圧ＶBOOSTは、電
源電圧及び外部温度等の変動に対して、図３のＢＯＯＳ
Ｔ２台動作時の実線で示したように変動を示す。従っ
て、本実施例のブースト回路は、電源電圧、プロセス条
件及び温度等の変動に対して、図３の実線で示すパター
ンの出力電圧ＶBOOSTを出力し、このＶBOOSTは許容範囲
で変動したものとなる。これにより、ブースト出力電圧
ＶBOO STのばらつきを抑制することができる。
が、所定の電圧ＶLIMIT未満である場合は、電圧検出回
路１７はＴＢＳＴ２信号としてハイを出力する。そうす
ると、ＮＡＮＤ回路１５はブースト入力電圧ＡＴＤＢＳ
Ｔ２と前記ＴＢＳＴ２（ハイ）との論理積をとることに
より、ブースト入力電圧ＡＴＤＢＳＴ２をブースト回路
ユニット１２に入力させる。これにより、ブースト回路
ユニット１２はブースト動作をし、ブースト回路ユニッ
ト１１とブースト回路ユニット１２の双方がブースト動
作する。これにより、ブースト出力電圧ＶBOOSTは、電
源電圧及び外部温度等の変動に対して、図３のＢＯＯＳ
Ｔ２台動作時の実線で示したように変動を示す。従っ
て、本実施例のブースト回路は、電源電圧、プロセス条
件及び温度等の変動に対して、図３の実線で示すパター
ンの出力電圧ＶBOOSTを出力し、このＶBOOSTは許容範囲
で変動したものとなる。これにより、ブースト出力電圧
ＶBOO STのばらつきを抑制することができる。
【００２４】次に、本発明の第２の実施例について説明
する。図４は本第２実施例のブースト回路本体を示すブ
ロック図、図５はブースト電圧検出部を示すブロック図
である。本実施例のブースト回路本体には、ブースト入
力電圧ＡＴＤＢＳＴ２が入力される入力端子２１とブー
スト電圧が出力される出力端子２８との間に、第１ブー
スト回路ユニット２２、第２ブースト回路ユニット２
３．．．及びｎ番目（ｎ≧３の自然数）の第ｎブースト
回路ユニット２７が並列接続されている。そして、この
入力端子２１と第１ブースト回路ユニット２２との間に
はインバータ２４が接続されており、入力端子２１と第
２乃至第ｎブースト回路ユニット２７との間には夫々Ｎ
ＡＮＤ回路２５が接続されている。これらの（ｎ−１）
個のＮＡＮＤ回路２５の他方の入力端には、後述する電
圧検出回路３０から夫々ＴＢＳＴ２乃至ＴＢＳＴｎが入
力される。また、出力端子２８と接地との間には、負荷
容量（ＣL）２６が接続されている。
する。図４は本第２実施例のブースト回路本体を示すブ
ロック図、図５はブースト電圧検出部を示すブロック図
である。本実施例のブースト回路本体には、ブースト入
力電圧ＡＴＤＢＳＴ２が入力される入力端子２１とブー
スト電圧が出力される出力端子２８との間に、第１ブー
スト回路ユニット２２、第２ブースト回路ユニット２
３．．．及びｎ番目（ｎ≧３の自然数）の第ｎブースト
回路ユニット２７が並列接続されている。そして、この
入力端子２１と第１ブースト回路ユニット２２との間に
はインバータ２４が接続されており、入力端子２１と第
２乃至第ｎブースト回路ユニット２７との間には夫々Ｎ
ＡＮＤ回路２５が接続されている。これらの（ｎ−１）
個のＮＡＮＤ回路２５の他方の入力端には、後述する電
圧検出回路３０から夫々ＴＢＳＴ２乃至ＴＢＳＴｎが入
力される。また、出力端子２８と接地との間には、負荷
容量（ＣL）２６が接続されている。
【００２５】一方、図５に示すように、ブースト電圧検
出部においては、第１乃至第ｎブースト回路ユニット２
２〜２７と同等の構成のダミーブースト回路ユニット２
９が設けられており、このダミーブースト回路ユニット
２９にブースト入力電圧ＡＴＤＢＳＴ１が入力され、ダ
ミーブースト回路ユニット２８はこれを増幅してダミー
ブースト出力電圧ＶBOOST’を出力する。（ｎ−１）個
の電圧検出回路３０はダミーブースト出力電圧
ＶBOOST’を検出して、このダミーブースト出力電圧ＶB
OOST’と特定の電圧ＶLIMIT1乃至ＶLIMIT(n-1)とを比較
して、ハイ又はロウの信号ＴＢＳＴ２乃至ＴＢＳＴｎを
出力する。
出部においては、第１乃至第ｎブースト回路ユニット２
２〜２７と同等の構成のダミーブースト回路ユニット２
９が設けられており、このダミーブースト回路ユニット
２９にブースト入力電圧ＡＴＤＢＳＴ１が入力され、ダ
ミーブースト回路ユニット２８はこれを増幅してダミー
ブースト出力電圧ＶBOOST’を出力する。（ｎ−１）個
の電圧検出回路３０はダミーブースト出力電圧
ＶBOOST’を検出して、このダミーブースト出力電圧ＶB
OOST’と特定の電圧ＶLIMIT1乃至ＶLIMIT(n-1)とを比較
して、ハイ又はロウの信号ＴＢＳＴ２乃至ＴＢＳＴｎを
出力する。
【００２６】即ち、図６に示すように、１番目の電圧検
出回路３０には最も低い電圧ＶLIMI T1が設定され、２番
目の電圧検出回路３０には次に低い電圧ＶLIMIT2が設定
されており、順次等間隔に増大する電圧が設定され、最
後の（ｎ−１）番目の電圧検出回路３０には最も高い電
圧ＶLIMIT(n-1)が設定されている。これらの電圧検出回
路３０は、ダミーブースト回路ユニット２９の出力電圧
ＶBOOST’を検出し、これがＶLIMIT1より低い場合は全
ての電圧検出回路３０からハイの信号ＴＢＳＴ２〜ＴＢ
ＳＴｎが出力される。
出回路３０には最も低い電圧ＶLIMI T1が設定され、２番
目の電圧検出回路３０には次に低い電圧ＶLIMIT2が設定
されており、順次等間隔に増大する電圧が設定され、最
後の（ｎ−１）番目の電圧検出回路３０には最も高い電
圧ＶLIMIT(n-1)が設定されている。これらの電圧検出回
路３０は、ダミーブースト回路ユニット２９の出力電圧
ＶBOOST’を検出し、これがＶLIMIT1より低い場合は全
ての電圧検出回路３０からハイの信号ＴＢＳＴ２〜ＴＢ
ＳＴｎが出力される。
【００２７】そして、ＶBOOST’がＶLIMIT1以上Ｖ
LIMIT2未満になると、１番目の電圧検出回路３０の信号
ＴＢＳＴ２のみがロウとなり、ＶBOOST’がＶLIMIT2以
上ＶLIMIT 3未満になると、１番目と２番目の電圧検出回
路３０の信号ＴＢＳＴ２及びＴＢＳＴ３のみがロウとな
る。このようにして、ＶBOOST’がＶLIMIT(n-1)以上に
なった場合に、全ての電圧検出回路３０からロウの信号
ＴＢＳＴ２〜ＴＢＳＴｎが出力される。
LIMIT2未満になると、１番目の電圧検出回路３０の信号
ＴＢＳＴ２のみがロウとなり、ＶBOOST’がＶLIMIT2以
上ＶLIMIT 3未満になると、１番目と２番目の電圧検出回
路３０の信号ＴＢＳＴ２及びＴＢＳＴ３のみがロウとな
る。このようにして、ＶBOOST’がＶLIMIT(n-1)以上に
なった場合に、全ての電圧検出回路３０からロウの信号
ＴＢＳＴ２〜ＴＢＳＴｎが出力される。
【００２８】次に、上述のように構成された第２実施例
のブースト回路の動作について説明する。先ず、ダミー
ブースト回路ユニット２９にブースト入力電圧ＡＴＤＢ
ＳＴ１が入力すると、ダミーブースト回路ユニット２９
はブースト動作して、ダミーブースト電圧ＶBOOST’を
出力する。各電圧検出回路３０はこのダミーブースト電
圧ＶBOOST’を検出し、各電圧検出回路３０は、その設
定電圧よりもダミーブースト電圧ＶBOOST’高い場合に
ロウを、低い場合にハイを出力する。これにより、ダミ
ーブースト電圧ＶBOOST’の大きさに応じて決まる数の
電圧検出回路からハイの信号が出力され、このハイの信
号が入力されたＮＡＮＤ回路２５に接続されたブースト
回路ユニット２３〜２７がブースト動作を行う。即ち、
ＶBOOST’がＶLIMIT(n-1)以上である場合には全ての電
圧検出回路３０からロウの信号が出力され、ＮＡＮＤ回
路２５からは入力電圧ＡＴＤＢＳＴ２が第２乃至第ｎブ
ースト回路ユニット２３、２７に入力されず、第１ブー
スト回路ユニット２２のみが動作する。一方、
ＶBOOST’がＶLIMIT1未満である場合は、全ての電圧検
出回路３０からハイの信号が出力され、全てのＮＡＮＤ
回路２５がオンとなって、全てのブースト回路ユニット
２２，２３，２７が動作する。
のブースト回路の動作について説明する。先ず、ダミー
ブースト回路ユニット２９にブースト入力電圧ＡＴＤＢ
ＳＴ１が入力すると、ダミーブースト回路ユニット２９
はブースト動作して、ダミーブースト電圧ＶBOOST’を
出力する。各電圧検出回路３０はこのダミーブースト電
圧ＶBOOST’を検出し、各電圧検出回路３０は、その設
定電圧よりもダミーブースト電圧ＶBOOST’高い場合に
ロウを、低い場合にハイを出力する。これにより、ダミ
ーブースト電圧ＶBOOST’の大きさに応じて決まる数の
電圧検出回路からハイの信号が出力され、このハイの信
号が入力されたＮＡＮＤ回路２５に接続されたブースト
回路ユニット２３〜２７がブースト動作を行う。即ち、
ＶBOOST’がＶLIMIT(n-1)以上である場合には全ての電
圧検出回路３０からロウの信号が出力され、ＮＡＮＤ回
路２５からは入力電圧ＡＴＤＢＳＴ２が第２乃至第ｎブ
ースト回路ユニット２３、２７に入力されず、第１ブー
スト回路ユニット２２のみが動作する。一方、
ＶBOOST’がＶLIMIT1未満である場合は、全ての電圧検
出回路３０からハイの信号が出力され、全てのＮＡＮＤ
回路２５がオンとなって、全てのブースト回路ユニット
２２，２３，２７が動作する。
【００２９】このようにして、ダミーブースト電圧Ｖ
BOOST’の大きさに応じて図６に示すように複数個のダ
ミーブースト回路２２〜２７が動作し、図６の実線に示
す態様でブースト回路の出力端子２８から出力電圧Ｖ
BOOSTが出力される。これにより、ＶBOOSTが図６の許容
範囲内に制御される。
BOOST’の大きさに応じて図６に示すように複数個のダ
ミーブースト回路２２〜２７が動作し、図６の実線に示
す態様でブースト回路の出力端子２８から出力電圧Ｖ
BOOSTが出力される。これにより、ＶBOOSTが図６の許容
範囲内に制御される。
【００３０】なお、上記各実施例では、ブースト電圧検
出部とブースト回路本体に使用しているブースト回路ユ
ニットを同じ構成としたが、本発明はこれに限らず、例
えば、ブースト電圧検出部に使用しているブースト回路
ユニットのブースト容量ＣBO OSTの値をブースト回路本
体に使用しているブースト回路ユニットのものより小さ
くしてもよい。理想的には、ブースト電圧は、電源電
圧、ブースト容量ＣBOOS T及び負荷容量ＣLにより決まる
ため、ブースト電圧検出部の負荷容量ＣLを小さくでき
れば、ブースト容量ＣBOOSTは小さくてもよい。ブース
ト容量ＣBOOSTを小さくできれば、ブースト電圧検出部
の回路面積を小さくすることができる。
出部とブースト回路本体に使用しているブースト回路ユ
ニットを同じ構成としたが、本発明はこれに限らず、例
えば、ブースト電圧検出部に使用しているブースト回路
ユニットのブースト容量ＣBO OSTの値をブースト回路本
体に使用しているブースト回路ユニットのものより小さ
くしてもよい。理想的には、ブースト電圧は、電源電
圧、ブースト容量ＣBOOS T及び負荷容量ＣLにより決まる
ため、ブースト電圧検出部の負荷容量ＣLを小さくでき
れば、ブースト容量ＣBOOSTは小さくてもよい。ブース
ト容量ＣBOOSTを小さくできれば、ブースト電圧検出部
の回路面積を小さくすることができる。
【００３１】なお、本発明において、ブースト回路ユニ
ットと構成が同等であるということは、物理的構成の同
一のみではなく、上述のような場合も含むものとする。
ットと構成が同等であるということは、物理的構成の同
一のみではなく、上述のような場合も含むものとする。
【００３２】
【発明の効果】以上詳述したように、本発明によれば、
ブースト回路本体のブースト回路ユニットと構成が同等
のダミーブースト回路ユニットを設け、そのブースト電
圧を検出することにより、ブースト回路本体のブースト
回路ユニットの動作台数を制御するので、ブースト回路
本体から出力されるブースト電圧を一定の狭い幅に制御
することができる。これにより、電源電圧のみならず、
プロセス条件のばらつき及び外部温度の変動等を吸収
し、ブースト電圧のばらつきを抑制できると共にブース
ト出力が高いときにブースト回路ユニットの動作台数を
制限して無駄な消費電流を削減することができる。
ブースト回路本体のブースト回路ユニットと構成が同等
のダミーブースト回路ユニットを設け、そのブースト電
圧を検出することにより、ブースト回路本体のブースト
回路ユニットの動作台数を制御するので、ブースト回路
本体から出力されるブースト電圧を一定の狭い幅に制御
することができる。これにより、電源電圧のみならず、
プロセス条件のばらつき及び外部温度の変動等を吸収
し、ブースト電圧のばらつきを抑制できると共にブース
ト出力が高いときにブースト回路ユニットの動作台数を
制限して無駄な消費電流を削減することができる。
【図１】本発明の第１実施例におけるブースト回路本体
を示すブロック図である。
を示すブロック図である。
【図２】本発明の第１実施例におけるブースト電圧検出
部を示すブロック図である。
部を示すブロック図である。
【図３】本発明の第１実施例における２個のブースト回
路ユニットの電源電圧及び外部温度等の変動要因とブー
スト出力電圧との関係を示すグラフ図である。
路ユニットの電源電圧及び外部温度等の変動要因とブー
スト出力電圧との関係を示すグラフ図である。
【図４】本発明の第２の実施例におけるｎ個のブースト
回路ユニットを並列に接続したブースト回路本体を示す
ブロック図である。
回路ユニットを並列に接続したブースト回路本体を示す
ブロック図である。
【図５】本発明の第２の実施例におけるブースト電圧検
出部を示すブロック図である。
出部を示すブロック図である。
【図６】本発明の第２の実施例におけるｎ個のブースト
回路ユニットの電源電圧及び外部温度等の変動要因とブ
ースト出力電圧との関係を示す図である。
回路ユニットの電源電圧及び外部温度等の変動要因とブ
ースト出力電圧との関係を示す図である。
【図７】従来のブースト回路を示す回路図である。
【図８】従来の他のブースト回路を示すブロック図であ
る。
る。
１１、１２、２２、２３、２７、３２、３３；ブースト
回路ユニット １３、２９；ダミーブースト回路ユニット １４、２４、３４、４０；インバータ １５、２５、３５；ＮＡＮＤ回路 １６、２０、２６、３６；負荷容量 １７、３０；電圧検出回路 １８、２１、３１；入力端子 １９、２８、３８；出力端子 ３７；電源電圧検出回路 ４１；トランジスタ ４２；容量 ４３；Ｌ／Ｓ
回路ユニット １３、２９；ダミーブースト回路ユニット １４、２４、３４、４０；インバータ １５、２５、３５；ＮＡＮＤ回路 １６、２０、２６、３６；負荷容量 １７、３０；電圧検出回路 １８、２１、３１；入力端子 １９、２８、３８；出力端子 ３７；電源電圧検出回路 ４１；トランジスタ ４２；容量 ４３；Ｌ／Ｓ
Claims (5)
- 【請求項１】 複数個（ｎ個）の並列接続されたブース
ト回路ユニットから構成されるブースト回路本体と、前
記ブースト回路本体のブースト回路ユニットと同等の構
成のダミーブースト回路ユニット及びそのブースト回路
ユニットの出力電圧を検出する電圧検出回路から構成さ
れるブースト電圧検出部と、このブースト電圧検出部の
検出結果に基づいて前記ブースト回路本体の回路ユニッ
トの動作台数を選択する選択回路とを有することを特徴
とするブースト回路。 - 【請求項２】 前記電圧検出回路は、前記ダミーブース
ト回路ユニットの出力電圧を特定の電圧ＶLIMITと比較
してハイ又はロウのテスト信号を出力することを特徴と
する請求項１に記載のブースト回路。 - 【請求項３】 前記ブースト回路本体は、前記並列接続
されたブースト回路ユニットに信号を入力する入力端子
と、前記並列接続されたブースト回路ユニットから信号
を出力する出力端子と、を有し、前記選択回路は、前記
入力端子と第１のブースト回路ユニットとの間に接続さ
れたインバータと、前記入力端子と第２乃至第ｎのブー
スト回路ユニットとの間に夫々接続された（ｎ−１）個
のＮＡＮＤ回路と、これらのＮＡＮＤ回路に前記テスト
信号を入力する手段とを有することを特徴とする請求項
２に記載のブースト回路。 - 【請求項４】 前記ブースト回路本体には、２個のブー
スト回路ユニットが並列接続されており、前記特定の電
圧ＶLIMITは１個であることを特徴とする請求項３に記
載のブースト回路。 - 【請求項５】 前記ブースト回路本体には、ｍ（ｍは３
以上の自然数）個のブースト回路ユニットが並列接続さ
れており、前記特定の電圧ＶLIMITは（ｍ−１）個であ
り、この特定の電圧ＶLIMITに応じて（ｍ−１）個のテ
スト信号が（ｍ−１）個のブースト回路ユニットに夫々
入力されることを特徴とする請求項３に記載のブースト
回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7872999A JP2000276893A (ja) | 1999-03-23 | 1999-03-23 | ブースト回路 |
| US09/533,176 US6320455B1 (en) | 1999-03-23 | 2000-03-22 | Boost circuit |
| KR1020000014703A KR100364034B1 (ko) | 1999-03-23 | 2000-03-23 | 부스트 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7872999A JP2000276893A (ja) | 1999-03-23 | 1999-03-23 | ブースト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000276893A true JP2000276893A (ja) | 2000-10-06 |
Family
ID=13669985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7872999A Pending JP2000276893A (ja) | 1999-03-23 | 1999-03-23 | ブースト回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6320455B1 (ja) |
| JP (1) | JP2000276893A (ja) |
| KR (1) | KR100364034B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004109711A1 (ja) * | 2003-06-05 | 2004-12-16 | Fujitsu Limited | 冗長メモリのブースタ回路を有する半導体メモリ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100386085B1 (ko) * | 2001-05-25 | 2003-06-09 | 주식회사 하이닉스반도체 | 고전압 발생회로 |
| KR101145315B1 (ko) * | 2009-12-29 | 2012-05-16 | 에스케이하이닉스 주식회사 | 내부전압발생회로 |
| CN111312317B (zh) * | 2018-12-12 | 2022-03-01 | 北京兆易创新科技股份有限公司 | 一种非易失存储器控制方法以及装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04313889A (ja) | 1991-04-11 | 1992-11-05 | Hitachi Ltd | 半導体集積回路 |
| EP0661795B1 (en) | 1993-12-28 | 1997-07-16 | STMicroelectronics S.r.l. | Voltage booster, particularly for nonvolatile memories |
| JPH09172371A (ja) | 1995-12-19 | 1997-06-30 | Fujitsu Ltd | Ｐｌｌ回路に設けたチャージポンプの制御方法及びｐｌｌ回路 |
| JP3601901B2 (ja) | 1996-03-26 | 2004-12-15 | 株式会社 沖マイクロデザイン | 昇圧回路 |
| JPH1050088A (ja) * | 1996-08-05 | 1998-02-20 | Ricoh Co Ltd | 半導体装置 |
| JP3147042B2 (ja) | 1997-06-09 | 2001-03-19 | ヤマハ株式会社 | 半導体集積回路 |
| JP3346273B2 (ja) * | 1998-04-24 | 2002-11-18 | 日本電気株式会社 | ブースト回路および半導体記憶装置 |
-
1999
- 1999-03-23 JP JP7872999A patent/JP2000276893A/ja active Pending
-
2000
- 2000-03-22 US US09/533,176 patent/US6320455B1/en not_active Expired - Lifetime
- 2000-03-23 KR KR1020000014703A patent/KR100364034B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004109711A1 (ja) * | 2003-06-05 | 2004-12-16 | Fujitsu Limited | 冗長メモリのブースタ回路を有する半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| US6320455B1 (en) | 2001-11-20 |
| KR100364034B1 (ko) | 2002-12-11 |
| KR20010006853A (ko) | 2001-01-26 |
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