KR20000039735A - 반도체 소자의 게이트 절연막 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000009413 insulation Methods 0.000 title abstract 11
- 150000004767 nitrides Chemical class 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 5
- 230000003647 oxidation Effects 0.000 claims abstract description 5
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 5
- -1 nitrogen ions Chemical class 0.000 claims abstract description 4
- 238000004140 cleaning Methods 0.000 claims description 5
- 238000004380 ashing Methods 0.000 claims description 2
- 230000009977 dual effect Effects 0.000 abstract description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 5
- 239000000356 contaminant Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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Abstract
본 발명은 두꺼운 게이트 절연막과 얇은 게이트 절연막을 갖는 듀얼 게이트 제조에 따른 게이트 절연막의 신뢰성을 향상시키는데 적당한 반도체 소자의 게이트 절연막 형성방법을 제공하기 위한 것으로, 반도체 기판상에 절연막을 형성하는 공정, 상기 절연막의 상부 표면내에 질소이온을 주입하여 질화층을 형성하는 공정, 포토 마스크로 상기 절연막을 제 1 영역과 제 2 영역으로 정의하는 공정, 상기 제 2 영역의 질화층을 제거한 후 계속해서 상기 절연막의 소정깊이까지 제거하는 공정, 상기 포토 마스크를 제거하는 공정, 상기 제 1 영역의 질화층을 제거하고, 동시에 상기 제 2 영역에 상응하는 기판이 노출되도록 제 2 영역의 절연막을 제거하는 공정, 산화 공정을 통해 상기 제 1 영역에 제 1 두께의 게이트 절연막을 형성하고, 상기 제 2 영역에는 상기 제 1 두께의 게이트 절연막보다 얇은 제 2 두께의 게이트 절연막을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 듀얼 게이트 형성에 따른 게이트 절연막의 신뢰성을 향상시키는데 적당한 반도체 소자의 게이트 절연막 형성방법에 관한 것이다.
현재 로직(Logic)제품과 디램/로직 혼용 제품등에는 각각의 성능을 향상시키기 위해 하나의 칩안에 두 가지 이상의 두께를 가진 게이트 절연막이 필요하게 되었다.
현재 널리 사용되고 있는 듀얼 게이트 절연막 공정은 온-칩(On-Chip) 제품들에 있어서는 필수적인 공정이며, 이러한 온-칩 제품들은 향후의 반도체 시장에 주류를 이룰것으로 예측된다.
현재 발표된 듀얼 게이트 절연막 형성방법은 몇가지가 있으며, 이중 가장 단순한 방법으로서는 공정단가를 줄이기 위해 포토레지스트를 마스크로 사용하고 있다.
이하, 종래 기술에 따른 반도체 소자의 게이트 절연막 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 1d는 종래 기술에 따른 반도체 소자의 게이트 절연막 형성방법을 설명하기 위한 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 일정두께의 게이트 산화막(12)을 성장시킨다.
이후, 게이트 산화막(12)상에 포토레지스트(13)를 도포한 후, 노광 및 현상공정으로 패터닝하여 소자 특성에 따라 두꺼운 게이트 산화막이 필요한 영역(이하, 제 1 영역 이라 칭함)과 상기 게이트 산화막에 비해 상대적으로 얇은 게이트 산화막이 필요한 영역(이하, 제 2 영역 이라 칭함)을 정의한다.
도 1b에 도시한 바와 같이, 제 2 영역의 상기 게이트 산화막(12)을 소정깊이로 식각하여 제 1 영역에는 상기 게이트 산화막(12)의 두께를 그대로 유지하고, 제 2 영역에는 상기 게이트 산화막(12)이 소정 깊이로 식각되어 얇은 두께의 게이트 산화막(12a)이 된다.
이후, 도 1c에 도시한 바와 같이, 포토레지스트(13)를 제거한 후, 세정작업을 실시하여 제 2 영역의 게이트 산화막(12a)을 제거하면 제 1 영역에는 최초의 게이트 산화막(12)의 두께보다 얇은 두께의 게이트 산화막(12b)이 잔존하게 된다.
그리고 도 1d에 도시한 바와 같이, 산화 공정을 실시하여 산화막을 성장시키면, 제 1 영역에는 두꺼운 게이트 산화막(12c)이, 그리고 제 2 영역에는 상기 제 1 영역에 비해 상대적으로 얇은 게이트 산화막(12d)이 성장된다.
한편, 도 2a는 종래 듀얼 게이트 절연막 형성방법에 따른 게이트 절연막의 브랙다운(breakdown)특성을 나타낸 것이다.
도 2a에 도시된 바와 같이, 싱글 게이트에서의 게이트 절연막과 듀얼 게이트에서 두꺼운 게이트 절연막과의 브랙다운 특성을 비교하여 보면, 싱글 게이트에서의 게이트 절연막보다 듀얼 게이트에서 두꺼운 게이트 절연막이 브랙다운 까지의 라이프 타임(life time)이 급격하게 감소함을 보여준다.
한편, 도 2b는 종래 반도체 소자의 게이트 절연막 형성방법에 따른 듀얼 게이트에서의 두꺼운 게이트절연막과 싱글 게이트에서의 게이트 절연막과의 스트레스 전압에 따른 게이트 전류의 변화를 비교한 도면이다.
도 2b에서도 알 수 있듯이 싱글 게이트에서의 게이트 절연막은 스트레스 타임이 200sec가 경과하더라도 아주 미세하게 게이트 전류량이 증가하고 있는 것을 알 수 있는 반면에 듀얼 게이트에서의 두꺼운 게이트 절연막은 아주 짧은 시간에 큰 전류가 발생하여 불과 50sec의 시간이 경과하고 나면 서서히 감소하게 되는 것을 알 수 있다.
한편, 도 2c는 일정한 스트레스 전압에 따른 게이트 전압의 변화를 싱글 게이트에서의 게이트 절연막과 듀얼 게이트에서의 두꺼운 게이트 절연막을 비교한 것이다.
도 2c에 도시한 바와 같이, 듀얼 게이트에서보다 싱글 게이트에서 게이트 전압의 변화 폭이 더 큼을 알 수 있다.
그러나 상기와 같은 종래 반도체 소자의 게이트 절연막 형성방법은 다음과 같은 문제점이 있었다.
두꺼운 산화막이 형성될 영역과 얇은 산화막을 형성될 영역을 정의하기 위해 포토레지스트를 마스크로 이용하게 되는데, 상기 포토레지스트나, 또는 세정공정에서 세정용액속에 포함되어 있던 메탈 성분 또는 유기오염물로 인하여 두꺼운 산화막의 신뢰성이 급격히 나빠지게 된다.
즉, 포토레지스트를 사용하지 않고 한 번에 원하는 두께를 성장시킨 싱글 게이트에서의 게이트 절연막과 비교하여 볼 때, 종래 듀얼 게이트에서의 두꺼운 게이트 절연막의 경우 오염물질 등에 의한 에너지 베리어(barrier)의 감소로 인해 홀(hole) 트래핑(trapping)이 발생하고, 이로인해 게이트 절연막 브랙다운까지의 라이프 타임이 급격하게 감소하게 된다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 안출한 것으로, 두꺼운 게이트 절연막과 얇은 게이트 절연막을 갖는 듀얼 게이트 제조에 따른 게이트 절연막의 신뢰성을 향상시키는데 적당한 반도체 소자의 게이트 절연막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 1d는 종래 기술에 따른 반도체 소자 게이트 절연막 형성방법을 설명하기 위한 공정단면도
도 2a는 종래 기술에 따른 게이트 절연막의 브랙다운(breakdown)특성을 나타낸 그래프
도 2b는 종래 기술의 따른 두꺼운 게이트절연막과 싱글 게이트에서의 게이트 절연막과의 스트레스 전압에 따른 게이트 전류의 변화를 비교한 그래프
도 2c는 종래 기술에 따른 듀얼 게이트에서의 두꺼운 게이트 절연막과 싱글 게이트에서의 게이트 절연막에 일정한 스트레스 전압을 가할 경우 각각의 게이트 전압의 변화를 비교한 그래프
도 3a 내지 3d는 본 발명에 따른 반도체 소자의 게이트 절연막 형성방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22,22b,22c,22d,22e : 게이트 절연막
22a : 질화층 23 : 포토레지스트
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 절연막 형성방법은 반도체 기판상에 절연막을 형성하는 공정, 상기 절연막의 상부 표면내에 질소이온을 주입하여 질화층을 형성하는 공정, 포토 마스크로 상기 절연막을 제 1 영역과 제 2 영역으로 정의하는 공정, 상기 제 2 영역의 질화층을 제거한 후 계속해서 상기 절연막의 소정깊이까지 제거하는 공정, 상기 포토 마스크를 제거하는 공정, 상기 제 1 영역의 질화층을 제거하고, 동시에 상기 제 2 영역에 상응하는 기판이 노출되도록 제 2 영역의 절연막을 제거하는 공정, 산화 공정을 통해 상기 제 1 영역에 제 1 두께의 게이트 절연막을 형성하고, 상기 제 2 영역에는 상기 제 1 두께의 게이트 절연막보다 얇은 제 2 두께의 게이트 절연막을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 게이트 절연막 형성방법을 설명하기로 한다.
도 3a 내지 3d는 본 발명에 따른 반도체 소자의 게이트 절연막 형성방법을 설명하기 위한 공정단면도이다.
도 3a에 도시한 바와 같이, 반도체 기판(21)상에 게이트 절연막(22)을 형성한다. 그리고 상기 게이트 절연막(22)에 질소 이온을 주입하여 질화층(22a)을 형성한다.
여기서, 상기 질화층(22a)은 이후에 진행되는 포토 공정시 포토레지스트의 잔유물이 게이트 절연막(22)으로 침투하지 못하도로 하는 베리어(barrier)역할을 한다.
이후, 상기 질화층(22a)상에 포토레지스트(23)를 도포한 후, 노광 및 현상공정으로 패터닝하는 것에 의해 두꺼운 게이트 절연막이 형성될 영역(이하, 제 1 영역 이라 칭함)과 상기 제 1 영역의 게이트 절연막보다 더 얇은 두께의 절연막이 형성될 영역(이하, 제 2 영역 이라 칭함)을 정의한다.
도 3b에 도시한 바와 같이, 상기 포토레지스트(23)를 마스크로 이용한 식각 공정으로 제 2 영역의 질화막(22a)을 제거하고, 상기 게이트 절연막(22)의 소정깊이까지 식각하여 최초의 게이트 절연막(22)보다 더 얇은 게이트 절연막(22b)을 형성한다.
이후, 도 3c에 도시한 바와 같이, 포토레지스트(23)를 에싱(Ashing)처리하여 제거하고, 도 3d에 도시한 바와 같이, 세정공정을 실시하여 상기 제 2 영역의 게이트 절연막(22b)을 제거한다.
이때, 제 1 영역에는 질화층(22a)이 제거됨과 동시에 최초 두께의 게이트 절연막(22)보다 얇은 게이트 절연막(22c)이 형성된다.
이후, 도 3e에 도시한 바와 같이, 산화 공정을 통해 산화막을 성장시키면 제 1 영역에는 두꺼운 게이트 절연막(22d)이 형성되고, 제 2 영역에는 상기 제 1 영역의 게이트 절연막(22d)보다 더 얇은 게이트 절연막(22e)이 형성된다.
이상 상술한 바와 같이, 본 발명의 반도체 소자의 게이트 절연막 형성방법은 다음과 같은 효과가 있다.
최초에 게이트 절연막을 형성한 후, 그 표면에 질소 이온주입을 실시하게 되면 이후에 진행되는 포토레지스트 마스킹이나 식각 용액에 포함된 오염물이 게이트 절연막내로 침투하는 것을 방지하므로 최종적으로는 두꺼운 게이트 절연막을 형성함에 있어서 신뢰성이 우수한 게이트 절연막을 얻을 수 있다.
Claims (3)
- 반도체 기판상에 절연막을 형성하는 공정,상기 절연막의 상부 표면내에 질소이온을 주입하여 질화층을 형성하는 공정,포토 마스크로 상기 절연막을 제 1 영역과 제 2 영역으로 정의하는 공정,상기 제 2 영역의 질화층을 제거한 후 계속해서 상기 절연막의 소정깊이까지 제거하는 공정,상기 포토 마스크를 제거하는 공정,상기 제 1 영역의 질화층을 제거하고, 동시에 상기 제 2 영역에 상응하는 기판이 노출되도록 제 2 영역의 절연막을 제거하는 공정,산화 공정을 통해 상기 제 1 영역에 제 1 두께의 게이트 절연막을 형성하고, 상기 제 2 영역에는 상기 제 1 두께의 게이트 절연막보다 얇은 제 2 두께의 게이트 절연막을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성방법.
- 제 1 항에 있어서, 상기 포토마스크는 에싱처리하여 제거하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성방법.
- 제 1 항에 있어서, 상기 제 1 영역의 질화층 및 상기 제 2 영역의 절연막은 세정공정으로 제거하는 것을 특징으로하는 반도체 소자의 게이트 절연막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980055156A KR20000039735A (ko) | 1998-12-15 | 1998-12-15 | 반도체 소자의 게이트 절연막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980055156A KR20000039735A (ko) | 1998-12-15 | 1998-12-15 | 반도체 소자의 게이트 절연막 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000039735A true KR20000039735A (ko) | 2000-07-05 |
Family
ID=19562961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980055156A KR20000039735A (ko) | 1998-12-15 | 1998-12-15 | 반도체 소자의 게이트 절연막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000039735A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451320B1 (ko) * | 2003-01-24 | 2004-10-07 | 주식회사 하이닉스반도체 | 반도체소자의 듀얼 게이트 형성방법 |
| KR100889560B1 (ko) * | 2007-10-04 | 2009-03-23 | 주식회사 동부하이텍 | 반도체 소자의 게이트 산화막 형성 방법 |
-
1998
- 1998-12-15 KR KR1019980055156A patent/KR20000039735A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451320B1 (ko) * | 2003-01-24 | 2004-10-07 | 주식회사 하이닉스반도체 | 반도체소자의 듀얼 게이트 형성방법 |
| KR100889560B1 (ko) * | 2007-10-04 | 2009-03-23 | 주식회사 동부하이텍 | 반도체 소자의 게이트 산화막 형성 방법 |
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