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KR19990062497A - 러그드형 dmos 전력 디바이스용 대칭 주입 펀치스루 스토퍼및 그 제조 방법 - Google Patents

러그드형 dmos 전력 디바이스용 대칭 주입 펀치스루 스토퍼및 그 제조 방법 Download PDF

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KR19990062497A
KR19990062497A KR1019980037399A KR19980037399A KR19990062497A KR 19990062497 A KR19990062497 A KR 19990062497A KR 1019980037399 A KR1019980037399 A KR 1019980037399A KR 19980037399 A KR19980037399 A KR 19980037399A KR 19990062497 A KR19990062497 A KR 19990062497A
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다니엘 에스 칼라펏
스티븐 피 셉
Original Assignee
클라크 3세 존 엠.
내셔널 세미콘덕터 코포레이션
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Publication date
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Abstract

종래 DMOS 공정 흐름에 대한 구조 개량은 공지의 파괴적인 래치 엎 문제를 해결하는데 역점을 둔다. 종래 DMOS 공정에 추가된 단계는 실리콘 손상을 방지하고 이온화된 도펀트를 적절히 분배하기 위한 대칭 깊은 펀치스루 스토퍼 주입단계와 추가적인 열 처리 단계를 포함한다. 상술된 주입의 목적은 기생 바이폴러 트랜지스터 안에 저저항의 베이스 영역을 만들어 디바이스가 높은 전류 조건에서 활성화되는 것을 방지하는 것이다. 전자 회로 특성의 관점에서 본, 본 발명의 목적은 애발란시 항복에서 도 1c 의 노드 (Vx) 의 전압강하를 줄이는 것이다. 이 구조는 디바이스의 정격 전압을 낮출 수 있는 펀치스루 항복 현상을 억제하는 수단을 제공한다.

Description

러그드형 ＤＭＯＳ 전력 디바이스용 대칭 주입 펀치스루 스토퍼 및 그 제조 방법
본 발명은 반도체 회로 소자에 관한 것이고, 특히 DMOS 전력 디바이스의 기생 디바이스 턴-온의 발생 가능성을 현저히 줄이는 펀치스루 스토퍼를 제공하는 대칭 깊은 주입의 이용에 관한 것이다.
이중 확산형 금속 산화막 반도체 (DMOS) 기술은 전력 디바이스 응용 분야에 널리 사용되고 있다.
통상적으로 수직 분산형 DMOS 디바이스 안에서는 기판은 기판위에 형성된 애피택시얼층에 설치되어 있는 MOSFET과 함께 드레인 단자를 형성한다. 그렇지만 특히 매입형 DMOS 응용 분야에 있어서 집적 회로 기판의 매설층이 기판의 역할을 대신하는 경우가 있다. 이 경우에는 기판은 p 또는 n 형이 될 수 있으며, 매설층 메커니즘을 통해 집적 DMOS 디바이스를 지지한다.
도 1a 는 p- 기판 (도시되어 있지 않음) 에 형성된 n+ 매설층 (100) 과 그 n+ 매설층 (100) 위에 형성된 n- 애피택시얼층 (102) 을 포함하고 있는 종래의 DMOS 디바이스의 단면도를 나타낸다. n+/n- 층 (100/102) 은 통상적으로 n- 애피택시얼층 (102) 에 대하여 만들어진 드레인 콘택트 (도시되어 있지 않음) 와 함께 수직 DMOS의 드레인의 역할을 한다. 이중 확산형 p-형 보디 영역 (또는 웰) (104) 은 디바이스 채널의 역할을 한다. 패터닝된 폴리실리콘 게이트 전극 (106) 을 포함하는 게이트 영역과 채널 영역 (104) 으로 부터 폴리실리콘 게이트 전극 (106) 을 분리하는 하부 게이트 산화물 (107) 은 MOSFET 구조에서 채널 변조 소자를 형성한다. 디바이스 소스는 n+ 확산 영역 (108) 에 의하여 제공된다. 소스 영역 (108) 은 중간 절연층 (112) (통상적으로, 보로포스포실리케이트 유리(BSPG)) 에 의해 폴리실리콘 게이트 전극 (106) 으로 부터 절연되는 금속 상호 접속 구조 (110) 에 의해 접촉된다.
Hu et al., Second Breakdown of Vertical Power MOSFETs, IEEE, No.8, Aug. 1982, pp. 1287-1293, 에서 논의된 것과 같이, 모터 또는 긴 전송선과 같은 큰 유도성 부하를 구동하기 위하여 이용될 때의 DMOS 기술과 관련된 문제들 중에 하나는, 디바이스 동작 중에 발생하는 과도 파형이 이러한 구조에 내재되어 있는 기생 소자를 활성화하여 디바이스에 손상을 입힌다는 것이다.
도 1a 의 디바이스와 주요 기생 소자가 함께 도시되어 있는 단면이 도 1b에 도시되어 있다. 그 등가회로는 도 1c에 도시되어 있다.
DMOS 디바이스 고장의 주요 원인들은 다음과 같이 요약할 수 있다. 디바이스는 회로를 통하여 흐르는 전류를 기동시키는 게이트 전압에 의해 온-상태로 된다. 어느 때에 디바이스는 오프-상태로 스위칭되고, 그로 인해 MOSFET 를 관통하는 고저항 경로가 생긴다. 이 경우에, 이상적으로는 모든 전류는 소멸되어야 한다. 그렇지만 상술한 것과 같이 어떤 응용 분야에서는 큰 인덕턴스가 부하와 연관되어 있으며 부하의 전압은 -L di/dt의 관계를 따른다. 유한의 전류를 사실상 무한대의 저항을 통과하도록 하게 한 결과로, MOSFET 항복 값을 초과하는 전압이 발생하며, 이 디바이스에는 애발란시 항복 메커니즘을 통해 많은 양의 전류가 흐른다. 이 전류는 디바이스 안에 내부 바이어스를 생성하며, 기생 바이폴러 트랜지스터 활성화로 이어진다. 이렇게 되면, 일반적으로 항복 전압으로 불리는 MOSFET 최고 스탠드오프 전압은 20 내지 30% 만큼 강하하고, 열적 폭주 현상과 결국 디바이스 손상의 원인이 되는 전류 전도는 조절이 불가능해 진다.
이 문제를 해결하는 방법은 애발란시 모드에서는 온-상태로 되는 정류기 디바이스에 의해 외부적으로 인덕터 전압을 클램핑하여 인덕터 전류를 효과적으로 단락하는 것이다.
본 발명에 따르는 다른 해결 방법은 디바이스 레벨에서 문제 해결에 착수하는 것이다. 상술된 파괴적인 래치 엎 조건을 피하기 위해 고안된 디바이스는 러그드 (rugged) 되었다 라고 불린다.
본 발명은 종래 DMOS 공정에 대하여 구조 개량을 제공하여 공지의 파괴적인 래치 엎 문제를 해결하는데 역점을 둔다. 종래 DMOS 공정에 추가된 단계는 실리콘 손상을 방지하고 이온화된 도펀트를 적절히 분배하기 위한 대칭 깊은 펀치스루 스토퍼 주입과 추가적인 열 처리 단계를 포함한다. 이러한 주입의 목적은 기생 바이폴러 트랜지스터 안에 저저항의 베이스 영역을 만들어 디바이스가 높은 전류 조건에서 활성화되는 것을 방지하는 것이다. 전자 회로 특성의 관점에서 본, 본 발명의 목적은 애발란시 항복에서 도 1c 의 노드 (Vx) 에서의 전압강하를 줄이는 것이다. 이 구조는 디바이스의 전압을 낮추는 펀치스루 항복 현상을 억제하는 수단을 제공한다.
본 발명의 특징과 이점은 이하의 상세한 설명과 본 발명의 원리가 활용되는 실시예에 대한 도면을 참조하여 이해될 수 있다.
도 1a 는 종래의 DMOS 전력 디바이스 구조를 도시하는 단면도.
도 1b 는 도 1a 의 DMOS 구조의 주요 기생 소자를 도시하는 단면도.
도 1c 는 도 1a 의 DMOS 구조의 등가회로를 도시하는 개략도.
도 2a 내지 도 2f 는 본 발명에 따르는 러그드형 DMOS 전력 디바이스 구조를 제조하는 일련의 단계를 도시하는 단면도.
도 3 은 본 발명의 개념에 따라 웨이퍼 표면의 법선 방향에 일정한 각도로 주입되는 도펀트 빔과 그 도핑 결과에 따르는 도펀트 프로파일을 도시하는 단면도. ※ 도면의 주요부분에 대한 부호의 설명 ※
100: n+ 매설층 102 : n- 애피택시얼층
104 : 이중 확산형 p-형 보디 영역 (또는 웰)
106 : 패터닝된 폴리실리콘 게이트 전극
107 : 하부 게이트 산화물 108 : n+ 확산 영역
110 : 금속 상호 접속 구조 112 : 중간 절연층
200 : n- 애피택시얼층 202 : 전계 산화물 분리 영역
204 : 게이트 산화물 206 : 폴리실리콘 영역
208 : 실리콘 이산화물 상층
210 : p-웰 영역 212 : n+ 소스 영역
214 : p+ 펀치스루 스토퍼 영역
216 : 산화물 측벽 스페이서
218 : 알루미늄층 220 : 패시베이션 상층
본 발명에 따르는 러그드형 n-채널 DMOS 전력 디바이스 제조 공정이 도 2a 내지 도 2f 에 도시되어 있는 부분 단면도와 관련하여 상술될 것이다. 모든 경우에 대해 특정한 프로세스 매개변수가 제시되지는 아니하였지만, 당해 기술분야의 전문가는 본 발명의 개념이 이런 매개변수와 상관없이 적용 가능하다는 것과 이런 매개변수가 제조중의 특정한 집적 회로에 따라 다르다는 것을 이해할 것이다. 당해 기술 분야의 전문가는 또한 특정한 종래 공정이 설명되는 경우에도 다수의 종래 기술 중 어떠한 기술을 사용해도 동일한 결과를 획득할 수 있다는 것을 이해 할 것이다.
도 2a 를 참조하면, 본 발명에 따르는 제조 공정의 실시예는 p-형 또는 n-형 재료의 반도체 기판 (도시되어 있지 않음) 위에 n- 애피택시얼층 (200) 을 형성하는 단계로부터 시작한다. 종래 기술에 따르면, 대략 8,250 Å 두께의 전계 산화물 분리 영역 (202) 과 대략 400 Å 두께의 게이트 산화물 (204) 이 애피택시얼층 (200) 위에 형성된다.
도 2b 에 도시된 것과 같이, 대략 5,500 Å 두께의 폴리실리콘층 (206) 은 디바이스 구조 전체에 걸쳐 피복되고, 소망하는 도전율 레벨까지 인과 같은 n-형 도펀트로 도핑된다. 다음 단계에서는, 폴리실리콘이 열적 산화되어, 실리콘 이산화물 상층 (208) 이 형성된다. 상기 단계의 대안으로, 실리콘 이산화물 상층 (208) 은 화학 기상 증착법 (CVD) 에 의하여 형성될 수도 있다. 도 2c 를 참조하면, 포토레지스트 마스크 (도시되어 있지 않음) 는 실리콘 이산화물 상층 (208) 위에 형성되고, 이방성 스택 에칭 단계를 수행하여 n- 애피택시얼층 (200) 의 일 부분까지 노출시켜, 상하에 각각 실리콘 이산화물층 (208) 과 전계 산화물층 (202) 또는 게이트 산화물층 (204) 을 가진 폴리실리콘 영역 (206) 을 정의한다. 그 다음, 붕소가 n- 애피택시얼층 (200) 의 노출 영역에 주입되고 열처리됨으로써, p-웰 영역 (210) 이 형성된다. p-웰 영역 (210) 의 일반적인 최대 농도는 8 x 1016내지 1018원자/cm3이다. 붕소는 일반적으로 약 50 내지 150 KeV 의 에너지로 주입된다.
다음, 도 2d 에 도시된 것과 같이, 비소와 같은 n-형 도펀트가 p-웰 (210) 에서 n+ 영역 (212) 을 형성하기 위해 p-웰 영역 (210) 에 주입된다. 이런 대량 주입을 통해 5 x 1015원자/cm2가 된다.
도 2e 를 참조하면, 저온 산화물층 (LTO) 이 피복되고 스택형 다결정 구조에 인접하는 산화물 측벽 스페이서 (216) 를 형성하기 위해 이방성으로 에칭된다. 본 발명에 따르면, p-형 펀치스루 스토퍼 도펀트는 소스 영역 (212) 의 n+ 접합의 하부의 p-웰 영역 안에서 p+ 펀치스루 스토퍼 영역 (214) 을 형성하기 위하여 대칭으로 주입된다. 통상적인 펀치스루 스토퍼 주입 영역 (214) 의 최대 도펀트 농도는 약 8 x 1018내지 3 x 1019원자/ cm3가 된다. 펀치스루 스토퍼 도펀트는 약 140 KeV의 에너지로 주입된 붕소가 바람직하다.
상술된 펀치스루 스토퍼 도펀트 주입 단계에 이어서, 공정은 소스 콘택트의 형성 단계로 이어진다. 소스 콘택트는 도 1a 와 관련하여 상술된 것과 같이 종래의 헤비 보디 (heavy body) 영역을 형성하는 p+ 주입을 이용하며 알루미늄 콘택트층의 형성 단계로 이어진다. 하지만 본 발명의 바람직한 실시예에 있어서, 펀치스루 스토퍼 주입 단계에 이어, 포토레지스트 마스크는 도 2e 의 구조에 대하여 형성되어 n+ 소스 영역 (212) 의 중앙 부분을 노출시킨다. 마스크는 n+ 소스 영역 (212) 을 통해 펀치스루 스토퍼 영역 (214) 까지, 바람직하게는 펀치스루 스토퍼 영역 (214) 의 최대 농도 영역까지 이방성 RIE 에칭하는데 이용된다. 다음, 마스크가 제거되고, 알루미늄층 (218) 이 피복되며, n+ 소스 영역 (212) 과 펀치스루 스토퍼 영역 (214) 에 대한 알루미늄 콘택트를 형성하기 위해 에칭된다. 상술된 단계는 질화물과 같은 패시베이션 재료의 상층 (220) 의 피복 단계로 이어지며, 이 결과는 도 2f 에 도시되어있다.
당해 기술분야의 전문가는 본 발명이 p-채널 DMOS 디바이스에도 적용될 수 있다는 것을 이해할 것이다. p-채널 디바이스의 한 실시예로, n-형 펀치스루 스토퍼 주입은 2 단계의 공정을 통해 주입된 인을 포함하고 있다. 제 1 주입은 약 200 내지 220 KeV 로 최대 농도 약 8 x 1014원자/cm3까지의 LDD 주입이고, 제 2 주입은 약 60 KeV 로 최대 농도 약 5 x 10 15 원자/cm3까지의 얕은 주입이다.
그러므로, 본 발명은 추가적인 음이온 주입과 열처리 사이클을 제공하여 BJT 구조 안에 저저항 펀치스루 스토퍼 영역을 형성시킨다. 펀치스루 스토퍼 영역은 전류 전도에 의한 저항성 전압강하와, 래치 엎 문제의 원인이 되는 전류 전도의 결과로 인해 발생되는 격자 가열을 줄인다.
상술한 주입의 특징은 도펀트가 디바이스의 소스 드레인/드레인 영역을 형성하는 얕은 n+ 접합의 하부까지 주입 되도록 깊게 주입이 되어야 한다는 것이다. 상술한 주입의 추가적인 특징은 도펀트 빔이 웨이퍼 표면의 법선 방향에 대해 일정한 각도로 주입된다는 것이다. 도펀트 빔 도핑 결과의 프로파일은 도 3 에 도시되어 있다.
공정과 디바이스 시뮬레이션을 통해, 본 발명에 따른 헤비 보디 주입의 활용은 상기된 것처럼 기생 디바이스 턴-온의 가능성을 감소시키는데 굉장히 효율적이란 것이 도시되었다. 이 구조는 펀치스루 항복을 억제하는 수단을 제시하고 있고, 상기 수단은 디바이스의 전압 정격을 강하시킬 수도 있다.
본 발명은 DMOS 공정에, 실리콘 손상을 방지하고 이온화된 도펀트를 적절히 분배하기 위한 대칭 깊은 펀치스루 스토퍼 주입과 추가된 열처리 단계를 추가하여, 기생 바이폴러 트랜지스터 안에 저저항의 베이스 영역을 만들어 디바이스가 높은 전류 조건에서 활성화되는 것을 방지하여 파괴적인 래치 엎 문제를 해결한다. 여기 상기된 발명의 실시예에 대한 다양한 변형은 본 발명을 실시하면서 사용될 수 있다는 것을 이해할 것이다. 예를 들면, 상기 발명의 실시예가 n-채널 디바이스에 관한 것이면, 당해 기술 분야의 전문가는 적절한 음이온 종류의 변화와 해당 분야에 공지의 관련 프로세스의 조절을 통해 p-채널 디바이스에도 본 발명이 적용된다는 것을 이해할 수 있을 것이다. 당해 기술분야의 전문가는 본 발명이 IC 기판에서 기판의 역할이 매설층에 의해 수행되는 경우뿐만 아니라 기판이 디바이스의 드레인 단자를 형성하는 경우에도 적용된다는 것을 이해할 것이다. 다음의 특허청구범위는 본 발명의 범위를 정하고, 이 청구범위 안에 나타나는 방법과 구조와 그 균등물까지도 본 발명에 포함되는 것으로 의도된다.

Claims (3)

  1. 제 1 도전형을 가진 반도체 기판 위에 형성된 DMOS 전력 디바이스에 있어서,
    상기 DMOS 전력 디바이스가 상기 기판에 형성되고, 제 1 도전형과 반대되는 제 2 도전형을 가지며 중앙부와 주변부를 포함하는 웰 영역;
    상기 웰 영역의 상기 주변부까지 확장되도록 상기 기판에 형성되고, 게이트 절연체층, 상기 절연체층 위에 형성되는 도전체층 및 상기 도전체층 위에 형성되는 절연체층을 포함하는 스택 게이트 구조;
    상기 웰 영역의 상기 중앙부에 형성되는 상기 제 1 도전형을 가지는 소스 영역; 및
    상기 소스 영역 하부의 상기 웰 영역에 형성되는 상기 제 2 도전형을 가지는 펀치스루 스토퍼 영역을 포함하는 것을 특징으로 하는 DMOS 전력 디바이스 .
  2. 제 1 항에 있어서,
    상기 제 1 도전형이 n-형이고, 상기 제 2 도전형이 p-형인 것을 특징으로 하는 DMOS 전력 디바이스.
  3. n-형 실리콘 반도체 기판에 형성된 n-채널 전력 디바이스에 있어서,
    상기 n-형 채널 전력 디바이스가 상기 기판 위에 형성되고 중앙부와 주변부를 포함하는 p-형 웰 영역;
    상기 웰 영역의 상기 주변부까지 확장 되도록 상기 기판에 형성되고, 게이트 산화물층 , 상기 게이트 산화물층 위에 형성되는 폴리실리콘층 및 상기 폴리실리콘층 위에 형성되는 실리콘 이산화물층을 포함하는 스택 게이트;
    상기 웰 영역의 상기 중앙부에 형성되는 n-형 소스 영역; 및
    상기 소스 영역 하부의 상기 웰 영역에 형성되는 p-형 펀치스루 스토퍼 영역을 포함하는 것을 특징으로 하는 n-형 DMOS 전력 디바이스.
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