JP4024503B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、電力制御などに用いられるトレンチゲート型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）などに適用して好適な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
電力制御用の半導体装置として、パワーＭＯＳＦＥＴ（Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などのＭＯＳ型トランジスタが用いられている。これらの半導体装置は、スイッチングオペレーション時の導通損失を低減する必要があり、また同時に低容量特性も要求される。
【０００３】
これらの要求に応えるものとして、「トレンチゲート構造」がある。
【０００４】
図１０は、トレンチゲート構造のパワーＭＯＳＦＥＴの要部断面構造を表す模式図である。
【０００５】
すなわち、同図に表したＭＯＳＦＥＴは、ｎ＋型半導体基板１０１の上に、ｎ−型エピタキシャル半導体層２、ｐ型ベース領域１０３、ｎ＋型ソース領域１０４がこの順に形成された構造を有する。そして、これら積層構造に対して垂直方向に形成されたトレンチＴの内壁面にゲート絶縁膜１０７が設けられ、さらにトレンチを埋め込むようにゲート電極（ポリシリコン）１０６が設けられている。また、ソース領域１０４は、トレンチ間で選択的に除去され、その底部のベース領域１０３の表面側には追加ｐ＋型領域１０５が選択的に形成されている。
【０００６】
ゲート電極１０６及びゲート絶縁膜１０７の上には、これらを覆うように層間絶縁膜１０８が設けられ、一方、ソース領域１０４の露出部にはこれに接触するようにソース電極１０９が設けられている。また、基板１０１の裏面側には、ドレイン電極１１０が設けられている。
【０００７】
なお、図１０は、ひとつのトレンチに対応するセル部分を表したが、通常はこのようなトレンチを有するセルが素子内に複数配列されている場合が多い。
【０００８】
さて、このようなトレンチゲート型の構造においては、素子を微細化してトレンチゲートをたくさん設けるほど合計のチャネル幅が増大してオン抵抗を下げることができる。
【０００９】
素子の微細化によるオン抵抗の低減が進められるのは、以下に説明する背景による。すなわち、一般にトランジスタのオン抵抗の成分としては、高濃度基板の抵抗、エピタキシャル層の抵抗、チャンネル抵抗、ソース抵抗、コンタクト抵抗などを挙げることができる。特に、１００Ｖ以下の低耐圧系ＭＯＳＦＥＴでは、オン抵抗の成分のうち、チャンネル部の抵抗が大きな割合を占めている。チャンネル部の抵抗が占める割合は、例えば、耐圧１００Ｖ系ＭＯＳＦＥＴでは約２０％、３０Ｖ系では約６０％にもなる。したがって、セル部を微細化してチャンネル密度を増やすことはオン抵抗低減に非常に効果的である。
【００１０】
そこで、セルピッチを縮小して微細化することにより、デバイスのオン抵抗、すなわち導電損失を下げる工夫がされている。
【００１１】
一方、低容量特性を得るためには、ｐ型ベース領域３の深さとトレンチゲートの深さを浅くし、素子容量を減少させる工夫がされている。
【００１２】
【発明が解決しようとする課題】
しかしながら、トレンチゲート構造の長所である高集積化は、オン抵抗に関しては最大の利点となるが、「アバランシェ耐量」という素子破壊耐量にとっては短所となるという問題があった。
【００１３】
ここで、「アバランシェ破壊」について簡単に説明すると以下の如くである。
【００１４】
すなわち、図１０に例示したようなＭＯＳＦＥＴをターンオフ動作させるときは、ゲートＧ・ソースＳ間を短絡させてゲートＧ・ソースＳ電圧ＶＧＳを０Ｖとする。このとき、ＶＧＳがしきい電圧以下になると、チャネルが消滅する。電流経路が遮断されたため、ドレイン電流ＩＤは０Ａになるが、この電流変化により、インダクタンスを持つ負荷が逆起電力を発生し、これがドレインＤに印加される。この印加された起電力が、ｎ−型エピタキシャル層１０２とｐ型ベース領域１０３とにより構成されるダイオードを逆バイアス状態とし、ブレイクダウンを引き起こす。
【００１５】
一方、ＭＯＳＦＥＴには、ｎ型ソース領域１０４、ｐ型ベース領域１０３、ｎ型エピタキシャル層１０２によって、寄生的にｎｐｎ型のバイポーラ・トランジスタが構成されている。このバイポーラ・トランジスタのベースとなるｐ型領域１０３には、寄生抵抗ＲＢが生じている。上述したターンオフ時にブレイクダウンした電流は、ｎ型半導体基板１０１とｎ型エピタキシャル層１０２とｐ型ベース領域１０３に流れ込み、バイポーラ・トランジスタがオン動作する。ベース抵抗が大きいと、ベース・エミッタ間の順バイアスが大きくなる。このバイポーラ動作の起きているセルでは熱発生による電子正孔対が生成され、これがさらに熱を発生させるといった循環作用により、そのセルでは電流が集中し破壊が起こる。これが、いわゆる「アバランシェ破壊」である。
【００１６】
近年、スイッチング電源やＤＣ−ＤＣコンバータ用途など、ＭＯＳＦＥＴには高速動作、高周波動作の要求が高まりつつある。この要求に対して、高速・高周波動作時に生ずるパルス幅の狭いサージ電圧に対し、素子が破壊しないこと、すなわちアバランシェ破壊の高耐量化が望まれる。
【００１７】
さて、このような「アバランシェ破壊」を解決する従来技術として、図１０に表したようにベース領域１０３の一部分のベース濃度を高濃度化した追加ｐ＋型領域１０５を設け、寄生トランジスタ（ｎチャネルならｎｐｎ型）のベース抵抗を低減して動作を抑制する、「トレンチコンタクト技術」がある。
【００１８】
しかしながら、従来の解決方法では、トレンチコンタクト部ＴＣにおいて、ソース領域１０４とソース電極１０９との接触部で、加工のバラツキによりオーミック不良が発生し易く、オン抵抗特性のバラツキが増加する問題が生じていた。
【００１９】
また一方、アバランシェ破壊を防ぐためには、ソース領域１０４の濃度を下げることにより寄生トランジスタのバイポーラ動作を抑制するという方策も有効である。
【００２０】
しかし、ソース領域１０４の濃度を下げると、ソース電極１０９とのオーミックコンタクトがさらに形成しにくくなり、オン抵抗が上昇するという問題があった。
【００２１】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、トレンチコンタクト技術を採用したトレンチゲート型ＭＯＳＦＥＴなどの半導体装置において、アバランシェ耐量を改善すると同時にオン抵抗を低減した半導体装置及びその製造方法を提供することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の半導体装置は、第１導電型の半導体層と、前記半導体層の表面付近に形成された第２導電型の半導体領域と、前記第２導電型の半導体領域の上に選択的に設けられた第１導電型の半導体領域と、前記第１導電型の半導体領域から前記第２導電型の半導体領域を貫通して前記第１導電型の半導体層に至るトレンチと、前記トレンチの内壁に設けられた絶縁層と、前記トレンチにおける前記絶縁層の内側空間を充填する導電体と、前記第１導電型の半導体領域に接続された電極と、を備え、前記第１導電型の半導体領域は、前記電極との接続部において第１導電型の不純物の濃度が高い高濃度領域を有し、前記高濃度領域は、前記絶縁層及び前記第２導電型の半導体領域から離間して設けられたことを特徴とする。
【００２３】
ここで、第１導電型の半導体領域が有する「第１導電型の不純物の濃度が高い高濃度領域」とは、電極との間でオーミックコンタクトが形成される不純物濃度を有する領域をいう。
【００２４】
上記構成によれば、電極とのオーミックコンタクトを確保してオン抵抗を下げることができると同時に、アバランシェ耐圧も改善することができる。
【００２５】
ここで、前記高濃度領域は、前記絶縁層及び前記第２導電型の半導体領域から離間して設けられたものとすれば、第２導電型の半導体領域との間に急峻なｐｎ接合が形成されることによるアバランシェの発生を防ぐことができる。
【００２６】
または、本発明の第２の半導体装置は、第１導電型の半導体層と、前記半導体層の表面付近に形成された第２導電型の半導体領域と、前記第２導電型の半導体領域の上に選択的に設けられた第１導電型の半導体領域と、前記第１導電型の半導体領域から前記第２導電型の半導体領域を貫通して前記第１導電型の半導体層に至るトレンチと、前記トレンチの内壁に設けられた絶縁層と、前記トレンチにおける前記絶縁層の内側空間を充填する導電体と、前記第１導電型の半導体領域に接続された電極と、を備え、前記第１導電型の半導体領域は、前記絶縁層との接触部における第１導電型の不純物の濃度よりも前記電極との接触部における第１導電型の不純物の濃度のほうが高くなる濃度分布を有し、前記第１導電型の半導体領域は、前記第２導電型の半導体領域との接触部における第１導電型の不純物の濃度よりも前記電極との接触部における第１導電型の不純物の濃度のほうが高くなる濃度分布を有することを特徴とする。
【００２７】
上記構成によっても、電極とのオーミックコンタクトを確保してオン抵抗を下げることができると同時に、アバランシェ耐圧も改善することができる。
【００２８】
ここで、前記第１導電型の半導体領域は、前記第２導電型の半導体領域との接触部における第１導電型の不純物の濃度よりも前記電極との接触部における第１導電型の不純物の濃度のほうが高くなる濃度分布を有するものとすれば、第２導電型の半導体領域との間に急峻なｐｎ接合が形成されることによるアバランシェの発生を防ぐことができる。
【００２９】
また、前記電極は、前記第２導電型の半導体領域にも接続され、前記第２導電型の半導体領域のうちの前記電極との接続部には、第２導電型の不純物の濃度が高い高濃度領域が設けられたものとすれば、第２導電型の半導体領域に対しても低い接触抵抗が得られ、オン抵抗をさらに下げることができる。
【００３０】
または、本発明の第３の半導体装置は、第１導電型の半導体層と、前記半導体層の表面付近に形成された第２導電型のベース領域と、前記ベース領域の上に選択的に設けられた第１導電型のソース領域と、前記ソース領域から前記ベース領域を貫通して前記第１導電型の半導体層に至るトレンチと、前記トレンチの内壁に設けられたゲート絶縁層と、前記トレンチにおける前記絶縁層の内側空間を充填するゲート電極と、前記ソース領域に接続されたソース電極と、を備え、
前記ソース領域は、前記ゲート絶縁層と接触した部分よりも前記ソース電極と接触した部分において第１導電型の不純物濃度が高く、且つ前記ベース領域と接触した部分よりも前記ソース電極と接触した部分において第１導電型の不純物濃度が高いことを特徴とする。
【００３１】
上記構成によれば、電極とのオーミックコンタクトを確保してオン抵抗を下げることができると同時に、アバランシェ耐圧も改善することができ、同時に、第２導電型の半導体領域との間に急峻なｐｎ接合が形成されることによるアバランシェの発生を防ぐこともできる。
【００３３】
一方、本発明の半導体装置の製造方法は、第１導電型の半導体層と、第２導電型の半導体領域と、第１導電型の半導体領域と、がこの順に積層された積層体を形成する工程と、前記第１導電型の半導体領域から前記第２導電型の半導体領域を貫通して前記第１導電型の半導体層に達するトレンチを形成する工程と、前記トレンチの内壁面に絶縁層を形成する工程と、前記トレンチの前記絶縁層の内側を導電体で埋め込む工程と、前記第１導電型の半導体領域のうちで前記トレンチから離間した表面部分に第１導電型の不純物を導入することより、前記第２導電型の半導体領域には達しない高濃度領域を形成する工程と、前記高濃度領域の一部をエッチング除去して前記第２導電型の半導体領域を露出させる工程と、前記高濃度領域及び前記露出された第２導電型の半導体領域に電極を接続する工程と、を備えたことを特徴とする。
【００３４】
上記構成によれば、電極とのオーミックコンタクトを確保してオン抵抗を下げることができると同時に、アバランシェ耐圧も改善することができる。
【００３５】
ここで、前記露出された第２導電型の半導体領域の表面に第２導電型の不純物を導入する工程をさらに備えたものとすれば、オン抵抗をさらに下げることが可能となる。
【００３６】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について詳細に説明する。
【００３７】
図１は、本発明の実施の形態にかかる半導体装置の要部断面構造を表す模式図である。すなわち、同図は、トレンチゲート型のｎチャンネル型ＭＯＳＦＥＴを表す。
【００３８】
本実施形態のＭＯＳＦＥＴは、従来型ＭＯＳＦＥＴと比べると、ｎ＋型ソース領域４のうちのソース電極９との接触部に、高濃度のｎ＋＋型ソース領域４ａが設けられたことをひとつの特徴とする。
【００３９】
図１のＭＯＳＦＥＴの全体構造について説明すると、以下の如くである。すなわち、ｎ＋型半導体基板１の上には、ｎ−型エピタキシャル半導体層２、ｐ型ベース領域３、ｎ＋型ソース領域４がこの順に形成されている。そして、これら積層構造に対して垂直方向に形成されたトレンチの内壁面にゲート絶縁膜７が設けられ、さらにトレンチを埋め込むようにゲート電極６が設けられている。また、ソース領域４は、トレンチ間で選択的に除去され、その角部にｎ＋＋型ソース領域４ａが設けられるとともに、この部分のベース領域３の表面側には追加ｐ＋型領域５が選択的に形成されている。
【００４０】
ゲート電極６及びゲート絶縁膜７の上には、これらを覆うように層間絶縁膜８が設けられ、一方、ｎ＋＋型ソース領域４ａと追加ｐ＋型領域５に接触するようにソース電極９が設けられている。また、基板１の裏面側には、ドレイン電極１０が設けられている。
【００４１】
以上説明した構成において、ｎ＋型ソース領域４の一部を高濃度のｎ＋＋型ソース領域４ａとすることにより、アバランシェ破壊を抑制しつつ、素子のオン抵抗を効果的に下げることができる。
【００４２】
特に、図１０に例示した従来の構造と比較した場合、従来の構造におけるソース領域１０４の濃度は、例えば、１．３×１０１９ｃｍ−３程度であった。この濃度は、アバランシェ破壊とオン抵抗とのトレード・オフにより決定されるオプティマムな値であり、これよりも濃度を下げるとオン抵抗が不十分で、これよりも濃度を上げるとアバランシェ耐圧が不十分となる。
【００４３】
これに対して、本発明の構造においては、ソース領域４の濃度を、例えば５×１０１８ｃｍ−３あるいそれ以下にまで下げることができ、同時に、ｎ＋＋型ソース領域４ａの濃度を、例えば５×１０１９ｃｍ−３あるいはそれ以上に上げることが可能である。その結果、ソース領域４の濃度を下げることにより、従来よりもアバランシェ耐圧を改善し、同時に、高い濃度のｎ＋＋型ソース領域４ａを設けることにより、従来よりもオン抵抗を下げることができる。
【００４４】
また一方、本発明においては、高濃度のｎ＋＋型ソース領域４ａをｐ型ベース領域３とは接合させず、ソース領域４がそれらの間に設けた点も特徴のひとつである。
【００４５】
つまり、高濃度のｎ＋＋型ソース領域４ａとベース領域３とが接合すると、濃度勾配の急峻なｐｎ接合が形成され、寄生バイポーラ動作に際してアバランシェ現象が生じやすくなる。これに対して、図１に表したように、ｎ＋＋型ソース領域４ａをベース領域３から離して形成すれば、ソース・ベース間のｐｎ接合の急峻性を上げる心配はない。
【００４６】
本発明者の試作検討の一例によれば、例えば、ｎ＋型ソース領域４の層厚Ｔ１を０．３μｍとした場合には、ｎ＋＋型ソース領域４ａの層厚Ｔ２を０．１μｍ乃至０．１５μｍ程度とした時に良好な特性が得られた。
【００４７】
以下、図１の半導体装置について、その製造方法を参照しつつさらに詳細に説明する。
【００４８】
図２乃至図６は、本発明の半導体装置の要部製造工程を表す工程断面図である。
【００４９】
まず、図２（ａ）に表したように、例えば１０２０ｃｍ−３程度の不純物濃度を有するｎ＋型シリコンの半導体基板１の主面上に、気相成長により１０１６ｃｍ−３程度の不純物濃度のｎ−型のエピタキシャル層２を積層する。
【００５０】
次に、図２（ｂ）に表したように、ベース領域３を形成する。具体的には、ｎ−型エピタキシャル層２の表面に酸化膜３０を形成し、イオン注入法を用いてｎ−型エピタキシャル層２の表面にｐ型の不純物、例えばボロン（Ｂ）を打ち込み拡散させてｐ型ベース領域３を形成する。
【００５１】
次に、図２（ｃ）に表したように、酸化膜３０を除去し、ｐ型ベース領域３の表面にイオン注入法を用いて、ｎ型の不純物、例えば砒素（Ａｓ）を例えば２×１０１５ｃｍ−２のドーズ量で打ち込み拡散させて５×１０１８ｃｍ−３程度の不純物濃度を有するｎ＋型ソース領域４を形成する。ちなみに、図１０に例示したような従来の構造の場合、この工程における砒素のドーズ量は例えば５×１０１５ｃｍ−２であり、形成されるソース領域１０４の濃度は、１．４×１０１９ｃｍ−３程度もあった。後に図７を参照しつつ詳述するように、従来のソース領域１０４の濃度は、アバランシェ耐圧を低下させるとともに、ソース電極１０９とのオーミックコンタクトを得るには不十分な値であった。
【００５２】
次に、図３（ａ）に表したように、ＰＥＰ（Photo-Engraving Process）技術を用いてｎ＋型ソース領域４の表面にレジストマスク３２を設け、例えばＲＩＥ（Reactive Ion Etching）法により、ｎ−型エピタキシャル層２に達するまでドライエッチングを行いゲートトレンチ領域にトレンチＴを形成する。
【００５３】
次に、図３（ｂ）に表したように、ＰＥＰ技術によりパターニングされたレジストマスク３２を除去し、ｎ−型エピタキシャル層２からｎ＋型ソース領域４に至るトレンチＴの内壁面及びその周囲の表面に、絶縁ゲート酸化膜７を形成する。
【００５４】
次に、図３（ｃ）に表したように、ｎ型の不純物が高濃度にドープされたポリシリコンをゲートトレンチＴの溝が十分に埋まるまで堆積させてゲート電極６を形成する。
【００５５】
次に、図４（ａ）に表したように、ウェーハの表面に堆積されたポリシリコンをＲＩＥ等によりエッチングし、ゲートトレンチＴの内部のみにゲート電極６としてのポリシリコンが埋められた状態にする。このとき、ポリシリコンのエッチングはｐ型ベース領域３にまで達してはいけない。
【００５６】
次に、図４（ｂ）に表したように、ＰＥＰ技術を用いてレジストマスク３４を形成し、このレジストマスク３４によりゲート酸化膜７をエッチング除去して、ｎ＋型ソース領域４の表面に高濃度のｎ＋＋型ソース領域４ａとなる領域を開口する。そして、この開口部に、イオン注入法を用いて高濃度のｎ型不純物、例えば砒素（Ａｓ）を打ち込み、拡散させて、ｎ＋＋型ソース領域４ａを形成する。ここで、例えば、砒素を１×１０１５ｃｍ−２のドーズ量で注入することにより、ｎ＋＋型ソース領域４ａの濃度を５．５×１０１９ｃｍ−３まで上げることが可能である。
【００５７】
次に、図４（ｃ）に表したように、レジストマスク３４を除去し、ＣＶＤ（Chemical Vapor Deposition）法などの方法によりウェーハ全面に絶縁層間膜８を堆積する。層間絶縁膜８を形成する。
【００５８】
次に、図５（ａ）に表したように、ＰＥＰ技術を用いて絶縁層間膜８の表面にｐ＋型のソース電極コンタクト部となる領域を開口したレジストマスク３６を形成し、絶縁層間膜８をエッチングしてｎ＋＋型ソース領域４ａを露出させる。
【００５９】
次に、図５（ｂ）に表したように、レジストマスク３６を除去し、例えばＲＩＥ法により、ｐ型ベース領域３に達するまでドライエッチングを行う。なおここで、エッチングはｐ型ベース領域３の内部に達するまで行ってもよいが、ｎ＋＋型ソース領域４ａとｎ＋型ソース領域４をエッチングしてｐ型ベース領域３の表面でエッチングを停止してもよい。
【００６０】
次に、図５（ｃ）に表したように、イオン注入法を用いて高濃度のｐ型不純物、例えばＢＦ２を打ち込み、拡散させてｐ＋型追加領域５を形成する。
【００６１】
そして、図６に表したように、ソース電極コンタクト部となる領域を開口したレジストマスク３８をＰＥＰ技術を用いて形成する。さらに、絶縁層間膜８をエッチングしてｎ＋＋型ソース領域４ａの表面を露出させる。しかる後に、ソース電極９を堆積形成してソースコンタクトを形成する。また、基板１の裏面側には、ドレイン電極を形成する。
【００６２】
図７は、このようにして得られた本発明のＭＯＳＦＥＴのソース領域の濃度分布を表すプロファイル図である。すなわち、同図は、図１におけるＡ−Ａ’線上でのｎ型不純物の濃度分布を表す。また、同図には、比較例として、図１０に例示したＭＯＳＦＥＴのソース領域１０４の濃度プロファイルも点線で併記した。
【００６３】
まず、従来のソース濃度をみると、概ね１．４×１０１９ｃｍ−３で一定である。一方、ソース領域とソース電極とがオーミックコンタクトを形成するために必要な濃度は、およそ３×１０１９ｃｍ−３である。すなわち、従来の構造の場合、ソース領域１０４の濃度はオーミックコンタクトを得るためには不十分な濃度であった。
【００６４】
これに対して、本発明の場合は、ｎ＋型ソース領域４の濃度は概ね５×１０１８ｃｍ−３とかなり低く、これに対して、ｎ＋＋型ソース領域４ａの濃度は概ね５．５×１０１９ｃｍ−３と非常に高い。つまり、ｎ＋型ソース領域４は、従来のソース領域１０４よりも濃度を下げることにより、アバランシェ耐圧を改善することができる。また同時に、ｎ＋＋型ソース領域４ａの濃度を約５．５×１０１９ｃｍ−３まで上げることにより、ソース電極９とのオーミックコンタクトを確実に得ることができ、素子のオン抵抗を顕著に下げ、且つ安定させることができる。
【００６５】
本発明者は、図１及び図１０に表した構造のＭＯＳＦＥＴを試作し、それぞれから２０個を無作為に抽出してアバランシェ耐量を統計的に測定した。
【００６６】
図８は、本発明と従来例のＭＯＳＦＥＴにおけるアバランシェ耐量の評価結果を表すグラフ図である。ここで、同図の横軸は素子の個数、縦軸はアバランシェ耐量をそれぞれ表す。また、これらの測定条件は、ロードインダクタンスＬ＝１ｍＨ、ＶＤＤ＝２４Ｖ、ＶＧＳ＝＋１５Ｖ／０Ｖ、Ｒｇ＝２５Ωとした。
【００６７】
図８（ａ）に表したように、従来の素子の場合、アバランシェ耐量にかなりのバラツキがあり、その半数すなわち１０個の素子は、規格値の下限である１４．２Ａを下回った。
【００６８】
これに対して、図８（ｂ）に表したように、本発明の素子は、アバランシェ耐量のバラツキが極めて小さく、２０個全ての素子が規格値の下限である１４．２Ａを大きく上回ると同時に、その平均値は２０Ａ以上と、極めて優れたアバランシェ耐量が得られた。
【００６９】
また、図８に一例を例示したような試作評価の結果から、アバランシェ耐量を十分に確保するためには、ｎ＋型ソース領域４の濃度は５．５×１０１８ｃｍ−３以下であることが望ましいことが分かった。
【００７０】
次に、本発明者は、図１及び図１０に表した構造のＭＯＳＦＥＴについて、それぞれから２０個を無作為に抽出してオン抵抗を統計的に測定した。
【００７１】
図９は、本発明と従来例のＭＯＳＦＥＴにおけるアバランシェ耐量の評価結果を表すグラフ図である。ここで、同図の横軸は素子の個数、縦軸はオン抵抗値をそれぞれ表す。また、これらの測定条件は、ＶＧＳ＝４．５Ｖ、ＩＤＳ＝１３Ａとした。
【００７２】
図８（ａ）に表したように、従来の素子の場合、２０個全ての素子がオン抵抗の規格値上限である１５ｍΩを下回ったが、その平均値は１２．６ｍΩであった。
【００７３】
これに対して、図８（ｂ）に表したように、本発明の素子も、２０個全ての素子が規格値下限を下回るとともに、その平均値は１０．７ｍΩであり、従来例よりもかなり下げることができた。
【００７４】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００７５】
例えば、上述した特徴点以外のＦＥＴの各要素の形状、寸法、材質、導電型、不純物については、当業者が適宜設計変更したものも本発明の範囲に包含される。
【００７６】
またさらに、本発明は、パワーＭＯＳＦＥＴは限定されず、トレンチゲート型のスイッチング素子などに広く適用可能で同様の作用効果が得られる点で本発明の範囲に包含される。
【００７７】
【発明の効果】
以上詳述したように、トレンチゲート型ＭＯＳＦＥＴにおいて、従来はオン抵抗、容量特性を改善するためにベース深さ、トレンチの深さを浅くし短チャネル化してきた。しかし、アバランシェ耐量を満足するためにはソース領域の濃度を下げなくてはならないという問題点がある。しかし、ソース濃度を下げることは、ソース電極とソース領域とのコンタクト部の抵抗が上昇（オーミック不良）し、オン抵抗が増加するという問題を併発する。この問題点を解決するために、本発明ではソース電極とソース領域とのコンタクト部の抵抗を低減するようにコンタクト部のソース領域を選択的に高濃度化し、コンタクト抵抗を下げ、オン抵抗を積極的に下げると同時に、ソース領域のその他の部分の濃度は逆に下げることによりアバランシェ耐量を改善できる。
【００７８】
すなわち、本発明によれば、トレンチゲート型ＭＯＳＦＥＴの特性で必須といわれているオン抵抗とバランシェ耐量の特性をいずれも積極的に改善することができる点で産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体装置の要部断面構造を表す模式図である。
【図２】本発明の半導体装置の要部製造工程を表す工程断面図である。
【図３】本発明の半導体装置の要部製造工程を表す工程断面図である。
【図４】本発明の半導体装置の要部製造工程を表す工程断面図である。
【図５】本発明の半導体装置の要部製造工程を表す工程断面図である。
【図６】本発明の半導体装置の要部製造工程を表す工程断面図である。
【図７】本発明のＭＯＳＦＥＴのソース領域の濃度分布を表すプロファイル図である。
【図８】本発明と従来例のＭＯＳＦＥＴにおけるアバランシェ耐量の評価結果を表すグラフ図である。
【図９】本発明と従来例のＭＯＳＦＥＴにおけるアバランシェ耐量の評価結果を表すグラフ図である。
【図１０】トレンチゲート構造のパワーＭＯＳＦＥＴの要部断面構造を表す模式図である。
【符号の説明】
１ 高濃度半導体基板
２ エピタキシャル層
３ ベース領域
４ ｎ＋型ソース領域
４ａ ｎ＋＋型ソース領域
５ 追加ｐ＋型領域（ｎチャネルＭＯＳＦＥＴの場合。Ｐチャネル型ではｎ＋領域となる。）
６ トレンチゲート内のポリシリコン電極
７ ゲート絶縁膜
８ 層間絶縁膜
９ ソースメタル電極
１０ ドレイン電極
３０ 酸化膜
３２、３４、３６、３８ レジストマスク
１０１ 高濃度半導体基板
１０２ エピタキシャル層
１０３ ベース領域
１０４ ｎ＋型ソース領域
１０５ 追加ｐ＋型領域
１０６ トレンチゲート内のポリシリコン電極
１０７ ゲート絶縁膜
１０８ 層間絶縁膜
１０９ ソースメタル電極
１１０ ドレイン電極
Ｇ ゲート
Ｄ ドレイン
Ｓ ソース
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、電力制御などに用いられるトレンチゲート型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）などに適用して好適な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
電力制御用の半導体装置として、パワーＭＯＳＦＥＴ（Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などのＭＯＳ型トランジスタが用いられている。これらの半導体装置は、スイッチングオペレーション時の導通損失を低減する必要があり、また同時に低容量特性も要求される。
【０００３】
これらの要求に応えるものとして、「トレンチゲート構造」がある。
【０００４】
図１０は、トレンチゲート構造のパワーＭＯＳＦＥＴの要部断面構造を表す模式図である。
【０００５】
すなわち、同図に表したＭＯＳＦＥＴは、ｎ＋型半導体基板１０１の上に、ｎ−型エピタキシャル半導体層２、ｐ型ベース領域１０３、ｎ＋型ソース領域１０４がこの順に形成された構造を有する。そして、これら積層構造に対して垂直方向に形成されたトレンチＴの内壁面にゲート絶縁膜１０７が設けられ、さらにトレンチを埋め込むようにゲート電極（ポリシリコン）１０６が設けられている。また、ソース領域１０４は、トレンチ間で選択的に除去され、その底部のベース領域１０３の表面側には追加ｐ＋型領域１０５が選択的に形成されている。
【０００６】
ゲート電極１０６及びゲート絶縁膜１０７の上には、これらを覆うように層間絶縁膜１０８が設けられ、一方、ソース領域１０４の露出部にはこれに接触するようにソース電極１０９が設けられている。また、基板１０１の裏面側には、ドレイン電極１１０が設けられている。
【０００７】
なお、図１０は、ひとつのトレンチに対応するセル部分を表したが、通常はこのようなトレンチを有するセルが素子内に複数配列されている場合が多い。
【０００８】
さて、このようなトレンチゲート型の構造においては、素子を微細化してトレンチゲートをたくさん設けるほど合計のチャネル幅が増大してオン抵抗を下げることができる。
【０００９】
素子の微細化によるオン抵抗の低減が進められるのは、以下に説明する背景による。すなわち、一般にトランジスタのオン抵抗の成分としては、高濃度基板の抵抗、エピタキシャル層の抵抗、チャンネル抵抗、ソース抵抗、コンタクト抵抗などを挙げることができる。特に、１００Ｖ以下の低耐圧系ＭＯＳＦＥＴでは、オン抵抗の成分のうち、チャンネル部の抵抗が大きな割合を占めている。チャンネル部の抵抗が占める割合は、例えば、耐圧１００Ｖ系ＭＯＳＦＥＴでは約２０％、３０Ｖ系では約６０％にもなる。したがって、セル部を微細化してチャンネル密度を増やすことはオン抵抗低減に非常に効果的である。
【００１０】
そこで、セルピッチを縮小して微細化することにより、デバイスのオン抵抗、すなわち導電損失を下げる工夫がされている。
【００１１】
一方、低容量特性を得るためには、ｐ型ベース領域３の深さとトレンチゲートの深さを浅くし、素子容量を減少させる工夫がされている。
【００１２】
【発明が解決しようとする課題】
しかしながら、トレンチゲート構造の長所である高集積化は、オン抵抗に関しては最大の利点となるが、「アバランシェ耐量」という素子破壊耐量にとっては短所となるという問題があった。
【００１３】
ここで、「アバランシェ破壊」について簡単に説明すると以下の如くである。
【００１４】
すなわち、図１０に例示したようなＭＯＳＦＥＴをターンオフ動作させるときは、ゲートＧ・ソースＳ間を短絡させてゲートＧ・ソースＳ電圧ＶＧＳを０Ｖとする。このとき、ＶＧＳがしきい電圧以下になると、チャネルが消滅する。電流経路が遮断されたため、ドレイン電流ＩＤは０Ａになるが、この電流変化により、インダクタンスを持つ負荷が逆起電力を発生し、これがドレインＤに印加される。この印加された起電力が、ｎ−型エピタキシャル層１０２とｐ型ベース領域１０３とにより構成されるダイオードを逆バイアス状態とし、ブレイクダウンを引き起こす。
【００１５】
一方、ＭＯＳＦＥＴには、ｎ型ソース領域１０４、ｐ型ベース領域１０３、ｎ型エピタキシャル層１０２によって、寄生的にｎｐｎ型のバイポーラ・トランジスタが構成されている。このバイポーラ・トランジスタのベースとなるｐ型領域１０３には、寄生抵抗ＲＢが生じている。上述したターンオフ時にブレイクダウンした電流は、ｎ型半導体基板１０１とｎ型エピタキシャル層１０２とｐ型ベース領域１０３に流れ込み、バイポーラ・トランジスタがオン動作する。ベース抵抗が大きいと、ベース・エミッタ間の順バイアスが大きくなる。このバイポーラ動作の起きているセルでは熱発生による電子正孔対が生成され、これがさらに熱を発生させるといった循環作用により、そのセルでは電流が集中し破壊が起こる。これが、いわゆる「アバランシェ破壊」である。
【００１６】
近年、スイッチング電源やＤＣ−ＤＣコンバータ用途など、ＭＯＳＦＥＴには高速動作、高周波動作の要求が高まりつつある。この要求に対して、高速・高周波動作時に生ずるパルス幅の狭いサージ電圧に対し、素子が破壊しないこと、すなわちアバランシェ破壊の高耐量化が望まれる。
【００１７】
さて、このような「アバランシェ破壊」を解決する従来技術として、図１０に表したようにベース領域１０３の一部分のベース濃度を高濃度化した追加ｐ＋型領域１０５を設け、寄生トランジスタ（ｎチャネルならｎｐｎ型）のベース抵抗を低減して動作を抑制する、「トレンチコンタクト技術」がある。
【００１８】
しかしながら、従来の解決方法では、トレンチコンタクト部ＴＣにおいて、ソース領域１０４とソース電極１０９との接触部で、加工のバラツキによりオーミック不良が発生し易く、オン抵抗特性のバラツキが増加する問題が生じていた。
【００１９】
また一方、アバランシェ破壊を防ぐためには、ソース領域１０４の濃度を下げることにより寄生トランジスタのバイポーラ動作を抑制するという方策も有効である。
【００２０】
しかし、ソース領域１０４の濃度を下げると、ソース電極１０９とのオーミックコンタクトがさらに形成しにくくなり、オン抵抗が上昇するという問題があった。
【００２１】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、トレンチコンタクト技術を採用したトレンチゲート型ＭＯＳＦＥＴなどの半導体装置において、アバランシェ耐量を改善すると同時にオン抵抗を低減した半導体装置及びその製造方法を提供することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の半導体装置は、第１導電型の半導体層と、前記半導体層の表面付近に形成された第２導電型の半導体領域と、前記第２導電型の半導体領域の上に選択的に設けられた第１導電型の半導体領域と、前記第１導電型の半導体領域から前記第２導電型の半導体領域を貫通して前記第１導電型の半導体層に至るトレンチと、前記トレンチの内壁に設けられた絶縁層と、前記トレンチにおける前記絶縁層の内側空間を充填する導電体と、前記第１導電型の半導体領域に接続された電極と、を備え、前記第１導電型の半導体領域は、前記電極との接続部において第１導電型の不純物の濃度が高い高濃度領域を有し、前記高濃度領域は、前記絶縁層及び前記第２導電型の半導体領域から離間して設けられたことを特徴とする。
【００２３】
ここで、第１導電型の半導体領域が有する「第１導電型の不純物の濃度が高い高濃度領域」とは、電極との間でオーミックコンタクトが形成される不純物濃度を有する領域をいう。
【００２４】
上記構成によれば、電極とのオーミックコンタクトを確保してオン抵抗を下げることができると同時に、アバランシェ耐圧も改善することができる。
【００２５】
ここで、前記高濃度領域は、前記絶縁層及び前記第２導電型の半導体領域から離間して設けられたものとすれば、第２導電型の半導体領域との間に急峻なｐｎ接合が形成されることによるアバランシェの発生を防ぐことができる。
【００２６】
または、本発明の第２の半導体装置は、第１導電型の半導体層と、前記半導体層の表面付近に形成された第２導電型の半導体領域と、前記第２導電型の半導体領域の上に選択的に設けられた第１導電型の半導体領域と、前記第１導電型の半導体領域から前記第２導電型の半導体領域を貫通して前記第１導電型の半導体層に至るトレンチと、前記トレンチの内壁に設けられた絶縁層と、前記トレンチにおける前記絶縁層の内側空間を充填する導電体と、前記第１導電型の半導体領域に接続された電極と、を備え、前記第１導電型の半導体領域は、前記絶縁層との接触部における第１導電型の不純物の濃度よりも前記電極との接触部における第１導電型の不純物の濃度のほうが高くなる濃度分布を有し、前記第１導電型の半導体領域は、前記第２導電型の半導体領域との接触部における第１導電型の不純物の濃度よりも前記電極との接触部における第１導電型の不純物の濃度のほうが高くなる濃度分布を有することを特徴とする。
【００２７】
上記構成によっても、電極とのオーミックコンタクトを確保してオン抵抗を下げることができると同時に、アバランシェ耐圧も改善することができる。
【００２８】
ここで、前記第１導電型の半導体領域は、前記第２導電型の半導体領域との接触部における第１導電型の不純物の濃度よりも前記電極との接触部における第１導電型の不純物の濃度のほうが高くなる濃度分布を有するものとすれば、第２導電型の半導体領域との間に急峻なｐｎ接合が形成されることによるアバランシェの発生を防ぐことができる。
【００２９】
また、前記電極は、前記第２導電型の半導体領域にも接続され、前記第２導電型の半導体領域のうちの前記電極との接続部には、第２導電型の不純物の濃度が高い高濃度領域が設けられたものとすれば、第２導電型の半導体領域に対しても低い接触抵抗が得られ、オン抵抗をさらに下げることができる。
【００３０】
または、本発明の第３の半導体装置は、第１導電型の半導体層と、前記半導体層の表面付近に形成された第２導電型のベース領域と、前記ベース領域の上に選択的に設けられた第１導電型のソース領域と、前記ソース領域から前記ベース領域を貫通して前記第１導電型の半導体層に至るトレンチと、前記トレンチの内壁に設けられたゲート絶縁層と、前記トレンチにおける前記絶縁層の内側空間を充填するゲート電極と、前記ソース領域に接続されたソース電極と、を備え、
前記ソース領域は、前記ゲート絶縁層と接触した部分よりも前記ソース電極と接触した部分において第１導電型の不純物濃度が高く、且つ前記ベース領域と接触した部分よりも前記ソース電極と接触した部分において第１導電型の不純物濃度が高いことを特徴とする。
【００３１】
上記構成によれば、電極とのオーミックコンタクトを確保してオン抵抗を下げることができると同時に、アバランシェ耐圧も改善することができ、同時に、第２導電型の半導体領域との間に急峻なｐｎ接合が形成されることによるアバランシェの発生を防ぐこともできる。
【００３３】
一方、本発明の半導体装置の製造方法は、第１導電型の半導体層と、第２導電型の半導体領域と、第１導電型の半導体領域と、がこの順に積層された積層体を形成する工程と、前記第１導電型の半導体領域から前記第２導電型の半導体領域を貫通して前記第１導電型の半導体層に達するトレンチを形成する工程と、前記トレンチの内壁面に絶縁層を形成する工程と、前記トレンチの前記絶縁層の内側を導電体で埋め込む工程と、前記第１導電型の半導体領域のうちで前記トレンチから離間した表面部分に第１導電型の不純物を導入することより、前記第２導電型の半導体領域には達しない高濃度領域を形成する工程と、前記高濃度領域の一部をエッチング除去して前記第２導電型の半導体領域を露出させる工程と、前記高濃度領域及び前記露出された第２導電型の半導体領域に電極を接続する工程と、を備えたことを特徴とする。
【００３４】
上記構成によれば、電極とのオーミックコンタクトを確保してオン抵抗を下げることができると同時に、アバランシェ耐圧も改善することができる。
【００３５】
ここで、前記露出された第２導電型の半導体領域の表面に第２導電型の不純物を導入する工程をさらに備えたものとすれば、オン抵抗をさらに下げることが可能となる。
【００３６】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について詳細に説明する。
【００３７】
図１は、本発明の実施の形態にかかる半導体装置の要部断面構造を表す模式図である。すなわち、同図は、トレンチゲート型のｎチャンネル型ＭＯＳＦＥＴを表す。
【００３８】
本実施形態のＭＯＳＦＥＴは、従来型ＭＯＳＦＥＴと比べると、ｎ＋型ソース領域４のうちのソース電極９との接触部に、高濃度のｎ＋＋型ソース領域４ａが設けられたことをひとつの特徴とする。
【００３９】
図１のＭＯＳＦＥＴの全体構造について説明すると、以下の如くである。すなわち、ｎ＋型半導体基板１の上には、ｎ−型エピタキシャル半導体層２、ｐ型ベース領域３、ｎ＋型ソース領域４がこの順に形成されている。そして、これら積層構造に対して垂直方向に形成されたトレンチの内壁面にゲート絶縁膜７が設けられ、さらにトレンチを埋め込むようにゲート電極６が設けられている。また、ソース領域４は、トレンチ間で選択的に除去され、その角部にｎ＋＋型ソース領域４ａが設けられるとともに、この部分のベース領域３の表面側には追加ｐ＋型領域５が選択的に形成されている。
【００４０】
ゲート電極６及びゲート絶縁膜７の上には、これらを覆うように層間絶縁膜８が設けられ、一方、ｎ＋＋型ソース領域４ａと追加ｐ＋型領域５に接触するようにソース電極９が設けられている。また、基板１の裏面側には、ドレイン電極１０が設けられている。
【００４１】
以上説明した構成において、ｎ＋型ソース領域４の一部を高濃度のｎ＋＋型ソース領域４ａとすることにより、アバランシェ破壊を抑制しつつ、素子のオン抵抗を効果的に下げることができる。
【００４２】
特に、図１０に例示した従来の構造と比較した場合、従来の構造におけるソース領域１０４の濃度は、例えば、１．３×１０１９ｃｍ−３程度であった。この濃度は、アバランシェ破壊とオン抵抗とのトレード・オフにより決定されるオプティマムな値であり、これよりも濃度を下げるとオン抵抗が不十分で、これよりも濃度を上げるとアバランシェ耐圧が不十分となる。
【００４３】
これに対して、本発明の構造においては、ソース領域４の濃度を、例えば５×１０１８ｃｍ−３あるいそれ以下にまで下げることができ、同時に、ｎ＋＋型ソース領域４ａの濃度を、例えば５×１０１９ｃｍ−３あるいはそれ以上に上げることが可能である。その結果、ソース領域４の濃度を下げることにより、従来よりもアバランシェ耐圧を改善し、同時に、高い濃度のｎ＋＋型ソース領域４ａを設けることにより、従来よりもオン抵抗を下げることができる。
【００４４】
また一方、本発明においては、高濃度のｎ＋＋型ソース領域４ａをｐ型ベース領域３とは接合させず、ソース領域４がそれらの間に設けた点も特徴のひとつである。
【００４５】
つまり、高濃度のｎ＋＋型ソース領域４ａとベース領域３とが接合すると、濃度勾配の急峻なｐｎ接合が形成され、寄生バイポーラ動作に際してアバランシェ現象が生じやすくなる。これに対して、図１に表したように、ｎ＋＋型ソース領域４ａをベース領域３から離して形成すれば、ソース・ベース間のｐｎ接合の急峻性を上げる心配はない。
【００４６】
本発明者の試作検討の一例によれば、例えば、ｎ＋型ソース領域４の層厚Ｔ１を０．３μｍとした場合には、ｎ＋＋型ソース領域４ａの層厚Ｔ２を０．１μｍ乃至０．１５μｍ程度とした時に良好な特性が得られた。
【００４７】
以下、図１の半導体装置について、その製造方法を参照しつつさらに詳細に説明する。
【００４８】
図２乃至図６は、本発明の半導体装置の要部製造工程を表す工程断面図である。
【００４９】
まず、図２（ａ）に表したように、例えば１０２０ｃｍ−３程度の不純物濃度を有するｎ＋型シリコンの半導体基板１の主面上に、気相成長により１０１６ｃｍ−３程度の不純物濃度のｎ−型のエピタキシャル層２を積層する。
【００５０】
次に、図２（ｂ）に表したように、ベース領域３を形成する。具体的には、ｎ−型エピタキシャル層２の表面に酸化膜３０を形成し、イオン注入法を用いてｎ−型エピタキシャル層２の表面にｐ型の不純物、例えばボロン（Ｂ）を打ち込み拡散させてｐ型ベース領域３を形成する。
【００５１】
次に、図２（ｃ）に表したように、酸化膜３０を除去し、ｐ型ベース領域３の表面にイオン注入法を用いて、ｎ型の不純物、例えば砒素（Ａｓ）を例えば２×１０１５ｃｍ−２のドーズ量で打ち込み拡散させて５×１０１８ｃｍ−３程度の不純物濃度を有するｎ＋型ソース領域４を形成する。ちなみに、図１０に例示したような従来の構造の場合、この工程における砒素のドーズ量は例えば５×１０１５ｃｍ−２であり、形成されるソース領域１０４の濃度は、１．４×１０１９ｃｍ−３程度もあった。後に図７を参照しつつ詳述するように、従来のソース領域１０４の濃度は、アバランシェ耐圧を低下させるとともに、ソース電極１０９とのオーミックコンタクトを得るには不十分な値であった。
【００５２】
次に、図３（ａ）に表したように、ＰＥＰ（Photo-Engraving Process）技術を用いてｎ＋型ソース領域４の表面にレジストマスク３２を設け、例えばＲＩＥ（Reactive Ion Etching）法により、ｎ−型エピタキシャル層２に達するまでドライエッチングを行いゲートトレンチ領域にトレンチＴを形成する。
【００５３】
次に、図３（ｂ）に表したように、ＰＥＰ技術によりパターニングされたレジストマスク３２を除去し、ｎ−型エピタキシャル層２からｎ＋型ソース領域４に至るトレンチＴの内壁面及びその周囲の表面に、絶縁ゲート酸化膜７を形成する。
【００５４】
次に、図３（ｃ）に表したように、ｎ型の不純物が高濃度にドープされたポリシリコンをゲートトレンチＴの溝が十分に埋まるまで堆積させてゲート電極６を形成する。
【００５５】
次に、図４（ａ）に表したように、ウェーハの表面に堆積されたポリシリコンをＲＩＥ等によりエッチングし、ゲートトレンチＴの内部のみにゲート電極６としてのポリシリコンが埋められた状態にする。このとき、ポリシリコンのエッチングはｐ型ベース領域３にまで達してはいけない。
【００５６】
次に、図４（ｂ）に表したように、ＰＥＰ技術を用いてレジストマスク３４を形成し、このレジストマスク３４によりゲート酸化膜７をエッチング除去して、ｎ＋型ソース領域４の表面に高濃度のｎ＋＋型ソース領域４ａとなる領域を開口する。そして、この開口部に、イオン注入法を用いて高濃度のｎ型不純物、例えば砒素（Ａｓ）を打ち込み、拡散させて、ｎ＋＋型ソース領域４ａを形成する。ここで、例えば、砒素を１×１０１５ｃｍ−２のドーズ量で注入することにより、ｎ＋＋型ソース領域４ａの濃度を５．５×１０１９ｃｍ−３まで上げることが可能である。
【００５７】
次に、図４（ｃ）に表したように、レジストマスク３４を除去し、ＣＶＤ（Chemical Vapor Deposition）法などの方法によりウェーハ全面に絶縁層間膜８を堆積する。層間絶縁膜８を形成する。
【００５８】
次に、図５（ａ）に表したように、ＰＥＰ技術を用いて絶縁層間膜８の表面にｐ＋型のソース電極コンタクト部となる領域を開口したレジストマスク３６を形成し、絶縁層間膜８をエッチングしてｎ＋＋型ソース領域４ａを露出させる。
【００５９】
次に、図５（ｂ）に表したように、レジストマスク３６を除去し、例えばＲＩＥ法により、ｐ型ベース領域３に達するまでドライエッチングを行う。なおここで、エッチングはｐ型ベース領域３の内部に達するまで行ってもよいが、ｎ＋＋型ソース領域４ａとｎ＋型ソース領域４をエッチングしてｐ型ベース領域３の表面でエッチングを停止してもよい。
【００６０】
次に、図５（ｃ）に表したように、イオン注入法を用いて高濃度のｐ型不純物、例えばＢＦ２を打ち込み、拡散させてｐ＋型追加領域５を形成する。
【００６１】
そして、図６に表したように、ソース電極コンタクト部となる領域を開口したレジストマスク３８をＰＥＰ技術を用いて形成する。さらに、絶縁層間膜８をエッチングしてｎ＋＋型ソース領域４ａの表面を露出させる。しかる後に、ソース電極９を堆積形成してソースコンタクトを形成する。また、基板１の裏面側には、ドレイン電極を形成する。
【００６２】
図７は、このようにして得られた本発明のＭＯＳＦＥＴのソース領域の濃度分布を表すプロファイル図である。すなわち、同図は、図１におけるＡ−Ａ’線上でのｎ型不純物の濃度分布を表す。また、同図には、比較例として、図１０に例示したＭＯＳＦＥＴのソース領域１０４の濃度プロファイルも点線で併記した。
【００６３】
まず、従来のソース濃度をみると、概ね１．４×１０１９ｃｍ−３で一定である。一方、ソース領域とソース電極とがオーミックコンタクトを形成するために必要な濃度は、およそ３×１０１９ｃｍ−３である。すなわち、従来の構造の場合、ソース領域１０４の濃度はオーミックコンタクトを得るためには不十分な濃度であった。
【００６４】
これに対して、本発明の場合は、ｎ＋型ソース領域４の濃度は概ね５×１０１８ｃｍ−３とかなり低く、これに対して、ｎ＋＋型ソース領域４ａの濃度は概ね５．５×１０１９ｃｍ−３と非常に高い。つまり、ｎ＋型ソース領域４は、従来のソース領域１０４よりも濃度を下げることにより、アバランシェ耐圧を改善することができる。また同時に、ｎ＋＋型ソース領域４ａの濃度を約５．５×１０１９ｃｍ−３まで上げることにより、ソース電極９とのオーミックコンタクトを確実に得ることができ、素子のオン抵抗を顕著に下げ、且つ安定させることができる。
【００６５】
本発明者は、図１及び図１０に表した構造のＭＯＳＦＥＴを試作し、それぞれから２０個を無作為に抽出してアバランシェ耐量を統計的に測定した。
【００６６】
図８は、本発明と従来例のＭＯＳＦＥＴにおけるアバランシェ耐量の評価結果を表すグラフ図である。ここで、同図の横軸は素子の個数、縦軸はアバランシェ耐量をそれぞれ表す。また、これらの測定条件は、ロードインダクタンスＬ＝１ｍＨ、ＶＤＤ＝２４Ｖ、ＶＧＳ＝＋１５Ｖ／０Ｖ、Ｒｇ＝２５Ωとした。
【００６７】
図８（ａ）に表したように、従来の素子の場合、アバランシェ耐量にかなりのバラツキがあり、その半数すなわち１０個の素子は、規格値の下限である１４．２Ａを下回った。
【００６８】
これに対して、図８（ｂ）に表したように、本発明の素子は、アバランシェ耐量のバラツキが極めて小さく、２０個全ての素子が規格値の下限である１４．２Ａを大きく上回ると同時に、その平均値は２０Ａ以上と、極めて優れたアバランシェ耐量が得られた。
【００６９】
また、図８に一例を例示したような試作評価の結果から、アバランシェ耐量を十分に確保するためには、ｎ＋型ソース領域４の濃度は５．５×１０１８ｃｍ−３以下であることが望ましいことが分かった。
【００７０】
次に、本発明者は、図１及び図１０に表した構造のＭＯＳＦＥＴについて、それぞれから２０個を無作為に抽出してオン抵抗を統計的に測定した。
【００７１】
図９は、本発明と従来例のＭＯＳＦＥＴにおけるアバランシェ耐量の評価結果を表すグラフ図である。ここで、同図の横軸は素子の個数、縦軸はオン抵抗値をそれぞれ表す。また、これらの測定条件は、ＶＧＳ＝４．５Ｖ、ＩＤＳ＝１３Ａとした。
【００７２】
図８（ａ）に表したように、従来の素子の場合、２０個全ての素子がオン抵抗の規格値上限である１５ｍΩを下回ったが、その平均値は１２．６ｍΩであった。
【００７３】
これに対して、図８（ｂ）に表したように、本発明の素子も、２０個全ての素子が規格値下限を下回るとともに、その平均値は１０．７ｍΩであり、従来例よりもかなり下げることができた。
【００７４】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００７５】
例えば、上述した特徴点以外のＦＥＴの各要素の形状、寸法、材質、導電型、不純物については、当業者が適宜設計変更したものも本発明の範囲に包含される。
【００７６】
またさらに、本発明は、パワーＭＯＳＦＥＴは限定されず、トレンチゲート型のスイッチング素子などに広く適用可能で同様の作用効果が得られる点で本発明の範囲に包含される。
【００７７】
【発明の効果】
以上詳述したように、トレンチゲート型ＭＯＳＦＥＴにおいて、従来はオン抵抗、容量特性を改善するためにベース深さ、トレンチの深さを浅くし短チャネル化してきた。しかし、アバランシェ耐量を満足するためにはソース領域の濃度を下げなくてはならないという問題点がある。しかし、ソース濃度を下げることは、ソース電極とソース領域とのコンタクト部の抵抗が上昇（オーミック不良）し、オン抵抗が増加するという問題を併発する。この問題点を解決するために、本発明ではソース電極とソース領域とのコンタクト部の抵抗を低減するようにコンタクト部のソース領域を選択的に高濃度化し、コンタクト抵抗を下げ、オン抵抗を積極的に下げると同時に、ソース領域のその他の部分の濃度は逆に下げることによりアバランシェ耐量を改善できる。
【００７８】
すなわち、本発明によれば、トレンチゲート型ＭＯＳＦＥＴの特性で必須といわれているオン抵抗とバランシェ耐量の特性をいずれも積極的に改善することができる点で産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体装置の要部断面構造を表す模式図である。
【図２】本発明の半導体装置の要部製造工程を表す工程断面図である。
【図３】本発明の半導体装置の要部製造工程を表す工程断面図である。
【図４】本発明の半導体装置の要部製造工程を表す工程断面図である。
【図５】本発明の半導体装置の要部製造工程を表す工程断面図である。
【図６】本発明の半導体装置の要部製造工程を表す工程断面図である。
【図７】本発明のＭＯＳＦＥＴのソース領域の濃度分布を表すプロファイル図である。
【図８】本発明と従来例のＭＯＳＦＥＴにおけるアバランシェ耐量の評価結果を表すグラフ図である。
【図９】本発明と従来例のＭＯＳＦＥＴにおけるアバランシェ耐量の評価結果を表すグラフ図である。
【図１０】トレンチゲート構造のパワーＭＯＳＦＥＴの要部断面構造を表す模式図である。
【符号の説明】
１ 高濃度半導体基板
２ エピタキシャル層
３ ベース領域
４ ｎ＋型ソース領域
４ａ ｎ＋＋型ソース領域
５ 追加ｐ＋型領域（ｎチャネルＭＯＳＦＥＴの場合。Ｐチャネル型ではｎ＋領域となる。）
６ トレンチゲート内のポリシリコン電極
７ ゲート絶縁膜
８ 層間絶縁膜
９ ソースメタル電極
１０ ドレイン電極
３０ 酸化膜
３２、３４、３６、３８ レジストマスク
１０１ 高濃度半導体基板
１０２ エピタキシャル層
１０３ ベース領域
１０４ ｎ＋型ソース領域
１０５ 追加ｐ＋型領域
１０６ トレンチゲート内のポリシリコン電極
１０７ ゲート絶縁膜
１０８ 層間絶縁膜
１０９ ソースメタル電極
１１０ ドレイン電極
Ｇ ゲート
Ｄ ドレイン
Ｓ ソース
Claims (6)
- 第１導電型の半導体層と、
前記半導体層の表面付近に形成された第２導電型の半導体領域と、
前記第２導電型の半導体領域の上に選択的に設けられた第１導電型の半導体領域と、
前記第１導電型の半導体領域から前記第２導電型の半導体領域を貫通して前記第１導電型の半導体層に至るトレンチと、
前記トレンチの内壁に設けられた絶縁層と、
前記トレンチにおける前記絶縁層の内側空間を充填する導電体と、
前記第１導電型の半導体領域に接続された電極と、
を備え、
前記第１導電型の半導体領域は、前記電極との接続部において第１導電型の不純物の濃度が高い高濃度領域を有し、
前記高濃度領域は、前記絶縁層及び前記第２導電型の半導体領域から離間して設けられたことを特徴とする半導体装置。 - 第１導電型の半導体層と、
前記半導体層の表面付近に形成された第２導電型の半導体領域と、
前記第２導電型の半導体領域の上に選択的に設けられた第１導電型の半導体領域と、
前記第１導電型の半導体領域から前記第２導電型の半導体領域を貫通して前記第１導電型の半導体層に至るトレンチと、
前記トレンチの内壁に設けられた絶縁層と、
前記トレンチにおける前記絶縁層の内側空間を充填する導電体と、
前記第１導電型の半導体領域に接続された電極と、
を備え、
前記第１導電型の半導体領域は、前記絶縁層との接触部における第１導電型の不純物の濃度よりも前記電極との接触部における第１導電型の不純物の濃度のほうが高くなる濃度分布を有し、
前記第１導電型の半導体領域は、前記第２導電型の半導体領域との接触部における第１導電型の不純物の濃度よりも前記電極との接触部における第１導電型の不純物の濃度のほうが高くなる濃度分布を有することを特徴とする半導体装置。 - 前記電極は、前記第２導電型の半導体領域にも接続され、
前記第２導電型の半導体領域のうちの前記電極との接続部には、第２導電型の不純物の濃度が高い高濃度領域が設けられたことを特徴とする請求項１または２に記載の半導体装置。 - 第１導電型の半導体層と、
前記半導体層の表面付近に形成された第２導電型のベース領域と、
前記ベース領域の上に選択的に設けられた第１導電型のソース領域と、
前記ソース領域から前記ベース領域を貫通して前記第１導電型の半導体層に至るトレンチと、
前記トレンチの内壁に設けられたゲート絶縁層と、
前記トレンチにおける前記絶縁層の内側空間を充填するゲート電極と、
前記ソース領域に接続されたソース電極と、
を備え、
前記ソース領域は、前記ゲート絶縁層と接触した部分よりも前記ソース電極と接触した部分において第１導電型の不純物濃度が高く、且つ前記ベース領域と接触した部分よりも前記ソース電極と接触した部分において第１導電型の不純物濃度が高いことを特徴とする半導体装置。 - 第１導電型の半導体層と、第２導電型の半導体領域と、第１導電型の半導体領域と、がこの順に積層された積層体を形成する工程と、
前記第１導電型の半導体領域から前記第２導電型の半導体領域を貫通して前記第１導電型の半導体層に達するトレンチを形成する工程と、
前記トレンチの内壁面に絶縁層を形成する工程と、
前記トレンチの前記絶縁層の内側を導電体で埋め込む工程と、
前記第１導電型の半導体領域のうちで前記トレンチから離間した表面部分に第１導電型の不純物を導入することより、前記第２導電型の半導体領域には達しない高濃度領域を形成する工程と、
前記高濃度領域の一部をエッチング除去して前記第２導電型の半導体領域を露出させる工程と、
前記高濃度領域及び前記露出された第２導電型の半導体領域に電極を接続する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記露出された第２導電型の半導体領域の表面に第２導電型の不純物を導入する工程をさらに備えたことを特徴とする請求項５記載の半導体装置の製造方法。
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