KR19980077614A - 반도체 메모리 장치의 승압 전압 발생기 - Google Patents
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Abstract
복수 뱅크 구조를 가지는 반도체 메모리 장치의 승압 전압 발생기가 개시되어 있다. 반도체 메모리 장치의 승압 전압 발생기는 하나의 승압 전압 검출기 및 하나의 펄스 발생기가 복수의 뱅크들에 의하여 공유된다. 이에 더하여, 검출 인에이블 신호 발생부, 신호 샘플러, 펄스 발생기, 복수의 뱅크 선택기들 및 복수의 액티브 키커들이 포함된다. 검출 인에이블 신호 발생부는 복수의 뱅크 메모리들중 어느 하나에 대한 액세스가 수행되는 경우에 액티브되는 검출 인에이블 신호를 발생하여 이를 승압 검출기로 인가한다. 신호 샘플러는 승압 검출기에서 출력되는 검출 신호가 액티브된 것에 트리거되어 액티브되고 펄스 발생기의 출력인 펄스 신호와 검출 인에이블 신호가 모두 논액티브되는 것에 트리거되어 논액티브되는 펄스 발생기 제어 신호를 출력한다. 복수의 뱅크 선택기들은 각각 펄스 신호가 액티브이고 해당되는 뱅크에 대한 액세스가 수행되는 경우에 액티브되는 액티브 키커 인에이블 펄스(AKE0, AKE1, AKE2, AKE3)를 발생하여 이를 해당되는 액티브 키커로 인가한다. 이와 같은 반도체 메모리 장치의 승압 전압 발생기는 전력 소모가 작고, 레이-아웃 면적이 감소되며 안정적으로 동작하는 이점을 가진다.
Description
본 발명은 반도체 메모리 장치의 승압 전압 발생기에 관한 것으로, 특히 복수의 뱅크를 구비하는 동기식 다이내믹 랜덤 액세스 메모리(Synchronous Dynamic Random Access Memory)에 채용될 수 있는 승압 전압 발생기(VPP generator)에 관한 것이다.
승압 전압 발생기는 통상의 전원 전압보다 높은 레벨을 가지는 전압을 발생시키는 것으로, 이는 반도체 메모리 장치의 칩 사이즈가 커짐에 따라 발생되는 고부하에 따른 신호의 약화 현상 및 액세스 타임의 단축화를 위하여 채택된 것이다. 즉, 반도체 장치의 칩 사이즈가 커지게 되면, 칩내에 필요한 곳에 신호가 도달되기 전에 저항 성분에 의한 전압 강하(IR drop)에 의하여 신호가 손실되는 문제점이 있다. 특히, 워드 라인의 부하가 커짐에 따라 워드 라인 인에이블을 위하여 소요되는 시간이 증가하게 된다. 또한, 워드 라인이 구동되고 그에 따라 비트 라인 및 반전 비트 라인이 메모리 셀에 저장되어 있는 데이타에 따라 차지 쉐어링(charge sharing)을 수행하여 그에 따른 레벨 천이가 일어나기까지 요구되는 시간이 증가하게 된다. 따라서, 워드 라인을 구동시 요구되는 시간을 단축시키기 위하여 승압 전압이 필요하게 되며, 이와 같은 승압 전압을 발생하는 것이 승압 전압 발생기이다.
한편, 종래의 비동기식(Asynchronous) DRAM 에서는 메모리 동작이 단일 뱅크로 구성되어 있기 때문에 내부 승압 전압 발생기도 단일 방식으로 구성되며 그 제어 방법도 간단하다. 보다 구체적으로 말하면, 로우 어드레스 스트로브 신호(RAS)에 근거하여 승압 전압 발생기에 포함되는 승압 전압 검출기가 액티브되도록 구성되었다. 이와는 달리, 복수 뱅크 구조의 동기식 DRAM에서는 복수의 뱅크를 인터리브 방식으로 액티브시키고 데이타를 입출력시킴으로써, 메모리의 액세스 타임을 단축시키고 고 대역(High Bandwidth)을 구현하고 있다. 이와 같은 복수 뱅크 구조에서는, 위에서 언급한 바와 같이, 통상의 내부 전원 전압(internal VCC)보다 셀 액세스 트랜지스터의 문턱 전압만큼 높은 또는 그 이상의 전압인 승압 전압(VPP)에 의하여 워드 라인을 구동시켜야 한다.
도 1은 종래 기술에 따른 복수 뱅크 구조를 가지는 동기식 DRAM에서의 승압 전압 발생기의 블럭도이다. 도 1을 참조하면, 승압 전압 발생기는 복수의 단위 승압 전압 발생부들(110, 120, 130, 140)로 구성되어 있다. 단위 승압 전압 발생부들(110, 120, 130, 140)은 각각 승압 전압 검출기(112, 122, 132, 142), 펄스 발생기(114, 124, 134, 144) 및 액티브 키커(116, 126, 136, 146)로 구성되어 있다. 참조 부호 PR0, PR1, PR2, PR3은 뱅크 액티브 마스터 신호들을 나타내고, VPP0, VPP1, VPP2, VPP3은 승압 전압들을 나타낸다.
단위 승압 전압 발생부(110)에서, 승압 전압 검출기(112)는 뱅크 액티브 마스터 신호(PR0)가 액티브인 경우에, 승압 전압(VPP0)의 레벨이 소정 레벨 이하인지를 검출한다. 승압 전압(VPP0)이 목표가 되는 전압 레벨 이하이면 승압 전압 검출기(112)는 하이 레벨로 액티브되는 검출 신호를 출력한다. 펄스 발생기(114)는 검출 신호가 액티브되는 것에 트리거되어 일정 기간 액티브되는 펄스 신호를 출력한다. 즉, 검출 신호가 하이 레벨 액티브인 경우, 펄스 발생기는 검출 신호의 상승 엣지(rising edge)에 트리거되어 일정 기간 액티브되는 펄스 신호를 출력하게 된다. 액티브 키커(116)는 펄스 발생기(114)로부터 출력되는 펄스 신호가 액티브인 기간에 승압 전압(VPP0)의 레벨을 부스팅시키는 역할을 한다. 나머지 단위 승압 전압 발생부들도 이와 같이 동작한다.
그러나, 이와 같은 종래의 반도체 메모리 장치의 승압 전압 발생기는 각각의 뱅크 별로 승압 전압 검출기 및 펄스 발생기들이 제공되어야 하기 때문에, 요구되는 레이-아웃 면적이 큰 단점이 있다. 즉, 칩 사이즈 감소에 장애 요인이 된다. 또한, 승압 전압 검출기들이 뱅크 개수만큼 제공되어야 하기 때문에, 전류 소모가 많으며, 공정 변화(variation) 또는 회로 기판내의 배치된 위치에 따른 검출 레벨의 변화로 인한 회로의 오동작 가능성이 증가되는 문제점이 있다.
따라서, 본 발명의 목적은 복수의 뱅크 구조를 가지는 동기식 다이내믹 반도체 메모리 장치에 있어서, 효율적으로 동작할 수 있는 반도체 메모리 장치의 승압 전압 발생기를 제공하는 것이다.
본 발명의 다른 목적은 칩 사이즈를 감소 및 저 전력 동작을 실현시킬 수 있는 반도체 메모리 장치의 승압 전압 발생기를 제공하는 것이다.
도 1은 종래 기술에 따른 복수 뱅크 구조를 가지는 반도체 메모리 장치의 승압 전압 발생기를 나타낸 것이다.
도 2는 본 발명의 일 실시예에 따른 복수 뱅크 구조를 가지는 반도체 메모리 장치의 승압 전압 발생기를 나타낸 것이다.
도 3은 본 발명의 다른 실시예에 따른 복수 뱅크 구조를 가지는 반도체 메모리 장치의 승압 전압 발생기를 나타낸 것이다.
도 4는 도 2 및 도 3에 도시된 검출 인에이블 신호 발생부의 구체적인 회로도이다.
도 5는 도 3에 도시된 신호 샘플러의 구체적인 회로도이다.
도 6은 도 2 및 도 3에 도시된 뱅크 선택기의 구체적인 회로도이다.
도 7은 도 3 내지 도 6에 도시된 반도체 메모리 장치의 승압 전압 발생기에서의 동작을 설명하기 위한 타이밍도이다.
도면의 주요 부분에 대한 부호의 설명
200...검출 인에이블 신호 발생부 112...승압 전압 검출기
300...신호 샘플러 114...펄스 발생기
400, 410. 420, 430...뱅크 선택기
116, 126, 136, 146...액티브 키커
DETE...검출 인에이블 신호 DET...검출 신호
DETP...펄스 발생기 제어 신호 AKE...펄스 신호
AKE0, AKE1, AKE2, AKE3...액티브 키커 인에이블 펄스
VPPE0, VPPE1, VPPE2, VPPE3...뱅크 액세스 신호
VPP0, VPP1, VPP2, VPP3...승압 전압
상기한 목적들을 달성하기 위하여 본 발명에 따른 반도체 메모리 장치의 승압 전압 발생기는 복수의 뱅크 메모리들을 포함하는 반도체 메모리 장치에 있어서, 상기 복수의 뱅크 메모리들중 적어도 어느 하나에 대한 액세스가 수행되는 경우에 액티브되는 검출 인에이블 신호를 발생하는 검출 인에이블 신호 발생부; 상기 검출 인에이블 신호(DETE)가 액티브인 경우에 승압 전원의 레벨이 소정 레벨 이하인 경우에 액티브되는 검출 신호(DET)를 발생하는 승압 전압 검출기; 상기 검출 신호(DET)의 상승 엣지에 트리거되어 소정 기간 액티브되는 펄스 신호(AKE)를 발생하는 펄스 발생기; 각각 상기 펄스 신호(AKE)가 액티브이고 해당 뱅크에 대한 액세스가 수행되는 경우에 액티브되는 액티브 키커 인에이블 펄스(AKE0, AKE1, AKE2, AKE3)를 발생하는 복수의 뱅크 선택기들; 및 각각 해당되는 상기 액티브 키커 인에이블 펄스가 액티브인 기간에 해당되는 승압 전압을 승압시키는 복수의 액티브 키커들을 구비하는 것을 특징으로 한다. 검출 신호(DET)가 액티브된 것에 트리거되어 액티브되고 펄스 신호(AKE) 및 검출 인에이블 신호(DETE)가 모두 논액티브되는 것에 트리거되어 논액티브되는 펄스 발생기 제어 신호(DETP)를 발생하는 신호 샘플러가 또한 제공된다.
실시예에 따르면, 상기 검출 인에이블 신호 발생부는 각각 해당 뱅크에 대한 액세스가 개시되는 시점에서부터 해당 뱅크에 대한 비트 라인 센스 증폭이 수행되기 전까지 액티브되는 뱅크 액세스 신호(VPPE0, VPPE1, VPPE2, VPPE3)를 발생하는 복수의 뱅크 액세스 신호 발생부들; 복수의 뱅크 액티브 마스터 신호들(PR0, PR1, PR2, PR3)중 어느 하나가 액티브인 경우에 액티브인 신호를 출력하는 제1 논리부(240); 상기 복수의 뱅크 액세스 신호들을 논리합하는 제2 논리부(250); 및 상기 제1 논리부의 출력이 논액티브이거나 상기 제2 논리부의 출력이 액티브인 경우에 액티브되는 검출 인에이블 신호(DETE)를 발생하는 제3 논리부(260)를 구비한다. 또한, 상기 복수의 뱅크 액세스 신호 발생부들은 각각 해당 비트 라인 센스 앰프 구동 신호(PPS0, PPS1, PPS2, PPS3)를 지연 및 반전시키는 복수의 인버터들; 및 상기 인버터들의 최종 출력과 해당되는 뱅크 액티브 마스터 신호(PR0, PR1, PR2, PR3)를 논리곱하는 AND 게이트를 구비한다.
상기 신호 샘플러는 래치부(310); 상기 검출 인에이블 신호(DETE)와 상기 펄스 신호(AKE)중 어느 하나가 액티브인 경우에 액티브되는 신호를 출력하는 제1 논리 게이트(320); 및 상기 래치부의 출력과 상기 제1 논리 게이트의 출력이 모두 액티브인 경우에 액티브되는 상기 펄스 발생기 제어 신호(DETP)를 발생하는 제2 논리 게이트(330)를 구비하며, 상기 래치부는 상기 펄스 발생기 제어 신호(DETP)가 액티브인 경우에는 전원 전압을 출력하고 그렇지 않은 경우에는 상기 검출 신호(DET)를 출력한다. 여기서, 제2 논리 게이트(330)는 상기 래치부(310)의 출력과 상기 제1 논리 게이트(320)의 출력을 입력하는 NAND 게이트(332); 및 상기 NAND 게이트의 출력을 반전하는 제1 인버터(334)를 구비하며, 래치부(310)는 NAND 게이트(322)의 출력을 반전하는 제2 인버터(312); 상기 NAND 게이트의 출력 및 상기 제2 인버터의 출력에 의하여 제어되는 것으로, 상기 NAND 게이트의 출력이 하이 레벨인 경우에 상기 검출 신호(DET)를 통과시키는 전송 게이트(314); 및 그 자신의 드레인-소스 경로가 전원 전압(VCC)과 상기 전송 게이트의 출력 사이에 연결되어 있으며, 그 자신의 게이트가 상기 NAND 게이트(332)의 출력에 연결되어 있는 PMOS 트랜지스터(316)를 구비한다.
상기 복수의 뱅크 선택기들은 각각 해당되는 뱅크 액티브 마스터 신호를 반전하는 제1 인버터(402); 상기 펄스 신호(AKE)와 다른 하나의 신호를 논리곱 반전하는 제1 NAND 게이트; 상기 제1 인버터의 출력과 상기 제1 NAND 게이트의 출력을 논리곱 반전하며 그 출력을 상기 제1 NAND 게이트의 다른 하나의 신호로서 인가하는 제2 NAND 게이트; 및 상기 제1 NAND 게이트의 출력을 반전하여 해당되는 액티브 키커 인에이블 펄스(AKE0, AKE1, AKE2, AKE3)를 발생하는 제2 인버터(408)를 구비한다.
이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 복수 뱅크 구조를 가지는 반도체 메모리 장치의 승압 전압 발생기를 나타낸 것이다. 도 2를 참조하면, 반도체 메모리 장치의 승압 전압 발생기는 검출 인에이블 신호 발생부(200), 승압 전압 검출기(112), 펄스 발생기(114), 복수의 뱅크 선택기들(400, 410, 420, 430) 및 복수의 액티브 키커들(116, 126, 136, 146)을 구비한다. 검출 인에이블 신호 발생부(200)는 복수의 뱅크 메모리들중 적어도 어느 하나에 대한 액세스가 수행되는 경우에 액티브되는 검출 인에이블 신호(DETE)를 발생한다. 승압 전압 검출기(112)는 검출 인에이블 신호(DETE)가 액티브이고 승압 전압의 레벨이 소정 레벨 이하인 경우에 액티브되는 검출 신호(DET)를 발생한다. 펄스 발생기(114)는 검출 신호(DET)가 액티브되는 것에 트리거되어 소정 기간 액티브되는 펄스 신호(AKE)를 발생한다. 여기서, 펄스 신호가 액티브되는 기간은 구동되어야 하는 승압 전압이 사용되는 회로에서 소모하는 전하량 등에 근거하여 결정할 수 있다. 즉, 부스팅 동작이 수행되는 기간에 대응하여 펄스 신호(AKE)가 액티브되는 기간이 결정된다. 복수의 뱅크 선택기들(400, 410, 420, 430)은 각각 펄스 신호(AKE)가 액티브이고 해당되는 뱅크에 대한 액세스가 수행되는 경우에 액티브되는 액티브 키커 인에이블 펄스(AKE0, AKE1, AKE2, AKE3)를 발생한다. 복수의 액티브 키커들(116, 126, 136, 146)은 각각 해당되는 액티브 키커 인에이블 펄스(AKE0, AKE1, AKE2, AKE3)가 액티브인 기간에 해당되는 승압 전압을 승압(boosting)시킨다.
도 3은 본 발명의 다른 실시예에 따른 복수 뱅크 구조를 가지는 반도체 메모리 장치의 승압 전압 발생기를 나타낸 것으로, 도 2에 도시된 반도체 메모리 장치의 승압 전압 발생기와 비교하면, 신호 샘플러(300)를 더 구비하고 있다.
도 3에서, 신호 샘플러(300)는 검출 신호(DET)가 액티브된 것에 트리거되어 액티브되고 펄스 발생기(114)의 출력인 펄스 신호(AKE)가 논액티브되는 것에 트리거되어 논액티브되는 펄스 발생기 제어 신호(DETP)를 발생한다. 또한 펄스 발생기(114)는 펄스 발생기 제어 신호(DETP)가 액티브되는 것에 트리거되어 소정 기간 액티브되는 펄스 신호(AKE)를 발생한다.
도 4는 도 2 및 도 3에 도시된 검출 인에이블 신호 발생부의 구체적인 회로도이다. 도 4에서, 검출 인에이블 신호 발생부(200)는 복수의 뱅크 액세스 신호 발생부들(201, 211, 221, 231), 논리부(240), 논리합 게이트(250) 및 논리부(260)를 구비한다. 복수의 뱅크 액세스 신호 발생부들(201, 211, 221, 231)은 복수의 인버터들 및 AND 게이트를 포함하여 구성되어 있다. 뱅크 액세스 신호 발생부(201)에 있어서, 인버터들(202, 204, 206)에 의하여 비트 라인 센스 앰프 구동 신호(PPS0)가 지연 및 반전된다. AND 게이트(208)는 인버터(206)의 출력과 뱅크 액티브 마스터 신호(PR0)를 논리곱하여 뱅크 액세스 신호(VPPE0)를 출력한다. 마찬가지로, 뱅크 액세스 신호 발생부(211)에 있어서, 인버터들(212, 214, 216)에 의하여 비트 라인 센스 앰프 구동 신호(PPS1)가 지연 및 반전되며, AND 게이트(218)는 인버터(216)의 출력과 뱅크 액티브 마스터 신호(PR1)를 논리곱하여 뱅크 액세스 신호(VPPE1)를 출력한다. 뱅크 액세스 신호 발생부(221)에 있어서, 인버터들(222, 224, 226)에 의하여 비트 라인 센스 앰프 구동 신호(PPS2)가 지연 및 반전된다. AND 게이트(228)는 인버터(226)의 출력과 뱅크 액티브 마스터 신호(PR2)를 논리곱하여 뱅크 액세스 신호(VPPE2)를 출력한다. 뱅크 액세스 신호 발생부(231)에 있어서, 인버터들(232, 234, 236)에 의하여 비트 라인 센스 앰프 구동 신호(PPS3)가 지연 및 반전되며, AND 게이트(238)는 인버터(236)의 출력과 뱅크 액티브 마스터 신호(PR3)를 논리곱하여 뱅크 액세스 신호(VPPE3)를 출력한다. 따라서, 뱅크 액세스 신호 발생부들(201, 211, 221, 231)의 출력인 뱅크 액세스 신호들(VPPE0, VPPE1, VPPE2, VPPE3)은 다음 수학식 1과 같이 나타낼 수 있다.
[수학식 1]
상기 수학식 1에서 D(신호명)은 해당 신호가 지연된 것임을 나타내고, 윗줄(overline)은 반전되었음을 나타내며, ∧은 논리곱을 나타낸다.
여기서, 뱅크 액티브 마스터 신호들(PR0, PR1, PR2, PR3)은 각각 해당되는 뱅크가 액티브되는 경우에 하이 레벨이 되며, 해당되는 뱅크가 프리차지되는 경우에 로우 레벨로 논액티브된다. 비트 라인 센스 앰프 구동 신호들(PPS0, PPS1, PPS2, PPS3)은 해당되는 뱅크에서 비트 라인 센스 앰프 동작이 수행되는 경우에 하이 레벨로 액티브된다. 따라서, 뱅크 액세스 신호들(VPPE0, VPPE1, VPPE2, VPPE3)은 각각 해당되는 뱅크가 액티브이고, 해당 비트 라인에 대한 센스 앰프 동작이 수행되는 시점에서 약간의 시간 지연이 된 후까지 액티브된다.
논리합 게이트(250)는 뱅크 액세스 신호들(VPPE0, VPPE1, VPPE2, VPPE3)중 어느 하나가 하이 레벨로 액티브인 경우에 액티브되는 신호를 출력한다. 따라서, 논리합 게이트(250)의 출력은 다음 수학식 2와 같이 나타낼 수 있다.
[수학식 2]
논리부(240)는 논리합 게이트(242)와 인버터(244)로 구성된 것으로 인버터(244)의 출력은 다음 수학식 3과 같이 나타낼 수 있다.
[수학식 3]
따라서, 논리부(240)의 출력은 복수의 뱅크들중 어느 하나에 대하여 로우 액티브가 수행되는 경우에 하이 레벨이 된다.
논리부(260)는 인버터(262) 및 논리합 게이트(264)로 이루어져 있다. 인버터(262)는 논리부(240)의 출력을 반전하고 논리합 게이트(264)는 논리합 게이트(250)의 출력 및 인버터(262)의 출력중 어느 하나가 하이 레벨인 경우에 하이 레벨이 되는 검출 인에이블 신호(DETE)를 출력한다. 따라서, 검출 인에이블 신호(DETE)는 다음 수학식 4와 같이 나타낼 수 있다.
[수학식 4]
상기 수학식 4에서 N1은 논리합 게이트(250)의 출력을 나타내며,∧는 논리곱을 나타내고, ∨은 논리합을 나타낸다. 따라서, 검출 인에이블 신호(DETE)는 어느 하나의 뱅크가 액티브되어 비트 라인 센스 앰프 동작이 시작된 시점에서 약간 지연된 시점에서 하이 레벨로 액티브되고, 뱅크에 대한 프리차지 동작이 수행되거나 또는 다른 뱅크가 액티브되는 경우에 로우 레벨로 논액티브된다. 여기서, 검출 인에이블 신호(DETE)가 하이 레벨로 되는 시점은, 본질적으로는 워드 라인을 부스팅시킬 필요가 있는 시점이다. 도 4에 도시된 실시예에서는, 비트 라인 센스 앰프 구동 신호들(PPS0, PPS1, PPS2, PPS3)을 입력으로 사용하고 있다. 그리하여, 검출 인에이블 신호(DETE)는 비트 라인 센스 앰프 동작이 개시된 후 약간 지연된 시간 후에 액티브된다. 이는 워드 라인이 액티브된 후 차지 쉐어링을 거친 후 비트 라인 센스 앰프 동작이 이루어질 때가 되면, 워드 라인을 부스팅 필요가 생기기 때문이다. 그러나, 도 4에서와는 달리, 비트 라인 센스 앰프 구동 신호들(PPS0, PPS1, PPS2, PPS3) 외에 다른 신호들을 입력으로 인가하는 것도 또한 가능하다. 여기서, 비트 라인 센스 앰프 구동 신호들(PPS0, PPS1, PPS2, PPS3) 대신에 입력으로 사용될 수 있는 신호들은 워드 라인을 부스팅시킬 필요가 있는 시점에 대한 정보를 담고 있는 신호이어야 한다.
도 5는 도 3에 도시된 신호 샘플러의 구체적인 회로도로서, 신호 샘플러는 래치부(310), 논리합 게이트(320) 및 논리부(330)를 구비한다. 논리부(330)는 NAND 게이트(332) 및 인버터(334)로 구성되어 있다.
논리합 게이트(320)는 검출 인에이블 신호(DETE)와 펄스 신호(AKE)중 어느 하나가 하이 레벨 액티브인 경우에 하이 레벨인 신호를 출력한다. 논리부(330)는 노드(N2)의 신호와 논리합 게이트(320)의 출력이 모두 하이 레벨인 경우에 하이 레벨로 액티브되는 펄스 발생기 제어 신호(DETP)를 출력한다.
래치부(310)는 인버터(312), 전송 게이트(314) 및 PMOS 트랜지스터(316)로 구성되어 있으며, 검출 신호(DET)를 입력한다. 또한, 래치부(310)는 NAND 게이트(332)의 출력이 피드 백되어 제어 신호로서 입력된다. 래치부(310)에서, 전송 게이트(314)의 동작은 이전 상태의 NAND 게이트(332)의 출력에 따라 제어된다. 즉, 이전 상태의 NAND 게이트(332)의 출력이 하이 레벨인 경우에는 검출 신호(DET)를 통과시키고 이전 상태의 NAND 게이트(332)의 출력이 로우 레벨인 경우에는 검출 신호(DET)를 차단시킨다. PMOS 트랜지스터(316)는 이전 상태의 NAND 게이트(332)의 출력이 하이 레벨인 경우에는 턴-오프되고 이전 상태의 NAND 게이트(332)의 출력이 로우 레벨인 경우에는 턴-온된다. PMOS 트랜지스터(316)가 턴-온되면 노드(N2)는 전원 전압(VCC) 레벨이 된다. 여기서, 이전 상태의 NAND 게이트(332)의 출력은 이전 상태의 펄스 발생기 제어 신호(DETP)와 서로 반대되는 위상을 가진다. 따라서, 래치부(310)는 이전 상태의 펄스 발생기 제어 신호(DETP)가 하이 레벨 액티브인 경우에는 전원 전압을 출력하고 이전 상태의 펄스 발생기 제어 신호(DETP)가 로우 레벨로 논액티브인 경우에는 검출 신호(DET)를 출력하게 된다. 다음 표 1은 도 5에 도시된 신호 샘플러의 동작을 요약한 것이다.
[표 1]
| DET | DETE | AKE | P_DETP | DETP |
| L | L | L | × | L |
| L | L | H | H | H |
| L | L | H | L | L |
| L | H | L | H | H |
| L | H | L | L | L |
| L | H | H | H | H |
| L | H | H | L | L |
| H | H | × | × | H |
위의 표 1에서, P_DETP는 이전 상태의 펄스 발생기 제어 신호를 나타내며, ×는 상관없음(don't care)을 나타낸다.
표 1을 참조하면, 검출 신호(DET), 검출 인에이블 신호(DETE) 및 펄스 신호(AKE)가 모두 로우 레벨로 논액티브이면 펄스 발생기 제어 신호(DETP)는 로우 레벨이 된다. 검출 신호(DET)가 로우 레벨이고 검출 인에이블 신호(DETE)와 펄스 신호(AKE)중 어느 하나가 하이 레벨이면 펄스 발생기 제어 신호(DETP)의 위상은 변화되지 않는다. 검출 신호(DET)가 하이 레벨이면 펄스 발생기 제어 신호(DETP)는 하이 레벨로 액티브된다.
여기서, 검출 신호(DET)는 검출 인에이블 신호(DETE)가 하이 레벨로 액티브인 경우에만 하이 레벨로 액티브된다. 또한, 펄스 신호(AKE)는 펄스 발생기(114)(도 3 참조)에서 발생되는 것으로 펄스 발생기 제어 신호(DETP)에 응답하여 발생되는 것이다.
따라서, 펄스 발생기 제어 신호(DETP)는 검출 신호(DET)가 하이 레벨인 경우에 하이 레벨로 액티브되었다가 검출 인에이블 신호(DETE), 검출 신호(DET) 및 펄스 신호(AKE)가 모두 로우 레벨이 논액티브되었을 때 비로소 로우 레벨이 된다. 따라서, 펄스 발생기 제어 신호(DETP)가 액티브되는 기간을 충분하게 확보할 수 있게 되어 동작이 안정화된다.
도 6은 도 2 및 도 3에 도시된 뱅크 선택기(400)의 구체적인 회로도로서, 인버터들(402, 408) 및 NAND 게이트들(404, 406)을 구비한다. NAND 게이트들(404, 406)은 래치 구조를 가진다. NAND 게이트(404)는 펄스 발생기(114)의 출력인 펄스 신호(AKE)와 NAND 게이트(406)의 출력을 입력한다. 인버터(402)는 뱅크 액티브 마스터 신호(PR0)를 반전한다. NAND 게이트(406)는 NAND 게이트(404)의 출력과 인버터(402)의 출력을 입력한다. 인버터(408)는 NAND 게이트(404)의 출력을 반전하여 액티브 키커 인에이블 펄스(AKE0)를 출력한다. 도 2 및 도 3에 도시된 다른 뱅크 선택기들도 이와 같은 구조를 가진다.
다음 표 2는 도 6에 도시된 뱅크 선택기의 동작을 요약하여 나타낸 것으로, PRi는 뱅크 액티브 마스터 신호를 나타내고, AKEi는 액티브 키커 인에이블 펄스를 나타낸다.
[표 2]
| AKE | PRi | P_AKEi | AKEi |
| L | × | × | L |
| H | L | H | H |
| H | L | L | L |
| H | H | × | H |
위의 표 2에서 ×는 상관없음을 나타내고, P_AKEi는 이전 상태의 액티브 키커 인에이블 펄스를 나타낸다. 표 2를 참조하면, 액티브 키커 인에이블 펄스(AKEi)는 뱅크 액티브 마스터 신호(PRi)가 하이 레벨로 액티브이고, 펄스 신호(AKE)가 하이 레벨로 액티브이면 하이 레벨로 액티브된다. 펄스 신호(AKE)가 로우 레벨이면, 액티브 키커 인에이블 펄스(AKEi)는 로우 레벨로 논액티브된다. 나머지의 경우에는 그 상태를 그대로 유지하게 된다.
따라서, 액티브 키커 인에이블 펄스(AKEi)가 하이 레벨로 액티브되면, 뱅크 액티브 마스터 신호(PRi)가 로우 레벨로 논액티브되더라도 액티브 키커 인에이블 펄스(AKEi)는 그 상태를 그대로 유지하게 되며, 펄스 신호(AKE)가 로우 레벨이 될 때 비로소 로우 레벨로 논액티브된다.
도 7은 도 3 내지 도 6에 도시된 반도체 메모리 장치의 승압 전압 발생기에서의 동작을 설명하기 위한 타이밍도이다. 특히 도 7은 4 뱅크 동기식 DRAM에서 뱅크 0 이 액티베이션되어, VPP 펌핑이 완료되기 전에 프리차지되고, 일정 시간 후에 뱅크 1이 액티베이션되고 그에 따른 VPP 펌핑이 수행하고 있는 상태에서 뱅크 2가 액티베이션되는 경우를 나타내고 있다. 즉, 뱅크 1과 뱅크 2가 동시에 액티베이션되는 경우를 나타낸 것이다.
도 7에서, 먼저 뱅크 0에 대한 액세스를 살펴보면, 뱅크 액티브 마스터 신호(PR0)가 하이 레벨로 액티브되면, 도 4에서 인버터(244)의 출력(PRM)이 하이 레벨이 되며, 또한 뱅크 액세스 신호(VPPE0)도 또한 하이 레벨이 된다. 뱅크 액세스 신호(VPPE0)는 뱅크 1에서 비트 라인 센스 앰프가 구동되는 경우(즉, 비트 라인 센스 앰프 구동 신호(PPS0)가 하이 레벨로 액티브된 후 약간 지연된 시점, 도 4 참조)에서 로우 레벨로 논액티브된다. 검출 인에이블 신호(DETE)는 뱅크 액세스 신호(VPPE0)가 로우 레벨이 되는 것에 트리거되어 하이 레벨이 되고 뱅크 액티브 마스터 신호(PR0)가 로우 레벨이 되는 것에 응답하여 로우 레벨이 된다. 검출 신호(DET)는 검출 인에이블 신호(DETE)가 하이 레벨인 기간중 승압 전압(VPP) 레벨에 따라 일정 기간 액티브되며, 펄스 발생기 제어 신호(DETP)는 검출 신호(DET)의 상승 엣지에 트리거되어 하이 레벨이 되고, 펄스 신호(AKE)는 펄스 발생기 제어 신호(DETP)의 상승 엣지에 트리거되어 하이 레벨이 된다. 펄스 신호(AKE)가 하이 레벨인 기간은 일정하게 유지된다. 펄스 발생기 제어 신호(DETP)는 펄스 신호(AKE)의 하강 엣지에 응답하여 로우 레벨이 된다. 액티브 키커 인에이블 펄스(AKE0)는 펄스 신호(AKE)에 응답하여 액티브되며, 그에 따라 승압 전압(VPP)이 펌핑된다.
다음에, 뱅크 1이 액티브되고 이어서 뱅크 2가 액티브되어 뱅크 1과 뱅크 2가 동시에 액티브되는 경우를 살펴보기로 한다.
도 7을 참조하면, 뱅크 액티브 마스터 신호(PR1)가 하이 레벨이 되면, 이에 응답하여 도 4에서 인버터(244)의 출력(PRM) 및 뱅크 액세스 신호(VPPE1)가 하이 레벨이 된다. 뱅크 액세스 신호(VPPE1)는 비트 라인 센스 앰프 구동 신호(PPS1)에 응답하여 로우 레벨이 된다. 한편, 뱅크 액티브 마스터 신호(PR1)가 액티브인 상태에서 뱅크 2가 액티브되면(즉, 뱅크 액티브 마스터 신호(PR2)가 하이 레벨이 되면), 뱅크 액티브 마스터 신호(PR2)의 상승 엣지에 응답하여 뱅크 액세스 신호(VPPE2)가 하이 레벨이 되고, 뱅크 액세스 신호(VPPE2)가 하이 레벨이 되는 것에 응답하여 검출 인에이블 신호(DETE)가 로우 레벨이 된다. 뱅크 액세스 신호(VPPE2) 역시 비트 라인 센스 앰프 구동 신호(PPS2)가 하이 레벨이 되는 것에 응답하여 로우 레벨이 되며, 뱅크 액세스 신호(VPPE2)가 로우 레벨이 되면, 검출 인에이블 신호(DETE)는 다시 하이 레벨이 된다. 도 4에서 인버터(244)의 출력(PRM)은 모든 뱅크 액티브 마스터 신호들(PR0, PR1, PR2, PR3)이 모두 로우 레벨인 경우에 로우 레벨이 되며, PRM 신호의 하강 엣지에 응답하여 검출 인에이블 신호(DETE)가 로우 레벨이 된다. 검출 신호(DET)는 검출 인에이블 신호(DETE)가 하이 레벨로 액티브인 기간중 승압 전압이 목표 레벨 이하이면 액티브되며, 펄스 신호(AKE)는 검출 신호(DET)의 상승 엣지에 트리거되어 하이 레벨이 된다. 펄스 발생기 제어 신호(DETP)는, 뱅크 0에 대한 액티브 때와는 달리, 검출 인에이블 신호(DETE)의 하강 엣지에 응답하여 로우 레벨이 된다. 이는 검출 인에이블 신호(DETE)의 하강 엣지보다 펄스 신호(AKE)의 하강 엣지가 먼저 발생하였기 때문이다. 뱅크 액티브 마스터 신호(PR1)가 액티브이므로, 액티브 키커 인에이블 펄스(AKE1)가 펄스 신호(AKE)에 의하여 액티브된다.
뱅크 2가 액티브된 경우(즉 뱅크 1 및 뱅크 2가 동시에 액티베이션되는 경우)를 살펴보면, 펄스 발생기 제어 신호(DETP)는 검출 신호(DET)의 상승 엣지에 응답하여 하이 레벨이 되고 펄스 신호(AKE)의 하강 엣지에 응답하여 로우 레벨이 된다. 액티브 키커 인에이블 펄스들(AKE1, AKE2)은 뱅크 액티브 마스터 신호들(PR1, PR2)이 액티브이므로 펄스 신호(AKE)에 응답하여 각각 하이 레벨로 액티브되며, 그에 따라 승압 전압 펌핑 동작이 수행된다.
본 발명은 이와 같은 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다. 특히, 본 발명에 따른 반도체 메모리 장치의 승압 전압 발생기는 실시예에 설명된 바와 같이 4 뱅크 구조에만 적용되는 것이 아니라 복수의 뱅크를 가지는 반도체 메모리 장치에 모두 적용할 수 있다.
상술한 바와 같은 본 발명은 복수 뱅크 구조를 가지는 동기식 반도체 메모리 장치에 있어서, 내부적으로 승압 전압(VPP)을 발생시키는 경우에, 그에 소모되는 전력을 감소시킬 수 있는 이점이 있다. 또한 레이-아웃 면적을 작게 할 수 있으므로 칩 사이즈 감소의 효과도 얻을 수 있으며, 단일 VPP 검출기를 채용함으로써 일정한 VPP 레벨을 감지하고 유지할 수 있는 장점이 있다.
Claims (11)
- 복수의 뱅크 메모리들을 포함하는 반도체 메모리 장치에 있어서,상기 복수의 뱅크 메모리들중 적어도 어느 하나에 대한 액세스가 수행되는 경우에 액티브되는 검출 인에이블 신호를 발생하는 검출 인에이블 신호 발생부;상기 검출 인에이블 신호(DETE)가 액티브인 경우에 승압 전원의 레벨이 소정 레벨 이하인 경우에 액티브되는 검출 신호(DET)를 발생하는 승압 전압 검출기;상기 검출 신호(DET)가 액티브되는 것에 트리거되어 소정 기간 액티브되는 펄스 신호(AKE)를 발생하는 펄스 발생기;각각 상기 펄스 신호(AKE)가 액티브이고 해당 뱅크에 대한 액세스가 수행되는 경우에 액티브되는 액티브 키커 인에이블 펄스(AKE0, AKE1, AKE2, AKE3)를 발생하는 복수의 뱅크 선택기들; 및각각 해당되는 상기 액티브 키커 인에이블 펄스가 액티브인 기간에 해당되는 승압 전압을 승압시키는 복수의 액티브 키커들을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 발생기.
- 제1항에 있어서, 상기 검출 인에이블 신호 발생부는각각 해당 뱅크에 대한 액세스가 개시되는 시점에서부터 해당 뱅크에 대한 비트 라인 센스 증폭이 수행되기 전까지 액티브되는 뱅크 액세스 신호(VPPE0, VPPE1, VPPE2, VPPE3)를 발생하는 복수의 뱅크 액세스 신호 발생부들;복수의 뱅크 액티브 마스터 신호들(PR0, PR1, PR2, PR3)중 어느 하나가 액티브인 경우에 액티브인 신호를 출력하는 제1 논리부(240);상기 복수의 뱅크 액세스 신호들을 논리합하는 제2 논리부(250); 및상기 제1 논리부의 출력이 논액티브이거나 상기 제2 논리부의 출력이 액티브인 경우에 액티브되는 검출 인에이블 신호(DETE)를 발생하는 제3 논리부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 발생기.
- 제2항에 있어서, 상기 복수의 뱅크 액세스 신호 발생부들은 각각해당 비트 라인 센스 앰프 구동 신호(PPS0, PPS1, PPS2, PPS3)를 지연 및 반전시키는 복수의 인버터들; 및상기 인버터들의 최종 출력과 해당되는 뱅크 액티브 마스터 신호(PR0, PR1, PR2, PR3)를 논리곱하는 AND 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 발생기.
- 제1항에 있어서, 상기 복수의 뱅크 선택기들은 각각해당되는 뱅크 액티브 마스터 신호를 반전하는 제1 인버터(402);상기 펄스 신호(AKE)와 다른 하나의 신호를 논리곱 반전하는 제1 NAND 게이트;상기 제1 인버터의 출력과 상기 제1 NAND 게이트의 출력을 논리곱 반전하며 그 출력을 상기 제1 NAND 게이트의 다른 하나의 신호로서 인가하는 제2 NAND 게이트; 및상기 제1 NAND 게이트의 출력을 반전하여 해당되는 액티브 키커 인에이블 펄스(AKE0, AKE1, AKE2, AKE3)를 발생하는 제2 인버터(408)를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 발생기.
- 복수의 뱅크 메모리들을 포함하는 반도체 메모리 장치에 있어서,상기 복수의 뱅크 메모리들중 적어도 어느 하나에 대한 액세스가 수행되는 경우에 액티브되는 검출 인에이블 신호를 발생하는 검출 인에이블 신호 발생부;상기 검출 인에이블 신호(DETE)가 액티브인 경우에 승압 전원의 레벨이 소정 레벨 이하인 경우에 액티브되는 검출 신호(DET)를 발생하는 승압 전압 검출기;상기 검출 신호(DET)가 액티브된 것에 응답하여 액티브되고 펄스 신호(AKE) 및 상기 검출 인에이블 신호(DETE)가 모두 논액티브되는 것에 응답하여 논액티브되는 펄스 발생기 제어 신호(DETP)를 발생하는 신호 샘플러;상기 펄스 발생기 제어 신호(DETP)가 액티브되는 것에 트리거되어 소정 기간 액티브되는 펄스 신호(AKE)를 발생하는 펄스 발생기;각각 상기 펄스 신호(AKE)가 액티브이고 해당 뱅크에 대한 액세스가 수행되는 경우에 액티브되는 액티브 키커 인에이블 펄스(AKE0, AKE1, AKE2, AKE3)를 발생하는 복수의 뱅크 선택기들; 및각각 해당되는 상기 액티브 키커 인에이블 펄스가 액티브인 기간에 해당되는 승압 전압을 승압시키는 복수의 액티브 키커들을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 발생기.
- 제5항에 있어서, 상기 검출 인에이블 신호 발생부는각각 해당 뱅크에 대한 액세스가 개시되는 시점에서부터 해당 뱅크에 대한 비트 라인 센스 증폭이 수행되기 전까지 액티브되는 뱅크 액세스 신호(VPPE0, VPPE1, VPPE2, VPPE3)를 발생하는 복수의 뱅크 액세스 신호 발생부들;복수의 뱅크 액티브 마스터 신호들(PR0, PR1, PR2, PR3)중 어느 하나가 액티브인 경우에 액티브인 신호를 출력하는 제1 논리부(240);상기 복수의 뱅크 액세스 신호들을 논리합하는 제2 논리부(250); 및상기 제1 논리부의 출력이 논액티브이거나 상기 제2 논리부의 출력이 액티브인 경우에 액티브되는 검출 인에이블 신호(DETE)를 발생하는 제3 논리부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 발생기.
- 제6항에 있어서, 상기 복수의 뱅크 액세스 신호 발생부들은 각각해당 비트 라인 센스 앰프 구동 신호(PPS0, PPS1, PPS2, PPS3)를 지연 및 반전시키는 복수의 인버터들; 및상기 인버터들의 최종 출력과 해당되는 뱅크 액티브 마스터 신호(PR0, PR1, PR2, PR3)를 논리곱하는 AND 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 발생기.
- 제5항에 있어서, 상기 신호 샘플러는래치부(310);상기 검출 인에이블 신호(DETE)와 상기 펄스 신호(AKE)중 어느 하나가 액티브인 경우에 액티브되는 신호를 출력하는 제1 논리 게이트(320); 및상기 래치부의 출력과 상기 제1 논리 게이트의 출력이 모두 액티브인 경우에 액티브되는 상기 펄스 발생기 제어 신호(DETP)를 발생하는 제2 논리 게이트(330)를 구비하며,상기 래치부는 상기 펄스 발생기 제어 신호(DETP)가 액티브인 경우에는 전원 전압을 출력하고 그렇지 않은 경우에는 상기 검출 신호(DET)를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 발생기.
- 제8항에 있어서, 상기 제2 논리 게이트는상기 래치부의 출력과 상기 제1 논리 게이트(320)의 출력을 입력하는 NAND 게이트(332); 및상기 NAND 게이트의 출력을 반전하는 제1 인버터(334)를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 발생기.
- 제9항에 있어서, 상기 래치부는상기 NAND 게이트의 출력을 반전하는 제2 인버터(312);상기 NAND 게이트의 출력 및 상기 제2 인버터의 출력에 의하여 제어되는 것으로, 상기 NAND 게이트의 출력이 하이 레벨인 경우에 상기 검출 신호(DET)를 통과시키는 전송 게이트(314); 및그 자신의 드레인-소스 경로가 전원 전압(VCC)과 상기 전송 게이트의 출력 사이에 연결되어 있으며, 그 자신의 게이트가 상기 NAND 게이트(332)의 출력에 연결되어 있는 PMOS 트랜지스터(316)를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 발생기.
- 제5항에 있어서, 상기 복수의 뱅크 선택기들은 각각해당되는 뱅크 액티브 마스터 신호를 반전하는 제1 인버터(402);상기 펄스 신호(AKE)와 다른 하나의 신호를 논리곱 반전하는 제1 NAND 게이트;상기 제1 인버터의 출력과 상기 제1 NAND 게이트의 출력을 논리곱 반전하며 그 출력을 상기 제1 NAND 게이트의 다른 하나의 신호로서 인가하는 제2 NAND 게이트; 및상기 제1 NAND 게이트의 출력을 반전하여 해당되는 액티브 키커 인에이블 펄스(AKE0, AKE1, AKE2, AKE3)를 발생하는 제2 인버터(408)를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 발생기.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510469B1 (ko) * | 1998-06-19 | 2005-10-26 | 삼성전자주식회사 | 승압회로를 구비하는 반도체 메모리장치 |
| KR100734258B1 (ko) * | 2001-06-30 | 2007-07-02 | 삼성전자주식회사 | 반도체 메모리 장치의 동작방식에 따라 펄스의 폭을변화시킬 수 있는 제어회로 및 이를 포함하는내부전원전압발생회로 |
| KR20190124139A (ko) * | 2018-04-25 | 2019-11-04 | 윈본드 일렉트로닉스 코포레이션 | 반도체 기억 장치 |
-
1997
- 1997-04-21 KR KR1019970014786A patent/KR100238239B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510469B1 (ko) * | 1998-06-19 | 2005-10-26 | 삼성전자주식회사 | 승압회로를 구비하는 반도체 메모리장치 |
| KR100734258B1 (ko) * | 2001-06-30 | 2007-07-02 | 삼성전자주식회사 | 반도체 메모리 장치의 동작방식에 따라 펄스의 폭을변화시킬 수 있는 제어회로 및 이를 포함하는내부전원전압발생회로 |
| KR20190124139A (ko) * | 2018-04-25 | 2019-11-04 | 윈본드 일렉트로닉스 코포레이션 | 반도체 기억 장치 |
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