KR0172404B1 - 반도체 메모리장치의 리프레쉬별 내부 승압전원 제어방법 - Google Patents
반도체 메모리장치의 리프레쉬별 내부 승압전원 제어방법 Download PDFInfo
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야 :
본 발명은 반도체 메모리 장치의 내부승압전원 제어방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 :
본 발명은 리프레쉬 싸이클에 대해 승압전압 액티브 킥커의 동작 개수를 가변시켜 불필요한 전원공급을 줄여 이에 따른 칩의 오동작 또는 과다한 공급 전하 소모를 제거할 수 있는 리프레쉬 싸이클시 내부전원전압의 제어방법을 제공한다.
3. 발명의 해결방법의 요지 :
본 발명은 시스템으로부터의 로우어드레스스트로우브 신호 및 승압전압 제어신호에 응답하여 승압전압 발생기에서 승압한 전압을 내부 파워 라인에 공급하며 동시에 리프레쉬 동작을 포함하는 반도체 메모리 장치의 내부승압전원 제어방법에 있어서, 상기 로우어드레스스트로우브 신호가 인에이블된 상태에서 승압전압 액티브 킥커 제어신호와 리프레쉬 싸이클 제어신호로서 제어하여 복수개의 승압전압 액티브 킥커가 동작하는 제1과정과, 상기 로우어드레스스트로우브 신호가 인에이블된 상태에서 상기 승압 전압 액티브 킥커 제어신호와 리프레쉬 싸이클 제어신호를 논리조합하여 상기 복수개의 승압전압 액티브 킥커중 소정 개수의 상기 승압전압 액티브 킥커는 동작되지 않게 제어하는 제2과정을 포함한다.
4. 발명의 중요한 용도 :
반도체 메모리 장치에 적합하게 사용된다.
Description
제1도는 종래 기술에 따른 내부승압전압 제어방법을 나타낸 블럭도.
제2도는 제1도의 동작 타이밍도.
제3도는 본 발명에 따른 내부승압전원 제어방법을 나타내는 개략도.
제4도는 일반적인 스탠바이 승압전압 발생기의 구성블럭도.
제5도는 본 발명에 따른 내부승압전원 제어방법을 나타내는 구성블럭도.
제6도는 제5도의 동작 타이밍도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리프레쉬 싸이클 각각에 따라 적절한 전하를 공급하여 과다한 전하 소모 및 칩의 오동작을 방지하는 내부 승압전원 제어방법에 관한 것이다.
반도체 메모리 장치 내에서 승압전압 발생기의 사용목적은 칩 사이즈(Chip Size)를 줄이기 위해 피형 센스앰프(P-Type Sense Amplifier; 이하 PSA라 칭함)와 엔형 센스앰프(N-Type Sense Amplifier; 이하 NSA라 칭함)를 분리게이트 사이에 배치하는 센스앰프 공유방식을 채용함으로 인하여 활성화 리스토아(Active Restore)시 데이타 1의 손실(엔모오스 분리게이트의 문턱전압 강하)을 막기 위한 승압전원이 필요하게 되었고, 칩이 고집적화되면서 한 싸이클(Cycle)에 구동하여야 하는 워드라인(Word Line)의 로딩(Loading)도 커지게 되어 워드라인 인에이블(Enable)에 시간이 걸리므로 속도 저하가 우려되어, 칩 내에 승압전압 Vpp 발생기는 스탠바이(Stand-by)때 동작하는 메인펌프(Main pump)와 액티브(Active)시 동작하는 액티브 킥커(Active Kicker)로 나뉜다. 통상 다이나믹 램(Dynamic Random Access Memory)에서는 하나의 칩(Chip)내에서 리프레쉬 싸이클(Refresh Cycle)을 옵션(Option)화하여 사용하고 있는데, 이때 한 싸이클에서 동작하는 쎌(Cell)의 개수 차이에 의해 소모되는 전하량이 차이를 보이게 된다. 공급되는 전하량과 소모되는 전하량에 있어서 소모되는 전하량이 공급되는 전하량보다 많을 경우 칩의 오동작을 유발하고, 공급되는 전하량이 소모되는 전하량보다 많을 경우 칩내의 불필요한 전하량을 공급하여 칩의 신뢰성을 떨어뜨리게 된다. 제1도는 종래 기술에 따른 내부승압전원 제어방법을 나타낸 블럭도이다. 제1도를 참조하면, 구성은 승압전압 파워 라인 13과, 상기 승압전압 파워 라인 13에 접속되어 칩의 스탠바이시 승압전압 Vpp을 공급하기 위한 스탠바이 승압전압 발생기 23과, 상기 승압전압 파워 라인 13에 접속되며 칩의 활성화시 소정의 제어신호 PR에 의해 제어되어 승압전압 Vpp를 공급하는 제1,제2,제3, 제N 승압전압 액티브 킥커 15,17,19,21로 구성된다. 따라서, 예를들어 리프레쉬 싸이클 4K는 1K에 비해서 쎌의 개수가 한번에 ¼ 밖에 동작하지 않으므로 그에 다른 소모 전하량도 그만큼 적게 나타난다. 이와같은 경우에 1K에 비해서 4K는 승압전압 Vpp 액티브 킥커의 동작 개수를 작게 하여도 칩은 동작한다. 또한 리프레쉬 싸이클에 관계없이 승압전압 액티브 킥커를 가장 싸이클링(Cycling)이 많이 소모하는 경우에 대해서 배치하여 동작시켜 리프레쉬 싸이클이 큰 경우, 필요이상의 전하량을 공급해 칩 상에서 승압전압 파워 라인(Power Line)에 필요이상의 전압 상승이 발생하여 산화항복(Oxide Breakdown), 접합 항복(Junction Breakdown) 또는 트랜지스터의 특성을 저하시키는 문제를 발생시킨다.
제2도는 제1도의 동작 타이밍도이다. 제2도를 참조하면, 로우어드레스스트로우브 신호 RASB가 논리로우(Low)로 인에이블되면 제어신호 PR이 논리하이(High)로 되어 동작 싸이클이 시작된다.
따라서, 본 발명의 목적은 리프레쉬 싸이클에 대해 승압전압 액티브 킥커의 동작 개수를 가변시켜 불필요한 전원공급을 줄여 이에 따른 칩의 오동작 또는 과다한 공급 전하 소모를 제거할 수 있는 리프레쉬 싸이클시 내부전원전압의 제어방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 시스템으로부터의 로우어드레스스트로우브 신호 및 승압전압 제어신호에 응답하여 승압전압 발생기에서 승압한 전압을 내부 파워 라인에 공급하며 동시에 리프레쉬 동작을 포함하는 반도체 메모리 장치의 내부승압전원 제어방법에 있어서, 상기 로우어드레스스트로우브 신호가 인에이블된 상태에서 승압전압 액티브 킥커 제어신호와 리프레쉬 싸이클 제어신호로서 제어하여 복수개의 승압전압 액티브 킥커가 동작하는 제1과정과, 상기 로우어드레스스트로우브 신호가 인에이블된 상태에서 상기 승압전압 액티브 킥커 제어신호와 리프레쉬 싸이클 제어신호를 논리조합하여 상기 복수개의 승압전압 액티브 킥커중 소정 개수의 상기 승압전압 액티브 킥커는 동작되지 않게 제어하는 제2과정을 특징으로 한다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.
도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
제3도는 본 발명에 따른 내부승압전원 제어방법을 나타내는 개략도이다. 제3도를 참조하면, 상기 제1도의 제어방법과 다른 점은 리프레쉬 싸이클시 승압전압 액티브 킥커 제어신호 PAK 및 리프레쉬 싸이클 제어신호 Ref로 승압전압 액티브 킥커가 제어된다는 것이다.
제4도는 일반적인 스탠바이 승압전압 발생기의 구성블럭도이다. 제4도를 참조하면, 발진신호를 발생하기 위한 발진회로 100과, 상기 발진회로 100에 접속되어 상기 발진신호에 응답하여 펌핑(Pumping)하여 승압전압 Vpp를 출력하기 위한 메인펌프(Main Pump) 200과, 상기 메인펌프 200에 접속되어 승압전압의 레벨을 검출하기 위한 승압전압 감지기 300으로 구성되어 승압전압 Vpp를 발생시키게 된다.
제5도는 본 발명에 따른 내부승압전원 제어방법을 나타내는 구성블럭도이다. 제5도를 참조하면, 종래의 제어신호 PR과 제1,제2,제3,제4 승압전압 액티브 킥커 15,17,19,21를 제어하는 승압전압 액티브 킥커 제어신호 PAK 및 리프레쉬 싸이클 제어신호 Ref로서 인버터(Inverter) 31,33 및 낸드게이트(NAND Gate) 35,37 각각을 통하여 동작 싸이클을 제어하는 구성을 가진다. 한편, 통상 칩상에는 승압전압 액티브 킥커 다수개를 배치하여 내부승압전원을 공급하는데 만약, 승압전압 액티브 킥커 4개를 배치하여 1K 리프레쉬인 경우에 그에 상응하는 동작에 따른 전하량을 공급한다고 하면, 4K 리프레쉬일 경우에는 그 만큼 동작하는 회로가 줄어들게 되어 동작에 필요한 전하량은 줄어들게 된다. 따라서 4K 리프레쉬일때는 승압전압 액티브 킥커를 모두 동작시킬 필요가 없고 단지 4K 리프레쉬시 소모되는 전하량만 공급하면 된다. 그러므로, 본 발명은 승압전압 액티브 킥커의 개수를 줄여 과다 공급 전하량을 방지하는 효과를 가지게 된다.
제6도는 제5도의 동작 타이밍도이다. 제6도를 참조하면, 상기 제2도에서는 로우어드레스스트로우브 신호 RASB의 신호를 받아 PR이 인에이블되면서 액티브 킥커가 동작하는데 반하여, 승압전압 액티브 킥커 제어신호 PAK 신호와 리프레쉬 싸이클 제어신호 Ref가 반전논리곱으로 합쳐져서 논리로우가 될 경우 액티브 킥커가 동작한다. 그러므로 리프레쉬 싸이클 제어신호 Ref가 논리하이일 경우 제3,제4 승압전압 액티브 킥커로의 신호인 도면부호 C,D의 출력은 논리하이가 나오므로 상기 승압전압 액티브 킥커가 동작하지 않는다. 여기서는 1K일 경우 액티브 킥커가 4개 동작하는 것을 보여주고(리프레쉬 싸이클 제어신호 Ref가 논리로우상태), 4K일 경우 액티브 킥커가 2개 동작하는 것(리프레쉬 싸이클 제어신호 Ref가 논리하이상태)을 보여준다.
상기한 바와 같이 본 발명에 따르면, 승압전압 액티브 킥커의 개수를 줄여 과다 공급 전하량을 방지하여 칩의 오동작 방지 및 신뢰성 향상의 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.
Claims (4)
- 시스템으로부터의 로우어드레스스트로우브 신호 및 승압전압 제어신호에 응답하여 승압전압 발생기에서 승압한 전압을 내부 파워 라인에 공급하며 동시에 리프레쉬 동작을 포함하는 반도체 메모리 장치의 내부승압전원 제어방법에 있어서, 상기 로우어드레스스트로우브 신호가 인에이블된 상태에서 승압전압 액티브 킥커 제어신호와 리프레쉬 싸이클 제어신호로서 제어하여 복수개의 승압전압 액티브 킥커가 동작하는 제1과정과, 상기 로우어드레스스트로우브 신호가 인에이블된 상태에서 상기 승압전압 액티브 킥커 제어신호와 리프레쉬 싸이클 제어신호를 논리조합하여 상기 복수개의 승압전압 액티브 킥커중 소정 개수의 상기 승압전압 액티브 킥커는 동작되지 않게 제어하는 제2과정을 특징으로 하는 반도체 메모리 장치의 내부승압전원 제어방법.
- 제1항에 있어서, 상기 논리조합이 반전논리합임을 특징으로 하는 반도체 메모리 장치의 내부승압전원 제어방법.
- 제1항에 있어서, 상기 제1과정 및 제2과정이 동시에 발생함을 특징으로 하는 반도체 메모리 장치의 내부승압전원 제어방법.
- 제1항에 있어서, 상기 제1과정 및 제2과정이 각각 발생함을 특징으로 하는 반도체 메모리 장치의 내부승압전원 제어방법.
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