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KR0146193B1 - 정밀 전류 미러 회로 - Google Patents

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KR0146193B1
KR0146193B1 KR1019950012753A KR19950012753A KR0146193B1 KR 0146193 B1 KR0146193 B1 KR 0146193B1 KR 1019950012753 A KR1019950012753 A KR 1019950012753A KR 19950012753 A KR19950012753 A KR 19950012753A KR 0146193 B1 KR0146193 B1 KR 0146193B1
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이동철
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김광호
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    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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Abstract

이 발명은 정밀 전류 미러 회로에 관한 것으로, 입력되는 신호를 전류 미러의 특성을 이용하여 출력하는 신호 입출력수단(10)과, 상기 신호 입출력수단(10)의 입력신호와 출력신호 사이의 전류량의 차이값을 제어하는 전류량 제어수단(20)과, 상기 전류량 제어수단(20)의 전류량 제어에 필요한 만큼 전류를 증폭하여 출력하는 전류증폭수단(30)으로 이루어져 있으며, 미러측의 전류 감소분을 '0'으로 하여, 궁극적으로 전류원과 출력전류의 값을 같도록 하는 정밀 전류 미러 회로에 관한 것이다.

Description

정밀 전류 미러 회로
제1도는 종래 기술의 전류 미러 회로를 적용한 회로도이고,
제2도는 제1도의 문제점을 개선한 일반적인 종래 기술의 전류 미러 회로를 적용한 회로도이고,
제3도는 이 발명의 제1실시예에 따른 피엔피형 트랜지스터로 구성된 정밀 전류 미러 회로를 적용한 회로도이고,
제4도는 이 발명의 제2실시예에 따른 엔피엔형 트랜지스터로 구성된 정밀 전류 미러 회로를 적용한 회로도이다.
이 발명은 정밀 전류 미러(current mirror) 회로에 관한 것으로서, 더 상세히 말하자면, 미러측의 전류 감소분을 '0'으로 하여, 궁극적으로 전류원과 출력전류의 값을 같도록 하는 정밀 전류 미러 회로에 관한 것이다.
전류 미러 회로란, 일반적으로 베이스(base) 단자가 서로 연결되어 있는 두개의 트랜지스터(transistor)의 내부에 흐르는 전류의 크기는 거울처럼 서로 같기에 그 특성을 이용하는 회로를 말한다.
이하, 종래 기술에 의한 전류 미러 회로를 설명하기로 한다.
제1도는 종래 기술의 전류 미러 회로를 적용한 회로도이다.
제1도에 도시되어 있듯이, 종래 기술에 의한 전류 미러 회로의 구성은, 구동전원(VCC)이 에미터(emitter)로 입력되고 베이스가 컬렉터(collector)로 연결되어 있는 제1트랜지스터(Q1)와, 구동전원(VCC)이 에미터로 입력되고 상기 제1트랜지스터(Q1)의 베이스가 베이스로 연결되어 있는 제2트랜지스터(Q2)와 상기 제1트랜지스터(Q1)의 컬렉터가 입력단자로 연결되고 출력단자가 접지되어 있는 전류원(Iin)으로 이루어져 있다.
상기와 같이 이루어져 있는 종래 기술에 의한 전류 미러 회로의 동작은 다음과 같다.
구동전원(VCC)이 인가되면, 컬렉터와 베이스가 연결되어 다이오드(diode) 접속된 제1트랜지스터(Q1)에 전류원(Iin)이 접속되므로, 그에 따라 전류가 흐르게 된다.
즉, 상기 제1트랜지스터(Q1) 및 제2트랜지스터(Q2)의 베이스전류(IB)가 있기 때문에, 상기 제1트랜지스터(Q1)를 통해 흐르는 전류(IQ1)의 크기는 아래의 식(1)과 같이, 제1트랜지스터(Q1)와 제2트랜지스터(Q2)의 베이스전류(2IB)만큼이 감소하게 된다.
따라서, 상기 제1트랜지스터(Q1)와 전류 미러 관계에 있는 제2트랜지스터(Q2)를 통해 흐르는 전류(IQ2)의 크기도 두 트랜지스터(Q1, Q2)의 베이스전류(2IB)만큼씩 감소하게 되어, 출력전류(Iout1)가 아래의 식 (2)와 같이 된다.
즉, 종래 기술에 의한 전류 미러는 미러측의 출력전류(Iout1)가 입력전류(Iin)에 비해 두 트랜지스터(Q1, Q2)의 베이스전류(2IB)만큼 감소하는 문제점이 있다.
상기와 같은 문제점을 해결한 것이 제2도에 도시되어 있다.
이하, 첨부된 도면을 참고로 하여 제1도의 문제점을 개선한 일반적인 종래 기술의 전류 미러 회로를 설명하기로 한다.
제2도는 제1도의 문제점을 개선한 일반적인 종래 기술의 전류 미러 회로를 적용한 회로도이다.
제2도에 도시되어 있듯이, 제1도의 문제점을 개선한 일반적인 종래 기술의 전류 미러 회로의 구성은, 구동전원(VCC)이 에미터로 입력되는 제1트랜지스터(Q1)와, 구동전원(VCC)이 에미터로 입력되고 상기 제1트랜지스터(Q1)의 베이스가 베이스로 연결되어 있는 제2트랜지스터(Q2)와 상기 제1트랜지스터(Q1)의 컬렉터가 입력단자로 연결되고 출력단자가 접지되어 있는 전류원(Iin)과, 상기 제1트랜지스터(Q1)의 베이스가 에미터로 연결되고 상기 제1트랜지스터(Q1)의 컬렉터가 베이스로 연결되고 컬렉터가 접지되어 있는 제3트랜지스터(Q3)로 이루어져 있다.
상기와 같이 이루어져 있는 제1도의 문제점을 개선한 일반적인 종래 기술의 전류 미러 회로의 동작은 다음과 같다.
구동전원(VCC)dl 인가되면, 제1트랜지스터(Q1)에 전류원(Iin)이 접속되므로, 그에 따라 전류가 흐르게 된다.
상기 제1트랜지스터(Q1) 및 제2트랜지스터(Q2)의 베이스전류(IB)가 있기 때문에, 상기 제3트랜지스터(Q3)의 에미터로는 두 트랜지스터(Q1, Q2)의 베이스전류의 합에 해당하는 전류(2IB)가 흐르게 되고, 그에 따라 상기 제3트랜지스터(Q3)의 베이스전류(IQ3B)는 아래의 식 (3)과 같이 된다.
따라서, 상기 제1트랜지스터(Q1)를 통해 흐르는 전류(IQ1)의 크기는 아래의 식 (4)과 같이, 상기 제3트랜지스터(Q3)의 베이스전류(IQ3B)만큼 감소한다.
따라서, 상기 제1트랜지스터(Q1)와 전류 미러 관계에 있는 제2트랜지스터(Q2)의 컬렉터를 통해 흐르는 전류(IQ2)의 크기도 상기 제3트랜지스터(Q3)의 베이스전류(IQ3B)만큼 감소하게 되어, 출력전류(Iout2)가 아래의 식 (5)와 같이 된다.
즉, 제1도의 문제점을 개선한 종래 기술에 의한 전류 미러는, 제1도에 비해 그 정도는 줄어들었지만, 미러측의 출력전류(Iout2)가 입력전류(Iin)에 비해 제3트랜지스터(Q3)의 베이스전류(IQ3B)만큼 감소하는 문제점이 있다.
따라서 이 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 미러측의 전류 감소분을 '0'으로 하여, 궁극적으로 전류원과 출력전류의 값을 같도록 하는 정밀 전류 미러 회로를 제공하는 데에 있다.
상기의 목적을 달성하기 위한 이 발명의 구성은, 입력되는 신호를 전류 미러의 특성을 이용하여 출력하는 신호 입출력수단과; 상기 신호 입출력수단의 입력신호와 출력신호 사이의 전류량의 차이값을 제어하는 전류량 제어수단과; 상기 전류량 제어수단의 전류량 제어에 필요한만큼 전류를 증폭하여 출력하는 전류증폭수단으로 이루어져 있다.
이하, 첨부된 도면을 참고로 하여 이 발명을 용이하게 실시할 수 있는 가장 바람직한 제1실시예를 설명한다.
제3도는 이 발명의 제1실시예에 따른 피엔피(PNP형) 트랜지스터로 구성된 정밀 전류 미러 회로를 적용한 회로도이다.
제3도에 도시되어 있듯이, 이 발명의 제1실시예에 따른 피엔피형 트랜지스터로 구성된 정밀 전류 미러 회로의 구성은, 입력되는 신호를 피엔피형 트랜지스터로 구성된 전류 미러의 특성을 이용하여 출력하는 신호 입출력부(10)와; 상기 신호입출력부(10)의 입력신호와 출력신호 사이의 전류량의 차이값을 제어하는 전류량 제어부(20)와; 상기 전류량 제어부(20)의 전류량 제어에 필요한만큼 전류를 증폭하여 출력하는 전류증폭부(30)로 이루어져 있다.
상기 신호 입출력부(10)의 구성은, 구동전원(VCC)이 에미터로 입력되는 제1트랜지스터(Q11)와, 구동전원(VCC)이 에미터로 입력되고 상기 제1트랜지스터(Q11)의 베이스가 베이스로 연결되어 있는 제2트랜지스터(Q12)와 상기 제1트랜지스터(Q11)의 컬렉터가 입력단자로 연결되고 출력단자가 접지되어 있는 전류원(Iin)으로 이루어져 있다.
상기 전류량 제어부(20)의 구성은, 상기 신호 입출력부(10)의 제1트랜지스터(Q11)의 베이스가 에미터로 연결되고 상기 제1트랜지스터(Q11)의 컬렉터가 베이스로 연결되어 있는 제1트랜지스터(Q21)와, 구동전원(VCC)이 컬렉터로 입력되고 상기 제1트랜지스터(Q21)의 베이스가 베이스로 연결되어 있는 제2트랜지스터(QN22)로 이루어져 있다.
상기 전류증폭부(30)의 구성은, 상기 전류량 제어부(20)의 제1트랜지스터(Q21)의 컬렉터가 컬렉터로 연결되고 베이스가 컬렉터로 연결되어 있는 제1트랜지스터(QN31)와, 상기 제1트랜지스터(QN31)의 에미터가 일측단자로 연결되고 타측단자가 접지되어 있는 제1저항(R31)과, 상기 전류량 제어부(20)의 제2트랜지스터(QN22)의 에미터가 컬렉터로 연결되고 상기 제1트랜지스터(QN31)의 베이스가 베이스로 연결되어 있는 제2트랜지스터(QN32)와, 상기 제2트랜지스터(QN32)의 에미터가 일측단자로 연결되고 타측단자가 접지되어 있는 제2저항(R32)으로 이루어져 있다.
상기와 같이 이루어져 있는 이 발명의 제2실시예에 따른 피엔피형 트랜지스터로 구성된 정밀 전류 미러 회로의 동작은 다음과 같다.
구동전원(VCC)이 인가되면, 신호 입출력부(10)의 제1트랜지스터(Q11)에 전류원(Iin)이 접속되므로, 그에 다라 전류가 흐르게 된다.
상기 신호 입출력부(10)의 제1트랜지스터(Q11) 및 제2트랜지스터(Q12)의 베이스전류(IB)가 있기 때문에, 전류량 제어부(20)의 제1트랜지스터(Q21)의 에미터로는 상기 신호 입출력부(10)의 두 트랜지스터(Q11, Q12)의 베이스전류의 합에 해당하는 전류(2IB)가 흐르게 되고, 그에 따라 상기 전류량 제어부(20)의 제1트랜지스터(Q21)의 베이스전류(IQ21B)는 아래의 식 (6)과 같이 된다.
따라서, 상기 신호 입출력부(10)의 제1트랜지스터(Q11)를 통해 흐르는 전류(IQ11)의 크기는 아래의 식 (7)과 같이, 상기 전류량 제어부(20)의 제1트랜지스터(Q21)의 베이스전류(IQ21B)만큼 감소한다.
그리고, 상기 전류량 제어부(20)의 제1트랜지스터(Q21)의 컬렉터전류(IQ21C)의 크기는 아래의 식 (8)과 같이 된다.
이때, 전류증폭부(30)를 통하여 전류량 제어부(20)의 제2트랜지스터(QN22)의 에미터전류(IQN22E)의 크기를 아래의 식 (9)와 같이 하면, 상기 제2트랜지스터(QN22)의 베이스전류(IQN22B)의 크기가 상기 제1트랜지스터(Q21)의 베이스전류(IQ21B)의 크기와 같게 되어 서로 그 값이 상쇄되고, 그에 따라 전류원(Iin)의 크기와 출력전류(Iout3)의 크기가 같게 된다.
상기 전류증폭부(30)에서 제2트랜지스터(QN22)의 에미터전류(IQN22E)의 크기를 상기 식 (9)와 같게 하는 방법은 다음과 같다.
상기 전류량 제어부(20)의 제1트랜지스터(Q21)의 컬렉터전류(IQ21C)가 전류증폭부(30)의 제1트랜지스터(QN31) 및 제2트랜지스터(QN32)의 베이스로 입력되고, 그에 따라 두 트랜지스터(QN31, QN32)가 도통되면, 상기 제1트랜지스터(QN31)에는 상기 전류량 제어부(20)의 제1트랜지스터(Q21)의 컬렉터전류(IQ21C)에 따른 전류가 흐르고, 상기 전류량 제어부(20)의 제2트랜지스터(QN22)의 에미터전류(IQN22E)는 상기 전류증폭부(30)의 제2트랜지스터(QN32)의 전류에 따라 흐르게 된다.
이때, 상기 전류량 제어부(30)의 각각의 트랜지스터(QN31, QN32)의 에미터에 연결되어 있는 제1저항(R31) 및 제2저항(R32)의 값에 따라 전류량이 조절된다.
즉, 상기 전류량 제어부(20)의 제1트랜지스터(Q21)의 컬렉터전류(IQ21C)가 상기 전류증폭부(30)의 두 트랜지스터(QN31, QN32)의 베이스로 공급되면서 손실되는 손실분과 상기 전류량 제어부(20)의 두 트랜지스터(Q21, QN22)의 특성상 엔피엔(NPN)형과 피엔피형의 차이에서 오는 'β'의 차이에 의한 오차분을 고려하여, 상기 제1저항(R31)과 제2저항(R32)의 크기를 적절하게 조절하면, 상기 전류량 제어부(20)의 제2트랜지스터(QN22)의 에미터전류(IQN22E)의 크기를 상기 식 (9)와 같도록 할 수 있다.
따라서, 상기 전류량 제어부(20)의 제1트랜지스터 (Q21)의 베이스전류(IQ21B)와 제2트랜지스터(QN22)의 베이스전류(IQN22B)의 크기가 같아져 상쇄됨으로써, 상기 신호 입출력부(10)의 제1트랜지스터(Q11)의 컬렉터전류(IQ11C)의 크기는 전류원(Iin)의 크기와 같아지고, 출력전류(Iout3)의 크기도 같아지게 된다.
출력전류(Iout)의 오차 정도를 비교할 때, 피엔피(PNP)형 트랜지스터의 'HFE'가 '100'이하로 가정할 경우, 제1도의 전류 미러가 약 2%, 그리고, 제2도의 전류 미러가 약 0.02%인데 반하여, 제3도의 전류 미러는 'HFE'에 상관없이 완전히 '0'이 된다.
이하, 첨부된 도면을 참고로 하여 이 발명을 용이하게 실시할 수 있는 가장 바람직한 제2실시예를 설명한다.
제4도는 이 발명의 제2실시예에 따른 엔피엔형 트랜지스터로 구성된 정밀 전류 미러 회로를 적용한 회로도이다.
제4도에 도시되어 있듯이, 이 발명의 제2실시예에 따른 엔피엔형 트랜지스터로 구성된 정밀 전류 미러 회로의 구성은, 입력되는 신호를 엔피엔형 트랜지스터로 구성된 전류 미러의 특성을 이용하여 출력하는 신호 입출력부(40)와; 상기 신호 입출력부(40)의 입력신호와 출력신호 사이의 전류량의 차이값을 제어하는 전류량 제어부(50)와; 상기 전류량 제어부(50)의 전류량 제어에 필요한만큼 전류를 증폭하여 출력하는 전류증폭부(60)로 이루어져 있다.
상기 신호 입출력부(40)의 구성은, 구동전원(VCC)이 입력단자로 입력되는 전류원(Iin)과, 상기 전류원(Iin)의 출력단자가 컬렉터로 연결되고 에미터가 접지되어 있는 제1트랜지스터(Q41)와, 상기 제1트랜지스터(Q41)의 베이스가 베이스로 연결되고 에미터가 접지되어 있는 제2트랜지스터(Q42)로 이루어져 있다.
상기 전류량 제어부(50)의 구성은, 상기 신호 입출력부(40)의 제1트랜지스터(Q41)의 컬렉터가 베이스로 연결되고 상기 신호 입출력부(40)의 제1트랜지스터(Q41)의 베이스가 에미터로 연결되어 있는 제1트랜지스터(Q51)와, 상기 제1트랜지스터(Q51)의 베이스가 베이스로 연결되고 컬렉터가 접지되어 있는 제2트랜지스터(QP52)로 이루어져 있다.
상기 전류증폭부(60)의 구성은, 구동전원(VCC)이 일측단자로 입력되는 제1저항(R61)과, 상기 제1저항(R61)의 타측단자가 에미터로 연결되고 상기 전류량 제어부(50)의 제1트랜지스터(Q51)의 컬렉터가 컬렉터로 연결되고 컬렉터와 베이스가 연결되어 있는 제1트랜지스터(QP61)와, 구동전원(VCC)이 일측단자로 입력되는 제2저항(R62)과, 상기 제2저항(R62)의 타측단자가 에미터로 연결되고 상기 전류량 제어부(60)의 제2트랜지스터(QP52)의 에미터가 컬렉터로 연결되고 상기 제1트랜지스터(QP61)의 베이스가 베이스로 연결되어 있는 제2트랜지스터(QP62)로 이루어져 있다.
상기와 같이 이루어져 있는 이 발명의 제2실시예에 따른 엔피엔형 트랜지스터로 구성된 정밀 전류 회로의 동작은 다음과 같다.
전반적인 동작은 상기 제3도에 도시되어 있는 제1실시예의 회로의 동작과 같으며, 신호 입출력부(40)의 회로를 구성하고 있는 트랜지스터(Q41, Q42)의 형이 상기 제1실시예의 신호 입출력부(10)의 트랜지스터(Q11, Q12)와 다르기 때문에 전류의 흐름이 반대 방향이다.
즉, 상기 전류량 제어부(50)의 제1트랜지스터(Q51)의 컬렉터전류(IQ51C)가 전류증폭부(60)의 두 트랜지스터(QP61, QP62)의 베이스로 공급되면서 손실되는 손실분과 상기 전류량 제어부(50)의 두 트랜지스터(Q51, QP52)의 특성상 엔피엔형과 피엔피형의 차이에서 오는 'β'의 차이에 의한 오차분을 고려하여, 상기 제1저항(R61)과 제2저항(R62)의 크기를 적절하게 조절하면, 상기 전류량 제어부(50)의 제2트랜지스터(QP52)의 에미터전류(IQN52E)의 크기를 아래의 식 (10)과 같도록 할 수 있다.
따라서, 상기 전류량 제어부(50)의 제1트랜지스터(Q51)의 베이스전류(IQ51B)와 제2트랜지스터(QP52)의 베이스전류(IQP52B)의 크기가 같아져 상쇄됨으로써, 상기 신호 입출력부(40)의 제1트랜지스터(Q41)의 컬렉터전류(IQ41C)의 크기는 전류원(Iin)의 크기와 같아지고, 출력전류(Iout4)의 크기도 같아지게 된다.
출력전류(Iout)의 오차 정도를 비교할 때, 엔피엔(NPN)형 트랜지스터의 'HFE'가 '100'이하로 가정할 경우, 종래의 전류 미러는 어느 정도의 오차가 발생하는 데에 반하여, 제4도의 전류 미러는 'HEF'에 상관없이 완전히 '0'이 된다.
따라서, 상기와 같이 동작하는 이 발명의 효과는, 미러측의 전류 감소분을 '0'으로 하여, 궁극적으로 전류원과 출력전류의 값을 같도록 하는 정밀 전류 미러 회로를 제공하도록 한 것이다.

Claims (3)

  1. 에미터가 전원에 접속되고, 베이스가 공통인 제1 타입의 제1 및 제2트랜지스터와, 상기 제1 타입의 제1트랜지스터의 컬렉터에 연결되고 접지된 전류원과, 상기 제1트랜지스터의 베이스에 에미터가 연결되고 컬렉터에 베이스로 연결되어 있는 제1 타입의 제3트랜지스터와, 구동전원이 컬렉터로 입력되고 상기 제1 타입의 제3트랜지스터의 베이스가 베이스로 연결되어 있는 제2 타입의 제1트랜지스터와, 상기 제1 타입의 제3트랜지스터의 컬렉터에 컬렉터가 연결되고 베이스에 컬렉터가 연결된 제2 타입의 제2트랜지스터와, 상기 제2 타입의 제2트랜지스터의 에미터에 일측단자가 연결되고 타측단자가 접지되어 있는 제1저항과, 상기 제2 타입의 제1트랜지스터의 에미터에 컬렉터로 연결되고 상기 제2 타입의 제2트랜지스터의 베이스에 베이스가 연결된 제2 타입의 제3트랜지스터와, 상기 제2 타입의 제3트랜지스터의 에미터에 연결된 제2저항으로 이루어지며, 상기 제1 타입의 제2트랜지스터의 컬렉터에 출력단이 형성되어 있는 것을 특징으로 하는 정밀 전류 미러 회로.
  2. 제1항에 있어서, 상기 제1 타입은 피엔피 트랜지스터이고, 상기 제2 타입은 엔피엔 트랜지스터인 것을 특징으로 하는 정밀 전류 미러 회로.
  3. 제1항에 있어서, 상기 제1 타입은 엔피엔 트랜지스터이고, 상기 제2 타입은 피엔피 트랜지스터인 것을 특징으로 하는 정밀 전류 미러 회로.
KR1019950012753A 1995-05-22 1995-05-22 정밀 전류 미러 회로 KR0146193B1 (ko)

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