KR19980048836A - 반도체 소자의 소자분리막 형성방법 - Google Patents

Abstract

반도체 소자의 소자분리막 형성방법에 대해 기재되어 있다. 이는, 반도체 기판 상에 트렌치 형성을 위한 산화막 패턴을 형성하는 공정, 산화막 패턴을 마스크로한 식각공정을 행함으로써 반도체 기판에 트렌치를 형성하는 공정, 트렌치를 완전히 매립하는 모양으로 산화물질층을 형성하는 공정, 산화물질층 상에 감광막을 도포하는 공정, 감광막을 에치백하면서 상기 산화물질층을 평탄화하는 공정, 반도체 기판 상에 잔류하는 산화물질층을 제거하는 공정 및 산화막 패턴을 제거하는 공정을 구비하여, 소자분리막 형성을 위한 전체 공정 스텝을 줄일 수 있을 뿐만아니라 소자분리막 형성을 위한 산화물질층 증착 시 산화물질층의 단차 도포성을 높일 수 있다.

Description

반도체 소자의 소자분리막 형성방법

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 전체적인 공정 스텝을 줄일 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.

반도체 소자가 고집적화 되면서 소자의 분리 면적을 최소화할 필요가 있게 되었다. 최근까지 선택 산화법 (LOCal Oxidation of Silicon; 이하 LOCOS라 칭함)에 의한 소자분리 방법이 쓰였으나, 서브미크론 (submicron) 이하급으로 소자의 크기가 축소되면서 버즈비크 (Bird's beak)에 의한 문제점이 심각하게 되었다. 특히 0.25㎛이하의 소자에서는 LOCOS에 의한 방법은 더 이상 기대하기 어려운 실정이다. 이에 따라, 변형(modified) LOCOS 등의 여러방법을 시도하게 되었다.

실리콘 기판에 트렌치를 파서 그 내부에 절연물질을 채우는 트렌치 소자분리 기술 (Shallow Trench Isolation; STI)은, 특히, 표면 평탄도가 좋고, 절연특성이 우수하며, 버즈비크 등의 문제점이 발생하지 않으므로 차세대 소자분리 기술에 널리 쓰이게 될 전망이다.

종래의 트렌치 소자분리 기술은, 반도체 기판 상에 패드 산화막, 실리콘 나이트라이드막 및 고온 산화막을 차례대로 적층하는 단계, 감광막 패턴을 이용하여 이들을 패터닝하여 식각마스크를 형성하는 단계, 이 식각마스크를 마스크로하여 반도체 기판을 식각하는 공정을 트렌치를 형성하는 단계, 트렌치가 형성되어 있는 결과물 기판 전면에 트렌치를 완전히 매립할 정도의 두께로 절연물질층을 증착하는 단계, 상기 절연물질층 상에 감광막을 도포한 후 이를 에치백함으로써 절연물질층을 평탄화하는 단계, 그 표면이 평탄화된 상기 실리콘 나이트라이드막이 노출될 정도로 절연물질층을 화학 - 물리적 폴리슁(CMP)으로 식각하는 단계, 상기 실리콘 나이트라이드막을 건식 또는 습식식각으로 제거하는 단계 및 남은 패드 산화막을 제거하는 단계로 소자분리막을 형성한다.

이때, 실리콘 나이트라이드막은 절연물질층을 식각할 때 식각 스토퍼(etch stopper)로 이용하기 위해 형성하는데, 이러한 실리콘 나이트라이드막을 사용하는 경우, 첫째, 실리콘 나이트라이드막 형성을 위한 증착 공정, 식각마스크로 이용하기 위해 실리콘 나이트라이드막을 패터닝하는 공정 및 이를 제거하는 공정 등의 여러 가지 공정이 필요하게 되므로 전체적인 공정 스텝의 수가 늘어나게 되고, 둘째, 실리콘 나이트라이드막이 형성되어 있는 상태에서 절연물질층을 증착하므로 절연물질층이 매립되어야할 트렌치의 깊이가 실리콘 나이트라이드막의 두께만큼 깊어지므로 절연물질층의 단차 도포성(step coverage)이 저하된다.

본 발명의 목적은 공정 단계를 줄이고, 절연물질층의 단차 도포성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 있다.

도 1 내지 도 7은 본 발명에 의한 반도체 소자의 소자분리막 형성방법을 공정 순서별로 설명하기 위해 도시한 단면도들이다.

상기 목적을 달성하기 위한, 본 발명에 의한 반도체 소자의 소자분리막 형성방법은, 반도체 기판 상에 트렌치 형성을 위한 산화막 패턴을 형성하는 공정; 상기 산화막 패턴을 마스크로한 식각공정을 행함으로써 상기 반도체 기판에 트렌치를 형성하는 공정; 상기 트렌치를 완전히 매립하는 모양으로 산화물질층을 형성하는 공정; 상기 산화물질층 상에 감광막을 도포하는 공정; 상기 감광막을 에치백하면서 상기 산화물질층을 평탄화하는 공정; 반도체 기판 상에 잔류하는 상기 산화물질층을 제거하는 공정; 및 상기 산화막 패턴을 제거하는 공정을 구비하는 것을 특징으로 한다.

본 발명에 있어서, 상기 산화막 패턴은 패드 산화막으로 이루어진 단층 구조, 고온 또는 저온 산화막으로 이루어진 단층 구조 및 패드 산화막과 고온 또는 저온 산화막으로 이루어진 다층 구조 중 어느 하나인 것이 바람직하고, 상기 평탄화 공정 시, 상기 감광막과 산화물질층의 식각율은 동일한 것이 바람직하다.

이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.

도 1 내지 도 7은 본 발명에 의한 반도체 소자의 소자분리막 형성방법을 공정 순서별로 설명하기 위해 도시한 단면도들이다.

먼저, 도 1은 패드 산화막(12)과 산화막(14a)을 형성하는 공정을 설명하기 위해 도시한 것으로서, 이들은, 반도체 기판(10) 상에, 예컨대 열산화법과 같은 산화 공정으로 상기 패드 산화막(12)을 형성하는 단계, 상기 패드 산화막(12) 상에, 예컨대 고온 산화막(High Temperature Oxide; HTO) 또는 저온 산화막(Low Temperature Oxide; LTO)과 같은 산화물을 증착함으로써 산화막(14a)을 적층하는 단계 및 상기 산화막(14a) 상에, 예컨대 포토레지스트와 같은 감광물질을 도포함으로써 감광막(16)을 형성하는 단계로 진행한다.

도 2는 산화막 패턴(14)을 형성하는 공정을 설명하기 위해 도시한 것으로서, 이는, 상기 감광막 (도시되지 않음, 도 1의 도면부호 16)을 노광/ 현상함으로써 트렌치가 형성될 영역의 상기 산화막 (도 1의 도면부호 14a)을 노출시키는 모양의 감광막 패턴 (도시되지 않음)을 형성하는 단계 및 상기 감광막 패턴을 마스크로하여 산화막 및 패드 산화막을 식각함으로써 산화막 패턴(14)을 형성하는 단계로 진행한다. 이때, 상기 식각공정에 의해, 트렌치가 형성될 영역의 반도체 기판이 노출된다.

도 3은 트렌치(18)를 형성하는 공정을 설명하기 위해 도시한 것으로서, 이는, 상기 감광막 패턴 (도시되지 않음)을 제거하는 단계 및 상기 산화막 패턴(14)을 마스크로하여 반도체 기판(10)을 소정 깊이로 식각하는 단계로 진행한다.

도 4는 상기 트렌치(18)가 형성되어 있는 결과물 기판 전면에, 예컨대 불순물이 도우프되지 않은 실리콘(USG) 또는 고온 산화막(HTO)과 같은 절연물질을 증착함으로써 상기 트렌치(18)를 완전히 매립하는 모양의 절연물질층(20)을 형성한 후의 단면도이다.

도 5는 상기 절연물질층(20) 상에 감광막(22)을 도포한 후의 단면도이다.

도 6은 상기 감광막(도 5의 도면부호 22)을 에치백(etch back)함으로써 상기 절연물질층을 평탄화한 후의 단면도로서, 상기 에치백 공정은 도 5의 A-A'선 까지 진행한다. 이후, 산화막 패턴(14) 상에 남겨진 절연물질층은 부분 식각으로 패드 산화막의 두께 정도 또는 500Å 이하의 두께로 식각한다. 이때, 도면부호 100은 트렌치 (도 4의 도면부호 18)만을 매립한 모양의 소자분리막을 나타낸다.

도 7은 반도체 기판(10) 상에 잔류하는 산화막 패턴 및 패드 산화막을 제거한 후의 단면도로서, 상기 소자분리막(100)이 형성된 영역은 비활성영역이 되고, 상기 소자분리막이 형성되지 않은 영역은 활성영역으로 이 후의 공정에 의해 반도체 소자들이 형성된다.

이때, 본 발명에서는 반도체 기판 상에 패드 산화막과 저온 또는 고온 산화막이 적층된 다층 구조를 형성한 후 트렌치를 형성하였지만, 패드 산화막만을 형성한 단층 구조나 저온 또는 고온 산화막만을 형성한 단층 구조를 형성하였을 경우에도 본 발명의 효과는 동일하다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

본 발명에 의한 반도체 소자의 소자분리막 형성방법에 의하면, 실리콘 나이트라이드막을 패터닝하고 제거하는 공정을 없앨 수 있으므로 전체적인 공정 스텝의 수를 줄일 수 있을 뿐만아니라, 산화물질층 증착 시 실리콘 나이트라이드막의 두께 만큼 단차를 줄일 수 있으므로 단차 도포성을 높일 수 있다.

Claims (3)

1. 반도체 기판 상에 트렌치 형성을 위한 산화막 패턴을 형성하는 공정;

   상기 산화막 패턴을 마스크로한 식각공정을 행함으로써 상기 반도체 기판에 트렌치를 형성하는 공정;

   상기 트렌치를 완전히 매립하는 모양으로 산화물질층을 형성하는 공정;

   상기 산화물질층 상에 감광막을 도포하는 공정;

   상기 감광막을 에치백하면서 상기 산화물질층을 평탄화하는 공정;

   반도체 기판 상에 잔류하는 상기 산화물질층을 제거하는 공정; 및

   상기 산화막 패턴을 제거하는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
2. 제1항에 있어서,

   상기 산화막 패턴은 패드 산화막으로 이루어진 단층 구조, 고온 또는 저온 산화막으로 이루어진 단층 구조 및 패드 산화막과 고온 또는 저온 산화막으로 이루어진 다층 구조 중 어느 하나인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
3. 제1항에 있어서,

   상기 평탄화 공정 시, 상기 감광막과 산화물질층의 식각율은 동일한 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.