KR19980045028A - 규소/규소게르마늄 쌍극자 트랜지스터 제조방법 - Google Patents
규소/규소게르마늄 쌍극자 트랜지스터 제조방법 Download PDFInfo
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Abstract
본 발명은 규소/규소게르마늄 쌍극자 트랜지스터 제조방법에 관한 것으로서, 소자격리 및 컬렉터가 형성된 반도체 기판상에 하부 질화막, 산화막, 다결정규소막 및 상부 질화막을 연속적으로 도포하고, 에미터 마스크를 사용하여 상부 질화막과 다결정규소막을 연속적으로 건식 식각한 후 측벽 질화막을 형성하고, 산화막을 선택적 습식 식각하여 측면 베어스링커 개구를 형성하고, 베이스링커 개구를 다결정규소로 매몰하고, 베이스링커의 개구에 매몰될 다결정구소막을 산화시킨 후 선택적 습식식각에 의하여 산화막을 제거하고 노출된 하부 질화막을 제거한 후 노출된 표면에 베이스막으로 규소/규소게르마늄을 성장하고, 규소/규소게르마늄막상에 에미터를 형성하므로써, 웨이퍼내에서 균일한 특성을 갖고 속도 특성이 우수한 자기정렬 규소/규소게르마늄 쌍극자 트랜지스터 제조방법이 개시된다.
Description
본 발명은 규소/규소게르마늄 쌍극자 트랜지스터 제조방법에 관한 것으로서, 특히 베이스와 컬렉터를 자기정렬 시키는데 있어서, 베이스막으로 사용되는 규소/규소게르마늄 박막의 두께에 대한 제한이 없고 패턴의 크기 및 밀도 등에 영향을 받지 않는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법에 관한 것이다.
일반적으로, 소자 및 회로자체를 화합물 반도체를 사용하여 만드는 대신에 현재 널리 퍼져있는 실리콘공정에서 최소의 공정변화를 주어 쌍극의 트랜지스터의 성능을 개선하도록 하는 시도가 최근 활발히 이루어지고 있는데, 그중에 대표적인 것이 규소게르마늄 트랜지스터이다.
도 1은 1990년 NEC가 IEDM에 발표한 규소/규소게르마늄을 베이스 박막으로 사용한 SSSB(Super Self-aligned Selectively grown Base)트랜지스터 단면 구조로서, 상기 구조의 규소/규소게르마늄 쌍극자 트랜지스터를 제조하기 위해서는 P-규소기판(1)에 N+매몰층(2)을 형성하고, N+매몰층(2)위에 N-에피층(3)을 형성하고, 소자격리를 한 후 N-에피층(3)위에 산화막(4), P+다결정규소막(5), 절연막(6)을 순차적으로 형성한 후 에미터 마스크를 사용하여 상기 절연막(6)과 P+다결정규소막(5)를 순차적으로 식각한다. 이후 절연막 증착 및 에치백(etch-back)방법에 의하여 제1 측벽 절연막(7)을 형성한다. 절연막(6)과 제 1 측벽 절연막(7)을 식각마스크로 하여 산화막(4)의 노출된 부분을 습식 식각한다. 이때 산화막(4)은 측면 식각이 이루어진다.
이후, 선택적 에피성장방법을 이용하여 베이스막으로 규소/규소게르마늄막(8)을 형성하고, 절연막 증착 및 에치백 방법에 의하여 제 2 측벽절연막(9)을 형성하고, 에미터 전극으로 N+다결정규소막(10)을 선택적 성장법으로 형성하여 규소/규소게르마늄막(8)을 베이스막으로 사용되는 SSSB 트랜지스터 제작을 완료한다.
도 1에서, 미설명부호(8-1)은 베이스링커이다.
상기와 같은 방법에 의해 규소/규소게르마늄 쌍극자 트랜지스터를 제작할 때, 선택적 에피성장 방법에 의하여 규소/규소게르마늄막(8)을 베이스막으로 형성하는 경우, N-에피층(3)과 P+다결정규소막(5)사이에 규소/규소게르마늄막(8)이 성장하는 속도가 같다고 가정하면 베이스막으로 사용되는 규소/규소게르마늄막(8)의 두께가 산화막(4) 두께의 반 이상이 되어야 하는 제약이 있는 단점이 있다. 또한 선택적 에피성장 방법에 의하여 베이스링커개구를 매몰해야 하므로 패턴의 크기 및 밀도 등의 차이에 의한 로딩(loading)현상에 의하여 웨이퍼내에서 소자성능 균일도가 떨어지는 단점이 있다.
도 2는 1995년에 Siemens AG가 IEDM에 발표한 구조로서 규소/규소게르마늄막(16)을 형성하는 공정이 도 1과 동일한 공정과정을 거치므로 상기 도 1에서 언급한 문제점을 가지게 된다. 또한 소자격리가 된 기판에 N-에피층(11)층이 섬(island)모양으로 형성하므로 이후 공정에서 스텝커버리지(step coverage)가 좋지 않게 되어 다층 배선을 형성하는데 문제가 있고, 산화막(12)을 선택적 습식 식각에 의하여 측면으로도 2의 W만큼 식각시 T보다 작아야 하는 제약이 있다. 또한 항복전압을 높이기 위해서는 N-에피층(11)의 두께가 증가해야 하므로 스텝커버리지는 더욱 나쁘게 되는 저전압용 소자로 제한되는 단점이 있다.
도 2에서, 미설명부호(13)은 P+다결정규소이고, (14)는 산화막이며, (15)는 제 1 측면 절연막이고, (16-1)은 베이스링커이며, (17)은 제 2 측면 절연막이고, (18)은 N+다결정규소이다.
따라서, 본 발명은 베이스막으로 사용되는 규소/규소게르마늄 박막에 두께에 대한 제한이 없고 패턴이 크기 및 밀도 등에 영향을 받지 않는 집적회로에 적용할 수 있는 공정 방법을 제공하는 데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명은 규소/규소게르마늄 쌍극자 트랜지스터 제조방법에 있어서, 소자격리 및 컬렉터가 형성된 된 반도체 기판상에 제 1 절연막, 제 2 절연막, 제 1 전도층, 제 3 절연막을 순차적으로 형성하는 단계; 에미터 마스크를 사용하여 상기 제 3 절연막, 상기 제 1 전도층을 순차적으로 식각한 후, 식각면에 제 1 측벽 절연막을 형성하는 단계; 상기 제 2 절연막의 노출된 부분을 습식 식각하고, 이로인하여 베이스링커 개구가 형성되는 단계; 베이스링커 개구가 형성된 전체 구조상에 제 2 전도창을 형성하고, 이로인하여 상기 베이스링커 개구가 상기 제 2 도전층으로 매몰되는 단계; 상기 제 2 전도층을 산화시켜 산화막을 형성하고, 이때 베이스링커 개구에 매몰된 제 2 전도층 부분은 산화되지 않는 단계; 상기 산화막을 제거하므로, 이로인하여 상기 베이스링커 개구에 남아있는 제 2 전도층으로 베이스링커가 형성되는 단계; 상기 베이스링커 형성공정에 의해 노출된 상기 제 1 절연막을 제거하는 단계; 상기 베이스링커 및 상기 반도체 기판의 노출된 표면에 베이스막으로 규소/규소게르마늄막을 형성하고, 이로인하여 베이스가 형성되는 단계; 상기 제 1 측벽 절연막이 덮히도록 제 2 측벽 절연막을 형성한 후, 규소/규소게르마늄막 위에 제 3 전도층을 에미터를 형성하는 단계; 및 제 4 절연막을 도포하고 접속 구멍을 형성한 다음 금속배선 공정을 실시하는 단계로 이루어지는 것을 특징으로 한다.
도 1 및 도 2는 종래 기술에 의해 제조된 쌍극자 트랜지스터 구조를 나타낸 단면도.
도 3의 (a)∼(g)는 본 발명의 실시예에 의한 규소/규소게르마늄 쌍극자 트랜지스터의 제조방법을 순차적으로 나타낸 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1,30 : P-규소기판2,31 : N+매몰층
3,11,32 : N-에피층4,12,14,33,42 : 산화막
5,13,37,41 : P+다결정규소막6,35,36,38 : 절연막
7,9,15,17,39,45 : 측벽 절연막8,16,44 : 규소/규소게르마늄
8-1,16-1,43 : 베이스링커10,18,46 : N+다결정규소막
34 : N+싱커40 : 베이스링커 개구
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 3의 (a) ∼ (g)는 본 발명의 실시예에 의한 규소/규소게르마늄 쌍극자 트랜지스터의 제조방법을 순차적으로 나타낸 공정 단면도이다.
도 3(a)를 참조하면, P-규소기판(30)에 N+매몰층(31)이 형성되고, N+매몰층(31)위에 N-에피층(32)이 형성된다. N-에피층(32)의 선택된 부분에 컬렉터로 N+싱커(34)가 형성되며, N-에피층(3) 표면의 선택된 부분에 산화막(33)이 형성된다. 산화막(33)은 베이스, 에미터 및 컬렉터가 형성될 이외의 부분에 형성된다. 상기 공정의 결과로 형성된 반도체 기판에 화확증착(CVD)장비를 사용하여 제 1 절연막(35), 제 2 절연막(36), 제 1 도전층(37) 및 제 3 절연막(38)이 순차적으로 형성된다.
상기에서, 제 1 절연막(35)은 질화물로 5 내지 100nm의 두께로 형성시키고, 제 2 절연막(36)은 산화물로 10 내지 500nm의 두께로 형성시키며, 제 1 도전층(37)은 P+다결정규소로 약 200nm의 두께로 형성시키고, 제 3 절연막(38)은 질화물로 100 내지 500nm의 두께로 형성시킨다. 제 1 전도층은 P형 불순물이 1018∼1021/㎠ 으로 주입된다.
도 3(b)는 에미터 마스크를 사용하여 제 3 절연막(38)과 제 1 도전층(37)를 연속적으로 식각하고, 식각면에 제 1 측벽 절연막(39)을 형성하고, 제 3 절연막(38)과 제 1 측벽 절연막(39)을 식각 마스크로하여 제 2 절연막(36)의 노출된 부분을 습식 식각한 것이 도시된다.
상기에서, 습식 식각공정시 제 2 절연막(36)이 측면식각되어 베이스링커 개구(40)가 형성된다. 제 1 측벽 절연막(39)은 질화물 증착 및 에치백공정으로 형성한다.
도 3(c)은 베이스링커 개구(40)가 형성된 구조에 제 2 도전층(41)을 형성한 것이 도시된다.
상기에서, 제 2 도전층(41)은 등각도포성(conformality)이 우수한 P+다결정 규소를 사용하여 형성되며, 이로인하여 베이스링커 개구(40)는 제 2 도전층(41)으로 완전히 매몰된다. 제 2 전도층은 P형 불순물이 1018∼ 1021/㎠ 으로 주입된다.
도 3(d)는 제 2 도전층(41)의 노출된 부분을 열산화공정으로 산화시켜 산화막(42)을 형성한 것이 도시되며, 이때, 베이스링커 개구(40)의 제 2 도전층(41)은 산화되지 않고 남아있게 된다.
상기에서, 제 2 도전층(41)의 노출된 부분을 열산화공정으로 산화시킬 때, 제 1 절연막(35)은 N-에피층(32)의 표면을 보호하는 역할을 한다. 만약 질화물로 형성된 제 1 절연막(35)이 없다면 P+다결정규소로 형성된 제 2 도전층(41)을 열산화할 때 제 2 도전층(41)의 결정입계(grain boundary) 모양(morphology)이 단결정 N-에피층(32)에 전사 되어 표면이 거칠어지게 되어 이후 공정(제 4도(f))공정에서 베이스막으로 사용되는 규소/규소게르마늄을 얇게 성장하기 어려운 단점이 있다.
도 3(e)는 산화막(42)을 습식 식각으로 제거한 것이 도시되며, 이때, 베이스링커 개구(40)에 남아있는 제 2 도전층(41)으로 베이스링커(43)가 자동으로 형성된다.
도 3(f)는 베이스링커(43) 형성공정에 의해 노출된 제 1 절연막(35)를 제거하고, 베이스링크(43) 및 N-에피층(32)의 노출된 표면에 규소/규소게르마늄막(44)을 형성하고, 에미터와 베이스가 단락(short)되는 것을 방지하기 위하여 제 2 측벽 절연막(45)을 형성한 것이 도시된다.
상기에서, 제 2 측벽 절연막(45)은 산화물 증착 및 에치백공정으로 형성된다.
도 3(g)는 규소/규소게르마늄(44)위에 제 3 도전층(46)으로 에미터를 형성하고, 컬렉터 전극을 형성하기 위하여 컬렉터 마스크를 이용하여 N+싱커(34) 상부에 놓여 있는 제 3 절연막(38), 제 1 도전층(37), 제 4 절연막(36) 및 제 1 절연막(35)을 순차적으로 식각한 것이 도시된다.
상기에서, 제 3 도전층(46)은 N+다결정규소로 형성된다.
이후, 마지막 공정으로 공지의 기술을 이용하여 전체구조상에 제 4 절연막(도시않됨)을 도포한후 접속구멍(도시않됨)을 형성하고, 금속배선공정을하여 규소/규소게르마늄 쌍극자 트랜지스터 제조공정을 완료한다.
상술한 본 발명의 실시예에 의하면, 선택적 에피성장방법에 의하면 베이스링를 형성하는데 있어서, 기존의 기술로는 베이스막으로 사용되는 규소/규소게르마늄의 두께가 도포된 산화막두께에 의하여 제한되는 단점이 있으나, 본 발명에서는 규소/규소게르마늄을 성장시 기존의 기술과 다르게 N-에피층 상부 및 베이스링커 측면으로 규소/규소게르마늄이 성장하므로 베이스막으로 사용되는 규소/규소게르마늄의 두께에 제한이 없는 장점이 있고, 기존의 기술로는 규소/규소게르마늄을 성장시 베이스링커를 완전히 매몰해야만 규소/규소게르마늄과 P+다결결규소가 접촉되는 단점이 있고, 또한 선택적 에피성장방법에 의하여 베이스링커를 매몰해야 하므로 웨이퍼 내에서 균일도가 떨어지는 단점이 있으나, 본 발명에서는 등각도포성이 우수한 P+다결정규소를 사용하여 베이스링커를 형성하므로 등각도포성이 우수하여 웨이퍼내에서 소자의 전기적 특성이 균일하게 되는 장점이 있어 양산성 있게 집적회로 제작에 적용할 수 있다.
Claims (10)
- 규소/규소게르마늄 쌍극자 트랜지스터 제조방법에 있어서,소자격리 및 컬렉터가 형성된 반도체 기판상에 제 1 절연막, 제 2 절연막, 제 1 전도층, 제 3 절연막을 순차적으로 형성하는 단계;에미터 마스크를 사용하여 상기 제 3 절연막, 상기 제 1 전도층을 순차적으로 식각한 후, 식각면에 제 1 측벽 절연막을 형성하는 단계;상기 제 2 절연막의 노출된 부분을 습식 식각하고, 이로인하여 베이스링커 개구가 형성되는 단계;베이스링커 개구가 형성된 전체 구조상에 제 2 전도창을 형성하고, 이로인하여 상기 베이스링커 개구가 상기 제 2 도전층으로 매몰되는 단계;상기 제 2 전도층을 산화시켜 산화막을 형성하고, 이때 베이스링커 개구에 매몰된 제 2 전도층 부분은 산화되지 않는 단계;상기 산화막을 제거하므로, 이로인하여 상기 베이스링커 개구에 남아있는 제 2 전도층으로 베이스링커가 형성되는 단계;상기 베이스링커 형성공정에 의해 노출된 상기 제 1 절연막을 제거하는 단계;상기 베이스링커 및 상기 반도체 기판의 노출된 표면에 베이스막으로 규소/규소게르마늄막을 형성하고, 이로인하여 베이스가 형성되는 단계;상기 제 1 측벽 절연막이 덮히도록 제 2 측벽 절연막을 형성한 후, 규소/규소게르마늄막 위에 제 3 전도층을 에미터를 형성하는 단계; 및제 4 절연막을 도포하고 접속 구멍을 형성한 다음 금속배선 공정을 실시하는 단계로 이루어지는 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제 1 절연막 및 상기 제 3 절연막은 질화물로 형성되는 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제 1 절연막은 5nm ∼ 100nm의 두께로 형성되고, 상기 제 3 절연막은 100 ∼ 500nm의 두께로 형성되는 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제 2 절연막은 산화물로 형성되는 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제 2 절연막은 10nm ∼ 500nm의 두께로 형성되는 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제 1 전도층 및 상기 제 2 전도층은 P+다결정규소로 형성되는 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제 3 전도층은 N+다결정규소로 형성되는 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제 1 전도층 및 상기 제 2 전도층은 P형 불순물이 1018∼1021/㎠으로 주입된 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제 1 측벽 절연막은 질화물로 형성되고, 상기 제 2 측벽 절연막은 산화물로 형성되는 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 컬렉터는 N+싱커인 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법.
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