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KR102707881B1 - 3차원 반도체 메모리 장치 - Google Patents

3차원 반도체 메모리 장치 Download PDF

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KR102707881B1
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dummy
pattern
substrate
insulating
memory device
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이동식
김종원
이길성
조은석
최병용
황성민
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삼성전자주식회사
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Abstract

3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판으로서, 상기 기판은 상기 연결 영역에서 더미 트렌치를 갖는 것; 상기 기판 상에 수직적으로 적층된 전극들을 포함하며, 상기 연결 영역에서 계단 구조를 갖는 전극 구조체; 상기 더미 트렌치 내에 배치되는 더미 절연 구조체로서, 상기 더미 절연 구조체는 상기 기판 및 상기 전극 구조체와 이격된 식각 정지 패턴을 포함하는 것; 상기 셀 어레이 영역에서 상기 전극 구조체를 관통하여 상기 기판과 접촉하는 셀 채널 구조체; 및 상기 연결 영역에서 상기 전극 구조체 및 상기 더미 절연 구조체의 일부를 관통하여 상기 식각 정지 패턴과 접촉하는 더미 채널 구조체를 포함할 수 있다.

Description

3차원 반도체 메모리 장치{Three dimensional semiconductor memory device}
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판으로서, 상기 기판은 상기 연결 영역에서 더미 트렌치를 갖는 것; 상기 기판 상에 수직적으로 적층된 전극들을 포함하며, 상기 연결 영역에서 계단 구조를 갖는 전극 구조체; 상기 기판 및 상기 전극 구조체와 이격되어 상기 더미 트렌치 내에 배치된 식각 정지 패턴을 포함하는 더미 절연 구조체; 상기 셀 어레이 영역에서 상기 전극 구조체를 관통하여 상기 기판과 접촉하는 셀 채널 구조체; 및 상기 연결 영역에서 상기 전극 구조체 및 상기 더미 절연 구조체의 일부를 관통하여 상기 식각 정지 패턴과 접촉하는 더미 채널 구조체를 포함할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에 수직적으로 적층된 전극들을 포함하며, 상기 연결 영역에서 계단식 구조를 갖는 전극 구조체; 상기 셀 어레이 영역에서 상기 전극 구조체를 관통하는 셀 채널 구조체; 상기 연결 영역에서 상기 전극 구조체를 관통하는 더미 채널 구조체; 상기 더미 채널 구조체와 상기 기판 사이에 배치된 더미 절연 패턴; 및 상기 더미 절연 패턴과 상기 더미 채널 구조체 사이에 배치된 식각 정지 패턴을 포함하되, 상기 식각 정지 패턴의 상면은 상기 셀 채널 구조체의 바닥면보다 낮은 레벨에 위치할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에 수직적으로 적층된 전극들을 포함하며, 상기 연결 영역에서 계단 구조를 갖는 전극 구조체로서, 상기 전극들 각각은 상기 연결 영역에서 패드부를 포함하는 것; 상기 전극들 각각의 상기 패드부에 접속된 셀 콘택 플러그; 상기 전극들 각각의 상기 패드부를 관통하는 더미 채널 구조체들로서, 상기 더미 채널 구조체들은, 평면적 관점에서, 상기 셀 콘택 플러그 둘레에 배치되는 것; 상기 더미 채널 구조체들의 바닥면들과 상기 기판 사이에 배치된 식각 정지 패턴; 및 상기 식각 정지 패턴과 상기 기판 사이에 배치된 더미 절연 패턴을 포함할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 연결 영역에서 상기 기판 내에 제공된 더미 절연 패턴; 상기 기판 상에 수직적으로 적층된 전극들을 포함하며, 상기 셀 어레이 영역에서 상기 연결 영역으로 제 1 방향을 따라 연장되는 전극 구조체; 상기 셀 어레이 영역에서 상기 전극 구조체를 관통하는 셀 채널 구조체; 및 상기 연결 영역에서 상기 전극 구조체 및 더미 절연 패턴을 관통하는 더미 채널 구조체를 포함하되, 상기 더미 채널 구조체의 상면은 장축으로 제 1 길이 및 단축으로 상기 제 1 길이보다 작은 제 1 폭을 가지며, 상기 더미 채널 구조체들의 장축들이, 평면적 관점에서, 서로 다른 방향으로 배치될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 연결 영역에서 더미 채널 구조체들이 식각 정지 패턴에 의해 기판과 이격될 수 있다. 즉, 더미 채널 구조체들은 기판으로부터 전기적으로 분리될 수 있다. 따라서, 전극과 접속되는 셀 콘택 플러그가 더미 채널 구조체들과 인접하게 배치되거나 접촉하더라도, 3차원 반도체 메모리 장치의 동작시 셀 콘택 플러그와 더미 채널 구조체들 간의 전기적 단락을 방지할 수 있어, 3차원 반도체 메모리 장치의 신뢰성 및 전기적 특성이 향상될 수 있다.
나아가, 더미 채널 구조체들을 타원 형태로 형성함으로써, 더미 채널 구조체들의 에피택시얼 패턴의 상면이 최하층 전극 아래에 위치하므로, 수직 구조체의 상부 반도체 패턴과 전극 구조체 사이에 균일한 거리를 확보할 수 있다. 즉, 연결 영역에 제공되는 접지 선택 트랜지스터들의 항복 전압(breakdown voltage) 특성을 개선할 수 있다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도들이다.
도 2a, 도 2b, 및 도 2c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 1a의 A-A'선, B-B'선, 및 C-C'선을 따라 단면들을 각각 나타낸다.
도 3a는 도 2a의 P1 부분을 확대한 도면이다.
도 3b, 도 3c, 도 3d, 및 도 3e는 도 2a의 P2 부분을 확대한 도면이다.
도 4a 및 도 4b는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 1a의 A-A'선 및 B-B'선을 따라 단면들을 각각 나타낸다.
도 5 및 도 6은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 1a의 A-A'선을 따라 자른 단면을 나타낸다.
도 7은 도 5의 P2 부분을 확대한 도면이다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도들이다.
도 9는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 8의 A-A'선을 따라 자른 단면을 나타낸다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도들이다.
도 11은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 10a의 A-A'선을 따라 자른 단면을 나타낸다.
도 12는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 13는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 14 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 13의 A-A'선을 따라 자른 단면을 나타낸다.
도 15a 내지 도 20a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 15b 내지 도 15d는 도 15a의 A-A'선을 따라 자른 단면을 나타낸다.
도 16b 내지 도 16d는 도 16a의 A-A'선을 따라 자른 단면을 나타낸다.
도 17b 내지 도 20b는 도 17a 내지 도 20a의 A-A'선을 따라 자른 단면을 각각 나타낸다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도들이다. 도 2a, 도 2b, 및 도 2c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 1a의 A-A'선, B-B'선, 및 C-C'선을 따라 단면들을 각각 나타낸다. 도 3a는 도 2a의 P1 부분을 확대한 도면이다. 도 3b, 도 3c, 도 3d, 및 도 3e는 도 2a의 P2 부분을 확대한 도면이다.
도 1a, 도 2a, 도 2b, 및 도 2c를 참조하면, 기판(10)은 셀 어레이 영역(CAR), 연결 영역(CNR), 및 주변 회로 영역(PCR)을 포함할 수 있다. 연결 영역(CNR)은 셀 어레이 영역(CAR)과 주변 회로 영역(PCR) 사이에 위치할 수 있다. 기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
주변 회로 영역(PCR)의 기판(10) 상에 주변 로직 구조체가 배치될 수 있으며, 주변 로직 구조체는 메모리 셀들에 데이터를 기입 및 판독하기 위한 주변 로직 회로들을 포함할 수 있다. 주변 로직 회로들은 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들을 포함할 수 있다.
상세하게, 소자 분리 패턴(12)이 주변 회로 영역(PCR)의 기판(10) 내에 제공되어 주변 활성 영역(ACT)을 정의할 수 있다. 주변 게이트 스택(PGS)이 주변 활성 영역(ACT)을 가로질러 기판(10) 상에 배치될 수 있다. 주변 게이트 스택(PGS)은 기판(10) 상에 차례로 적층된 주변 게이트 절연막, 불순물이 도핑된 폴리실리콘막, 게이트 금속막, 및 하드 마스크막을 포함할 수 있다. 주변 절연막(110)이 주변 회로 영역(PCR)의 기판(10) 상에서 주변 게이트 스택(PGS)을 덮을 수 있다.
복수 개의 전극 구조체들(ST)이 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 버퍼 절연막(11)이 전극 구조체들(ST)과 기판(10) 사이에 개재될 수 있으며, 실리콘 산화막을 포함할 수 있다.
전극 구조체들(ST) 각각은 기판(10)의 상면에 대해 수직하는 제 3 방향(D3)을 따라 번갈아 반복적으로 적층된 전극들(EL) 및 절연막들(ILD)을 포함할 수 있다. 전극들(EL)의 두께는 실질적으로 동일할 수 있으며, 절연막들(ILD)의 두께는 반도체 메모리 소자의 특성에 따라 달라질 수 있다. 또한, 각 절연막(ILD)의 두께는 각 전극의 두께보다 작을 수 있다.
전극 구조체들(ST)은 연결 영역(CNR)에서 계단 구조를 가질 수 있다. 상세하게, 전극들(EL)은 기판(10)으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있으며, 전극 구조체들(ST)의 높이는 셀 어레이 영역(CAR)에서 멀어질수록 감소될 수 있다. 또한, 전극들(EL)의 일측벽들은 제 1 방향(D1)을 따라 제 1 간격(L1)으로 이격되어 배치될 수 있다.
전극들(EL) 각각은 연결 영역(CNR)에서 각 전극들(EL)의 단부에 해당하는 패드부(ELp)를 가질 수 있으며, 전극들(EL)의 패드부들(ELp)에 의해 전극 구조체(ST)는 연결 영역(CNR)에서 계단 구조를 가질 수 있다. 전극들(EL)의 패드부들(ELp)은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다. 일 예로, 전극들(EL)의 패드부들(ELp)은 제 1 방향(D1)을 따라 배열될 수 있으며, 각 패드부(ELp)는 제 1 간격(L1)에 해당하는 제 1 길이를 가질 수 있다. 다시 말해, 전극들(EL) 각각의 제 1 방향(D1)으로의 길이는 해당 전극의 바로 위에 위치하는 전극(EL)의 제 1 방향(D1) 길이보다 클 수 있다.
전극 구조체들(ST)이 배치된 기판(10) 전면에 평탄 절연막(120)이 적층될 수 있다. 평탄 절연막(120)은 연결 영역(CNR)에서 전극 구조체들(ST)을 덮을 수 있으며, 실질적으로 평탄한 상면을 가질 수 있다. 평탄 절연막(120)은, 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 평탄 절연막(120)은 전극 구조체들(ST)의 계단 구조를 덮을 수 있으며, 주변 회로 영역(PCR)의 주변 회로 구조체(PSTR)를 덮을 수 있다. 평탄 절연막(120)은, 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있으며, 예를 들어, 실리콘 산화막 및/또는 저유전막을 포함할 수 있다.
실시예들에 따르면, 기판(10)은 연결 영역(CNR)에서 더미 트렌치들(50T) 가질 수 있으며, 더미 트렌치들(50T) 내에 더미 절연 구조체들(DS)이 각각 배치될 수 있다. 더미 절연 구조체들(DS)의 상면들은 셀 어레이 영역(CAR)의 기판(10) 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 더미 절연 구조체들(DS)의 바닥면들은 셀 어레이 영역(CAR)의 기판(10) 상면보다 낮은 레벨에 위치할 수 있다.
전극 구조체(ST)가 셀 어레이 영역(CAR)의 기판(10) 상면에서 연결 영역(CNR)의 더미 절연 구조체들(DS)의 상면들 상으로 연장될 수 있다. 즉, 더미 절연 구조체들(DS)은 전극 구조체들(ST)의 계단 구조 아래에 위치할 수 있다.
일 예로, 더미 절연 구조체들(DS)이 전극들(EL)의 패드부들(ELp)에 각각 대응하여 제공될 수 있다. 더미 절연 구조체들(DS) 각각은 제 1 방향(D1)으로 패드부(ELp)의 제 1 길이(L1)보다 작은 제 2 길이(L2)를 가질 수 있다. 다시 말해, 더미 절연 구조체들(DS)은, 평면적 관점에서, 전극들(EL)의 패드부들(ELp)과 각각 중첩될 수 있다.
더미 절연 구조체들(DS)은 도 1a 및 도 1b에 도시된 것처럼, 제 1 방향(D1) 및 제 2 방향(D2)을 따라 서로 이격되어 배치될 수 있다. 더미 절연 구조체들(DS)은 전극 구조체들(ST)의 계단 구조 아래에 위치할 수 있다. 더미 절연 구조체들(DS)의 높이는 소자 분리 패턴(12)의 높이와 실질적으로 동일할 수 있다. 다시 말해, 더미 절연 구조체들(DS)의 바닥면들은 소자 분리 패턴(12)의 바닥면의 레벨과 실질적으로 동일할 수 있다.
실시예들에 따르면, 더미 절연 구조체들(DS) 각각은 더미 트렌치(50T) 내에 배치된 식각 정지 패턴(54), 더미 트렌치(50T)의 내벽을 덮으며 식각 정지 패턴(54)의 바닥면과 기판(10) 사이에 배치된 더미 절연 패턴(52), 및 식각 정지 패턴(54)의 상면과 전극 구조체(ST) 사이에 배치되며 더미 트렌치(50T)를 채우는 매립 절연 패턴(56)을 포함할 수 있다. 여기서, 식각 정지 패턴(54)은 더미 절연 패턴(52) 및 매립 절연 패턴(56)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 식각 정지 패턴(54)은, 예를 들어, 폴리실리콘막, 실리콘 카본막, 실리콘게르마늄막, 금속막, 금속 질화막, 또는 금속 실리사이드막을 포함할 수 있다. 더미 절연 패턴(52) 및 매립 절연 패턴(56)은 식각 정지막(53)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 더미 절연 패턴(52) 및 매립 절연 패턴(56)은 실리콘 산화막, 실리콘 산질화막, 또는 실리콘 질화막을 포함할 수 있다.
더미 절연 패턴(52)은 더미 트렌치(50T)의 내벽과 직접 접촉할 수 있다. 더미 절연 패턴(52)은 식각 정지 패턴(54)의 바닥면과 기판(10) 사이에 개재될 수 있다.
식각 정지 패턴(54)은 더미 절연 패턴(52)이 형성된 더미 트렌치(50T) 내에 배치될 수 있다. 식각 정지 패턴(54)의 상면은 셀 어레이 영역(CAR)의 기판(10) 상면보다 낮은 레벨에 위치할 수 있다. 식각 정지 패턴(54)은, 도 1a 및 도 3b에 도시된 바와 같이, 기판(10)의 상면과 나란할 수 있으며 플레이트 형태를 가질 수 있다. 각 식각 정지 패턴(54)이, 평면적 관점에서, 각 전극(EL)의 패드부(ELp)와 중첩될 수 있다.
매립 절연 패턴(56)은 식각 정지 패턴(54)의 상면을 덮을 수 있으며, 더미 트렌치(50T)의 측벽을 덮는 더미 절연 패턴(52)의 일부분과 접촉할 수 있다. 매립 절연 패턴(56)의 상면은 셀 어레이 영역(CAR)의 기판(10) 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
식각 정지 패턴(54)은 더미 절연 패턴(52)과 매립 절연 패턴(56)에 의해 기판(10) 및 전극 구조체(ST)와 이격될 수 있다. 실시예들에 따르면, 식각 정지 패턴(54)과 동일한 물질로 이루어진 더미 패턴(54d)이 주변 회로 영역(PCR)에서 소자 분리 패턴(12) 내에 배치될 수도 있다. 이와 달리, 더미 패턴(54d)은 생략될 수도 있다.도 3c를 참조하면, 식각 정지 패턴(54)은 더미 절연 패턴(52)과 매립 절연 패턴(56) 사이에 배치되되, 식각 정재 패턴(54)의 측벽이 더미 절연 패턴(52)과 이격될 수 있다. 매립 절연 패턴(56)의 일부분이 식각 정재 패턴(54)의 측벽과 더미 절연 패턴(52) 사이에 배치될 수 있다.
도 3d를 참조하면, 식각 정지 패턴(54)은 더미 절연 패턴(52) 상에서 기판(10)의 상면과 나란한 바닥부(54a) 및 바닥부(54a)로부터 더미 트렌치(50T)의 측벽을 따라 돌출된 측벽부(54b)를 포함할 수 있다. 식각 정지 패턴(54)의 측벽부(54b)와 더미 트렌치(50T)의 내측벽 사이에 더미 절연 패턴(52)이 배치될 수 있으며, 식각 정지 패턴(54)의 측벽부(54b)의 상면은 셀 어레이 영역(CAR)의 기판(10) 상면보다 낮은 레벨에 위치할 수 있다.
도 3e를 참조하면, 식각 정지 패턴(54) 은 더미 절연 패턴(52) 상에서 기판(10)의 상면과 나란한 바닥부(54a) 및 바닥부(54a)로부터 수직적으로 돌출된 측벽부(54b)를 포함할 수 있다. 여기서, 식각 정지 패턴(54)의 측벽부(54b)의 상면은 더미 절연 패턴(52)의 상면 및 매립 절연 패턴(56)의 상면과 실질적으로 동일한 레벨일 수 있다.
다시, 도 1a, 도 2a, 도 2b, 및 도 2c를 참조하면, 복수 개의 셀 채널 구조체들(VS1)이 셀 어레이 영역(CAR)에서 전극 구조체들(ST) 각각을 관통하여 기판(10)에 연결될 수 있다. 셀 채널 구조체들(VS1)은 평면적 관점에서, 제 1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다. 셀 채널 구조체들(VS1)은 원형의 상면을 가질 수 있으며, 셀 채널 구조체(VS1)의 폭(또는 직경)은 더미 채널 구조체들(VS2)의 폭보다 작을 수 있다.
셀 채널 구조체들(VS1)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 셀 채널 구조체들(VS1)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 반도체 물질을 포함하는 셀 채널 구조체들(VS1)은 수직형 낸드(NAND) 플래시 메모리 장치의 셀 스트링들을 구성하는 메모리 셀 트랜지스터들의 채널로 이용될 수 있다.
실시예들에서, 셀 채널 구조체들(VS1) 각각은 제 1 하부 반도체 패턴(LSP1) 및 제 1 상부 반도체 패턴(USP1)을 포함할 수 있다.
상세하게, 도 5a를 참조하면, 제 1 하부 반도체 패턴(LSP1)은 기판(10)과 직접 접촉할 수 있으며, 기판(10)으로부터 성장된 기둥(pillar) 형태의 에피택시얼 층(epitaxial layer)을 포함할 수 있다.
제 1 하부 반도체 패턴(LSP1)은 실리콘(Si)으로 이루어질 수 있으며, 이와 달리, 게르마늄(Ge), 실리콘게르마늄(SiGe), III-V족 반도체 화합물, 또는 II-VI족 반도체 화합물을 포함할 수도 있다. 제 1 하부 반도체 패턴(LSP1)은 불순물이 언도프트된 패턴이거나, 기판(10)의 도전형과 동일한 불순물이 도핑된 패턴일 수 있다.
제 1 하부 반도체 패턴(LSP1)은 제 3 방향(D3)으로 제 1 높이를 가질 수 있으며, 제 1 높이는 최하층 전극(EL)의 두께보다 클 수 있다. 제 1 하부 반도체 패턴(LSP1)의 상면은 전극 구조체(ST)의 최하층 전극(EL)의 상면보다 위에 위치할 수 있다. 제 1 하부 반도체 패턴(LSP1)의 상면은 최하층 전극(EL) 상에 배치된 최하층 절연막(ILD)의 상면보다 아래에 위치할 수 있다.
제 1 하부 반도체 패턴(LSP1)의 측벽 일부분에 게이트 절연막(15)이 배치될 수 있다. 게이트 절연막(15)은 최하층 전극과 제 1 하부 반도체 패턴(LSP1) 사이에 배치될 수 있다. 게이트 절연막(15)은 실리콘 산화막(예를 들어, 열 산화막)을 포함할 수 있다. 게이트 절연막(15)은 라운드진 측벽을 가질 수 있다.
제 1 상부 반도체 패턴(USP1)은 제 1 하부 반도체 패턴(LSP1)과 직접 접촉할 수 있으며, 하단이 닫힌 파이프 형태 또는 U자 형태일 수 있다. 제 1 상부 반도체 패턴(USP1)의 내부는 절연 물질을 포함하는 절연 패턴(VI1)으로 채워질 수 있다.
제 1 상부 반도체 패턴(USP1)의 바닥면은 제 1 하부 반도체 패턴(LSP1)의 상면보다 낮은 레벨에 위치할 수 있다. 제 1 상부 반도체 패턴(USP1)은 언도프트 상태이거나, 기판(10)과 동일한 도전형을 갖는 불순물로 도핑된 반도체 물질을 포함할 수 있다. 제 1 상부 반도체 패턴(USP1)은 제 1 하부 반도체 패턴(LSP1)과 다른 결정 구조를 가질 수 있으며, 예를 들어, 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나일 수 있다. 셀 채널 구조체들(VS1)의 상단, 즉, 제 1 상부 반도체 패턴(USP1)의 상단에 비트라인 콘택 플러그(BPLG)와 접속되는 비트라인 도전 패드(PAD1)가 위치할 수 있다.
제 1 수직 절연 패턴(VP1)이 전극 구조체(ST)와 제 1 상부 반도체 패턴(USP1) 사이에 배치될 수 있다. 제 1 수직 절연 패턴(VP1)은 제 3 방향(D3)으로 연장되며 제 1 상부 반도체 패턴(USP1)의 측벽을 둘러쌀 수 있다. 즉, 제 1 수직 절연 패턴(VP1)은 상단 및 하단이 오픈된(opened) 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다.
상세하게, 도 2a, 도 2c, 및 도 5a를 참조하면, 제 1 수직 절연 패턴(VP1)은 제 1 하부 반도체 패턴(LSP1)의 상면 일부와 접촉할 수 있다. 제 1 수직 절연 패턴(VP1)의 바닥면은 제 1 상부 반도체 패턴(USP1)의 바닥면보다 위에 위치할 수 있다.
제 1 수직 절연 패턴(VP1)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 제 1 수직 절연 패턴(VP1)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 예를 들어, 전하 저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 더 구체적으로, 전하 저장막(CIL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TIL)은 전하 저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 블록킹 절연막(BLK)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막일 수 있다. 이와 달리, 제 1 수직 절연 패턴(VP1)은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
다시, 도 1a, 도 2a, 도 2b, 및 도 2c를 참조하면, 복수 개의 더미 채널 구조체들(VS2)이 연결 영역(CNR)에서 평탄 절연막(120), 전극 구조체들(ST), 및 더미 절연 구조체(DS)의 일부를 관통할 수 있다. 더미 채널 구조체들(VS2)의 바닥면들은 셀 채널 구조체들(VS1)의 바닥면들보다 아래에 위치할 수 있다. 더미 채널 구조체들(VS2)의 상면들은 셀 채널 구조체들(VS1)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다. 더미 채널 구조체들(VS2)은 셀 채널 구조체들(VS1)과 동일한 반도체 물질을 포함할 수 있다.
보다 상세하게, 더미 채널 구조체들(VS2)은 전극 구조체(ST)의 계단 구조를 관통할 수 있으며, 더미 채널 구조체들(VS2)이 주변 회로 영역(PCR)에 인접할수록, 더미 채널 구조체들(VS2)이 관통하는 전극들(EL)의 개수가 감소할 수 있다. 더미 채널 구조체들(VS2)은, 평면적 관점에서, 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있으며, 연결 영역(CNR)에서 전극들(EL)의 패드부들(ELp)을 관통할 수 있다.
복수 개의 더미 채널 구조체들(VS2)이 각 전극(EL)의 패드부(ELp)를 관통할 수 있다. 각 전극(EL)의 패드부(ELp)를 관통하는 복수 개의 더미 채널 구조체들(VS2)은, 평면적 관점에서, 각각의 셀 콘택 플러그들(CPLG)을 둘러싸도록 배치될 수 있다. 일 예에서, 4개의 더미 채널 구조체들(VS2)이 각 전극(EL)의 패드부(ELp)를 관통하는 것으로 도시하였으나, 본 발명은 이에 한정되지 않는다. 다른 예로, 1개, 2개, 3개, 5개, 또는 6개의 더미 채널 구조체들(VS2)이 각 전극(EL)의 패드부(ELp)를 관통할 수도 있을 것이다. 이에 더하여, 더미 채널 구조체들(VS2) 중 일부는, 평면적 관점에서, 전극들(EL)의 일 측벽들을 관통할 수 있다.
실시예들에 따르면, 더미 채널 구조체들(VS2)의 상면에서 폭은 셀 채널 구조체들(VS1)의 상면에서 폭보다 클 수 있다. 일 예로, 도 1a를 참조하면, 더미 채널 구조체들(VS2) 각각은 장축 및 단축을 갖는 타원 형태 또는 바(bar) 형태의 상면을 가질 수 있다. 더미 채널 구조체들(VS2) 각각의 상면은 장축 방향으로 폭이 단축 방향으로 폭보다 클 수 있다. 더미 채널 구조체들(VS2)의 장축들은 제 1 방향(D1) 및 제 2 방향(D2)에 대해 사선 방향과 나란하게 배치될 수 있으며, 서로 다른 방향들로 배치될 수 있다. 일 예에 따르면, 각 전극(EL)의 패드부(ELp)에서, 제 1 방향(D1)으로 더미 채널 구조체들(VS2) 간의 간격은 제 2 방향(D2)으로 더미 채널 구조체들(VS2) 간의 간격보다 클 수 있다. 이와 달리, 도 1b를 참조하면, 더미 채널 구조체들(VS2) 각각은 셀 채널 구조체들(VS1)처럼 원형의 상면을 가질 수 있다.
실시예들에 따르면, 더미 채널 구조체(VS2)의 상면은 장축으로 제 1 길이 및 단축으로 제 1 길이보다 작은 제 1 폭을 가질 수 있으며, 셀 채널 구조체(VS1)의 상면은 제 1 폭보다 작은 제 2 폭을 가질 수 있다. 셀 채널 구조체(VS1)의 상면에서 최대 폭은 더미 채널 구조체(VS2)의 최소 폭에 해당하는 제 1 폭보다 작을 수 있다.
실시예들에서, 더미 채널 구조체들(VS2)은 더미 절연 구조체들(DS)의 일부분을 관통할 수 있으며, 식각 정지 패턴(54)과 접촉할 수 있다. 즉, 더미 채널 구조체들(VS2)은 더미 절연 구조체들(DS)에 의해 기판(10)과 이격될 수 있다.
보다 상세하게, 도 3b, 도 3c, 및 도 3d를 참조하면, 더미 채널 구조체들(VS2) 각각은 제 2 하부 반도체 패턴(LSP2) 및 제 2 상부 반도체 패턴(USP2)을 포함할 수 있다.
제 2 하부 반도체 패턴(LSP2)은 매립 절연 패턴(56)을 관통하여 식각 정지 패턴(54)과 직접 접촉할 수 있다. 일 예로, 제 2 하부 반도체 패턴(LSP2)의 바닥면은 식각 정지 패턴(54)의 상면과 바닥면 사이의 레벨에 위치할 수 있다. 제 2 하부 반도체 패턴(LSP2)의 측벽은 더미 절연 패턴(52) 또는 매립 절연 패턴(56)과 접촉할 수 있다.
제 2 하부 반도체 패턴(LSP2)은 제 3 방향(D3)으로 제 1 하부 반도체 패턴(LSP21)의 제 1 높이보다 작은 제 2 높이를 가질 수 있다. 제 2 하부 반도체 패턴(LSP2)의 상면은 전극 구조체(ST)의 최하층 전극(EL)의 바닥면보다 아래에 위치할 수 있다. 제 2 하부 반도체 패턴(LSP2)은 기판(10)으로부터 성장된 기둥(pillar) 형태의 에피택시얼층을 포함할 수 있다. 제 2 하부 반도체 패턴(LSP2)은 제 1 하부 반도체 패턴(LSP1)과 동일한 반도체 물질을 포함할 수 있다. 여기서, 제 2 하부 반도체 패턴(LSP2)과 제 1 하부 반도체 패턴(LSP1)의 결정 구조가 서로 다를 수 있다. 일 예로, 제 1 하부 반도체 패턴(LSP1)은 단결정 구조를 가질 수 있으며, 제 2 하부 반도체 패턴(LSP2)은 다결정 구조를 가질 수 있다.
제 2 상부 반도체 패턴(USP2)은 제 2 하부 반도체 패턴(LSP2)과 직접 접촉할 수 있으며, 하단이 닫힌 파이프 형태 또는 U자 형태일 수 있다. 제 2 상부 반도체 패턴(USP2)의 내부는 절연 물질을 포함하는 절연 패턴(VI2)으로 채워질 수 있다. 제 2 상부 반도체 패턴(USP2)의 바닥면은 최하층 전극(EL)의 바닥면보다 아래에 위치할 수 있으며, 제 2 하부 반도체 패턴(LSP2)의 상면보다 낮은 레벨에 위치할 수 있다. 제 2 상부 반도체 패턴(USP2)은 제 1 상부 반도체 패턴(USP1)과 동일한 반도체 물질을 포함할 수 있다. 더미 채널 구조체들(VS2)의 상단, 즉, 제 1 상부 반도체 패턴(USP1)의 상단에, 비트라인 도전 패드(PAD1)와 동일한 더미 도전 패드(PAD2)가 위치할 수 있다.
제 2 수직 절연 패턴(VP2)이 전극 구조체(ST)와 제 2 상부 반도체 패턴(USP2) 사이에 배치될 수 있다. 제 2 수직 절연 패턴(VP2)은 제 3 방향(D3)을 따라, 매립 절연 패턴(56)과 제 2 상부 반도체 패턴(USP2) 사이로 연장될 수 있다. 제 2 수직 절연 패턴(VP2)은, 제 1 수직 절연 패턴(VP1)처럼, 상단 및 하단이 오픈된(opened) 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다.
제 2 수직 절연 패턴(VP2)은 제 2 하부 반도체 패턴(LSP2)의 상면 일부와 접촉할 수 있다. 제 2 수직 절연 패턴(VP2)의 바닥면은 최하층 전극(EL)의 바닥면보다 아래에 위치할 수 있다.
제 2 수직 절연 패턴(VP2)은, 제 1 수직 절연 패턴(VP1)처럼, 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 제 2 수직 절연 패턴(VP2)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다.
이에 더하여, 도 3a 및 도 3b를 참조하면, 수평 절연 패턴(HP)이 전극들(EL)의 일측벽들과 제 1 수직 절연 패턴(VP1) 사이 그리고, 전극들(EL)의 일측벽들과 제 2 수직 절연 패턴(VP2) 사이에 제공될 수 있다. 수평 절연 패턴(HP)은 셀 및 더미 채널 구조체들(VS1, VS2)과 인접한 전극들(EL)의 일측벽들 및 전극들(EL)의 상면들 및 하면들을 덮을 수 있다. 수평 절연 패턴(HP)의 일부분은 제 1 하부 반도체 패턴(LSP1) 일측의 게이트 절연막(15)과 최하층 전극(EL) 사이에서 최하층 전극(EL)의 상면 및 하면으로 연장될 수 있다. 수평 절연 패턴(HP)은 NAND 플래시 메모리 장치의 데이터 저장막의 일부로서 전하 저장막 및 블록킹 절연막을 포함할 수 있다. 이와 달리, 수평 절연 패턴(HP)은 블록킹 절연막을 포함할 수 있다.
계속해서, 도 1a, 도 2a, 도 2b, 및 도 2c를 참조하면, 전극 분리 구조체들(ESS)이 기판(10) 상에서 전극 구조체들과 나란하게 제 2 방향으로 연장될 수 있다. 전극 분리 구조체들(ESS) 각각은 각각은 공통 소오스 플러그(CSP) 및 전극 구조체들(ST)과 공통 소오스 플러그(CSP) 사이의 측벽 스페이서(SS)를 포함할 수 있다.
공통 소오스 플러그(CSP)가 전극 구조체들(ST) 사이에서 공통 소오스 영역(CSR)에 접속될 수 있다. 일 예로, 공통 소오스 플러그(CSP)는 실질적으로 균일한 상부 폭을 가지며, 제 1 방향(D1)으로 나란히 연장될 수 있다. 즉, 공통 소오스 플러그(CSP)와 전극 구조체들(ST)의 양측벽들 사이에 측벽 스페이서(SS)가 개재될 수 있다. 이와 달리, 공통 소오스 플러그(CSP)가 측벽 스페이서(SS)를 관통하여 공통 소오스 영역(CSR)과 국소적으로 접속될 수도 있다.
셀 콘택 플러그들(CPLG)이 연결 영역(CNR)에서 제 1 층간 절연막(130) 및 평탄 절연막(120)을 관통하여 전극들(EL)의 패드부들(ELp)에 각각 접속될 수 있다. 셀 콘택 플러그들(CPLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다. 그리고, 셀 콘택 플러그들(CPLG)의 상면들은 실질적으로 공면을 이룰 수 있다.
주변 콘택 플러그들(PPLG)이 주변 회로 영역(PCR)에서 1 층간 절연막(130) 및 평탄 절연막(120)을 관통하여 관통하여 주변 로직 회로들과 전기적으로 연결될 수 있다. 제 2 층간 절연막(140)은 제 1 층간 절연막(130) 상에 배치될 수 있으며, 공통 소오스 플러그(CSP)의 상면을 덮을 수 있다.
제 2 층간 절연막(140) 상에 제 2 방향(D2)으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 비트 라인 콘택 플러그들(BPLG)을 통해 셀 채널 구조체들(VS1)과 전기적으로 연결될 수 있다.
연결 영역(CNR)의 제 2 층간 절연막(140) 상에 연결 배선들(CL)이 배치될 수 있으며, 주변 회로 영역(PCR)의 제 2 층간 절연막(140) 상에 주변 배선들(PCL)이 배치될 수 있다. 연결 배선들(CL)은 제 2 층간 절연막(140)을 관통하는 연결 콘택 플러그들(CCP)을 통해 셀 콘택 플러그들(CPLG)과 연결될 수 있다. 주변 배선들(PCL)은 제 2 층간 절연막(140)을 관통하는 주변 연결 콘택 플러그들(PCP)을 통해 주변 콘택 플러그들(PPLG)과 연결될 수 있다.
실시예들에 따르며, 연결 영역(CNR)에서 더미 채널 구조체들(VS2)이 식각 정지 패턴(54)에 의해 기판(10)과 분리되므로, 셀 콘택 플러그와 이에 인접한 더미 채널 구조체들(VS2)이 연결된 기판(10) 간의 전긱적 단락을 방지할 수 있다.
이하, 설명의 간략함을 위해 도 1a, 도 2a, 도 2b, 및 도 2c를 참조하여 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 4a 및 도 4b는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 1a의 A-A'선 및 B-B'선을 따라 단면들을 각각 나타낸다.
도 4a 및 도 4b를 참조하면, 더미 절연 구조체들(DS)이 전극들(EL)의 패드부들(ELp) 아래에 각각 배치될 수 있으며, 제 1 방향(D1)을 따라 더미 절연 구조체들(DS) 사이에 분리 패턴들(65)이 배치될 수 있다.
제 2 방향(D2)으로 더미 절연 구조체들(DS)은 전극 분리 구조체(ESS)에 의해 서로 분리될 수 있다. 일 예로, 연결 영역(CNR)에서 전극 분리 구조체(ESS)가 평탄 절연막(120)을 관통할 수 있으며, 공통 소오스 플러그(CSP)와 더미 절연 구조체(DS) 사이에 측벽 스페이서(SS)가 배치될 수 있다.
더미 절연 구조체들(DS)은 식각 정지 패턴(54) 상에 배치될 수 있으며, 제 2 하부 반도체 패턴(LSP2)의 상면은 셀 어레이 영역(CAR)의 기판(10)의 상면보다 낮은 레벨에 위치할 수 있다.
도 5 및 도 6은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 1a의 A-A'선을 따라 자른 단면을 나타낸다. 도 7은 도 5의 P2 부분을 확대한 도면이다.
도 5 및 도 6을 참조하면, 앞서 설명된 더미 채널 구조체들(VS2)에서 제 2 하부 반도체 패턴(LSP2)이 생략될 수 있다. 이러한 경우, 제 2 상부 반도체 패턴(USP2)이 연결 영역(CNR)에서 식각 정지 패턴(54)과 접촉할 수 있다. 제 2 상부 반도체 패턴(USP2)은, 도 7에 도시된 바와 같이, 식각 정지 패턴(54)의 상면보다 낮은 레벨에서 바닥면을 가질 수 있다. 제 2 수직 절연 패턴(VP2)은 식각 정지 패턴(54) 상에서 제 2 상부 반도체 패턴(USP2)의 측벽을 둘러쌀 수 있다.
도 5를 참조하면, 앞서 설명된 셀 채널 구조체들(VS1)에서 제 1 하부 반도체 패턴(LSP1)이 생략될 수 있으며, 이러한 경우, 제 1 상부 반도체 패턴(USP1)이 셀 어레이 영역(CAR)의 기판(10)과 직접 접촉할 수 있다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도들이다. 도 9는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 8a의 A-A'선을 따라 자른 단면을 나타낸다.
도 8a, 도 8b, 및 도 9를 참조하면, 기판(10)은 연결 영역(CNR)에서 제 1 방향을 따라 연장되는 더미 트렌치들(50T)을 가질 수 있으며, 더미 트렌치들(50T) 내에 더미 절연 구조체들(DS)이 배치될 수 있다. 즉, 더미 절연 구조체들(DS)은 연결 영역(CNR)의 전극 구조체(ST) 아래에서 제 1 방향으로 연장되는 라인 형태를 가질 수 있다. 즉, 식각 정지 패턴(54)은 연결 영역(CNR)에서 제 1 방향으로 연장되는 라인 형태를 가질 수 있다. 이와 같이, 더미 절연 구조체들(DS)이 라인 형태를 갖는 경우, 복수 개의 더미 채널 구조체들(VS2)이 하나의 식각 정지 패턴(54) 상에 배치될 수 있다.
도 8a를 참조하면, 더미 절연 구조체들(DS)은 연결 영역(CNR)의 전극 구조체들(ST) 아래에 각각 배치될 수 있다. 다시 말해, 각각의 더미 절연 구조체들(DS)은, 평면적 관점에서, 전극 구조체(ST)의 계단 구조와 중첩될 수 있다.
다른 예로, 도 8b에 도시된 바와 같이, 각각의 전극 구조체(ST) 아래에 한 쌍의 더미 절연 구조체들(DS)이 제 1 방향(D1)으로 연장될 수도 있다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도들이다. 도 11은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 10a의 A-A'선을 따라 자른 단면을 나타낸다.
도 10a 및 도 10b를 참조하면, 각 전극(EL)의 패드부(ELp) 아래에 복수 개의 더미 절연 구조체들(DS)이 배치될 수 있다. 더미 절연 구조체들(DS)은 연결 영역(CNR)에서 제 1 방향(D1) 및 제 2 방향(D2)을 따라 서로 이격되어 배치될 수 있다.
더미 절연 구조체들(DS)의 제 1 방향(D1) 또는 제 2 방향(D2)으로 폭은, 전극 구조체(ST)의 제 2 방향(D2)의 폭보다 작을 수 있다. 더미 절연 구조체들(DS)의 제 1 방향(D1) 또는 제 2 방향(D2)으로 폭은, 각 전극(EL)의 패드부(ELp)의 폭보다도 작을 수 있다.
도 10a 및 도 11을 참조하면, 제 2 방향(D2)으로 인접한 한 쌍의 더미 채널 구조체들(VS2)이 하나의 더미 절연 구조체(DS) 일부를 관통할 수 있으며, 식각 정지 패턴(54)과 접촉할 수 있다.
다른 예로, 도 10b를 참조하면, 더미 채널 구조체들(VS2)이 더미 절연 구조체들(DS)의 일부분들을 각각 관통할 수 있다. 즉, 더미 채널 구조체들(VS2)이 식각 정지 패턴들(54) 각각에 배치될 수 있다.
도 12는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 12를 참조하면, 실시예들에 따른 3차원 반도체 메모리 장치는 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)를 포함하며, 주변 로직 구조체(PS) 상에 셀 어레이 구조체(CS)가 적층될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)가 평면적 관점에서, 오버랩될 수 있다.
기판(10) 상에 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)가 차례로 적층될 수 있다. 다시 말해, 주변 로직 구조체(PS)는, 수직적 관점에서, 기판(10)과 셀 어레이 구조체(CS) 사이에 배치될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)가 평면적 관점에서 오버랩될 수 있다.
기판(10)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
기판(10)은 n형 불순물이 도핑된 n웰 영역(NW)과 p형 불순물이 도핑된 p웰 영역(PW)을 포함할 수 있다. n웰 영역(NW)과 p웰 영역(PW)에는 소자 분리 패턴에 의해 주변 활성 영역이 정의될 수 있다.
주변 로직 구조체(PS)는, 고전압 및 저전압 트랜지스터들, 저항(resistor) 및 캐패시터(capacitor)를 포함할 수 있다. 상세하게, 주변 로직 구조체(PS)는 주변 게이트 스택들(PGS), 주변 게이트 스택들(PGS) 양측의 소오스 및 드레인 불순물 영역들, 주변회로 플러그들(31), 주변 회로 배선들(33), 및 주변 회로들을 덮는 하부 매립 절연막(90)을 포함할 수 있다. 보다 상세하게, n웰 영역(nw) 상에 PMOS 트랜지스터들이 형성될 수 있으며, p웰 영역(pw) 상에 NMOS 트랜지스터들이 형성될 수 있다. 주변 회로 배선들(ICL)은 주변회로 플러그들(31)을 통해 주변 회로들과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에는 주변회로 플러그들(CP) 및 주변회로 배선들(ICL)이 접속될 수 있다.
하부 매립 절연막(90)은 주변 회로들, 주변회로 플러그들(31), 및 주변 회로 배선들(33)을 덮을 수 있다. 하부 매립 절연막(90)은 다층으로 적층된 절연막들을 포함할 수 있다.
셀 어레이 구조체(CS)는 하부 매립 절연막(90) 상에 배치되며, 앞서 설명된 기판(10), 전극 구조체들(ST), 셀 및 더미 채널 구조체들(VS2), 더미 절연 구조체들(DS)을 포함할 수 있다. 즉, 앞서 설명된 기판(10)이 전극 구조체들(ST)과 주변 로직 구조체(PS) 사이에 배치될 수 있다.
나아가, 셀 어레이 구조체(CS)는 관통 플러그들(TPLG)을 통해 주변 로직 구조체(PS)와 전기적으로 연결될 수 있다. 일 예로, 관통 플러그들(TPLG)이 셀 어레이 구조체(CS)의 상부 배선들(UCL)과 주변 로직 구조체(PS)의 주변 회로 배선들(33)을 전기적으로 연결할 수 있다.
도 13는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 14 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 13의 A-A'선을 따라 자른 단면을 나타낸다.
도 13 및 도 14를 참조하면, 앞서 설명된 3차원 반도체 메모리 장치에서 식각 정지 패턴이 생략될 수 있다.
상세하게, 기판(10)은 연결 영역(CNR)에서 더미 트렌치들(50T) 가질 수 있으며, 더미 절연 패턴들(52)이 더미 트렌치들(50T)을 각각 채울 수 있다. 더미 절연 패턴(52)은 셀 채널 구조체들(VS1)의 바닥면들보다 낮은 레벨에서 바닥면을 가질 수 있다.
전극 구조체들(ST)은, 앞서 같이, 기판(10) 상에서 제 1 방향(D1)으로 나란히 연장되며, 연결 영역에서 더미 절연 패턴들(52)을 덮을 수 있다.
셀 채널 구조체들(VS1)은 셀 어레이 영역(CAR)에서 전극 구조체(ST)를 관통할 수 있다. 셀 채널 구조체들(VS1) 각각은 원형의 상면을 가질 수 있으며, 단축으로 최소 제 1 폭(Wa)을 갖고, 장축으로 최대 제 1 길이(La)를 가질 수 있다. 여기서, 제 1 폭(Wa)과 제 1 길이(La)는 실질적으로 동일하거나, 제 1 길이(La)가 제 1 폭(Wa)보다 클 수 있다.
더미 채널 구조체들(VS2)은 전극 구조체(ST) 및 더미 절연 패턴(52)을 관통할 수 있으며, 기판(10)과 접촉할 수 있다. 더미 채널 구조체(VS2)의 제 2 하부 반도체 패턴(LSP2)은 더미 절연 패턴(52) 내에서 기판(10)과 직접 접촉할 수 있다. 제 2 하부 반도체 패턴(LSP2)의 바닥면은 기판(10)과 직접 접촉할 수 있으며, 제 2 하부 반도체 패턴(LSP2)의 측벽은 더미 절연 패턴(52)과 직접 접촉할 수 있다. 제 2 하부 반도체 패턴(LSP2)의 상면은 전극 구조체(ST)의 최하층 전극(EL)의 바닥면보다 아래에 위치할 수 있다. 제 2 상부 반도체 패턴(USP2)의 바닥면은 최하층 전극(EL)의 바닥면보다 아래에 위치할 수 있으며, 제 2 하부 반도체 패턴(LSP2)의 상면보다 낮은 레벨에 위치할 수 있다.
더미 채널 구조체들(VS2) 각각은, 앞서 설명한 것처럼, 타원형의 상면을 가질 수 있다. 즉, 더미 채널 구조체(VS2)의 상면은 단축으로 최소 제 2 폭(Wb)을 갖고, 장축으로 제 2 폭(Wb)보다 큰 최대 제 2 길이(Lb)를 가질 수 있다. 여기서, 더미 채널 구조체들(VS2)의 제 2 폭(Wb)은 셀 채널 구조체의 최대 제 1 길이(La)보다 클 수 있다.
도 15a 내지 도 20a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 15b 내지 도 15d는 도 13a의 A-A'선을 따라 자른 단면을 나타낸다. 도 16b 내지 도 16d는 도 16a의 A-A'선을 따라 자른 단면을 나타낸다. 도 17b 내지 도 20b는 도 17a 내지 도 20a의 A-A'선을 따라 자른 단면을 각각 나타낸다.
도 15a 및 도 15b를 참조하면, 기판(10)은 셀 어레이 영역(CAR), 연결 영역(CNR), 및 주변 회로 영역(PCR)을 포함할 수 있다. 기판(10)을 패터닝하여 연결 영역(CNR)에서 더미 트렌치들(50T)이 형성될 수 있으며, 주변 회로 영역(PCR)에서 주변 트렌치(50P)가 형성될 수 있다.
상세하게, 기판(10) 전면에 버퍼 산화막(11a) 및 게이트 도전막(20)이 차례로 형성될 수 있으며, 게이트 도전막(20) 상에 마스크 패턴들(MP)이 형성될 수 있다.
버퍼 산화막(11a)은 열 산화막 또는 실리콘 산화막일 수 있다. 게이트 도전막(20)은 불순물이 도핑된 폴리실리콘막, 금속(예를 들어, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈늄 등), 전이금속(예를 들어, 티타늄, 탄탈늄 등), 또는 금속 실리사이드(예를 들어, 코발트 실리사이드, 텅스텐 실리사이드 등) 중 적어도 하나를 포함할 수 있다. 마스크 패턴들(MP)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막을 포함할 수 있다.
마스크 패턴(MP)을 식각 마스크로 이용하여 버퍼 산화막(11a) 및 기판(10)을 이방성 식각함으로써 더미 트렌치들(50T) 및 주변 트렌치(50P)가 형성될 수 있다.
주변 트렌치(50P)는 주변 활성 영역(ACT)을 정의할 수 있다. 더미 트렌치들(50T)의 형태는, 앞서 도 1a, 도 1b, 도 8a, 도 8b, 도 10a, 및 도 10b를 참조하여 설명한 것처럼, 라인 형태, 바 형태 또는 아일랜드 형태를 가질 수 있다.
도 15a 및 도 15c를 참조하면, 더미 트렌치들(50T) 및 더미 트렌치(50T) 상에 더미 절연막(51), 식각 정지막(53), 및 제 1 매립 절연막(55)이 차례로 형성될 수 있다.
더미 절연막(51)은 더미 트렌치들(50T) 및 더미 트렌치(50T)가 형성된 기판(10) 전면에 실질적으로 균일한 두께로 증착될 수 있다. 즉, 더미 절연막(51)이 더미 트렌치들(50T)의 내벽들 및 더미 트렌치(50T)의 내벽을 직접 덮을 수 있다.
식각 정지막(53)이 더미 절연막(51) 상에 실질적으로 균일한 두께로 증착될 수 있다. 식각 정지막(53)은 더미 절연막(51) 및 제 1 매립 절연막(55)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 식각 정지막(53)은, 예를 들어, 폴리실리콘막, 실리콘 카본막, 실리콘게르마늄막, 금속막, 금속 질화막, 또는 금속 실리사이드막을 포함할 수 있다.
제 1 매립 절연막(55)은 더미 절연막(51) 및 식각 정지막(53)이 형성된 더미 트렌치들(50T) 및 더미 트렌치(50T)를 완전히 채울 수 있도록 식각 정지막(53) 상에 형성될 수 있다. 제 1 매립 절연막(55)은 식각 정지막(53)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 제 1 매립 절연막(55)은, 예를 들어, PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다.
이어서, 도 15a 및 도 15d를 참조하면, 제 1 매립 절연막(55)을 형성한 후, 식각 정지막(53)의 상면이 노출되도록 제 1 매립 절연막(55)에 대한 평탄화 공정이 수행될 수 있다. 일 예로, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정이 수행될 수 있으며, 식각 정지막(53)의 일부가 연마 종료점으로 사용될 수 있다. 이에 따라, 더미 트렌치들(50T) 및 주변 트렌치(50P) 내에 제 1 매립 절연 패턴들(56)이 각각 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 제 1 매립 절연 패턴들(56)에 의해 노출된 식각 정지막(53)을 이방성 또는 등방성 식각하여 각각의 주변 트렌치들(50P) 내에 식각 정지 패턴(54)이 형성될 수 있다. 즉, 연결 영역(CNR)에서 서로 이격된 식각 정지 패턴들(54)이 형성될 수 있다. 식각 정지 패턴들(54)을 형성시, 주변 회로 영역(PCR)에 식각 정지막의 일부분으로서 더미 패턴(54d)이 주변 트렌치(50P) 내에 형성될 수도 있다.
식각 정지막(53)에 대한 이방성 또는 등방성 식각 공정은 제 1 매립 절연 패턴들(56) 및 더미 절연막(51)에 대해 식각 선택성을 갖는 식각 레서피가 사용될 수 있다.
식각 정지막(53)을 이방성 또는 등방성 식각함에 따라, 제 1 매립 절연 패턴들(56)과 더미 절연막(51) 사이에 더미 리세스 영역들(50R)이 형성될 수 있다. 일 예로, 더미 리세스 영역들(50R)의 바닥면들은 기판(10)의 상면보다 낮은 레벨에 위치할 수 있다.
일부 실시예들에 따르면, 연결 영역(CNR)에서 더미 트렌치들(50T) 내에 식각 정지 패턴들(54)이 형성되는 동안, 주변 회로 영역(PCR)에서 주변 트렌치 일부에 식각 정지막 일부가 잔류할 수도 있다.
도 16a 및 도 16c를 참조하면, 더미 리세스 영역들(50R)을 채우는 제 2 매립 절연막(57)이 형성될 수 있다. 제 2 매립 절연막(57)은 증착 방법을 이용하여 형성될 수 있으며, 더미 절연막(51)의 일부분들 및 제 1 매립 절연 패턴들(56)을 덮을 수 있다
제 2 매립 절연막(57)은 식각 정지 패턴들(54)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 일 예로, 제 2 매립 절연막(57)은 더미 절연막(51) 또는 제 1 매립 절연 패턴들(56)과 동일한 물질을 포함할 수 있다.
도 16a 및 도 16d를 참조하면, 제 2 매립 절연막(57)을 형성한 후, 게이트 도전막(20)의 상면이 노출되도록 제 2 매립 절연막(57)에 대한 평탄화 공정이 수행될 수 있다. 이에 따라, 각각의 더미 트렌치들(50T) 내에서 링 형태의 제 2 매립 절연 패턴들(58)이 형성될 수 있다. 제 2 매립 절연막(57)에 대한 평탄화 공정은 버퍼 산화막(11a)의 상면 또는 기판(10)의 상면을 노출시킬 수도 있다.
제 1 및 제 2 매립 절연 패턴들(56, 58)을 형성함에 따라, 앞서 설명된 더미 절연 구조체들이 형성될 수 있다. 즉, 제 1 및 제 2 매립 절연 패턴들(56, 58)이 식각 정지 패턴들(54) 상에 형성될 수 있다. 일 예로, 제 2 매립 절연 패턴들(58)과 제 1 매립 절연 패턴들(56)이 동일한 물질로 이루어지는 경우, 제 1 및 제 2 매립 절연 패턴들(56, 58) 사이에 경계는 존재하지 않을 수도 있다.
이와 같이, 제 1 및 제 2 매립 절연 패턴들(56, 58)을 형성하는 동안, 주변 트렌치(50P) 내에 소자 분리 패턴(12)이 형성될 수 있다.
실시예들에서, 주변 트렌치(50P)가 더미 트렌치들(50T)과 동시에 형성되는 것을 예로 들어 설명하였으나, 본 발명은 이에 한정되지 않는다. 일 예로 소자 분리 패턴(12)을 먼저 형성한 후에, 더미 절연 패턴(52), 식각 정지 패턴(54), 및 제 1 매립 절연 패턴들(56)이 형성될 수도 있으며, 이와 반대일 수도 있다.
도 17a 및 도 17b를 참조하면, 제 1 및 제 2 매립 절연 패턴들(56, 58)을 형성한 후, 기판(10) 전면을 덮는 버퍼 절연막(11)이 형성될 수 있으며, 주변 회로 영역(PCR)의 버퍼 절연막(11) 상에 주변 게이트 스택들(PGS)이 형성될 수 있다.
주변 게이트 스택(PGS)은 기판(10) 상에 주변 게이트 절연막, 불순물이 도핑된 폴리실리콘막, 게이트 금속막, 및 하드 마스크막을 차례로 적층한 후 패터닝하여 형성될 수 있다. 주변 게이트 스택(PGS)의 양측벽들을 덮는 스페이서들이 형성될 수 있으며, 소오스 및 드레인 불순물 영역들(13)이 주변 게이트 스택(PGS)의 양측의 활성 영역(ACT)에 제 1 불순물들(예를 들어, 보론(B) 또는 인(P))을 도핑하여 형성될 수 있다.
도 18a 및 도 18b를 참조하면, 주변 게이트 스택들(PGS) 및 소오스/드레인 불순물 영역들(13)을 포함하는 주변 로직 회로들을 형성한 후에, 기판(10) 전면 및 주변 게이트 스택(PGS)을 덮는 주변 절연막(110)이 형성될 수 있다. 주변 절연막(110)은 복수 개의 절연막들 포함할 수 있으며, 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 저유전(low-k)막 등을 포함할 수 있다.
계속해서, 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 기판(10) 상에 몰드 구조체(MS)가 형성될 수 있다. 몰드 구조체(MS)는 수직적으로 번갈아 적층된 희생막들(SL) 및 절연막들(ILD)을 포함할 수 있다.
몰드 구조체(MS)에서, 희생막들(SL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 예로, 희생막들(SL)은 절연막들(ILD)과 다른 절연 물질로 이루어질 수 있다. 예를 들어, 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다. 희생막들(SL)은 실질적으로 동일한 두께를 가질 수 있으며, 절연막들(ILD)은 일부 영역에서 두께가 달라질 수 있다.
보다 상세하게, 몰드 구조체(MS)를 형성하는 것은, 기판(10) 전면 상에 희생막들(SL) 및 절연막들(ILD)이 수직적으로 번갈아 적층된 박막 구조체를 형성하는 것, 및 박막 구조체에 대한 트리밍(trimming) 공정을 수행하는 것을 포함할 수 있다. 여기서, 트리밍 공정은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 박막 구조체를 덮는 마스크 패턴(미도시)을 형성하는 공정, 박막 구조체의 일 부분을 식각하는 공정, 마스크 패턴의 수평적 면적을 축소시키는 공정을 포함하되, 박막 구조체의 일 부분을 식각하는 공정과 마스크 패턴의 수평적 면적을 축소시키는 공정이 번갈아 반복될 수 있다.
트리밍 공정에 의해 몰드 구조체(MS)는 연결 영역(CNR)에서 주변 회로 영역(PCR)을 향해 내려가는 형태의 계단식 구조를 가질 수 있다. 이와 같이 형성된 몰드 구조체(MS)의 수직적 높이는 주변 회로 구조체(PSTR)의 높이보다 클 수 있다. 일 예로, 몰드 구조체(MS)의 수직적 높이는 주변 회로 구조체(PSTR)의 높이의 약 2배 이상일 수 있다.
도 19a 및 도 19b를 참조하면, 몰드 구조체(MS)를 형성한 후, 기판(10) 전면 상에 평탄 절연막(120)이 형성될 수 있다. 평탄 절연막(120)은 몰드 구조체(MS) 상에서 주변 회로 구조체(PSTR) 상으로 연장될 수 있으며, 실질적으로 평탄한 상면을 가질 수 있다. 평탄 절연막(120)은 희생막들(SL)에 대해 식각 선택성를 갖는 절연 물질로 형성될 수 있다.
평탄 절연막(120)을 형성한 후, 셀 어레이 영역(CAR)에 제 1 수직 홀들(VH1)이 형성될 수 있으며, 연결 영역(CNR)에 제 2 수직 홀들(VH2)이 형성될 수 있다. 제 1 수직 홀들(VH1)은 몰드 구조체(MS)를 관통하여 기판(10)을 노출시킬 수 있다. 제 2 수직 홀들(VH2)은 연결 영역(CNR)에서 평탄 절연막(120), 몰드 구조체(MS), 및 제 1 매립 절연 패턴(56)을 관통하여 식각 정지 패턴(54)을 노출시킬 수 있다.
제 1 및 제 2 수직 홀들(VH1, VH2)을 형성하는 것은, 몰드 구조체(MS) 및 평탄 절연막(120) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)을 식각 마스크로 이용하여 몰드 구조체(MS) 및 평탄 절연막(120)를 이방성 식각함으로써 형성될 수 있다.
제 1 수직 홀들(VH1)은, 평면적 관점에서, 일 방향을 따라 배열되거나, 지그재그 형태로 배열될 수 있다. 제 2 수직 홀들(VH2)은 평면적 관점에서 일 방향을 따라 배열될 수 있으며, 제 2 수직 홀들(VH2)은 연결 영역(CNR)에서 몰드 구조체(MS)의 계단형 부분을 관통할 수 있다. 제 2 수직 홀들(VH2) 중 복수 개가 연결 영역(CNR)에서 각 희생막의 단부를 관통할 수 있다.
제 2 수직 홀들(VH2)은 연결 영역(CNR)에 형성됨에 따라, 제 2 수직 홀들(VH2)이 주변 회로 영역(PCR)에 인접할수록, 제 2 수직 홀들(VH2)이 관통하는 희생막들(SL)의 개수가 감소할 수 있다. 나아가, 제 2 수직 홀들(VH2)은 제 1 수직 홀들(VH1)에 비해 큰 폭(즉, 직경)을 가질 수 있다.
제 1 수직 홀들(VH1)을 형성하는 이방성 식각 공정에서 기판(10)의 상부면까지 과도 식각(over-etch)될 수 있으며, 이에 따라, 제 1 수직 홀들(VH1)에 노출된 기판(10)의 상부면은 소정의 깊이로 리세스될 수 있다.
실시예들에 따르면, 제 1 및 제 2 수직 홀들(VH1, VH2)을 형성하는 이방성 식각 공정시 기판(10)을 식각하는 속도와 제 1 및 제 2 매립 절연 패턴들(56, 58)을 식각하는 속도가 다르므로, 제 2 수직 홀들(VH2)의 바닥면들은 제 1 수직 홀들(VH1)의 바닥면들보다 아래에 위치할 수 있다. 다시 말해, 제 1 수직 홀들(VH1)에서 기판(10)의 상면이 과도 식각되는 동안 제 2 수직 홀들(VH2)에서 제 1 및 제 2 매립 절연 패턴들(56, 58)이 식각될 수 있으며, 제 1 및 제 2 매립 절연 패턴들(56, 58) 아래의 식각 정지 패턴들(54)이 노출될 때까지 이방성 식각 공정이 수행될 수 있다. 즉, 제 1 수직 홀들(VH1)의 바닥면에서 기판(10)이 노출될 때, 제 2 수직 홀들(VH2)은 제 1 매립 절연 패턴(56)을 관통하여 식각 정지 패턴(54)을 노출시킬 수 있다. 즉, 제 2 수직 홀들(VH2)을 형성하는 동안 식각 정지 패턴(54)이 식각 방지막으로 이용되므로, 제 2 수직 홀들(VH2)에 의해 기판(10)이 노출되지 않을 수 있다.
도 19a 및 도 19c를 참조하면, 제 1 및 제 2 수직 홀들(VH1, VH2)의 하부 부분들을 채우는 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)이 형성될 수 있다.
제 1 하부 반도체 패턴들(LSP1)은 제 1 수직 홀들(VH1)에 노출된 기판(10)을 씨드층(seed layer)으로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 형성될 수 있다.
제 2 하부 반도체 패턴들(LSP2)은, 식각 정지 패턴들(54)이 반도체 물질을 포함하는 경우, 제 2 수직 홀들(VH2)에 노출된 식각 정지 패턴들(54)을 씨드층으로 사용하는 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 제 2 하부 반도체 패턴들(LSP2)은 제 1 하부 반도체 패턴들(LSP1)과 동시에 형성될 수 있다. 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 제 1 및 제 2 수직 홀들(VH1, VH2)의 하부 부분들을 채우는 기둥(pillar) 형태로 형성될 수 있다.
제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 단결정 구조를 갖거나 화학기상증착 기술의 결과물보다 증가된 그레인 크기를 갖는 다결정 구조를 가질 수 있다. 일 예로, 제 1 하부 반도체 패턴(LSP1)의 그레인 크기와 제 2 하부 반도체 패턴의 그레인 크기가 다를 수 있다.
일 예로, 제 1 하부 반도체 패턴들(LSP1)은 단결정 구조의 반도체 물질로 형성될 수 있으며, 제 2 하부 반도체 패턴들(LSP2)은 다결정 구조의 반도체 물질(예를 들면, 다결정 실리콘)로 형성될 수도 있다. 한편, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)을 위한 물질은 실리콘일 수 있지만, 이에 한정되지 않는다. 예를 들면, 탄소 나노 구조물들, 유기 반도체 물질들, 및 화합물 반도체들이 하부 반도체 패턴을 위해 사용될 수 있다.
이에 더하여, 제 1 하부 반도체 패턴들(LSP1)은 기판(10)과 동일한 도전형을 가질 수 있다. 제 1 하부 반도체 패턴들(LSP1)에 선택적 에피택시얼 성장 공정 시에 인시츄(in-situ)로 불순물이 도핑될 수 있다.
실시예들에 따르면, 선택적 에피택시얼 성장(SEG) 공정을 이용하여 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)을 형성할 때, 제 1 하부 반도체 패턴(LSP1)의 높이와 제 2 하부 반도체 패턴(LSP2)의 높이가 다를 수 있다. 일 예로, 제 2 하부 반도체 패턴들(LSP2)의 높이는 제 1 하부 반도체 패턴들(LSP1)의 높이보다 작을 수 있다.
제 1 하부 반도체 패턴들(LSP1)의 상면들은 최하층 희생막(SL)의 상면보다 위에 위치할 수 있으며, 제 2 하부 반도체 패턴들(LSP2)의 상면들은 최하층 희생막(SL)의 바닥면, 즉, 기판(10)의 상면보다 아래에 위치할 수 있다. 또한, 제 1 하부 반도체 패턴(LSP1)의 측벽 일부분은 최하층 희생막(SL)과 직접 접촉할 수 있으며, 제 2 하부 반도체 패턴(LSP2)의 측벽은 매립 절연 패턴(56)과 직접 접촉할 수 있다. 나아가, 제 2 수직 홀들(VH2)이 주변 회로 영역(PCR)에 인접할수록 제 2 하부 반도체 패턴(LSP2)의 높이가 감소할 수도 있다.
한편, 도 5에 도시된 바와 같이, 제 1 및 제 2 하부 반도체 패턴들을 형성하는 것은 생략될 수도 있다. 또한, 도 6에 도시된 바와 같이, 셀 어레이 영역(CAR)에서 제 1 하부 반도체 패턴들을 형성하는 동안, 제 2 하부 반도체 패턴들은 형성되지 않을 수도 있다.
계속해서, 도 19a 및 도 19c를 참조하면, 제 1 하부 반도체 패턴들(LSP1)이 형성된 제 1 수직 홀들(VH1) 내에 제 1 수직 절연 패턴들(VP1) 및 제 1 상부 반도체 패턴들(USP1)이 형성될 수 있으며, 제 2 하부 반도체 패턴들(LSP2)이 형성된 제 2 수직 홀들(VH2) 내에 제 2 수직 절연 패턴들 및 제 2 상부 반도체 패턴들(USP2)이 형성될 수 있다.
제 1 및 제 2 수직 절연 패턴들(VP1, VP2)은 동시에 형성될 수 있으며, 제 1 및 제 2 수직 절연 패턴들을 형성하는 것은, 제 1 및 제 2 수직 홀들(VH1, VH2)의 내벽들 상에 수직 절연막 및 반도체층을 균일한 두께로 증착하는 것, 및 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)의 일부가 노출되도록 수직 절연층 및 반도체층에 대한 전면 이방성 식각 공정을 수행하는 것을 포함할 수 있다.
다른 예에서, 제 2 하부 반도체 패턴들(LSP2)이 생략된 경우, 제 2 수직 홀들(VH2)에서 제 2 수직 절연 패턴들(VP2)은 식각 정지 패턴(54) 상에 형성될 수 있다.
제 1 및 제 2 수직 절연 패턴들(VP1, VP2)은 앞서 설명한 것처럼, 하나의 박막 또는 복수의 박막들로 구성될 수 있으며, 데이터 저장막의 일부일 수 있다.
이어서, 제 1 및 제 2 수직 홀들(VH1, VH2) 내에 제 1 및 제 2 상부 반도체 패턴들(USP1, USP2)이 동시에 형성될 수 있다.
제 1 및 제 2 상부 반도체 패턴들(USP1, USP2)은 제 1 및 제 2 수직 절연 패턴들(VP1, VP2)이 형성된 제 1 및 제 2 수직 홀들(VH2) 내에 반도체층을 균일한 두께로 증착하여 형성될 수 있다. 여기서, 반도체층은 제 1 및 제 2 수직 홀들(VH2)을 완전히 매립하지 않는 두께를 가지고 컨포말하게 형성될 수 있다. 이에 따라, 제 1 및 제 2 상부 반도체 패턴들(USP1, USP2)은 제 1 및 제 2 수직 홀들(VH2) 내에 빈 공간(또는 갭 영역)을 정의할 수 있으며, 빈 공간은 매립 절연막(또는 에어(air))으로 채워질 수 있다.
일 예로, 제 1 및 제 2 상부 반도체 패턴들(USP1, USP2)은 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)과 각각 연결될 수 있다. 다른 예에서, 제 2 하부 반도체 패턴들(LSP2)이 생략된 경우, 제 2 상부 반도체 패턴들(USP2)은 식각 정지 패턴(54)과 접촉할 수 있다.
나아가, 제 1 및 제 2 상부 반도체 패턴들(USP1, USP2)의 상단에 비트라인 도전 패드(PAD1) 및 더미 도전 패드(PAD2)가 형성될 수 있다. 비트라인 및 더미 도전 패드들(PAD1, PAD2)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
비트라인 도전 패드(PAD1) 및 더미 도전 패드(PAD2)를 형성한 후, 제 1 층간 절연막(130)이 몰드 구조체(MS) 및 평탄 절연막(120) 상에 형성될 수 있다.
도 20a 및 도 20b를 참조하면, 제 1 층간 절연막(130)을 형성한 후, 몰드 구조체(MS)를 관통하여 기판(10)을 노출시키는 트렌치들(T)이 형성될 수 있다. 트렌치들(T)은 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다. 트렌치들(T)은 셀 및 더미 채널 구조체들(VS1, VS2)과 이격되며, 희생막들(SL) 및 절연막들(ILD)의 측벽들을 노출시킬 수 있다.
트렌치들(T)을 형성한 후, 트렌치들(T)에 노출된 희생막들(SL)을 전극들(EL)로 대체(replacement)하는 공정이 수행될 수 있다.
희생막들(SL)을 전극들(EL)로 대체하는 공정은, 트렌치들(T)에 노출된 희생막들(SL)을 제거하여, 절연막들(ILD) 사이에 게이트 영역들을 형성하는 것 및 게이트 영역들 내에 전극들(EL)을 각각 형성하는 것을 포함할 수 있다. 여기서, 게이트 영역들을 형성하는 것은, 평탄 절연막(120), 절연막들(ILD), 셀 및 더미 채널 구조체들(VS1, VS2), 및 기판(10)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL)을 등방성 식각하는 것을 포함할 수 있다. 실시예들에 따르면, 최하층 게이트 영역(GR)은 셀 어레이 영역(CAR)에서 제 1 하부 반도체 패턴들(LSP1)의 측벽 일부분들을 노출시킬 수 있으며, 연결 영역(CNR)에서 제 2 수직 절연 패턴들(VP2)의 측벽 일부분들을 노출시킬 수 있다. 다시 말해, 몰드 구조체(MS)의 희생막들(SL)을 제거하는 공정에서 제 2 하부 반도체 패턴들(LSP2)은 게이트 영역들에 노출되지 않을 수 있다.
게이트 영역들에 전극들(EL)을 형성하기 전에, 최하층 게이트 영역에 노출된 제 1 하부 반도체 패턴(LSP1)의 측벽 상에 게이트 절연막(도 3a의 15 참조)이 형성될 수 있다. 게이트 절연막은 산소 원자들을 포함하는 가스 분위기에서 열처리 공정을 통해 형성될 수 있다. 이에 따라, 게이트 영역(GR) 노출된 제 1 하부 반도체 패턴(LSP1)의 측벽이 열산화되어 게이트 절연막(15)이 형성될 수 있다.
계속해서, 게이트 영역들이 형성된 몰드 구조체(MS) 상에 차례로 수평 절연막, 배리어 금속막 및 금속막을 차례로 증착하고, 트렌치 내벽에 증착된 배리어 금속막 및 금속막을 이방성 식각함으로써, 게이트 영역들 내에 각각 전극들(EL)이 형성될 수 있다. 여기서, 수평 절연막은 데이터 저장막의 일부로서, 실리콘 산화막 및/또는 고유전막을 포함할 수 있다. 배리어 금속막은 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있다. 그리고, 금속막은, 예를 들어, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들로 이루어질 수 있다.
이와 같이, 몰드 구조체(MS)의 희생막들(SL)을 전극들(EL)로 대체함에 따라, 도 2a, 도, 2b, 및 도 2c를 참조하여 설명한 것처럼, 수직적으로 번갈아 적층된 전극들(EL) 및 절연막들(ILD)을 포함하는 전극 구조체(ST)가 형성될 수 있다.
이에 더하여, 트렌치들(T)에 노출된 기판(10) 내에 공통 소오스 영역들(CSR)이 형성될 수 있다. 공통 소오스 영역들(CSR)은 제 1 방향(D1)으로 나란히 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 공통 소오스 영역들(CSR)은 기판(10)과 다른 타입의 불순물을 기판(10) 내에 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
이어서, 도 2b 및 도 2c에 도시된 바와 같이, 전극 구조체(ST)의 측벽들을 덮는 덮는 측벽 스페이서(SS)가 형성될 수 있다. 측벽 스페이서(SS)를 형성하는 것은, 전극 구조체들(ST)이 형성된 수평 반도체층(100) 상에 스페이서막을 균일한 두께로 증착하는 것, 및 스페이서막에 대한 에치백 공정을 수행하여 공통 소오스 영역(CSR)을 노출시키는 것을 포함할 수 있다. 여기서, 스페이서막은 절연 물질로 형성될 수 있으며, 예를 들어, 스페이서막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 가지는 low-k 물질로 형성될 수 있다.
측벽 스페이서(SS)가 형성된 각 트렌치 내에 공통 소오스 플러그(CSP)가 형성될 수 있다. 일 예에 따르면, 공통 소오스 플러그(CSP)는 수평적으로 인접하는 전극들(EL) 사이에 배치될 수 있으며, 전극들(EL)과 공통 소오스 플러그(CSP) 사이에 측벽 스페이서(SS)가 개재될 수 있다. 즉, 측벽 스페이서(SS)는 공통 소오스 플러그(CSP)의 측벽들을 덮을 수 있다. 또한 공통 소오스 플러그(CSP)는 전극들(EL)과 나란히 연장될 수 있으며, 공통 소오스 플러그(CSP)의 상면은 셀 및 더미 채널 구조체들(VS1, VS2)의 상면들보다 높은 레벨에 위치할 수 있다.
계속해서, 제 1 층간 절연막(130) 상에 공통 소오스 플러그(CSP)의 상면을 덮는 제 2 층간 절연막(140)이 형성될 수 있다. 제 1 및 제 2 층간 절연막들(130, 140)을 관통하여 셀 채널 구조체들(VS1) 각각에 접속되는 비트 라인 콘택 플러그들(BPLG)이 형성될 수 있다. 나아가, 연결 영역(CNR)에서 전극들(EL)에 각각 접속되는 셀 콘택 플러그들(CPLG)이 형성될 수 있으며, 제 1 및 제 2 층간 절연막들(130, 140), 평탄 절연막(120)을 관통하여 주변 로직 회로들과 이격되는 주변 콘택 플러그들(PPLG)이 형성될 수 있다. 이후, 제 2 층간 절연막(140) 상에 앞서 설명된 비트 라인들(BL) 및 연결 라인들(CL)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 셀 어레이 영역 및 연결 영역을 포함하는 기판으로서, 상기 기판은 상기 연결 영역에서 더미 트렌치를 갖는 것;
    상기 기판 상에 수직적으로 적층된 전극들을 포함하며, 상기 연결 영역에서 계단 구조를 갖는 전극 구조체;
    상기 더미 트렌치 내에 배치되는 더미 절연 구조체로서, 상기 더미 절연 구조체는 상기 기판 및 상기 전극 구조체와 이격된 식각 정지 패턴을 포함하는 것;
    상기 셀 어레이 영역에서 상기 전극 구조체를 관통하여 상기 기판과 접촉하는 셀 채널 구조체; 및
    상기 연결 영역에서 상기 전극 구조체 및 상기 더미 절연 구조체의 일부를 관통하여 상기 식각 정지 패턴과 접촉하는 더미 채널 구조체를 포함하는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 식각 정지 패턴은 상기 기판의 상면과 나란한 바닥부 및 상기 바닥부로부터 상기 더미 트렌치의 측벽을 따라 돌출된 측벽부를 포함하는 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 더미 절연 구조체는:
    상기 더미 트렌치의 내벽을 덮으며, 상기 식각 정지 패턴의 바닥면과 상기 기판 사이에 배치된 더미 절연 패턴; 및
    상기 식각 정지 패턴의 상면과 상기 전극 구조체 사이에 배치된 매립 절연 패턴을 포함하되,
    상기 매립 절연 패턴의 일부분은 상기 더미 절연 패턴과 상기 식각 정지 패턴의 측벽 사이에 배치되는 3차원 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 더미 절연 구조체는:
    상기 더미 트렌치의 내벽을 덮으며, 상기 식각 정지 패턴의 바닥면과 상기 기판 사이에 배치된 더미 절연 패턴; 및
    상기 식각 정지 패턴의 상면과 상기 전극 구조체 사이에 배치된 매립 절연 패턴을 포함하되,
    상기 더미 채널 구조체는 상기 식각 정지 패턴 상의 하부 반도체 패턴 및 상기 하부 반도체 패턴 상의 상부 반도체 패턴을 포함하되,
    상기 하부 반도체 패턴의 측벽은 상기 매립 절연 패턴과 접촉하는 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 더미 채널 구조체의 상면은 상기 셀 채널 구조체의 상면과 동일한 레벨에 위치하되,
    상기 셀 채널 구조체 상면은 제 1 폭을 가지며, 상기 더미 채널 구조체의 상면은 상기 제 1 폭보다 큰 제 2 폭을 갖는 3차원 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 더미 채널 구조체의 상면은 상기 셀 채널 구조체의 상면과 동일한 레벨에 위치하되,
    상기 더미 채널 구조체의 상면은 단축 및 장축을 갖되, 상기 더미 채널 구조체의 상면은 상기 단축으로 제 1 폭을 갖고, 상기 장축으로 상기 제 1 폭보다 큰 제 1 길이를 가지며,
    상기 셀 채널 구조체의 상면은 상기 제 1 폭보다 작은 최대 제 2 폭을 갖는 3차원 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 더미 절연 구조체는 상기 연결 영역의 상기 전극 구조체 아래에 복수 개 제공되되,
    상기 복수 개의 더미 절연 구조체들은 제 1 방향 및 상기 제 1 방향과 교차하는 제 2 방향을 따라 서로 이격되는 3차원 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 전극 구조체는 제 1 방향으로 연장되되,
    수직적으로 서로 인접하는 상기 전극들의 일측벽들은 상기 연결 영역에서 상기 제 1 방향으로 제 1 거리만큼 이격되어 배치되고,
    상기 더미 절연 구조체의 상기 제 1 방향으로 길이는 상기 제 1 거리보다 작은 3차원 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 전극 구조체는 제 1 방향으로 연장되되,
    수직적으로 서로 인접하는 상기 전극들의 일측벽들은 상기 연결 영역에서 상기 제 1 방향으로 제 1 거리만큼 이격되어 배치되고,
    상기 더미 절연 구조체의 상기 제 1 방향으로 길이는 상기 제 1 거리보다 큰 3차원 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 전극 구조체는 상기 계단 구조를 정의하는 복수 개의 패드부들을 포함하되, 상기 패드부들은, 평면적 관점에서, 제 1 방향을 따라 배열되고,
    상기 더미 절연 구조체는 상기 제 1 방향으로 상기 복수 개의 패드부들과 중첩되는 3차원 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 전극 구조체와 나란하게 연장되는 전극 분리 구조체들을 더 포함하되,
    상기 전극 구조체 및 상기 식각 정지 패턴은 상기 전극 분리 구조체들 사이에 배치되는 3차원 반도체 메모리 장치.
  12. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 기판 상에 수직적으로 적층된 전극들을 포함하며, 상기 연결 영역에서 계단식 구조를 갖는 전극 구조체;
    상기 셀 어레이 영역에서 상기 전극 구조체를 관통하는 셀 채널 구조체;
    상기 연결 영역에서 상기 전극 구조체를 관통하는 더미 채널 구조체;
    상기 더미 채널 구조체와 상기 기판 사이에 배치된 더미 절연 패턴; 및
    상기 더미 절연 패턴과 상기 더미 채널 구조체 사이에 배치된 식각 정지 패턴을 포함하되,
    상기 식각 정지 패턴의 상면은 상기 셀 채널 구조체의 바닥면보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 셀 채널 구조체는 상기 기판 상의 제 1 하부 반도체 패턴 및 상기 제 1 하부 반도체 패턴 상의 제 1 상부 반도체 패턴을 포함하고,
    상기 더미 채널 구조체는 상기 식각 정지 패턴 상의 제 2 하부 반도체 패턴 및 상기 제 2 하부 반도체 패턴 상의 제 2 상부 반도체 패턴을 포함하되,
    상기 제 1 하부 반도체 패턴의 상면은 상기 전극들 중 최하층 전극의 상면보다 높은 레벨에 위치하고,
    상기 제 2 하부 반도체 패턴의 상면은 상기 최하층 전극의 바닥면보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 2 하부 반도체 패턴은 상기 제 1 하부 반도체 패턴과 다른 결정 구조를 갖는 3차원 반도체 메모리 장치.
  15. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 기판 상에 수직적으로 적층된 전극들을 포함하며, 상기 연결 영역에서 계단 구조를 갖는 전극 구조체로서, 상기 전극들 각각은 상기 연결 영역에서 패드부를 포함하는 것;
    상기 전극들 각각의 상기 패드부에 접속된 셀 콘택 플러그;
    상기 전극들 각각의 상기 패드부를 관통하는 더미 채널 구조체들로서, 상기 더미 채널 구조체들은, 평면적 관점에서, 상기 셀 콘택 플러그 둘레에 배치되는 것;
    상기 더미 채널 구조체들의 바닥면들과 상기 기판 사이에 배치된 식각 정지 패턴; 및
    상기 식각 정지 패턴과 상기 기판 사이에 배치된 더미 절연 패턴을 포함하는 3차원 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 더미 채널 구조체들 각각은 장축 및 단축을 갖는 타원 형태의 상면을 갖는 3차원 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 식각 정지 패턴의 상면은 상기 기판의 상면보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.
  18. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 연결 영역에서 상기 기판 내에 제공된 더미 절연 패턴;
    상기 기판 상에 수직적으로 적층된 전극들을 포함하며, 상기 셀 어레이 영역에서 상기 연결 영역으로 제 1 방향을 따라 연장되는 전극 구조체;
    상기 셀 어레이 영역에서 상기 전극 구조체를 관통하는 셀 채널 구조체; 및
    상기 연결 영역에서 상기 전극 구조체 및 상기 더미 절연 패턴을 관통하는 더미 채널 구조체들을 포함하되,
    상기 더미 채널 구조체들 각각의 상면은 장축으로 제 1 길이 및 단축으로 상기 제 1 길이보다 작은 제 1 폭을 가지며,
    상기 더미 채널 구조체들의 장축들이, 평면적 관점에서, 서로 다른 방향으로 배치되고,
    상기 더미 채널 구조체들 각각은 하부 반도체 패턴 및 상기 하부 반도체 패턴 상의 상부 반도체 패턴을 포함하되,
    상기 하부 반도체 패턴의 상면은 상기 전극들 중 최하층 전극의 바닥면보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 셀 채널 구조체의 상면은 상기 제 1 폭보다 작은 제 2 폭을 갖고,
    상기 더미 채널 구조체들의 장축들은 상기 제 1 방향에 대해 사선 방향으로 배치되는 3차원 반도체 메모리 장치.
  20. 제 18 항에 있어서,
    상기 전극 구조체는 제 1 방향으로 연장되되,
    수직적으로 서로 인접하는 상기 전극들의 일측벽들은 상기 연결 영역에서 제 1 거리만큼 상기 제 1 방향으로 이격되어 배치되고,
    상기 더미 절연 패턴의 상기 제 1 방향으로 길이는 상기 제 1 거리보다 큰 3차원 반도체 메모리 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11075197B2 (en) * 2019-07-22 2021-07-27 Samsung Electronics Co., Ltd. Resistor with doped regions and semiconductor devices having the same
JP2021136270A (ja) * 2020-02-25 2021-09-13 キオクシア株式会社 半導体記憶装置およびその製造方法
KR20210137276A (ko) * 2020-05-07 2021-11-17 삼성전자주식회사 반도체 소자
US11985822B2 (en) * 2020-09-02 2024-05-14 Macronix International Co., Ltd. Memory device
CN112635481B (zh) * 2020-12-22 2024-07-02 长江存储科技有限责任公司 三维nand存储器及其制备方法
WO2022156063A1 (en) * 2021-01-21 2022-07-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170092654A1 (en) 2015-09-28 2017-03-30 Sandisk Technologies Inc. Epitaxial source region for uniform threshold voltage of vertical transistors in 3d memory devices

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120050327A (ko) * 2010-11-10 2012-05-18 에스케이하이닉스 주식회사 커패시터의 스토리지노드 형성 방법
KR20120092878A (ko) * 2011-02-14 2012-08-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102118159B1 (ko) 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102150253B1 (ko) 2014-06-24 2020-09-02 삼성전자주식회사 반도체 장치
KR102239602B1 (ko) * 2014-08-12 2021-04-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9478561B2 (en) * 2015-01-30 2016-10-25 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
KR102378820B1 (ko) 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
KR20170022481A (ko) 2015-08-20 2017-03-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102487526B1 (ko) * 2015-11-06 2023-01-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102630947B1 (ko) 2016-04-20 2024-01-31 에스케이하이닉스 주식회사 메모리 장치의 제조 방법
KR102600997B1 (ko) 2016-06-02 2023-11-14 삼성전자주식회사 메모리 장치
KR102613511B1 (ko) 2016-06-09 2023-12-13 삼성전자주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
KR102634947B1 (ko) * 2016-08-18 2024-02-07 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10050054B2 (en) 2016-10-05 2018-08-14 Sandisk Technologies Llc Three-dimensional memory device having drain select level isolation structure and method of making thereof
KR102650995B1 (ko) 2016-11-03 2024-03-25 삼성전자주식회사 수직형 메모리 장치
US9978766B1 (en) 2016-11-09 2018-05-22 Sandisk Technologies Llc Three-dimensional memory device with electrically isolated support pillar structures and method of making thereof
KR102679021B1 (ko) * 2016-11-29 2024-07-01 삼성전자주식회사 3차원 반도체 메모리 장치
US10381369B2 (en) * 2017-02-21 2019-08-13 Samsung Electronics Co., Ltd. Vertical semiconductor memory device structures including vertical channel structures and vertical dummy structures
KR102343847B1 (ko) * 2017-04-25 2021-12-28 삼성전자주식회사 3차원 반도체 메모리 장치
KR102368932B1 (ko) * 2017-06-01 2022-03-02 삼성전자주식회사 반도체 메모리 장치
KR102378431B1 (ko) 2017-07-25 2022-03-25 삼성전자주식회사 반도체 장치
KR102427324B1 (ko) 2017-07-25 2022-07-29 삼성전자주식회사 3차원 반도체 메모리 장치
KR102629345B1 (ko) 2018-04-25 2024-01-25 삼성전자주식회사 3차원 반도체 메모리 장치
KR102699605B1 (ko) * 2018-11-12 2024-08-29 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102707458B1 (ko) * 2018-12-21 2024-09-23 삼성전자주식회사 3차원 반도체 메모리 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170092654A1 (en) 2015-09-28 2017-03-30 Sandisk Technologies Inc. Epitaxial source region for uniform threshold voltage of vertical transistors in 3d memory devices

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