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CN111370417A - 三维半导体存储器件 - Google Patents

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CN111370417A
CN111370417A CN201910954716.8A CN201910954716A CN111370417A CN 111370417 A CN111370417 A CN 111370417A CN 201910954716 A CN201910954716 A CN 201910954716A CN 111370417 A CN111370417 A CN 111370417A
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金钟源
李吉成
赵恩锡
崔炳镕
黄盛珉
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Samsung Electronics Co Ltd
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Abstract

一种三维半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域，所述衬底包括形成在所述连接区域上的虚设沟槽；电极结构，所述电极结构位于所述衬底上并且包括在所述连接区域上具有阶梯结构竖直堆叠的电极；虚设绝缘结构，所述虚设绝缘结构设置在所述虚设沟槽中，所述虚设绝缘结构包括与所述衬底和所述电极结构间隔开的蚀刻停止图案；单元沟道结构，所述单元沟道结构设置在所述单元阵列区域上，并且穿过所述电极结构且与所述衬底接触；以及虚设沟道结构，所述虚设沟道结构设置在所述连接区域上，并且穿过所述电极结构和所述虚设绝缘结构的一部分且与所述蚀刻停止图案接触。

Description

三维半导体存储器件
相关申请的交叉引用
本专利申请要求于2018年12月26在韩国知识产权局提交的韩国专利申请No.10-2018-0169432的优先权和权益，该专利申请的全部内容通过引用的方式结合于本申请中。
技术领域
本公开的实施例涉及三维半导体存储器件，并且具体地，涉及具有高可靠性和高集成度的三维半导体存储器件。
背景技术
半导体器件需要更高的集成度以满足消费者对优异性能和低廉价格的需求。对半导体器件而言，由于其集成度是决定产品价格的一个重要因素，因此特别期望提高集成度。对常规的二维半导体器件或平面半导体器件而言，由于其集成度主要由单位存储单元占据的面积决定，所以集成度受到精细图案形成技术水平的影响。然而，增加图案精细度所需的昂贵工艺设备对提高二维半导体器件或平面半导体器件的集成度设置了实际限制。为了克服这种限制，最近提出了包括三维布置的存储单元的三维半导体存储器件。
发明内容
本发明构思的实施例提供了一种具有高可靠性和高集成密度的三维半导体存储器件。
根据本发明构思的实施例，一种三维(3D)半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域，并且包括位于所述连接区域上的虚设沟槽；电极结构，所述电极结构设置在所述衬底上并且包括在所述连接区域上具有阶梯结构的竖直堆叠的电极；虚设绝缘结构，所述虚设绝缘结构设置在所述虚设沟槽中，并且包括与所述衬底和所述电极结构间隔开的蚀刻停止图案；单元沟道结构，所述单元沟道结构设置在所述单元阵列区域上，并且穿过所述电极结构且与所述衬底接触；以及虚设沟道结构，所述虚设沟道结构设置在所述连接区域上，并且穿过所述电极结构和所述虚设绝缘结构的一部分且与所述蚀刻停止图案接触。
根据本发明构思的实施例，一种三维(3D)半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域；电极结构，所述电极结构设置在所述衬底上并且包括在所述连接区域上具有阶梯结构的竖直堆叠的电极；单元沟道结构，所述单元沟道结构设置在所述单元阵列区域上并且穿过所述电极结构；虚设沟道结构，所述虚设沟道结构设置在所述连接区域上并且穿过所述电极结构；虚设绝缘图案，所述虚设绝缘图案设置在所述虚设沟道结构与所述衬底之间；以及蚀刻停止图案，所述蚀刻停止图案设置在所述虚设绝缘图案与所述虚设沟道结构之间。所述蚀刻停止图案的顶表面所在的水平高度低于所述单元沟道结构的底表面所在的水平高度。
根据本发明构思的实施例，一种三维(3D)半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域；电极结构，所述电极结构设置在所述衬底上并且包括在所述连接区域上具有阶梯结构的竖直堆叠的电极，其中，每个所述电极包括位于所述连接区域上的焊盘部分；耦接到每个所述电极的所述焊盘部分的单元接触插塞；穿过每个所述电极的所述焊盘部分的多个虚设沟道结构，其中，当在俯视图中观察时，所述多个虚设沟道结构设置在所述单元接触插塞周围；蚀刻停止图案，所述蚀刻停止图案设置在所述虚设沟道结构的底表面与所述衬底的底表面之间；以及虚设绝缘图案，所述虚设绝缘图案设置在所述蚀刻停止图案与所述衬底之间。
根据本发明构思的实施例，一种三维(3D)半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域；虚设绝缘图案，所述虚设绝缘图案设置在所述衬底中并设置在所述连接区域上；电极结构，所述电极结构设置在所述衬底上，并且包括在第一方向上从所述单元阵列区域延伸到所述连接区域的竖直堆叠的多个电极；单元沟道结构，所述单元沟道结构设置在所述单元阵列区域上并且穿过所述电极结构；以及多个虚设沟道结构，所述多个虚设沟道结构设置在所述连接区域上并且穿过所述电极结构和所述虚设绝缘图案。每个所述虚设沟道结构的顶表面具有长轴和短轴，所述长轴具有第一长度，所述短轴具有小于所述第一长度的第一宽度，并且当在俯视图中观察时，所述多个虚设沟道结构的所述长轴在彼此不同的方向上延伸。
附图说明
图1A和图1B是根据本发明构思的实施例的三维半导体存储器件的俯视图。
图2A、图2B和图2C分别是沿着图1A的线A-A'、B-B'和C-C'截取的截面图，示出了根据本发明构思的实施例的三维半导体存储器件。
图3A是示出了图2A中的部分“P1”的放大截面图。
图3B、图3C、图3D和图3E是图2A中的部分“P2”的放大截面图。
图4A和图4B分别是沿着图1A的线A-A'和B-B'截取的截面图，示出了根据本发明构思的实施例的三维半导体存储器件。
图5和图6是沿着图1A的线A-A'截取的截面图，示出了根据本发明构思的实施例的三维半导体存储器件。
图7是图5中的部分“P2”的放大截面图。
图8A和图8B是根据本发明构思的实施例的三维半导体存储器件的俯视图。
图9是沿着图8A的线A-A'截取的根据本发明构思的实施例的三维半导体存储器件的截面图。
图10A和图10B是根据本发明构思的实施例的三维半导体存储器件的俯视图。
图11是沿着图10A的线A-A'截取的根据本发明构思的实施例的三维半导体存储器件的截面图。
图12是根据本发明构思的实施例的三维半导体存储器件的截面图。
图13是根据本发明构思的实施例的三维半导体存储器件的俯视图。
图14是沿着图13的线A-A'截取的根据本发明构思的实施例的三维半导体存储器件的截面图。
图15A至图20A的俯视图示出了根据本发明构思的实施例的制造三维半导体存储器件的方法。
图15B至图15D是沿着图15A的线A-A'截取的截面图。
图16B至图16D是沿着图16A的线A-A'截取的截面图。
图17B至图20B分别是沿着图17A至图20A的线A-A'截取的截面图。
应该注意的是，这些图不是按比例绘制的，并且可能未精确地反映任何给定实施例的精确结构或性能特征，并且不应该被解释为定义或限制示例实施例所包含的值或属性的范围。例如，为了清楚起见，可以减小或夸大微粒、层、区域和/或结构元件的相对厚度和定位。在不同附图中使用相似或相同的附图标记可以指示存在相似或相同的元件或特征。
具体实施方式
现在将参照附图更全面地描述本发明构思的示例性实施例，在附图中示出了示例性实施例。
图1A和图1B是根据本发明构思的实施例的三维半导体存储器件的俯视图。图2A、图2B和图2C分别是沿着图1A的线A-A'、B-B'和C-C'截取的截面图，示出了根据本发明构思的实施例的三维半导体存储器件。图3A是示出了图2A中的部分“P1”的放大截面图。
参考图1A、图2A、图2B和图2C，根据实施例，衬底10包括单元阵列区域CAR、连接区域CNR和外围电路区域PCR。连接区域CNR位于单元阵列区域CAR与外围电路区域PCR之间。衬底10包括半导体材料(例如硅)、绝缘材料(例如玻璃)或覆盖有绝缘材料的半导体材料或导电材料中的至少一种。例如，衬底10可以是第一导电类型的硅晶片。
根据实施例，外围电路结构设置在衬底10的外围电路区域PCR上，并且外围电路结构包括向存储单元写入数据或从存储单元读取数据的外围逻辑电路。外围逻辑电路包括行译码器、列译码器、页面缓冲器和控制电路。
详细地，根据实施例，器件隔离图案12设置在衬底10的限定外围有源区域ACT的外围电路区域PCR中。与外围有源区域ACT交叉的外围栅极堆叠件PGS设置在衬底10上。外围栅极堆叠件PGS包括依次堆叠在衬底10上的外围栅极绝缘层、掺杂多晶硅层、栅极金属层和硬掩模层。覆盖外围栅极堆叠PGS的外围绝缘层110设置在衬底10的外围电路区域PCR上。
根据实施例，多个电极结构ST在从单元阵列区域CAR朝向连接区域CNR的方向上或者在第一方向D1上延伸，并且在第二方向D2上彼此间隔开。缓冲绝缘层11设置在电极结构ST与衬底10之间，并且包括氧化硅层。
根据实施例，每个电极结构ST包括在垂直于衬底10的顶表面的第三方向D3上交替地并且重复地堆叠的电极EL和绝缘层ILD。电极EL具有基本相同的厚度，绝缘层ILD的厚度可以根据半导体存储器件的技术要求而变化。每个绝缘层ILD的厚度小于每个电极EL的厚度。
根据实施例，电极结构ST在连接区域CNR上具有阶梯结构。详细地，电极EL在第一方向D1上的长度随着距衬底10的距离增加而减小，并且电极结构ST的高度随着距单元阵列区域CAR的距离增加而减小。此外，电极EL的侧表面在第一方向D1上彼此间隔开第一距离L1。
根据实施例，每个电极EL在连接区域CNR上具有焊盘部分ELp，焊盘部分ELp对应于每个电极EL的端部，并且电极结构ST的电极EL的焊盘部分ELp在连接区域CNR上具有阶梯结构。焊盘部分ELp在水平方向和竖直方向上彼此间隔开。例如，焊盘部分ELp在第一方向D1上布置，并且每个焊盘部分ELp具有对应于第一距离L1的第一长度。即，当在第一方向D1上测量时，每个电极EL比直接设置在其上的电极EL长。
根据实施例，平坦化绝缘层120设置在衬底10上。平坦化绝缘层120覆盖连接区域CNR上的电极结构ST，并且具有基本平坦的顶表面。平坦化绝缘层120可以包括单个绝缘层或多个堆叠的绝缘层。平坦化绝缘层120覆盖电极结构ST的阶梯结构，并且覆盖外围电路区域PCR上的外围电路结构PSTR。平坦化绝缘层120可以包括单个绝缘层或多个堆叠的绝缘层，并且可以包括例如氧化硅层或低k介电层。
根据本发明构思的实施例，衬底10包括形成在连接区域CNR上的虚设沟槽50T，并且虚设绝缘结构DP分别设置在虚设沟槽50T中。虚设绝缘结构DP的顶表面位于与衬底10的单元阵列区域CAR的顶表面基本相同的水平高度。虚设绝缘结构DP的底表面所在的水平高度低于衬底10的单元阵列区域CAR的顶表面所在的水平高度。
根据实施例，电极结构ST从衬底10的单元阵列区域CAR的顶表面延伸到连接区域CNR的虚设绝缘结构DP的顶表面。即，虚设绝缘结构DP位于电极结构ST的阶梯结构下方。
例如，虚设绝缘结构DP分别设置在电极EL的焊盘部分ELp下方。当在第一方向D1上测量时，每个虚设绝缘结构DP具有比焊盘部分ELp的第一长度L1短的第二长度L2。即，当在俯视图中观察时，虚设绝缘结构DP分别与电极EL的焊盘部分ELp交叠。
如图1A和图1B所示，根据实施例，虚设绝缘结构DP在第一方向D1和第二方向D2上彼此间隔开。虚设绝缘结构DP位于电极结构ST的阶梯结构下方。虚设绝缘结构DP的高度与器件隔离图案12的高度基本相同。即，虚设绝缘结构DP的底表面位于与器件隔离图案12的底表面基本相同的水平高度。
根据本发明构思的实施例，每个虚设绝缘结构DP包括设置在虚设沟槽50T中的蚀刻停止图案54、覆盖虚设沟槽50T的内表面并且布置在蚀刻停止图案54的底表面与衬底10之间的虚设绝缘图案52、以及设置在蚀刻停止图案54的顶表面与电极结构ST之间并且填充虚设沟槽50T的掩埋绝缘图案56。根据实施例，蚀刻停止图案54包括相对于虚设绝缘图案52和掩埋绝缘图案56具有蚀刻选择性的材料。蚀刻停止图案54由例如多晶硅层、硅碳层、硅锗层、金属层、金属氮化物层或金属硅化物层中的至少一种形成或包括其中的至少一种。虚设绝缘图案52和掩埋绝缘图案56由相对于蚀刻停止图案54具有蚀刻选择性的绝缘材料形成。虚设绝缘图案52和掩埋绝缘图案56由例如氧化硅层、氮氧化硅层或氮化硅层中的至少一种形成或包括其中的至少一种。
根据实施例，虚设绝缘图案52与虚设沟槽50T的内表面直接接触。虚设绝缘图案52布置在蚀刻停止图案54的底表面与衬底10之间。
根据实施例，蚀刻停止图案54与虚设绝缘图案52一起设置在虚设沟槽50T中。蚀刻停止图案54的顶表面所在的水平高度低于衬底10的单元阵列区域CAR的顶表面所在的水平高度。蚀刻停止图案54的顶表面与衬底10的顶表面平行，并且蚀刻停止图案54具有板形状，如图1A和图3B所示。当在俯视图中观察时，每个蚀刻停止图案54与相应的电极EL的焊盘部分ELp交叠。
根据实施例，掩埋绝缘图案56覆盖蚀刻停止图案54的顶表面，并且与覆盖虚设沟槽50T的侧表面的虚设绝缘图案52的一部分接触。掩埋绝缘图案56的顶表面位于与衬底10的单元阵列区域CAR的顶表面基本相同的水平高度。
根据实施例，蚀刻停止图案54通过虚设绝缘图案52和掩埋绝缘图案56与衬底10和电极结构ST间隔开。根据本发明构思的实施例，由与蚀刻停止图案54相同的材料形成的虚设图案54d设置在外围电路区域PCR上和器件隔离图案12中。在实施例中，可以省略虚设图案54d。参考图3C，蚀刻停止图案54设置在虚设绝缘图案52与掩埋绝缘图案56之间，并且蚀刻停止图案54的侧表面与虚设绝缘图案52间隔开。掩埋绝缘图案56的一部分设置在蚀刻停止图案54的侧表面与虚设绝缘图案52之间。
参考图3D，根据实施例，蚀刻停止图案54包括设置在虚设绝缘图案52上并且平行于衬底10的顶表面的底部部分54a以及从底部部分54a沿着虚设沟槽50T的侧表面竖直向上延伸的侧壁部分54b。虚设绝缘图案52设置在蚀刻停止图案54的侧壁部分54b与虚设沟槽50T的内侧壁之间，并且蚀刻停止图案54的侧壁部分54b的顶表面所在的水平高度低于衬底10的单元阵列区域CAR的顶表面所在的水平高度。
参考图3E，根据实施例，蚀刻停止图案54包括设置在虚设绝缘图案52上并且平行于衬底10的顶表面的底部部分54a以及从底部部分54a竖直向上延伸并且具有突出形状的侧壁部分54b。这里，蚀刻停止图案54的侧壁部分54b的顶表面位于与虚设绝缘图案52的顶表面和掩埋绝缘图案56的顶表面基本相同的水平高度。
再次参考图1A、图2A、图2B和图2C，根据实施例，设置了穿过单元阵列区域CAR上的每个电极结构ST并且连接到衬底10的多个单元沟道结构VS1。当在俯视图中观察时，在第一方向D1上布置的单元沟道结构VS1具有Z字形布置。单元沟道结构VS1具有圆形顶表面。
根据实施例，单元沟道结构VS1包括半导体材料，例如硅(Si)、或锗(Ge)或者它们的混合物。此外，单元沟道结构VS1由掺杂半导体材料或本征半导体材料形成或包括掺杂半导体材料或本征半导体材料。单元沟道结构VS1用作存储单元晶体管的沟道区域，这些存储单元晶体管构成垂直NAND闪存器件的单元串。
在实施例中，每个单元沟道结构VS1包括第一下半导体图案LSP1和第一上半导体图案USP1。
详细地，根据实施例，参考图3A，第一下半导体图案LSP1与衬底10直接接触，并且包括从衬底10生长的柱状外延层。
根据实施例，第一下半导体图案LSP1由硅(Si)、锗(Ge)、硅锗(SiGe)、III-V族半导体化合物或II-VI族半导体化合物中的至少一种形成或包括硅(Si)、锗(Ge)、硅锗(SiGe)、III-V族半导体化合物或II-VI族半导体化合物中的至少一种。第一下半导体图案LSP1可以是未掺杂图案，或者可以是与衬底10具有相同导电类型的掺杂图案。
根据实施例，第一下半导体图案LSP1在第三方向D3上具有第一高度，并且第一高度大于最下面的电极EL的厚度。第一下半导体图案LSP1的顶表面位于电极结构ST的最下面的电极EL的顶表面上方。第一下半导体图案LSP1的顶表面位于设置在最下面的电极EL上的最下面的绝缘层ILD的顶表面下方。
根据实施例，栅极绝缘层15设置在第一下半导体图案LSP1的侧表面的一部分上。栅极绝缘层15设置在最下面的电极EL与第一下半导体图案LSP1之间。栅极绝缘层15包括氧化硅层，例如热生长氧化物层。栅极绝缘层15具有圆形侧表面。
根据实施例，第一上半导体图案USP1与第一下半导体图案LSP1直接接触，并且具有底部封闭管或“U”形状。第一上半导体图案USP1包围内部空间，该内部空间填充有包括绝缘材料的绝缘图案VI1。
根据实施例，第一上半导体图案USP1的底表面位于第一下半导体图案LSP1的顶表面下方。第一上半导体图案USP1可以由未掺杂半导体材料或与衬底10具有基本相同导电类型的掺杂半导体材料形成或包括未掺杂半导体材料或与衬底10具有基本相同导电类型的掺杂半导体材料。第一上半导体图案USP1具有与第一下半导体图案LSP1的晶体结构不同的晶体结构，并且包括例如单晶结构、多晶结构或非晶结构中的至少一种。与位线接触插塞BPLG耦接的位线导电焊盘PAD1设置在单元沟道结构VS1的顶部(即，第一上半导体图案USP1的顶部)上。
根据实施例，第一竖直绝缘图案VP1设置在电极结构ST与第一上半导体图案USP1之间。第一竖直绝缘图案VP1在第三方向D3上延伸，并且围绕第一上半导体图案USP1的侧表面。换言之，第一竖直绝缘图案VP1的形状类似于具有开放的顶部部分和底部部分的管。
详细地，根据实施例，参考图2A、图2C和图3A，第一竖直绝缘图案VP1与第一下半导体图案LSP1的顶表面的一部分接触。第一竖直绝缘图案VP1的底表面位于第一上半导体图案USP1的底表面上方。
根据实施例，第一竖直绝缘图案VP1包括一个层或更多层。在一些实施例中，第一竖直绝缘图案VP1是NAND闪存器件的数据存储层，并且包括隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK。例如，电荷存储层CIL可以是陷阱绝缘层、浮置栅电极或具有导电纳米点的绝缘层。详细地，电荷存储层CIL包括氮化硅层、氮氧化硅层、富硅氮化物层、纳米晶体硅层或层叠陷阱层中的至少一种。隧道绝缘层TIL由带隙大于电荷存储层CIL的带隙的至少一种材料形成，阻挡绝缘层BLK由高k介电材料(例如，氧化铝或氧化铪)形成。在实施例中，第一竖直绝缘图案VP1用作相变存储器件或可变电阻存储器的存储元件，并且包括相变层或可变电阻层。
返回参考图1A、图2A、图2B和图2C，根据实施例，在连接区域CNR上设置了穿过平坦化绝缘层120、电极结构ST以及虚设绝缘结构DP的一部分的多个虚设沟道结构VS2。虚设沟道结构VS2的底表面所在的水平高度低于单元沟道结构VS1的底表面所在的水平高度。虚设沟道结构VS2的顶表面与单元沟道结构VS1的顶表面位于基本相同的水平高度。虚设沟道结构VS2由与单元沟道结构VS1相同的半导体材料形成或包括与单元沟道结构VS1相同的半导体材料。虚设沟道结构VS2的宽度或直径大于单元沟道结构VS1的宽度或直径。蚀刻停止图案54的顶表面所在的水平高度低于单元沟道结构VS1的底表面所在的水平高度。
更详细地，根据实施例，虚设沟道结构VS2穿过电极结构ST的阶梯结构，并且与每个虚设沟道结构VS2相交的电极EL的数量随着与外围电路区域PCR的距离减小而减少。当在俯视图中观察时，虚设沟道结构VS2在第一方向D1和第二方向D2上布置，并且穿过连接区域CNR上的电极EL的焊盘部分ELp。
根据实施例，多个虚设沟道结构VS2穿过每个电极EL的焊盘部分ELp。当在俯视图中观察时，穿过每个电极EL的焊盘部分ELp的多个虚设沟道结构VS2包围多个单元接触插塞CPLG中的每个单元接触插塞CPLG。示出了四个虚设沟道结构VS2穿过每个电极EL的焊盘部分Elp的示例，但是本发明构思的实施例不限于此。例如，一个、两个、三个、五个或六个虚设沟道结构VS2可以穿过每个电极EL的焊盘部分ELp。此外，当在俯视图中观察时，一些虚设沟道结构VS2可以穿过电极EL的侧壁。
根据本发明构思的实施例，虚设沟道结构VS2的顶部宽度大于单元沟道结构VS1的顶部宽度。例如，参考图1A，每个虚设沟道结构VS2可以具有包括长轴和短轴的椭圆表面或者条形顶表面。每个虚设沟道结构VS2的顶表面的长轴的宽度大于短轴的宽度。虚设沟道结构VS2的长轴与相对于第一方向D1和第二方向D2倾斜或呈斜线的方向平行的方向，或者可以设置在不同的方向上。在实施例中，在每个电极EL的焊盘部分ELp中，虚设沟道结构VS2之间的在第一方向D1上的距离大于虚设沟道结构VS2之间的在第二方向D2上的距离。在实施例中，如图1B所示，类似于单元沟道结构VS1，每个虚设沟道结构VS2具有圆形顶表面。
根据本发明构思的实施例，虚设沟道结构VS2的顶表面的长轴具有第一长度，虚设沟道结构VS2的顶表面的短轴具有小于第一长度的第一宽度，并且单元沟道结构VS1的顶表面具有小于第一宽度的第二宽度。单元沟道结构VS1的顶表面的最大宽度小于第一宽度，第一宽度对应于虚设沟道结构VS2的最小宽度。
在实施例中，虚设沟道结构VS2穿过虚设绝缘结构DP的部分，并且与蚀刻停止图案54接触。即，虚设沟道结构VS2通过虚设绝缘结构DP与衬底10间隔开。
更详细地，参考图3B、图3C和图3D，根据实施例，每个虚设沟道结构VS2包括第二下半导体图案LSP2和第二上半导体图案USP2。
根据实施例，第二下半导体图案LSP2穿过掩埋绝缘图案56并且与蚀刻停止图案54直接接触。例如，第二下半导体图案LSP2的底表面可以位于蚀刻停止图案54的顶表面和底表面之间。第二下半导体图案LSP2的侧表面与虚设沟槽50T间隔开，并且与掩埋绝缘图案56接触。
根据实施例，当在第三方向D3上测量时，第二下半导体图案LSP2具有比第一下半导体图案LSP1的第一高度小的第二高度。第二下半导体图案LSP2的顶表面位于电极结构ST的最下面的电极EL的底表面下方。第二下半导体图案LSP2包括由半导体材料形成并且从蚀刻停止图案54生长的柱状外延层。第二下半导体图案LSP2与第一下半导体图案LSP1包括相同的半导体材料。根据实施例，第二下半导体图案LSP2与第一下半导体图案LSP1具有不同的晶体结构。例如，第一下半导体图案LSP1具有单晶结构，而第二下半导体图案LSP2具有多晶结构。
根据实施例，第二上半导体图案USP2与第二下半导体图案LSP2直接接触，并且具有底部封闭的管或“U”形状。第二上半导体图案USP2包围内部空间，该内部空间填充有包括绝缘材料的绝缘图案VI2。第二上半导体图案USP2的底表面位于最下面的电极EL的底表面下方，并且位于第二下半导体图案LSP2的顶表面下方。第二上半导体图案USP2与第一上半导体图案USP1由相同的半导体材料形成或包括相同的半导体材料。虚设导电焊盘PAD2设置在虚设沟道结构VS2的顶部(例如，第二上半导体图案USP2的顶部)上，并且与位线导电焊盘PAD1具有基本相同的结构。
根据实施例，第二竖直绝缘图案VP2设置在电极结构ST与第二上半导体图案USP2之间。第二竖直绝缘图案VP2在第三方向D3上延伸，使得第二竖直绝缘图案VP2的一部分布置在掩埋绝缘图案56与第二上半导体图案USP2之间。类似于第一竖直绝缘图案VP1，第二竖直绝缘图案VP2具有包括开放的顶部部分和底部部分的管形状。
根据实施例，第二竖直绝缘图案VP2与第二下半导体图案LSP2的顶表面的一部分接触。第二竖直绝缘图案VP2的底表面位于最下面的电极EL的底表面下方。
根据实施例，类似于第一竖直绝缘图案VP1，第二竖直绝缘图案VP2包括一个层或更多层。在实施例中，第二竖直绝缘图案VP2包括隧道绝缘层TI1、电荷存储层CIL和阻挡绝缘层BLK，并且用作NAND闪存器件的数据存储层。
此外，根据实施例，参考图3A和图3B，水平绝缘图案HP设置在电极EL的侧表面与第一竖直绝缘图案VP1之间以及电极EL的侧表面与第二竖直绝缘图案VP2之间。水平绝缘图案HP覆盖与单元沟道结构VS1和虚设沟道结构VS2相邻的电极EL的侧表面以及电极EL的顶表面和底表面。此外，水平绝缘图案HP包括沿着第一下半导体图案LSP1的侧面并且在栅极绝缘层15与最下面的电极EL之间的第一部分，以及从第一部分延伸并且覆盖最下面的电极EL的顶表面和底表面的第二部分。水平绝缘图案HP是NAND闪存器件的数据存储层的一部分，并且包括电荷存储层和阻挡绝缘层。或者，水平绝缘图案HP包括阻挡绝缘层。
此外，根据实施例，参考图1A、图2A、图2B和图2C，电极隔离结构ESS设置在衬底10上，并且在第一方向D1上或者平行于电极结构ST延伸。每个电极隔离结构ESS包括公共源极插塞CSP和侧壁间隔物SS，侧壁间隔物SS设置在电极结构ST与公共源极插塞CSP之间。公共源极区域CSR设置在公共源极插塞CSP下方，在第一方向D1延伸，并且在第二方向D2彼此间隔开。电极结构和蚀刻停止图案设置在相邻的电极隔离结构之间。
根据实施例，公共源极插塞CSP设置在电极结构ST之间，并且与公共源极区域CSR耦接。例如，公共源极插塞CSP在第三方向D3上延伸，并且具有基本均匀的上宽度。即，侧壁间隔物SS布置在公共源极插塞CSP与电极结构ST的两个侧表面之间。或者，公共源极插塞CSP穿过侧壁间隔物SS并且局部地耦接到公共源极区域CSR。
根据实施例，单元接触插塞CPLG设置在连接区域CNR上，并且穿过第一层间绝缘层130和平坦化绝缘层120，并分别耦接到电极EL的焊盘部分ELp。单元接触插塞CPLG的竖直长度随着距单元阵列区域CAR的距离减小而减小。在实施例中，单元接触插塞CPLG具有基本上彼此共面的顶表面。
根据实施例，外围接触插塞PPLG设置在外围电路区域PCR上，并且穿过第一层间绝缘层130和平坦化绝缘层120，并电连接到外围逻辑电路。第二层间绝缘层140设置在第一层间绝缘层130上，并且覆盖公共源极插塞CSP的顶表面。
根据实施例，位线BL设置在第二层间绝缘层140上，并且在第二方向D2上延伸。位线BL经由位线接触插塞BPLG电连接到单元沟道结构VS1。
根据实施例，连接线CL设置在连接区域CNR的第二层间绝缘层140上并且在第一方向D1上延伸，并且外围线PCL设置在外围电路区域PCR的第二层间绝缘层140上并且在第一方向D1上延伸。连接线CL通过穿过第二层间绝缘层140的连接接触插塞CCP连接到单元接触插塞CPLG。外围线PC1通过穿过第二层间绝缘层140的外围连接接触插塞PCP连接到外围接触插塞PPLG。
根据本发明构思的实施例，在连接区域CNR上，虚设沟道结构VS2通过蚀刻停止图案54与衬底10隔离，因此，可以通过虚设沟道结构VS2防止在单元接触插塞CPLG与衬底10之间形成电短路。
为了简明描述，与参考图1A、图2A、图2B和图2C描述的三维半导体存储器件中的元件相同的元件可以用相似或相同的附图标记来标识，而不重复其重叠描述。
图4A和图4B分别是沿着图1A的线A-A'和B-B'截取的截面图，示出了根据本发明构思的实施例的三维半导体存储器件。
参考图4A和图4B，根据实施例，虚设绝缘结构DP分别设置在电极EL的焊盘部分Elp下方，并设置在沿第一方向D1延伸的隔离图案65之间。每个隔离图案65设置在对应的成对的虚设绝缘结构DP之间。隔离图案65的顶表面与掩埋绝缘图案56的顶表面基本共面，并且隔离图案65穿过蚀刻停止图案54和虚设绝缘图案52，使得隔离图案65的底表面位于虚设绝缘图案52的底表面下方。
根据实施例，虚设绝缘结构DP通过电极隔离结构ESS在第二方向D2上彼此间隔开。例如，电极隔离结构ESS设置在连接区域CNR上并且穿过平坦化绝缘层120，并且侧壁间隔物设置在公共源极插塞CSP与虚设绝缘结构DP之间。
根据实施例，虚设绝缘结构DP设置在蚀刻停止图案54上，并且第二下半导体图案LSP2的顶表面位于衬底10的单元阵列区域CAR的顶表面下方。
图5和图6是沿着图1A的线A-A'截取的截面图，示出了根据本发明构思的实施例的三维半导体存储器件。图7是图5中的部分“P2”的放大截面图。
参照图5和图6，根据实施例，已经省略了前述的虚设沟道结构VS2中的第二下半导体图案LSP2。在这种情况下，第二上半导体图案USP2在连接区域CNR上与蚀刻停止图案54接触。如图7所示，第二上半导体图案USP2的底表面位于蚀刻停止图案54的顶表面下方。第二竖直绝缘图案VP2在蚀刻停止图案54上包围第二上半导体图案USP2的侧壁。
参照图5，根据实施例，已经省略了前述的单元沟道结构VS1中的第一下半导体图案LSP1，在这种情况下，第一上半导体图案USP1与衬底10的单元阵列区域CAR直接接触。
图8A和图8B是根据本发明构思的实施例的三维半导体存储器件的俯视图。图9是沿着图8A的线A-A'截取的根据本发明构思的实施例的三维半导体存储器件的截面图。
参照图8A、图8B和图9，根据实施例，衬底10包括布置在连接区域CNR上并且在第一方向上延伸的虚设沟槽50T，并且虚设绝缘结构DP分别布置在虚设沟槽50T中。换言之，虚设绝缘结构DP具有布置在连接区域CNR的电极结构ST下方并且在第一方向上延伸的线形结构。换言之，蚀刻停止图案54具有设置在连接区域CNR上并且在第一方向上延伸的线形状。多个虚设沟道结构VS2设置在单个蚀刻停止图案54上。
参照图8A，根据实施例，虚设绝缘结构DP分别设置在电极结构ST下方且在连接区域CNR上。换言之，当在俯视图中观察时，每个虚设绝缘结构DP与电极结构ST的阶梯结构交叠。
在某些实施例中，如图8B所示，在第一方向D1上延伸的一对虚设绝缘结构DP设置在每个电极结构ST下方。
图10A和图10B是根据本发明构思的实施例的三维半导体存储器件的俯视图。图11是沿着图10A的线A-A'截取的根据本发明构思的实施例的三维半导体存储器件的截面图。
参考图10A和图10B，根据实施例，多个虚设绝缘结构DP设置在每个电极EL的焊盘部分ELp下方。虚设绝缘结构DP在连接区域CNR上在第一方向D1和第二方向D2上彼此间隔开。
根据实施例，虚设绝缘结构DP在第一方向D1或第二方向D2上的宽度小于电极结构ST在第二方向D2上的宽度。虚设绝缘结构DP在第一方向D1或第二方向D2上的宽度小于每个电极EL的焊盘部分ELp的宽度。
参照图10A和图11，根据实施例，在第二方向D2上彼此相邻的一对虚设沟道结构VS2穿过每个虚设绝缘结构DP的一部分，并且与蚀刻停止图案54接触。
作为另一示例，参考图10B，根据实施例，虚设沟道结构VS2分别穿过虚设绝缘结构DP的一部分。换言之，虚设沟道结构VS2分别设置在蚀刻停止图案54上。
图12是根据本发明构思的实施例的三维半导体存储器件的截面图。
参照图12，根据实施例，根据本发明构思的实施例的三维半导体存储器件包括外围逻辑结构PS和单元阵列结构CS，并且单元阵列结构CS堆叠在外围逻辑结构PS上。即，当在俯视图中观察时，外围逻辑结构PS和单元阵列结构CS彼此交叠。
根据实施例，外围逻辑结构PS和单元阵列结构CS顺序地堆叠在衬底100上。换言之，当在竖直截面中看时，外围逻辑结构PS设置在衬底100与单元阵列结构CS之间。即，当在俯视图中观察时，外围逻辑结构PS和单元阵列结构CS彼此交叠。
根据实施例，衬底100可以是例如体硅晶片、绝缘体上硅(SOI)晶片、锗晶片、绝缘体上锗(GOI)晶片、硅锗晶片或包括通过选择性外延生长(SEG)工艺形成的外延层的衬底。
根据实施例，衬底100包括掺杂有n型杂质的n阱区和掺杂有p型杂质的p阱区。外围有源区域由器件隔离图案12界定。
根据实施例，外围逻辑结构PS包括高电压和低电压晶体管、电阻器以及电容器。详细地，外围逻辑结构PS包括外围栅极堆叠件PGS、位于外围栅极堆叠件PGS的两侧的源极和漏极杂质区域、外围电路插塞31、外围电路线33以及覆盖外围电路的下绝缘间隙填充层90。更详细地，PMOS晶体管形成在n阱区上，NMOS晶体管形成在p阱区上。外围电路线ICL通过外围电路插塞31电连接到外围电路。例如，外围电路插塞31和外围电路线ICL耦接到NMOS晶体管和PMOS晶体管。
根据实施例，下绝缘间隙填充层90覆盖外围电路、外围电路插塞31和外围电路线33。下绝缘间隙填充层90包括多个堆叠的绝缘层。
根据实施例，单元阵列结构CS设置在下绝缘间隙填充层90上，并且包括如上所述的衬底10、电极结构ST、单元沟道结构VS1、虚设沟道结构VS2和虚设绝缘结构DP。换言之，上述的衬底10设置在电极结构ST与外围逻辑结构PS之间。
此外，根据实施例，单元阵列结构CS经由贯穿插塞TPLG电连接到外围逻辑结构PS。例如，贯穿插塞TPLG将单元阵列结构CS的上互连线UCL电连接到外围逻辑结构PS的外围电路线33。
图13是根据本发明构思的实施例的三维半导体存储器件的俯视图。图14是沿着图13的线A-A'截取的根据本发明构思的实施例的三维半导体存储器件的截面图。
参考图13和图14，根据实施例，省略了前述的三维半导体存储器件的蚀刻停止图案54。
详细地，根据实施例，衬底10包括位于连接区域CNR中的虚设沟槽50T，并且虚设绝缘图案52设置为分别填充虚设沟槽50T。虚设绝缘图案52的底表面所在的水平高度低于单元沟道结构VS1的底表面所在的水平高度。
类似于以上实施例，电极结构ST平行于第一方向D1设置在衬底10上，并且覆盖连接区域CNR上的虚设绝缘图案52。
根据实施例，在单元阵列区域CAR上，单元沟道结构VS1穿过电极结构ST。每个单元沟道结构VS1具有圆形顶表面。每个单元沟道结构VS1具有对应于短轴的最小宽度的第一宽度Wa，并且具有对应于垂直于短轴的长轴的最大长度的第一长度La。这里，第一宽度Wa可以基本上等于第一长度La，或者第一长度La可以大于第一宽度Wa。如果第一长度1a大于第一宽度Wa，则每个单元沟道结构VS1具有椭圆形顶表面
根据实施例，虚设沟道结构VS2穿过电极结构ST和虚设绝缘图案52，并且与衬底10接触。虚设沟道结构VS2的第二下半导体图案LSP2在虚设绝缘图案52中与衬底10直接接触。第二下半导体图案LSP2的底表面与衬底10直接接触，并且第二下半导体图案LSP2的侧壁与虚设绝缘图案52直接接触。第二下半导体图案LSP2的顶表面位于电极结构ST的最下面的电极EL的底表面下方。第二上半导体图案USP2的底表面位于最下面的电极EL的底表面下方，并且位于第二下半导体图案LSP2的顶表面下方。
根据实施例，如上所述，每个虚设沟道结构VS2具有椭圆形顶表面。换言之，虚设沟道结构VS2的顶表面具有对应于短轴的最小宽度的第二宽度Wb和对应于长轴的最大长度的第二长度Lb，第二长度Lb大于短轴的第二宽度Wb。这里，虚设沟道结构VS2的第二宽度Wb大于单元沟道结构的第一长度La。
图15A至图20A的俯视图示出了根据本发明构思的实施例的制造三维半导体存储器件的方法。图15B至图15D是沿着图15A的线A-A'截取的截面图。图16B至图16D是沿着图16A的线A-A'截取的截面图。图17B至图20B分别是沿着图17A至图20A的线A-A'截取的截面图。
参照图15A和图15B，根据实施例，衬底10包括单元阵列区域CAR、连接区域CNR和外围电路区域PCR。衬底10被图案化以在连接区域CNR上形成虚设沟槽50T，并且在外围电路区域PCR上形成外围沟槽50P。
详细地，根据实施例，在衬底10上顺序地形成缓冲氧化物层11a和栅极导电层20，并且在栅极导电层20上形成掩模图案MP。
根据实施例，缓冲氧化物层11a可以是热氧化层或氧化硅层。栅极导电层20包括例如下述中的至少一种：掺杂多晶硅、金属(例如钨、铜、铝等)、导电金属氮化物(例如氮化钛、氮化钽等)、过渡金属(例如钛、钽等)、或金属硅化物(例如硅化钴、硅化钨等)。掩模图案MP包括氧化硅、氮化硅或氮氧化硅中的至少一种。
根据实施例，使用掩模图案MP作为蚀刻掩模各向异性地蚀刻缓冲氧化物层11a和衬底10，以形成虚设沟槽50T和外围沟槽50P。
根据实施例，外围沟槽50P界定外围有源区域ACT。虚设沟槽50T可以具有线形状、条形状或岛形状，如前面参考图1A、图1B、图8A、图8B、图10A和图10B所描述的。
参考图15A和图15C，根据实施例，在虚设沟槽50T和外围沟槽50P上顺序地形成虚设绝缘层51、蚀刻停止层53和第一绝缘间隙填充层55。
根据实施例，虚设绝缘层51被沉积并且覆盖衬底10的整个顶表面，其中，虚设沟槽50T和外围沟槽50P被形成为基本均匀的厚度。换言之，虚设绝缘层51直接覆盖虚设沟槽50T的内表面和外围沟槽50P的内表面。
根据实施例，蚀刻停止层53以基本上均匀的厚度沉积在虚设绝缘层51上。蚀刻停止层53包括相对于虚设绝缘层51和第一绝缘间隙填充层55具有蚀刻选择性的材料。蚀刻停止层53包括例如多晶硅层、硅碳层、硅锗层、金属层、金属氮化物层或金属硅化物层中的至少一种。
根据实施例，第一绝缘间隙填充层55形成在蚀刻停止层53上，并且基本上完全地填充由虚设绝缘层51和蚀刻停止层53覆盖的虚设沟槽50T和外围沟槽50P。第一绝缘间隙填充层55由相对于蚀刻停止层53具有蚀刻选择性的绝缘材料形成。第一绝缘间隙填充层55由等离子体增强正硅酸四乙酯(PE-TEOS)、O3-TEOS、未掺杂硅酸盐玻璃(USG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、旋涂玻璃(SOG)、或东燃硅氮烷(TOSZ)、或者它们的任意组合中的至少一种形成或包括上述中的至少一种。
接下来，根据实施例，参考图15A和图15D，在形成第一绝缘间隙填充层55之后，对暴露蚀刻停止层53的顶表面的第一绝缘间隙填充层55执行平坦化工艺。例如，执行化学机械抛光(化学机械抛光)工艺作为平坦化工艺，在这种情况下，蚀刻停止层53的一部分用作抛光终点。因此，第一掩埋绝缘图案56分别形成在虚设沟槽50T和外围沟槽50P中。
参考图16A和图16B，根据实施例，对由第一掩埋绝缘图案56暴露的蚀刻停止层53进行各向异性或各向同性蚀刻，以在每个外围沟槽50P中形成蚀刻停止图案54。换言之，间隔开的蚀刻停止图案54形成在连接区域CNR上。当形成蚀刻停止图案54时，作为蚀刻停止层53的一部分的虚设图案54d形成在外围沟槽50P中和外围电路区域PCR上。
根据实施例，使用相对于第一掩埋绝缘图案56和虚设绝缘层51具有蚀刻选择性的蚀刻配方(etch recipe)，对蚀刻停止层53执行各向异性或各向同性蚀刻工艺。
根据实施例，作为蚀刻停止层53的各向异性或各向同性蚀刻的结果，在第一掩埋绝缘图案56与虚设绝缘层51之间形成虚设凹陷区域50R。例如，虚设凹陷区域50R的底表面位于衬底10的顶表面下方。
在实施例中，当蚀刻停止图案54形成在连接区域CNR上的虚设沟槽50T中时，蚀刻停止层53的一部分保留在外围电路区域PCR上的外围沟槽50P的一部分中。
参照图16A和图16C，根据实施例，形成填充虚设凹陷区域50R的第二绝缘间隙填充层57。第二绝缘间隙填充层57通过沉积工艺形成，并且覆盖虚设绝缘层51和第一掩埋绝缘图案56的部分。
根据实施例，第二绝缘间隙填充层57由相对于蚀刻停止图案54具有蚀刻选择性的绝缘材料形成。例如，第二绝缘间隙填充层57包括与虚设绝缘层51或第一掩埋绝缘图案56相同的材料。
参照图16A和图16D，根据实施例，在形成第二绝缘间隙填充层57之后，对暴露栅极导电层20的顶表面的第二绝缘间隙填充层57执行平坦化工艺。因此，分别在虚设沟槽50T中形成均具有环形形状的第二掩埋绝缘图案58。对暴露缓冲氧化物层11a的顶表面或衬底10的顶表面的第二绝缘间隙填充层57执行平坦化工艺。
根据实施例，作为形成第一掩埋绝缘图案56和第二掩埋绝缘图案58的结果，形成了上述的虚设绝缘结构。换言之，第一掩埋绝缘图案56和第二掩埋绝缘图案58形成在蚀刻停止图案54上。当第二掩埋绝缘图案58由与第一掩埋绝缘图案56相同的材料形成时，在第一掩埋绝缘图案56与第二掩埋绝缘图案58之间没有界面。
根据实施例，在形成第一掩埋绝缘图案56和第二掩埋绝缘图案58期间，器件隔离图案12形成在外围沟槽50P中。
已经描述了同时形成外围沟槽50P和虚设沟槽50T的示例，但是本发明构思的实施例不限于此。例如，可以首先形成器件隔离图案12，然后可以形成虚设绝缘图案52、蚀刻停止图案54和第一掩埋绝缘图案56，反之亦然。
参照图17A和图17B，根据实施例，在形成第一掩埋绝缘图案56和第二掩埋绝缘图案58之后，形成覆盖衬底10的缓冲绝缘层11，并且在外围电路区域PCR的缓冲绝缘层11上形成外围栅极堆叠件PGS。
根据实施例，通过在衬底10上顺序地形成外围栅极绝缘层、掺杂多晶硅层、栅极金属层和硬掩模层，然后将它们图案化，来形成外围栅极堆叠件PGS。形成覆盖外围栅极堆叠件PGS的相对侧壁的间隔物，并且通过掺杂诸如硼(B)或磷(P)的第一杂质，在外围有源区域ACT的位于外围栅极堆叠件PGS的两侧的部分中形成源极和漏极杂质区域13。
参考图18A和图18B，根据实施例，在形成外围逻辑电路(例如，外围栅极堆叠件PGS和源极/漏极杂质区域13)之后，形成覆盖衬底10和外围栅极堆叠件PGS的外围绝缘层110。外围绝缘层110包括多个绝缘层，例如氧化硅层、氮化硅层、氮氧化硅层或低k介电层中的至少两层。
接下来，根据实施例，在衬底10的单元阵列区域CAR和连接区域CNR上形成模制结构MS。模制结构MS包括垂直地且交替地堆叠在衬底10上的牺牲层SL和绝缘层ILD。
在模制结构MS中，根据实施例，牺牲层SL由相对于绝缘层ILD具有蚀刻选择性的材料形成。例如，牺牲层SL由不同于绝缘层ILD的绝缘材料形成。例如，牺牲层SL由氮化硅形成，绝缘层ILD由氧化硅形成。牺牲层SL具有基本相同的厚度，并且至少一个绝缘层ILD的厚度与其他绝缘层的厚度不同。
更详细地，根据实施例，形成模制结构MS包括：在衬底10上形成牺牲层SL和绝缘层ILD顺序地且交替地堆叠的层状结构；以及对层状结构执行修整工艺。根据实施例，修整工艺包括以下步骤：在单元阵列区域CAR和连接区域CNR上形成覆盖层状结构的掩模图案、使用掩模图案作为蚀刻掩模蚀刻层状结构、蚀刻掩模图案以减小掩模图案的平面面积以及移除掩模图案；以及在移除掩模图案之前，重复蚀刻层状结构和掩模图案若干次。
根据实施例，作为修整工艺的结果，模制结构MS具有阶梯结构，阶梯结构的高度在从连接区域CNR朝向外围电路区域PCR的方向上逐步地减小。模制结构MS的竖直高度高于外围电路结构PSTR的竖直高度。例如，模制结构MS的竖直高度大于或等于外围电路结构PSTR的高度的大约2倍。
参照图19A和图19B，根据实施例，在形成模制结构MS之后，在衬底10上形成平坦化绝缘层120。平坦化绝缘层120不仅覆盖模制结构MS，而且覆盖外围电路结构PSTR，并且具有基本平坦的顶表面。平坦化绝缘层120由相对于牺牲层SL具有蚀刻选择性的绝缘材料形成。
根据实施例，在形成平坦化绝缘层120之后，在单元阵列区域CAR上形成第一竖直孔VH1，并且在连接区域CNR上形成第二竖直孔VH2。第一竖直孔VH1穿过模制结构MS并且暴露衬底10。第二竖直孔VH2穿过平坦化绝缘层120、模制结构MS和第一掩埋绝缘图案56，并且暴露蚀刻停止图案54。
根据实施例，形成第一竖直孔VH1和第二竖直孔VH2包括：在模制结构MS和平坦化绝缘层120上形成掩模图案；以及使用掩模图案作为蚀刻掩模各向异性地蚀刻模制结构MS和平坦化绝缘层120。
根据实施例，当在俯视图中观察时，第一竖直孔VH1以特定方向或Z字形状布置。当在俯视图中观察时，第二竖直孔VH2以特定方向布置，并且第二竖直孔VH2穿过模制结构MS的阶梯部分。在实施例中，在连接区域CNR上，多个第二竖直孔VH2穿过的每个牺牲层的端部。
根据实施例，被第二竖直孔VH2穿透的牺牲层SL的数量随着距外围电路区域PCR的距离减小而减少。此外，第二竖直孔VH2的宽度(即，直径)大于第一竖直孔VH1的宽度(即，直径)。
根据实施例，当以过蚀刻方式执行形成第一竖直孔VH1的各向异性蚀刻工艺时，由第一竖直孔VH1暴露的衬底10的顶表面凹陷至特定深度。
根据本发明构思的实施例，在形成第一竖直孔VH1和第二竖直孔VH2的各向异性蚀刻工艺中，因为这里在衬底10与第一掩埋绝缘图案56和第二掩埋绝缘图案58之间存在蚀刻速率的差异，所以第二竖直孔VH2的底表面所在的水平高度低于第一竖直孔VH1的底表面所在的水平高度。换言之，在通过第一竖直孔VH1过度蚀刻衬底10的顶表面期间，通过第二竖直孔VH2蚀刻第一掩埋绝缘图案56和第二掩埋绝缘图案58，并且执行各向异性蚀刻工艺，直到暴露出第一掩埋绝缘图案56和第二掩埋绝缘图案58下方的蚀刻停止图案54。即，当衬底10通过第一竖直孔VH1的底表面暴露时，第二竖直孔VH2穿过第一掩埋绝缘图案56并且暴露蚀刻停止图案54。换言之，在形成第二竖直孔VH2期间，因为蚀刻停止图案54被用作蚀刻停止层，所以防止衬底10通过第二竖直孔VH2暴露。
参照图19A和图19C，根据实施例，形成填充第一竖直孔VH1的下部的第一下半导体图案LSP1和填充第二竖直孔VH2的下部的第二下半导体图案LSP2。
根据实施例，第一下半导体图案LSP1通过选择性外延生长(SEG)工艺形成，其中由第一竖直孔VH1暴露的衬底10用作晶种层。
根据实施例，当蚀刻停止图案54包括半导体材料时，第二下半导体图案LSP2通过选择性外延生长工艺形成，其中由第二竖直孔VH2暴露的蚀刻停止图案54用作晶种层。在实施例中，第二下半导体图案LSP2和第一下半导体图案LSP1同时形成。第一下半导体图案LSP1是填充第一竖直孔VH1的下部的柱状图案，第二下半导体图案LSP2是填充第二竖直孔VH2的下部的柱状图案。
根据实施例，第一下半导体图案LSP1和第二下半导体图案LSP2可以具有单晶结构或多晶结构，单晶结构或多晶结构的晶粒尺寸大于通过化学气相沉积技术形成的图案的晶粒尺寸。在实施例中，第一下半导体图案LSP1的晶粒尺寸不同于第二下半导体图案LSP2的晶粒尺寸。
在实施例中，第一下半导体图案LSP1由单晶半导体材料形成，第二下半导体图案LSP2由诸如多晶硅的多晶半导体材料形成。用于第一下半导体图案LSP1和第二下半导体图案LSP2的材料包括硅，但是本发明构思的实施例不限于此。例如，碳纳米结构、有机半导体材料或化合物半导体可以用于下半导体图案LSP1和LSP2。
此外，根据实施例，第一下半导体图案LSP1具有与衬底10相同的导电类型。在实施例中，在选择性外延生长工艺过程中，第一下半导体图案LSP1以原位方式用杂质进行掺杂。
根据本发明构思的实施例，当使用选择性外延生长(SEG)工艺形成第一下半导体图案LSP1和第二下半导体图案LSP2时，第一下半导体图案LSP1和第二下半导体图案LSP2具有彼此不同的高度。例如，第二下半导体图案LSP2的高度小于第一下半导体图案LSP1的高度。
根据实施例，第一下半导体图案LSP1的顶表面位于最下面的牺牲层SL的顶表面上方，第二下半导体图案LSP2的顶表面位于最下面的牺牲层SL的底表面(即，衬底10的顶表面)下方。此外，第一下半导体图案LSP1的侧壁与最下面的牺牲层SL直接接触，第二下半导体图案LSP2的侧壁与掩埋绝缘图案56直接接触。此外，第二下半导体图案LSP2的高度随着第二竖直孔VH2与外围电路区域PCR之间的距离减小而减小。
此外，在实施例中，可以省略形成第一下半导体图案LSP1和第二下半导体图案LSP2的工艺，如图5所示。在实施例中，如图6所示，在单元阵列区域CAR上形成第一下半导体图案LSP1期间，不形成第二下半导体图案LSP2。
接下来，根据实施例，参考图19A和图19C，在设置有第一下半导体图案LSP1的第一竖直孔VH1中形成第一竖直绝缘图案VP1和第一上半导体图案USP1，并且在设置有第二下半导体图案LSP2的第二竖直孔VH2中形成第二竖直绝缘图案VP2和第二上半导体图案USP2。
根据实施例，第一竖直绝缘图案VP1和第二竖直绝缘图案VP2同时形成，并且第一竖直绝缘图案VP1和第二竖直绝缘图案VP2的形成包括：沉积竖直绝缘层和半导体层以共形地覆盖第一竖直孔VH1的内表面和第二竖直孔VH2的内表面；以及对竖直绝缘层和半导体层执行各向异性蚀刻工艺以暴露第一下半导体图案LSP1和第二下半导体图案LSP2的部分。
根据实施例，当省略第二下半导体图案LSP2时，第二竖直绝缘图案VP2形成在蚀刻停止图案54上且形成在第二竖直孔VH2中。
如上所述，根据实施例，第一竖直绝缘图案VP1和第二竖直绝缘图案VP2由单个层或多个层形成，并且是数据存储层的一部分。
接下来，根据实施例，第一上半导体图案USP1和第二上半导体图案USP2可以同时分别形成在第一竖直孔VH1和第二竖直孔VH2中。
根据实施例，通过分别在第一竖直绝缘图案VP1中的第一竖直孔VH1和第二竖直绝缘图案VP2中的第二竖直孔VH2中沉积均匀厚度的半导体层来形成第一上半导体图案USP1和第二上半导体图案USP2。根据实施例，半导体层具有共形厚度，但是可能太薄而不能填充整个第一竖直孔VH1和第二竖直孔VH2。因此，第一上半导体图案USP1和第二上半导体图案USP2在第一竖直孔VH1和第二竖直孔VH2中包括空白空间或间隙区域，并且空白空间被绝缘间隙填充层或空气填充。
例如，第一上半导体图案USP1和第二上半导体图案USP2分别连接到第一下半导体图案LSP1和第二下半导体图案LSP2。又例如，当省略第二下半导体图案LSP2时，第二上半导体图案USP2与蚀刻停止图案54接触。
此外，根据实施例，位线导电焊盘PAD1和虚设导电焊盘PAD2形成在第一上半导体图案USP1和第二上半导体图案USP2上。位线导电焊盘PAD1和虚设导电焊盘PAD2是掺杂有杂质的杂质区域或者由导电材料形成。
根据实施例，在形成位线导电焊盘PAD1和虚设导电焊盘PAD2之后，在模制结构MS和平坦化绝缘层120上形成第一层间绝缘层130。
参照图20A和图20B，根据实施例，在形成第一层间绝缘层130之后，形成穿过模制结构MS并且暴露衬底10的沟槽T。沟槽T在第一方向D1上延伸，并且在第二方向D2上彼此间隔开。沟槽T与单元沟道结构VS1和虚设沟道结构VS2间隔开，并且暴露牺牲层SL和绝缘层ILD的侧壁。
根据实施例，在形成沟槽T之后，执行替换工艺以将被沟槽T暴露的牺牲层SL替换为电极EL。
根据实施例，替换工艺包括去除由沟槽T暴露的牺牲层SL，以分别在绝缘层ILD之间形成栅极区域并在栅极区域中形成电极EL。根据实施例，形成栅极区域包括使用相对于平坦化绝缘层120、绝缘层ILD、单元沟道结构VS1、虚设沟道结构VS2和衬底10具有蚀刻选择性的蚀刻配方各向同性地蚀刻牺牲层SL。根据本发明构思的实施例，最下面的栅极区域暴露单元阵列区域CAR上的第一下半导体图案LSP1的侧壁的一部分和连接区域CNR上的第二竖直绝缘图案VP2的侧壁的一部分。换言之，在移除模制结构MS的牺牲层SL的工艺中，第二下半导体图案LSP2不被栅极区域暴露。
根据实施例，在栅极区域中形成电极EL之前，栅极绝缘层15形成在第一下半导体图案LSP1的由最下面的栅极区域暴露的侧壁上。栅极绝缘层通过在含氧的气体气氛中执行的热处理工艺形成。因此，第一下半导体图案LSP1的由栅极区域暴露的侧壁被热氧化以形成栅极绝缘层15。
接下来，根据实施例，在具有栅极区域的模制结构MS上顺序地沉积水平绝缘层、阻挡金属层和金属层，然后，各向异性地蚀刻沉积在沟槽上的阻挡金属层和金属层，以分别在栅极区域中形成电极EL。根据实施例，水平绝缘层是数据存储层的一部分，并且包括氧化硅层或高k介电层。阻挡金属层由金属氮化物层(例如，TiN、TaN或WN)形成或包括金属氮化物层(例如，TiN、TaN或WN)。此外，金属层由至少一种金属(例如，W、Al、Ti、Ta、Co或Cu)形成或包括至少一种金属(例如，W、Al、Ti、Ta、Co或Cu)。
根据实施例，由于模制结构MS的牺牲层SL被替换为电极EL，所以形成了电极EL和绝缘层ILD竖直地且交替地堆叠的电极结构ST，如参考图2A、图2B和图2C所描述的。
此外，根据实施例，在由沟槽T暴露的衬底10中形成公共源极区域CSR。通过用导电类型与衬底10的导电类型不同的杂质掺杂衬底10的暴露部分来形成公共源极区域CSR。公共源极区域CSR包括例如n型杂质，例如砷(As)或磷(P)。
接下来，根据实施例，如图2B和图2C所示，形成侧壁间隔物SS以覆盖电极结构ST的侧壁。侧壁间隔物SS的形成包括：在具有电极结构ST的衬底10上沉积间隔物层至均匀厚度；以及对间隔物层执行回蚀工艺以暴露公共源极区域CSR。这里，间隔物层由绝缘材料形成，并且在实施例中，间隔物层由氧化硅、氮化硅、氮氧化硅或具有低介电常数的低k介电材料中的至少一种形成。
根据实施例，在具有侧壁间隔物SS的每个沟槽中形成公共源极插塞CSP。在实施例中，公共源极插塞CSP设置在每对水平相邻的电极EL之间，并且侧壁间隔物SS设置在电极EL与公共源极插塞CSP之间。换言之，侧壁间隔物SS覆盖公共源极插塞CSP的侧壁。此外，公共源极插塞CSP平行于电极EL延伸，并且公共源极插塞CSP的顶表面位于单元沟道结构VS1的顶表面和虚设沟道结构VS2的顶表面上方。
此后，根据实施例，在第一层间绝缘层130上形成第二层间绝缘层140，并且第二层间绝缘层140覆盖公共源极插塞CSP的顶表面。位线接触插塞BPLG形成为穿过第一层间绝缘层130和第二层间绝缘层140，并且分别耦接到单元沟道结构VS1。此外，单元接触插塞CPLG形成在连接区域CNR上并且分别耦接到电极EL，外围接触插塞PPLG形成为穿过第一层间绝缘层130、第二层间绝缘层140和平坦化绝缘层120并且耦接到外围逻辑电路。接下来，在第二层间绝缘层140上形成上述的位线BL和连接线CL。
根据本发明构思的实施例，在连接区域上，虚设沟道结构通过蚀刻停止图案与衬底间隔开。即，虚设沟道结构与衬底电隔离。因此，即使耦接到电极的单元接触插塞设置成邻近虚设沟道结构或与虚设沟道结构接触，在三维半导体存储器件的操作期间，也可以通过虚设沟道结构防止单元接触插塞与衬底之间的电短路，因此可以改善三维半导体存储器件的可靠性和电特性。
此外，根据实施例，虚设沟道结构具有椭圆形形状，并且虚设沟道结构中的外延图案的顶表面位于最下面的电极下方。因此，可以实现竖直结构的上半导体图案与电极结构之间的均匀距离。换言之，可以改善设置在连接区域上的接地选择晶体管的击穿电压特性。
虽然已经具体示出并描述了本发明构思的示例性实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中做出形式和细节上的变化。

Claims (25)

1.一种三维半导体存储器件，所述三维半导体存储器件包括：
衬底，所述衬底包括单元阵列区域和连接区域，所述衬底包括位于所述连接区域上的虚设沟槽；
电极结构，所述电极结构设置在所述衬底上并且包括在所述连接区域上具有阶梯结构的竖直堆叠的电极；
虚设绝缘结构，所述虚设绝缘结构设置在所述虚设沟槽中，所述虚设绝缘结构包括与所述衬底和所述电极结构间隔开的蚀刻停止图案；
单元沟道结构，所述单元沟道结构设置在所述单元阵列区域上，所述单元沟道结构穿过所述电极结构并且与所述衬底接触；以及
虚设沟道结构，所述虚设沟道结构设置在所述连接区域上，所述虚设沟道结构穿过所述电极结构和所述虚设绝缘结构的一部分并且与所述蚀刻停止图案接触。
2.根据权利要求1所述的三维半导体存储器件，其中，所述蚀刻停止图案包括平行于所述衬底的顶表面延伸的底部部分和沿着所述虚设沟槽的侧壁从所述底部部分突出的侧壁部分。
3.根据权利要求1所述的三维半导体存储器件，其中，所述虚设绝缘结构还包括：
虚设绝缘图案，所述虚设绝缘图案设置在所述蚀刻停止图案的底表面与所述衬底之间，并且覆盖所述虚设沟槽的内表面；以及
掩埋绝缘图案，所述掩埋绝缘图案设置在所述蚀刻停止图案的顶表面与所述电极结构之间，
其中，所述掩埋绝缘图案的一部分设置在所述虚设绝缘图案与所述蚀刻停止图案的侧壁之间。
4.根据权利要求1所述的三维半导体存储器件，其中，所述虚设绝缘结构包括：
虚设绝缘图案，所述虚设绝缘图案设置在所述蚀刻停止图案的底表面与所述衬底之间，并且覆盖所述虚设沟槽的内表面；以及
掩埋绝缘图案，所述掩埋绝缘图案设置在所述蚀刻停止图案的顶表面与所述电极结构之间，
其中，所述虚设沟道结构包括位于所述蚀刻停止图案上的下半导体图案和位于所述下半导体图案上的上半导体图案，并且
所述下半导体图案的侧壁与所述掩埋绝缘图案接触。
5.根据权利要求1所述的三维半导体存储器件，其中，所述虚设沟道结构的顶表面位于与所述单元沟道结构的顶表面相同的水平高度，
所述单元沟道结构的所述顶表面具有第一宽度，并且
所述虚设沟道结构的顶表面具有大于所述第一宽度的第二宽度。
6.根据权利要求1所述的三维半导体存储器件，其中，所述虚设沟道结构的顶表面位于与所述单元沟道结构的顶表面相同的水平高度，
所述虚设沟道结构的所述顶表面具有短轴和垂直于所述短轴的长轴，
所述虚设沟道结构的所述短轴具有第一宽度，所述虚设沟道结构的所述长轴具有大于所述第一宽度的第一长度，并且
所述单元沟道结构的所述顶表面的最大宽度是小于所述第一宽度的第二宽度。
7.根据权利要求1所述的三维半导体存储器件，其中，所述电极结构在第一方向上延伸，
所述虚设沟道结构的顶表面具有长轴和短轴，所述长轴具有第一长度，所述短轴具有小于所述第一长度的第一宽度，并且
所述虚设沟道结构的所述顶表面的所述长轴相对于所述第一方向倾斜。
8.根据权利要求1所述的三维半导体存储器件，其中，多个所述虚设绝缘结构设置在所述连接区域的所述电极结构下方，并且
多个所述虚设绝缘结构在第一方向和与所述第一方向交叉的第二方向上彼此间隔开。
9.根据权利要求1所述的三维半导体存储器件，其中，所述电极结构在第一方向上延伸，
所述竖直堆叠的电极中的相邻的电极在所述连接区域上的侧表面在所述第一方向上彼此间隔开第一距离，并且
所述虚设绝缘结构在所述第一方向上的长度小于所述第一距离。
10.根据权利要求1所述的三维半导体存储器件，其中，所述电极结构在第一方向上延伸，
所述竖直堆叠的电极中的相邻的电极在所述连接区域上的侧表面在所述第一方向上彼此间隔开第一距离，并且
所述虚设绝缘结构在所述第一方向上的长度大于所述第一距离。
11.根据权利要求1所述的三维半导体存储器件，所述三维半导体存储器件还包括平行于所述电极结构延伸的多个电极隔离结构，
其中，所述电极结构和所述蚀刻停止图案设置在相邻的电极隔离结构之间。
12.根据权利要求1所述的三维半导体存储器件，其中，所述衬底还包括外围电路区域，并且
其中，所述三维半导体存储器件还包括：
器件隔离图案，所述器件隔离图案设置在所述衬底的限定了外围有源区域的所述外围电路区域中；以及
虚设图案，所述虚设图案设置在所述器件隔离图案中，所述虚设图案包括与所述蚀刻停止图案相同的材料。
13.一种三维半导体存储器件，所述三维半导体存储器件包括：
衬底，所述衬底包括单元阵列区域和连接区域；
电极结构，所述电极结构设置在所述衬底上并且包括在所述连接区域上具有阶梯结构的竖直堆叠的电极；
单元沟道结构，所述单元沟道结构设置在所述单元阵列区域上并且穿过所述电极结构；
虚设沟道结构，所述虚设沟道结构设置在所述连接区域上并且穿过所述电极结构；
虚设绝缘图案，所述虚设绝缘图案设置在所述虚设沟道结构与所述衬底之间；以及
蚀刻停止图案，所述蚀刻停止图案设置在所述虚设绝缘图案与所述虚设沟道结构之间，
其中，所述蚀刻停止图案的顶表面所在的水平高度低于所述单元沟道结构的底表面所在的水平高度。
14.根据权利要求13所述的三维半导体存储器件，其中，所述单元沟道结构包括设置在所述衬底上的第一下半导体图案和设置在所述第一下半导体图案上的第一上半导体图案，并且
所述虚设沟道结构包括设置在所述蚀刻停止图案上的第二下半导体图案和设置在所述第二下半导体图案上的第二上半导体图案，
所述第一下半导体图案的顶表面所在的水平高度高于所述电极中的最下面的电极的顶表面所在的水平高度，
所述第二下半导体图案的顶表面所在的水平高度低于所述最下面的电极的底表面的水平高度。
15.根据权利要求13所述的三维半导体存储器件，所述三维半导体存储器件还包括掩埋绝缘图案，所述掩埋绝缘图案设置在所述蚀刻停止图案与所述电极结构之间并且与所述虚设绝缘图案的一部分接触，
其中，所述虚设沟道结构穿过所述掩埋绝缘图案。
16.根据权利要求15所述的三维半导体存储器件，其中，所述掩埋绝缘图案的顶表面和所述虚设绝缘图案的顶表面所在的水平高度高于所述单元沟道结构的所述底表面所在的水平高度。
17.一种三维半导体存储器件，所述三维半导体存储器件包括：
衬底，所述衬底包括单元阵列区域和连接区域；
电极结构，所述电极结构设置在所述衬底上并且包括在所述连接区域上具有阶梯结构的竖直堆叠的电极，其中，每个所述电极包括位于所述连接区域上的焊盘部分；
耦接到每个所述电极的所述焊盘部分的单元接触插塞；
穿过每个所述电极的所述焊盘部分的多个虚设沟道结构，并且当在俯视图中观察时，所述多个虚设沟道结构设置在所述单元接触插塞周围；
蚀刻停止图案，所述蚀刻停止图案设置在所述虚设沟道结构的底表面与所述衬底的底表面之间；以及
虚设绝缘图案，所述虚设绝缘图案设置在所述蚀刻停止图案与所述衬底之间。
18.根据权利要求17所述的三维半导体存储器件，其中，每个所述虚设沟道结构具有椭圆形顶表面，所述椭圆形顶表面具有短轴和垂直于所述短轴的长轴。
19.根据权利要求17所述的三维半导体存储器件，其中，每个所述虚设沟道结构的顶表面具有短轴和垂直于所述短轴的长轴，并且
当在俯视图中观察时，所述多个虚设沟道结构的所述长轴在彼此不同的方向上延伸。
20.根据权利要求17所述的三维半导体存储器件，其中，所述蚀刻停止图案的顶表面位于所述衬底的顶表面下方。
21.根据权利要求17所述的三维半导体存储器件，其中，所述电极的所述焊盘部分沿第一方向布置，
每个所述电极的所述焊盘部分在所述第一方向上具有第一长度，并且
所述蚀刻停止图案在所述第一方向上具有小于所述第一长度的第二长度。
22.一种三维半导体存储器件，所述三维半导体存储器件包括：
衬底，所述衬底包括单元阵列区域和连接区域；
虚设绝缘图案，所述虚设绝缘图案设置在所述衬底中并设置在所述连接区域上；
电极结构，所述电极结构设置在所述衬底上，并且包括在第一方向上从所述单元阵列区域延伸到所述连接区域的竖直堆叠的多个电极；
单元沟道结构，所述单元沟道结构设置在所述单元阵列区域上并且穿过所述电极结构；以及
多个虚设沟道结构，所述多个虚设沟道结构设置在所述连接区域上并且穿过所述电极结构和所述虚设绝缘图案，
其中，每个所述虚设沟道结构的顶表面具有长轴和短轴，所述长轴具有第一长度，所述短轴具有小于所述第一长度的第一宽度，并且
当在俯视图中观察时，所述多个虚设沟道结构的所述长轴在彼此不同的方向上延伸。
23.根据权利要求22所述的三维半导体存储器件，其中，所述单元沟道结构的顶表面具有小于所述第一宽度的第二宽度，并且
所述虚设沟道结构的所述长轴在相对于所述第一方向倾斜的方向上延伸。
24.根据权利要求22所述的三维半导体存储器件，其中，所述单元沟道结构和所述虚设沟道结构均包括连接到所述衬底的下半导体图案和连接到所述下半导体图案的上半导体图案，
在所述单元沟道结构中，所述下半导体图案的顶表面所在的水平高度高于所述多个电极中的最下面的电极的顶表面所在的水平高度，并且
在所述虚设沟道结构中，所述下半导体图案的顶表面所在的水平高度低于所述多个电极中的所述最下面的电极的底表面所在的水平高度。
25.根据权利要求22所述的三维半导体存储器件，所述三维半导体存储器件还包括设置在所述连接区域上并且分别耦接到所述多个电极的多个接触插塞，
其中，在每个所述接触插塞周围设置有所述多个所述虚设沟道结构中的一组虚设沟道结构，并且
所述一组虚设沟道结构的顶表面的所述长轴在相对于所述第一方向倾斜的方向上延伸。
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