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KR102687679B1 - 3d nand 메모리 디바이스 및 그 형성 방법 - Google Patents

3d nand 메모리 디바이스 및 그 형성 방법 Download PDF

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KR102687679B1
KR102687679B1 KR1020217038340A KR20217038340A KR102687679B1 KR 102687679 B1 KR102687679 B1 KR 102687679B1 KR 1020217038340 A KR1020217038340 A KR 1020217038340A KR 20217038340 A KR20217038340 A KR 20217038340A KR 102687679 B1 KR102687679 B1 KR 102687679B1
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루이 쑤
웬시 저우
즈량 샤
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

반도체 디바이스가 제공된다. 반도체 디바이스는 기판, 기판 위에 교대로 적층되는 워드 라인 층들 및 절연 층들의 스택, 및 스택의 제1 어레이 영역 및 제2 어레이 영역에 형성되는 채널 구조들을 포함한다. 제1 어레이 영역 및 제2 어레이 영역은 스택의 대향 측면들에 위치된다. 제1 계단실이 기판 위의 스택의 접속 영역에 형성된다. 접속 영역은 제1 및 제2 어레이 영역들 사이에 배열되고, 제1 계단실은 비-사변형 트레드들을 갖는다. 제2 계단실이 기판 위의 스택의 접속 영역에 형성되고 제2 계단실은 비-사변형 트레드들을 갖는다. 스택 내의 접속 영역은 제1 및 제2 계단실들 사이의 분리 영역을 포함한다.

Description

3D NAND 메모리 디바이스 및 그 형성 방법
플래시 메모리 디바이스들은 최근에 급속한 개발을 경험하고 있다. 플래시 메모리 디바이스들은 전압을 인가하지 않고 장시간 기간 동안 저장된 데이터를 유지할 수 있다. 또한, 플래시 메모리 디바이스의 판독 속도는 비교적 높을 수 있고, 저장된 데이터를 소거하고 플래시 메모리 디바이스들에 데이터를 재기입하는 것은 쉽다. 따라서, 플래시 메모리 디바이스들은 마이크로-컴퓨터들, 자동 제어 시스템들 등에서 널리 사용되어 왔다. 플래시 메모리 디바이스들의 비트 밀도를 증가시키고 비트 비용을 감소시키기 위해, 3차원(3D) NAND(Not AND) 플래시 메모리 디바이스들이 개발되고 있다.
본 개시내용의 양태에 따르면, 반도체 디바이스가 제공된다. 반도체 디바이스는 기판, 기판 위에 교대로 적층되는 워드 라인 층들 및 절연 층들의 스택, 및 스택의 제1 어레이 영역 및 제2 어레이 영역에 형성되는 채널 구조들을 포함할 수 있다. 제1 및 제2 어레이 영역들은 스택의 대향 측면들에 위치된다. 제1 계단실이 기판 위의 스택의 접속 영역에 형성된다. 접속 영역은 제1 및 제2 어레이 영역들 사이에 배열된다. 제1 계단실은 비-사변형 트레드들을 갖는다. 제2 계단실이 기판 위의 스택의 접속 영역에 형성되고 제2 계단실은 비-사변형 트레드들을 갖는다. 스택 내의 접속 영역은 제1 및 제2 계단실들 사이의 분리 영역을 포함한다.
몇몇 실시예들에서, 비-사변형 트레드들은 삼각형이다.
몇몇 실시예들에서, 제1 계단실은 제1 스텝-다운 방향을 갖는 제1 계단들 그룹들(또는 제1 계단들), 및 제2 스텝-다운 방향을 갖는 제2 계단들 그룹들(또는 제2 계단들)을 가질 수 있다. 제1 스텝-다운 방향은 제2 스텝-다운 방향과 반대이고, 제1 계단들 그룹 및 제2 계단들 그룹은 제1 공유된 계단에서 수렴한다. 또한, 제2 계단실은 제1 스텝-다운 방향을 갖는 제3 계단들 그룹들(제3 계단이라고도 지칭됨), 및 제2 스텝-다운 방향을 갖는 제4 계단들 그룹들(제4 계단들이라고도 지칭됨)을 가질 수 있어 제3 계단들 그룹들 및 제4 계단들 그룹들이 제2 공유된 계단에서 수렴하게 된다.
몇몇 실시예들에서, 제1 계단실 내의 제1 계단들 그룹 및 제2 계단들 그룹은 제3 스텝-다운 방향을 가질 수 있다. 제2 계단실 내의 제3 및 제4 계단들 그룹들은 제3 스텝-다운 방향과 반대인 제4 스텝-다운 방향을 가질 수 있다.
몇몇 실시예들에서, 제1 계단실 내의 각각의 계단은 분리 영역의 대향 측면 상의 제2 계단실 내의 계단의 높이보다 작은 높이를 가질 수 있다. 제2 계단실 내의 최상위 계단 및 분리 영역은 동일한 높이를 가질 수 있다.
몇몇 실시예들에서, 반도체 디바이스는 또한 제1 계단실 상에 형성되고 제1 계단실 내의 워드 라인 층들에 접속되는 제1 접점 구조들을 포함할 수 있다. 반도체 디바이스는 제2 계단실 상에 형성되고 제2 계단실 내의 워드 라인 층들에 접속된 제2 접점 구조를 가질 수 있다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법이 제공된다. 희생 워드 라인 층들 및 절연 층들의 초기 스택이 반도체 디바이스의 기판 위에 형성된다. 희생 워드 라인 층들 및 절연 층들은 기판 위에 교대로 배치된다. 제1 계단실이 초기 스택의 접속 영역의 제1 계단실 영역에 형성되고, 여기서 제1 계단실은 비-사변형 트레드들을 갖는다. 제2 계단실이 초기 스택의 접속 영역의 제2 계단실 영역에 형성되고, 여기서 제2 계단실은 비-사변형 트레드들을 갖는다. 초기 스택의 접속 영역은 제1 및 제2 계단실들 사이에 분리 영역을 포함하고, 접속 영역은 초기 스택의 대향 측면들에서 초기 스택의 어레이 영역들 사이에 위치된다.
몇몇 실시예들에서, 제1 계단실을 형성하기 위해, 희생 워드 라인 층들 및 절연 층들 중 하나 이상이 접속 영역의 제1 계단실 영역에서 제거될 수 있다. 또한, 제1 계단실 영역 내의 희생 워드 라인 층들 및 절연 층들 중 적어도 하나는 제1 에지 프로파일 및 제1 스텝-다운 방향을 갖는 트레드를 갖는 제1 계단을 형성하도록 성형될 수 있다. 제1 계단은 제1 계단실 영역을 제1 섹션 및 제2 섹션으로 분할한다. 희생 워드 라인 층들 및 절연 층들 중의 적어도 하나는 제2 스텝-다운 방향을 갖는 계단들을 형성하기 위해 제1 계단실 영역에 이후에 성형될 수 있다. 제1 패터닝 공정이 제1 계단실 영역에 제1 계단실을 형성하기 위해 제1 계단실 영역 내의 희생 워드 라인 층들 및 절연 층들에 대해 순차적으로 수행될 수 있다.
몇몇 실시예들에서, 제2 계단실을 형성하기 위해, 희생 워드 라인 층들 및 절연 층들 중 적어도 하나가 제2 계단을 형성하기 위해 접속 영역의 제2 계단실 영역에서 성형될 수 있다. 제2 계단은 제1 에지 프로파일 및 제1 스텝-다운 방향을 갖는 트레드를 갖는다. 제2 계단은 제2 계단실 영역을 제3 섹션과 제4 섹션으로 분할한다. 희생 워드 라인 층들 및 절연 층들 중의 적어도 하나는 제2 스텝-다운 방향에 반대인 제3 스텝-다운 방향을 갖는 계단들을 형성하기 위해 제2 계단실 영역에서 성형될 수 있다. 이후에, 제2 패터닝 공정이 제2 계단실 영역에 제2 계단실을 형성하기 위해 제2 계단실 영역 내의 희생 워드 라인 층들 및 절연 층들에 대해 순차적으로 수행될 수 있다.
몇몇 실시예들에서, 제1 패터닝 공정을 수행하는 단계는 제4 스텝-다운 방향을 갖는 제1 섹션에서 제1 에지 프로파일을 갖는 계단들, 및 제1 스텝-다운 방향을 갖는 제2 섹션에서 제1 에지 프로파일을 갖는 계단들을 형성하기 위해 제1 계단실 영역 내의 희생 워드 라인 층들 및 절연 층들에 대해 반복적으로 제1 패터닝 공정을 수행하는 단계를 포함한다. 제4 스텝-다운 방향은 제1 스텝-다운 방향과 반대이다. 또한, 제1 패터닝 공정을 수행하는 단계는 제4 스텝-다운 방향을 갖는 제1 섹션에서 제2 에지 프로파일을 갖는 계단들, 및 제1 스텝-다운 방향을 갖는 제2 섹션에서 제2 에지 프로파일을 갖는 계단들을 형성하기 위해 제1 계단실 영역 내의 희생 워드 라인 층들 및 절연 층들에 대해 반복적으로 제1 패터닝 공정을 수행하는 단계를 포함하고, 제1 에지 프로파일 및 제2 에지 프로파일은 대칭이다.
몇몇 실시예들에서, 제2 패터닝 공정을 수행하는 단계는 제4 스텝-다운 방향을 갖는 제3 섹션에서 제1 에지 프로파일을 갖는 계단들, 및 제1 스텝-다운 방향을 갖는 제4 섹션에서 제1 에지 프로파일을 갖는 계단들을 형성하기 위해 제2 계단실 영역 내의 희생 워드 라인 층들 및 절연 층들에 대해 반복적으로 제2 패터닝 공정을 수행하는 단계를 포함한다. 또한, 제2 패터닝 공정을 수행하는 단계는 제4 스텝-다운 방향을 갖는 제3 섹션에서 제2 에지 프로파일을 갖는 계단들, 및 제1 스텝-다운 방향을 갖는 제4 섹션에서 제2 에지 프로파일을 갖는 계단들을 형성하기 위해 제2 계단실 영역 내의 희생 워드 라인 층들 및 절연 층들에 대해 반복적으로 제2 패터닝 공정을 수행하는 단계를 포함한다.
몇몇 실시예들에서, 제1 에지 프로파일 및 제2 에지 프로파일은 제2 스텝-다운 방향 또는 제3 스텝-다운 방향에 평행한 방향을 따라 대칭이다.
몇몇 실시예들에서, 제1 패터닝 공정 및 제2 패터닝 공정은 트림-에칭 공정 또는 포토리소그래피-에칭(포토-에칭이라고도 지칭됨) 공정 중 적어도 하나를 포함한다. 몇몇 실시예들에서, 제1 에지 프로파일은 지그재그 에지 프로파일 또는 경사 에지 프로파일이다.
제1 계단실은 제1 계단들 및 제2 계단들을 포함할 수 있다. 제1 계단들은 비-사변형 트레드들을 갖고 제1 섹션에서 제4 스텝-다운 방향으로 연장된다. 제2 계단들은 비-사변형 트레드들을 갖고 제2 섹션에서 제1 스텝-다운 방향으로 연장된다. 제1 계단들 및 제2 계단들은 제1 공유된 계단에서 수렴할 수 있고, 제4 스텝-다운 방향은 제1 스텝-다운 방향과 반대이다. 제2 계단실은 제3 계단들 및 제4 계단들을 가질 수 있다. 제3 계단들은 비-사변형 트레드들을 갖고 제3 섹션에서 제4 스텝-다운 방향으로 연장될 수 있고, 제4 계단들은 비-사변형 트레드들을 갖고 제4 섹션에서 제1 스텝-다운 방향으로 연장될 수 있다. 제3 계단들 및 제4 계단들은 제2 공유된 계단에서 수렴할 수 있다.
몇몇 실시예들에서, 제1 계단들 및 제2 계단들은 제2 스텝-다운 방향을 더 가질 수 있다. 제3 계단들 및 제4 계단들은 제3 스텝-다운 방향을 더 가질 수 있다. 제2 스텝-다운 방향은 제3 스텝-다운 방향과 반대이다.
몇몇 실시예들에서, 제1 계단실 내의 각각의 계단은 분리 영역의 대향 측면 상의 제2 계단실 내의 계단의 높이보다 작은 높이를 가질 수 있다.
개시된 방법에서, 채널 구조들은 초기 스택의 어레이 영역들에 이후에 형성될 수 있고, 여기서 채널 구조들은 기판으로부터 연장되고 초기 스택의 어레이 영역들에서 희생 워드 라인 층들 및 절연 층들을 통해 연장된다. 희생 워드 라인 층들은 이어서 전도성 재료로 이루어진 워드 라인 층들로 대체될 수 있다. 또한, 제1 계단실 상의 제1 접점 구조들, 및 제2 계단실 상의 제2 접점 구조들이 형성될 수 있다. 제1 접점 구조들은 제1 계단실 내의 워드 라인 층들에 접속될 수 있고, 제2 접점 구조들은 제2 계단실 내의 워드 라인 층들에 접속될 수 있다.
본 개시내용의 양태들은 첨부 도면들과 함께 숙독할 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업에서의 표준 관행에 따라, 다양한 특징들이 실제 축척대로 도시되어 있지 않다는 것에 유의한다. 실제로, 다양한 특징들의 치수들은 설명의 명료성을 위해 증가되거나 감소될 수도 있다.
도 1은 3D NAND 디바이스의 3차원 도면이다.
도 2는 도 1에 도시되어 있는 3D NAND 디바이스의 평면도이다.
도 3은 본 개시내용의 예시적인 실시예들에 따른, 예시적인 3D NAND 디바이스의 평면도이다.
도 4는 본 개시내용의 예시적인 실시예들에 따른, 예시적인 3D NAND 디바이스의 접속 영역의 3차원 도면이다.
도 5는 본 개시내용의 예시적인 실시예들에 따른, 예시적인 3D NAND 디바이스의 접속 영역의 개략적인 평면도이다.
도 6, 도 7, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a 및 도 11b는 본 개시내용의 예시적인 실시예들에 따른, 예시적인 3D NAND 디바이스를 제조하는 다양한 중간 단계들의 평면도들이다.
도 12 내지 도 18은 본 개시내용의 예시적인 실시예들에 따른, 예시적인 3D NAND 디바이스를 제조하는 다양한 중간 단계들의 평면도들이다.
도 19는 본 개시내용의 예시적인 실시예들에 따른, 예시적인 3D NAND 디바이스를 제조하기 위한 공정의 흐름도이다.
이하의 개시내용은 제공된 주제의 상이한 특징들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에 설명된다. 물론, 이들은 단지 예들이며, 한정적인 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제2 피처 위에 또는 상에 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉할 수도 있는 실시예들을 포함할 수도 있고, 그리고 추가적인 피처들이 제1 및 제2 피처들 사이에 형성될 수도 있어, 제1 및 제2 피처들이 직접 접촉하지 않을 수도 있게 되는 실시예들을 또한 포함할 수도 있다. 또한, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 단순성 및 명료성을 위한 것이며, 그 자체로 설명된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지는 않는다.
또한, "아래에", "아래쪽에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어들은 도면들에 도시되어 있는 바와 같은 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에서 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에 도시되어 있는 배향에 추가하여 사용 또는 동작에서 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 달리 배향될(90도 회전되거나 다른 배향들로) 수도 있고, 본 명세서에서 사용되는 공간적으로 상대적인 기술어들은 마찬가지로 그에 따라 해석될 수도 있다.
3D NAND 디바이스는 어레이 영역 및 어레이 영역의 경계들에 위치된 하나 이상의 접속 영역을 포함할 수 있다. 어레이 영역은 디바이스의 기판 위에 적층된 복수의 워드 라인 층들을 통해 연장되는 복수의 채널 구조들을 포함할 수 있다. 워드 라인 층들은 계단형/단차형 구성으로 접속 영역으로 추가로 측방향으로 연장될 수 있다. 복수의 접점 구조들은 접속 영역에서 워드 라인 층들에 접속될 수 있고, 외부 제어 신호들에 추가로 결합될 수 있다. 3D NAND 디바이스들이 특히 64 층(64L)으로부터 128 층(128L) 아키텍처로 더 높은 용량 및 밀도로 옮겨감에 따라, 접속 영역의 계단형 구성을 형성하는 것은 점점 더 시간 소모적인 공정이 된다.
본 개시내용은 3D NAND 디바이스 내의 계단실 구성들에 관한 실시예들을 포함한다. 계단실 구성은 3D NAND 디바이스의 2개의 어레이 영역들 사이에 배열되는 계단형 접속 영역을 포함할 수 있고, 2개의 어레이 영역은 3D NAND 디바이스의 2개의 대향 측면들에 형성된다. 계단실 구성은 워드 라인 제어들을 향상시킬 뿐만 아니라, 제조 공정을 단순화하고, 예를 들어, 제조 공정 중에 쵸프 공정(chop process) 및 계단 분할 방식을 조합함으로써 마스크 층들을 감소시키거나 최소화할 수 있다. 또한, 계단형 접속 영역은 비-사변형 트레드들을 갖는 계단들을 포함하고, 이는 계단들 상에 형성되는 접점 구조들의 밀도를 개선할 수 있다.
도 1은 3D NAND 디바이스(또는 디바이스)(100)의 3차원 도면이다. 도 1에 도시되어 있는 바와 같이, 디바이스(100)는 기판(도시되어 있지 않음) 위에 교대로 배열되는 워드 라인 층들 및 절연 층들의 스택을 포함할 수 있다. 스택은 어레이 영역(102)을 가질 수 있고, 여기서 복수의 채널 구조들(도시되어 있지 않음)이 기판으로부터 연장되고 어레이 영역(102) 내의 워드 라인 층들 및 절연 층들을 통해 연장될 수 있다. 스택은 또한, 계단형 구성으로 형성되고 어레이 영역(102)의 측면에 위치되는 접속 영역을 가질 수 있다. 접속 영역은 디바이스(100)의 하나 이상의 하단 선택 게이트들에 접속되는 제1 계단형 부분(104)을 가질 수 있다. 접속 영역은 또한, 메모리 셀들의 어레이를 형성하기 위해 어레이 영역(102) 내의 채널 구조들에 접속되는 제2 계단형 부분(106)을 가질 수 있다. 도 1의 예시적인 실시예에서, 디바이스(100)는 4개의 블록들을 가질 수 있으며, 4개의 블록들 각각은 하나 이상의 서브-블록들(핑거들 또는 핑거 구조들이라고도 지칭됨)을 가질 수 있다.
도 2는 3D NAND 디바이스(100) 내의 블록(200)의 평면도이다. 블록(200)은 접속 영역(계단실 영역이라고도 지칭됨)(202) 및 어레이 영역(204)을 가질 수 있다. 접속 영역(202)은 어레이 영역(204)의 제1 측면에 위치된다. 몇몇 실시예들에서, 다른 접속 영역(도시되어 있지 않음)이 어레이 영역(204)의 제2 측면에 위치될 수 있다. 예를 들어, 제2 측면은 제1 측면에 대향한다. 블록(200)은 블록(200)을 3개의 서브-블록들(또는 핑거 구조들)(213A 내지 213C)로 분할하는 슬릿 구조(게이트-라인 슬릿이라고도 지칭됨)(206, 208, 210, 212)을 가질 수 있다. 슬릿 구조들(예를 들어, 206, 212)은 블록의 상단 및 하단 경계들에 위치되고 연속적인 형상을 가질 수 있다. 슬릿 구조들(예를 들어, 208, 210)은 블록(200) 내에 배치되고 불연속 형상을 가질 수 있다. 몇몇 실시예들에서, 게이트-라스트 제조 기술이 3D NAND 디바이스(100)를 형성하기 위해 사용된다. 따라서, 슬릿 구조들은 희생 워드 라인 층들의 제거 및 실제 게이트들의 형성을 돕기 위해 형성된다. 몇몇 실시예들에서, 슬릿 구조들은 전도성 재료들로 제조되고, 접점들로서 역할을 하기 위해 어레이 공통 소스(ACS) 영역 상에 위치될 수 있고, ACS 영역들은 공통 소스들로서 역할을 하기 위해 기판에 형성된다. 몇몇 실시예들에서, 슬릿 구조들은 분리 구조들로서 역할을 하기 위해 유전체 재료들로 제조될 수 있다.
접속 영역(202)은 복수의 계단들을 가질 수 있다. 예를 들어, 14개의 계단들(S1 내지 S14)은 -X 방향을 따라 스텝-다운 방향으로 도 2의 접속 영역(202)에 포함된다. 접속 영역(202)은 복수의 더미 채널 구조들(218)을 가질 수 있다. 더미 채널 구조들(218)은 제조 중에 공정 변동 제어를 위해 및/또는 추가적인 기계적 지지를 위해 적절한 장소들에 배치될 수 있다. 접속 영역(202)은 계단들(S1 내지 S14) 상에 위치되고 워드 라인 층들에 접속되는 복수의 접점 구조들(216)을 또한 가질 수 있다. 접점 구조들(216)은 계단들(S1 내지 S14)로부터 연장되고 BEOL(backend of line)의 금속 층들(예를 들어, M0 층, M1 층)에 추가로 연결될 수 있으며, 여기서 금속 층들은 접점 구조들(216) 위에 적층된다.
어레이 영역(204)에서, 복수의 채널 구조들(214)이 배치된다. 채널 구조들(214)은 수직 메모리 셀 스트링들의 어레이를 형성하도록 기판으로부터 연장되고 워드 라인 층들을 통해 연장될 수 있다. 수직 메모리 셀 스트링의 각각은 기판 위에 순차적으로 그리고 직렬로 배치되는 하나 이상의 하단 선택 트랜지스터들(BSTs), 복수의 메모리 셀들(MCs), 및 하나 이상의 상단 선택 트랜지스터들(TSTs)을 형성하기 위해 워드 라인 층들에 결합되는 각각의 채널 구조를 포함할 수 있다. 채널 구조들 각각은 채널 층, 채널 층을 둘러싸는 터널링 층, 터널링 층을 둘러싸는 전하 트래핑 층, 및 전하 트래핑 층을 둘러싸고 또한 워드 라인 층들에 직접 접촉하는 장벽 층을 더 포함할 수 있다. 몇몇 실시예들에서, HfO2 또는 AlO와 같은 하이-K 층이 워드 라인 층들과 장벽 층 사이에 배치될 수 있다.
몇몇 실시예에서, 예를 들어, 상단 선택 게이트 컷(TSG-Cut) 구조로서 역할을 하는 하나 이상의 트렌치(220)가 어레이 영역(204)에 배치될 수 있다. 도 2에 도시되어 있는 바와 같이, TSG-Cut 구조들(220)은 핑거(또는 서브-블록) 부분들(213A 내지 213C) 각각의 중간에 배치되어 대응하는 메모리 핑거의 상단 선택 게이트(TSG) 층을 2개의 부분들로 분할할 수 있고, 이에 의해 대응하는 메모리 핑거 부분을 2개의 개별적으로 프로그램 가능한(판독/기입) 페이지들로 분할할 수 있다. 3D NAND 디바이스의 소거 동작은 메모리 블록 레벨에서 수행될 수 있지만, 판독 및 기입 동작들은 메모리 페이지 레벨에서 수행될 수 있다.
3D NAND 디바이스(100)에서, 접속 영역(202)은 워드 라인 층들 및 절연 층들 상에서 순차적으로 레지스트 트림 공정 및 에칭 공정을 수행함으로써 형성될 수 있다. 도 2에 도시되어 있는 바와 같이, 접속 영역(202)은 3개 이상의 계단 분할 방식들(또는 분할 계단 영역들)로 하나의 스텝-다운 방향(예를 들어, -X 방향)을 따라 형성된다. 이에 따라, 스택의 하단 부분에 위치된 워드 라인 층들은, 3D NAND 기술이 128L 아키텍처로 옮겨감에 따라 스텝-다운 방향(예를 들어, -X 방향)을 따라 긴 치수를 가질 수 있는데, 이는 높은 저항-커패시턴스(RC) 지연을 야기할 수 있다.
본 개시내용에서, 3D NAND 디바이스에서의 계단실 구성들이 제공된다. 접속 영역은 3D NAND 디바이스의 어레이 영역들(예를 들어, 2개의 어레이 영역들) 사이에 배열될 수 있다. 어레이 영역들은 예를 들어, 3D NAND 디바이스의 2개의 대향 측면들에 형성된다. 하나 이상의 계단실들이 접속 영역에 형성될 수 있다. 각각의 계단실은 2개 이상의 스텝-다운 방향들로 연장되는 비-사변형 트레드들을 갖는 계단들을 가질 수 있다. 계단실 구성은 워드 라인 제어들을 향상시킬 수 있을 뿐만 아니라 제조 공정을 단순화하고 제조 공정 중에 쵸프 공정과 계단 분할 방식을 조합함으로써 마스크 요청을 최소화할 수 있다. 비-사변형 트레드들은 계단들 상에 위치된 접점 구조들의 밀도를 더 개선할 수 있다. 본 개시내용에서, 각각의 계단은 공정 흐름에 따라, 사변형 트레드들 및/또는 다른 프로파일들을 갖는 트레드들을 더 포함할 수 있다.
도 3은 예시적인 3D NAND 디바이스의 평면도이다. 단순성 및 명료성을 위해, 도 3은 3D NAND 디바이스의 하나의 블록(300)만을 도시하고 있다. 그러나, 3D NAND 디바이스는 예를 들어, 회로 설계에 따라 임의의 수의 블록들을 포함할 수 있다. 도 3에 도시되어 있는 바와 같이, 블록(300)은 기판(도시되어 있지 않음) 위에 교대로 배치된 워드 라인 층들 및 절연 층들로 형성되는 스택을 가질 수 있다. 블록(300)은 어레이 영역들(예를 들어, 2개의 어레이 영역들(302, 304)) 및 접속 영역(306)을 가질 수 있다. 2개의 어레이 영역들(302, 304)은 블록(300)의 2개의 대향 측면들에 위치된다. 접속 영역(306)은 2개의 어레이 영역들(302, 304) 사이에 배치될 수 있다. 블록(300)은 또한 기판으로부터 연장되고 교대로 배치된 워드 라인 층들 및 절연 층들로 형성된 스택을 통해 연장될 수 있는 복수의 슬릿 구조들(또는 게이트-라인 슬릿들)(308, 310, 312, 314, 316, 318, 320, 321, 322)을 가질 수 있다. 슬릿 구조들(308, 310)은 각각 블록(300)의 상단 및 하단 경계들에 위치된다. 슬릿 구조들(312, 314)은 어레이 영역(302) 내에 배치되고, 슬릿 구조들(316, 318)은 어레이 영역(304) 내에 배치된다. 이에 따라, 어레이 영역들(302, 304)은 슬릿 구조들(312, 314, 316, 318)에 의해 3개의 서브-블록들(또는 핑거들)(324A 내지 324C)로 분할된다. 슬릿 구조들(320 내지 322)은 접속 영역(306) 내에 위치되고, 불연속 구성을 가질 수 있다. 몇몇 실시예들에서, 슬릿 구조들(320 내지 322)은 더미 슬릿 구조들일 수 있는데, 즉, 슬릿 구조들(320 내지 322)은 어떠한 전기적 입력들에도 접속되지 않는다. 몇몇 실시예들에서, 접속 영역 내의 슬릿 구조들(예를 들어, 320 내지 322)은 어레이 영역들 내의 슬릿 구조들(예를 들어, 312, 314, 316, 318) 중 하나 이상과 정렬되지 않거나 그로부터 오프셋된다. 슬릿 구조들은 다른 실시예들에서 상이한 구성들을 가질 수 있다. 예를 들어, 접속 영역 내의 슬릿 구조들(예를 들어, 320 내지 322)은 회로 레이아웃에 따라 어레이 영역들 내의 슬릿 구조들(예를 들어, 312, 314, 316, 318)과 정렬될 수 있다.
여전히 도 3에서, 블록(200)과 유사하게, 블록(300)의 어레이 영역들(302, 304)은 복수의 채널 구조(326)를 가질 수 있다. 채널 구조들(326)은 기판으로부터 연장되고 어레이 영역들(302, 304)에서의 워드 라인 층들 및 절연 층들을 통해 연장될 수 있다. 접속 영역(306)은 복수의 접점 구조들(328) 및 복수의 더미 채널 구조들(330)을 가질 수 있다. 접점 구조들(328) 및 더미 채널 구조들(330)은 워드 라인 층들 상에 위치되고, 접속 영역(306) 내의 워드 라인 층들로부터 더 연장된다(예를 들어, 기판에 수직인 방향을 따라). 예를 들어, 복수의 접점 구조들(328) 각각은 상이한 워드 라인 층 상에 위치될 수 있다.
접속 영역(306)은 비-사변형 트레드들을 갖는 복수의 계단들(332)을 더 가질 수 있다. 일반적으로, 계단들은 트레드들 및 라이저들로 형성된다. 예에서, 트레드는 하부 라이저의 상단 에지와 상부 라이저의 하단 에지 사이에 수평으로 배치되는 부분이고, 라이저는 트레드들을 연결한다(예를 들어, 하부 트레드의 내부 에지와 상부 트레드의 외부 에지 사이에 수직으로 배치되는 부분). 몇몇 예들에서, 계단은 트레드 및 트레드의 하부 라이저로 구성된다. 트레드는 하나 이상의 접점 구조들(예를 들어, 328)이 랜딩하기 위한 접점 패드로 구성될 수 있는 부분이다. 도 3의 예에서, 라이저는 교대로 배치된 (희생) 워드 라인 층들 및 절연 층들과 같은 층들의 스택의 측벽이다. 본 개시내용에서, 계단의 높이는 워드 라인 층 및 절연 층의 층 쌍들의 견지에서 측정될 수 있다.
몇몇 실시예들에서, 비-사변형 트레드들(332)은 삼각형일 수 있고, 여기서 트레드들(332) 각각은 3개의 정점들을 가질 수 있다. 3개의 정점들은 3개의 더미 채널 구조들(330)에 위치될 수 있고, 3개의 정점들 각각은 각각의 더미 채널 구조일 수 있다. 또한, 비-사변형 트레드들(332) 각각은 대응하는 접점 구조(328)를 포함할 수 있다. 접점 구조들(328) 각각은 이에 따라 대응 비-사변형 트레드(332) 상에 형성되고, 대응 비-사변형 트레드(332)로부터 연장되어, 디코드 구조와 같은 제어기 또는 드라이버에 결합된다.
도 4는 블록(300) 내의 접속 영역(306)의 실시예의 3차원 도면이다. 도 4에 도시되어 있는 바와 같이, 접속 영역(306)은 제1 계단실(402) 및 제2 계단실(404)을 가질 수 있다. 몇몇 실시예들에서, 접속 영역(306)은 제1 및 제2 계단실들(402, 404) 사이에 배치되는 분리 영역(406)을 포함한다. 몇몇 실시예들에서, 제1 및 제2 계단실들(402, 406)은 복수의 비-사변형 트레드들을 포함할 수 있다.
제1 계단실(402)은 제1 계단들 그룹(402A) 및 제2 계단들 그룹(402B)을 가질 수 있다. 제1 및 제2 계단들 그룹들(402A, 402B)은 예를 들어, 스택 내의 워드 라인 층들의 수에 기초하여, 동일한 수 또는 상이한 수의 계단들을 가질 수도 있다. 도 4의 예시적인 실시예에서, 제1 계단들 그룹(402A)은 제1 스텝-다운 방향(예를 들어, X 방향)을 가질 수 있고, 제2 계단들 그룹(402B)은 제2 스텝-다운 방향(예를 들어, -X 방향)을 가질 수 있다. 제1 스텝-다운 방향은 제2 스텝-다운 방향과 반대여서 제1 계단들 그룹(402A) 및 제2 계단들 그룹(402B)이 하나 이상의 공유된 계단들에서 수렴할 수 있게 된다. 제1 및 제2 계단들 그룹(402A, 402B)은 제1 및 제2 스텝-다운 방향들에 수직인 제3 스텝-다운 방향(예를 들어, Y 방향)을 따라 하나 이상의 단차부들을 더 가질 수 있다.
유사하게, 제2 계단실(404)은 제3 계단들 그룹(404A) 및 제4 계단들 그룹(404B)을 가질 수 있다. 제3 및 제4 계단들 그룹들(404A, 404B)은 예를 들어, 스택 내의 워드 라인 층들의 수에 기초하여, 동일한 수 또는 상이한 수의 계단들을 가질 수도 있다. 제3 계단들 그룹(404A)은 제1 스텝-다운 방향(예를 들어, X 방향)을 가질 수 있고, 제4 계단들 그룹(404B)은 제2 스텝-다운 방향(예를 들어, -X 방향)을 가질 수 있다. 제3 계단들 그룹(404A) 및 제4 계단들 그룹(404B)은 하나 이상의 공유된 계단들(예를 들어, 계단(408))에서 수렴할 수 있다. 제3 및 제4 계단들 그룹들(404A, 404B)은 제1 및 제2 스텝-다운 방향들에 수직인 제4 스텝-다운 방향(예를 들어, -Y 방향)을 가질 수 있다. 몇몇 실시예들에서, 제4 스텝-다운 방향은 제3 스텝-다운 방향에 대향할 수 있다.
도 4는 단지 예이고, 제1 및 제2 계단실들(402, 404)은 임의의 수의 계단들 그룹들을 가질 수 있다는 점에 유의하여야 한다. 또한, 각각의 계단들 그룹들은 임의의 수의 스텝-다운 방향들로 연장하는 임의의 수의 계단들을 가질 수 있다. 예를 들어, 제1 계단들 그룹(404A)은 디바이스 구조 디자인에 따라 제1 스텝-다운 방향(예를 들어, X 방향)으로 연장되고, 또한 제4 스텝-다운 방향(예를 들어, -Y 방향) 및 제3 스텝-다운 방향(예를 들어, Y 방향)으로 연장될 수도 있다.
도 5는 블록(300) 내의 접속 영역(306)의 실시예의 개략 평면도이다. 도 5에 도시되어 있는 바와 같이, 제1 계단실(402)은, 삼각형 트레드들을 갖고 X 방향을 따라 제1 스텝-다운 방향(D1)으로 연장하는 제1 계단들 그룹(402A)을 포함한다. 제1 계단실(402)은, 삼각형 트레드들을 갖고 -X 방향을 따라 제2 스텝-다운 방향(D2)으로 연장하는 제2 계단들 그룹(402B)을 더 포함한다. 제1 계단들 그룹(402A) 및 제2 계단들 그룹(402B)은 1, 3, 및 5로 라벨링된 계단들과 같은 하나 이상의 제1 공유된 계단들에서 수렴한다. 제1 계단들 그룹(402A) 및 제2 계단들 그룹(402B)은 Y 방향을 따라 제3 스텝-다운 방향(D3)으로 더 연장된다. 도 5의 예시적인 실시예에서, 제1 및 제2 계단들 그룹들 각각은 Y 방향을 따라 3개의 단차부들을 가질 수 있다. 이에 따라, 제1 계단실은 제3 스텝-다운 방향을 따라 3개의 계단 분할 방식(또는 3개의 분할된 계단 영역들)을 가질 수 있다.
제2 계단실(404)은, 삼각형 트레드들을 갖고 X 방향을 따라 제1 스텝-다운 방향(D1)으로 연장하는 제3 계단들 그룹(404A)을 포함한다. 또한, 제2 계단실(404)은, 삼각형 트레드들을 갖고 -X 방향을 따라 제2 스텝-다운 방향(D2)으로 연장하는 제4 계단들 그룹(404B)을 포함한다. 제3 계단들 그룹(404A) 및 제4 계단들 그룹(404B)은 61, 63, 및 65로 라벨링된 계단들과 같은 하나 이상의 제1 공유된 계단들에서 수렴한다. 제3 계단들 그룹(404A) 및 제4 계단들 그룹(404B)은 -Y 방향을 따라 제4 스텝-다운 방향(D4)으로 더 연장된다. 도 5의 예시적인 실시예에서, 제3 및 제4 계단들 그룹들 각각은 -Y 방향을 따라 3개의 단차부들을 가질 수 있다. 이에 따라, 제2 계단실은 제3 스텝-다운 방향을 따라 3개의 계단 분할 방식(또는 3개의 분할된 계단 영역들)을 가질 수 있다. 예를 들어, 제2 계단실(404)은 3개의 계단 분할 방식들(SDS1, SDS2, SDS3)을 가질 수 있다.
도 5의 예시적인 실시예에서, 블록(300)은 120개의 쌍들의 워드 라인 층들 및 절연 층들을 갖는 스택을 포함할 수 있다. 스택의 상단 워드 라인 층은 120으로서 라벨링되고 스택의 하단 워드 라인 층은 1로서 라벨링된다. 각각의 계단은 계단의 높이, 또는 계단이 포함하는 워드 라인 층들의 수를 지칭하는 수치 라벨을 갖는다. 수치 라벨은 또한 각각의 계단에서 워드 라인 층들의 노출된 층(또는 최상위 층)을 지칭한다. 제1 계단실(402) 및 제2 계단실(404)을 도입함으로써, 블록(300) 내의 워드 라인 층들 각각은 대응 접점 구조(예를 들어, 도 3의 접점 구조(328))를 수용하도록 노출될 수 있다.
예를 들어, 계단(408)은 수치 라벨(65)을 갖는데, 이는 계단(408)이 65개의 워드 라인 층들을 포함하고(또는 65개의 워드 라인 층의 높이를 가짐), 노출되는 상단 층은 스택 내의 제65 워드 라인 층이라는 것을 의미한다. 몇몇 실시예들에서, 제1 계단실(402) 내의 각각의 계단은 분리 영역(406)의 대향 측면 상에 배치된 제2 계단실(404) 내의 계단의 높이보다 작은 높이를 가질 수 있다. 예를 들어, 제2 계단실(402) 내의 계단(408)은 제1 계단실(402) 내의 계단(410)의 높이(예를 들어, 5)보다 큰 높이(예를 들어, 65)를 갖고, 계단(408) 및 계단(410)은 분리 영역(406)의 2개의 대향 측면들 상에 배치된다. 또한, 제2 계단실(404) 내의 최상위 계단(412) 및 분리 영역(406)은 동일한 높이(예를 들어, 120)일 수 있다.
2개의 인접한 계단들 사이의 높이 차이는 제2 계단실(404)에 기초하여 설명될 수 있다. 제1 계단실(402)은 제2 계단실(404)과 유사한 구성을 갖는다. 도 5에 따르면, 제2 계단실(404)은 제4 스텝-다운 방향(D4)(예를 들어, -Y 방향)을 따라 3개의 계단들을 가질 수 있고, 3개의 계단들의 2개의 인접한 계단들(예를 들어, 계단(408) 및 계단(414)) 사이의 높이 차이는 2일 수 있는데, 이는 2개의 워드 라인 층들의 높이와 동일하다. 또한, 제3 계단들 그룹(404A)은 제1 스텝-다운 방향(D1)을 따라 10개의 계단들을 가질 수 있고 계단들의 장소들에 따라, 2개의 인접한 계단들 사이의 높이 차이는 1 또는 11일 수 있다. 예를 들어, 계단(416)과 계단(418)은 1의 높이 차이를 갖고, 계단(418)과 계단(420)은 11의 높이 차이를 갖는다. 유사하게, 제4 계단들 그룹(404B)은 제2 스텝-다운 방향을 따라 11개의 계단들을 가질 수 있고 2개의 인접한 계단들 사이의 높이 차이는 계단들의 장소들에 따라 6, 1, 또는 11일 수 있다. 제3 계단들 그룹(404A) 및 제4 계단들 그룹(404B)은 하나 이상의 공유된 계단들(예를 들어, 408, 414)에서 수렴할 수 있다.
도 6, 도 7, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a 및 도 11b는 예시적인 3D NAND 디바이스를 제조하는 다양한 중간 단계들의 제1 평면도들이다. 도 6에서, 워드 라인 층들 및 절연 층들의 스택(600)이 제공된다. 도 6의 예시적인 실시예에서, 120개의 쌍의 워드 라인 층들 및 절연 층들이 기판에 교대로 적층된다. 몇몇 실시예에서, 스택(600)에 형성된 워드 라인 층들은 희생 워드 라인 층들일 수 있고, 희생 워드 라인 층들은 후속 제조 단계들에서 워드 라인 층들을 형성하기 위해 전도성 재료로 대체될 수 있다. 몇몇 실시예들에서, 희생 워드 라인 층들은 SiN으로 이루어질 수 있고, 절연 층들은 SiO로 이루어질 수 있다. 임의의 적절한 퇴적 공정이 희생 워드 라인 층들 및 절연 층들을 형성하기 위해 적용될 수 있다. 예를 들어, 화학 기상 증착 공정, 물리 기상 증착 공정, 확산 공정, 원자 층 증착 공정, 또는 다른 적절한 퇴적 공정들이 적용될 수 있다.
도 7에서, 희생 워드 라인 층들 및 절연 층들 중 하나 이상의 부분들이 수직 방향(예를 들어, -Z 방향)을 따라 제거되어 스택(600)에서 제1 계단실 영역(600A)을 형성할 수 있다. 수직 방향은 기판에 수직이다. 스택(600) 내의 하나 이상의 희생 워드 라인 층들 및 절연 층들의 부분들을 제거하기 위해, 포토리소그래피 공정과 에칭 공정의 조합이 적용될 수 있다. 포토리소그래피 공정은 제1 계단실 영역(600A)을 노출시키고 스택의 나머지 영역을 커버하기 위해 스택(600)의 상단 표면(600C) 위에 마스크 층을 도포할 수 있다. 에칭 공정은 제1 계단실 영역(600A) 내의 하나 이상의 희생 워드 라인 층들 및 절연 층들의 부분들을 제거하기 위해 이후에 적용될 수 있다. 제1 계단실 영역(600A) 내의 임의의 수의 워드 라인 층들이 디바이스 구조 디자인에 따라 제거될 수 있다. 도 7의 예시적인 실시예에서, 제1 계단실 영역(600A) 내의 워드 라인 층들의 절반은 수직 방향을 따라 제거된다.
도 8a, 도 9a, 도 10a 및 도 11a는 제1 및 제2 계단실들을 형성하는 예들을 도시하고 있다. 도 8b, 도 9b, 도 10b 및 도 11b는 제1 및 제2 계단실들을 형성하는 제2 예를 도시하고 있다. 도 8a에서, 제1 계단(608)이 스택(600)의 제1 계단실 영역(600A)에 형성될 수 있고 제2 계단(610)이 제2 계단실 영역(600B)에 형성될 수 있다. 제1 계단실 영역(600A) 내의 희생 워드 라인 층들 및 절연 층들은 제1 계단(608)을 형성하도록 성형될 수 있다. 제1 계단(608)은 지그재그 에지 프로파일(P1)을 갖는 트레드를 가질 수 있고 기판에 평행한 제1 측방향(예를 들어, -X 방향)을 따라 스텝-다운 방향으로 연장될 수 있다. 제1 계단(608)은 제1 계단실 영역(600A) 내의 희생 워드 라인 층들 및 절연 층들을 제1 섹션(602A) 및 제2 섹션(602B)으로 분리한다. 또한, 스택(600)의 제2 계단실 영역(600B) 내의 희생 워드 라인 층들 및 절연 층들은 제2 계단(610)을 형성하도록 성형될 수 있다. 제2 계단(610)은 지그잽 에지 프로파일(P1)을 갖는 트레드를 가질 수 있고 제1 측방향과 같은, 측방향을 따라 스텝-다운 방향으로 연장할 수 있고, 여기서 제2 계단(610)은 제2 계단실 영역(600B) 내의 희생 워드 라인 층들 및 절연 층들을 제3 섹션(604A) 및 제4 섹션(604B)으로 분리한다.
도 8b에서, 제1 계단(608)은 경사 에지 프로파일(P2)을 갖는 트레드를 갖고 제1 측방향을 따라 스텝-다운 방향으로 연장하도록 형성될 수 있고, 제2 계단(610)은 경사 에지 프로파일(P2)을 갖는 트레드를 갖고 제1 측방향과 같은 측방향을 따라 스텝-다운 방향으로 연장하도록 형성될 수 있다. 제1 및 제2 계단실 영역(600A, 600B)이 형성될 때, 분리 영역(606)이 스택(600)에서 결과로서 형성될 수 있다. 제1 및 제2 계단실 영역들(600A, 600B)은 스택(600)의 분리 영역(606)에 의해 분리될 수 있다.
제1 및 제2 계단들(608, 610)을 형성하기 위해, 포토리소그래피 공정 및 에칭 공정의 조합이 적용될 수 있다. 포토리소그래피 공정은 제1 계단실 영역(600A)의 제1 섹션(602A) 및 제2 계단실 영역(600B)의 제3 섹션(604A)을 노출시키기 위해 패터닝된 마스크 층을 도포할 수 있다. 에칭 공정은, 각각, 제1 계단실 영역(600A)의 제1 섹션(602A)에서 그리고 제2 계단실 영역(600B)의 제3 섹션(604A)에서 희생 워드 라인 층들 및 절연 층들 중 하나 이상의 부분들을 제거하기 위해 이후에 적용될 수 있다. 제1 및 제2 계단들(608, 610)은 에칭 공정의 완료의 결과로서 형성될 수 있다. 예에서, 패터닝된 마스크 층은 지그잽 에지 프로파일(P1)을 발생하기 위해 포토리소그래피 공정에 의해 형성될 수 있다. 다른 예에서, 패터닝된 마스크 층은 경사 에지 프로파일(P2)을 발생하기 위해 포토리소그래피 공정에 의해 형성될 수 있다.
도 9a는 도 8a의 공정의 후속 공정을 도시하고 있고, 도 9b는 도 8b의 공정의 후속 공정을 도시하고 있다. 도 9a 및 도 9b에서, 제1 계단실 영역(600A) 내의 희생 워드 라인 층들 및 절연 층들 중 하나 이상은 제2 측방향(예를 들어, Y 방향)을 따라 스텝-다운 방향을 갖는 하나 이상의 계단들을 형성하도록 성형될 수 있고, 여기서 제2 측방향은 제1 측방향(예를 들어, -X 방향)에 수직이다. 예를 들어, 도 9a 및 도 9b에 도시되어 있는 바와 같이, 3개의 계단들이 Y 방향을 따라 제1 계단실 영역(600A)의 제1 및 제2 섹션(602A, 602B)에 형성될 수 있다. 더욱이, 제2 계단실 영역(600B) 내의 희생 워드 라인 층들 및 절연 층들 중 하나 이상은 제3 측방향 방향을 따라 스텝-다운 방향을 갖는 하나 이상의 계단들을 형성하도록 성형될 수 있다; 예를 들어, 제3 측방향(예를 들어, -Y 방향)은 제2 측방향과 반대일 수 있다. 예를 들어, 3개의 계단들이 제3 측방향을 따라 제2 계단실 영역(600B)의 제3 및 제4 섹션(604A, 604B)에 형성될 수 있다.
제2 또는 제3 측방향을 따라 하나 이상의 계단들을 형성하기 위해, 레지스트 트림 및 에칭 공정이 각각 제1 및 제2 계단실 영역(600A, 600B)에서 교대로 동작될 수 있다. 예를 들어, 레지스트 층은 제1 계단실 영역(600A)의 제1 섹션(602A) 상에 퇴적될 수 있다. 포토리소그래피 공정은 패터닝된 제2 측방향(예를 들어, Y 방향)을 따라 제1 섹션(602A)의 제1 부분(S1)을 노출시키도록 레지스트 층을 도입할 수 있다. 플라즈마 에칭 공정이 노출된 제1 부분(S1)에서 워드 라인 층들 및 절연 층들 중 하나 이상의 부분들을 제거하기 위해 적용될 수 있다. 따라서, 플라즈마 애싱 공정과 같은 레지스트 트림 공정이 제2 측방향을 따라 제1 섹션(602A)의 제2 부분(S2)을 노출시키기 위해 적용되고, 그리고 플라즈마 에칭 공정이 노출된 제2 부분(S2) 및 노출된 제1 부분(S1)에서 워드 라인 층들 및 절연 층들 중 하나 이상의 부분들을 제거하기 위해 적용될 수 있다. 플라즈마 애싱 공정은 나머지 레지스트 층을 제거하기 위해 이후에 다시 적용될 수 있다. 일단 나머지 레지스트 층이 제거되면, 3개의 계단들이 제2 측방향(예를 들어, Y 방향)을 따라 제1 계단실 영역(600A)의 제1 섹션(602A)에 형성된다.
도 10a는 도 9a의 공정의 후속 공정을 도시하고 있고, 도 10b는 도 9b의 공정의 후속 공정을 도시하고 있다. 도 10a 및 도 10b에서, 레지스트 트림 공정 및 에칭 공정이 복수의 계단들을 형성하기 위해 제1 및 제2 계단실 영역들(600A, 600B)의 희생 워드 라인 층들 및 절연 층들 상에 순차적으로 적용될 수 있다. 이들 공정들은 제1 및 제2 계단실 영역들(600A, 600B)에서 동시에 또는 상이한 시간들에 적용될 수 있다. 계단들은 포토리소그래피 공정에 따라 도 10a의 지그재그 에지 프로파일(P1)을 갖는 트레드들을 가질 수 있거나 도 10b의 경사 에지 프로파일(P2)을 갖는 트레드들을 가질 수 있다. 제1 섹션(602A) 내의 계단들은 제4 측방향(예를 들어, X 방향)을 따른 스텝-다운 방향을 가질 수 있고 제2 섹션(602B) 내의 계단들은 제1 측방향(-X 방향)을 따른 스텝-다운 방향을 가질 수 있다. 제3 섹션(604A) 내의 계단들은 제4 측방향(예를 들어, X 방향)을 따른 스텝-다운 방향을 가질 수 있고 제4 섹션(604B) 내의 계단들은 제1 측방향(예를 들어, -X 방향)을 따른 스텝-다운 방향을 가질 수 있다.
도 11a는 도 10a의 공정의 후속 공정을 도시하고 있고, 도 11b는 도 10b의 공정의 후속 공정을 도시하고 있다. 도 11a 및 도 11b에서, 레지스트 트림 공정 및 에칭 공정이 복수의 계단들을 형성하기 위해 제1 및 제2 계단실 영역들(600A, 600B)의 희생 워드 라인 층들 및 절연 층들 상에 순차적으로 적용될 수 있다. 이들 공정들은 제1 및 제2 계단실 영역들(600A, 600B)에서 동시에 또는 상이한 시간들에 적용될 수 있다. 계단들은 포토리소그래피 공정에 따라 도 11a의 지그재그 에지 프로파일(P3)을 갖는 트레드들을 가질 수 있거나 도 11b의 경사 에지 프로파일(P4)을 갖는 트레드들을 가질 수 있다. 제1 섹션(602A) 내의 계단들은 제4 측방향(예를 들어, X 방향)을 따른 스텝-다운 방향을 가질 수 있고 제2 섹션(602B) 내의 계단들은 제1 측방향(-X 방향)을 따른 스텝-다운 방향을 가질 수 있다. 제3 섹션(604A) 내의 계단들은 제4 측방향(예를 들어, X 방향)을 따른 스텝-다운 방향을 가질 수 있고 제4 섹션(604B) 내의 계단들은 제1 측방향(예를 들어, -X 방향)을 따른 스텝-다운 방향을 가질 수 있다.
몇몇 실시예들에서, 지그재그 에지 프로파일(P1) 및 지그재그 에지 프로파일(P3)은 제2 측방향(예를 들어, Y 방향) 또는 제3 측방향(예를 들어, -Y 방향)에 평행한 방향(A-A')을 따라 대칭이다. 몇몇 실시예들에서, 경사 에지 프로파일(P2) 및 경사 에지 프로파일(P4)은 제2 측방향(예를 들어, Y 방향) 또는 제3 측방향(예를 들어, -Y 방향)에 평행한 방향(B-B')을 따라 대칭이다.
도 11a 및 도 11b에 도시되어 있는 바와 같이, 레지스트 트림 공정 및 에칭 공정이 완료될 때, 스택(600)은 도 4 및 도 5의 접속 영역(306)과 유사한 구성을 가질 수 있다.
예를 들어, 도 11a 및 도 11b에 도시되어 있는 바와 같이, 스택(600)은, 삼각형 트레드들을 가지며 제1 섹션(602A)에서 제4 측방향(예를 들어, X 방향)을 따라 스텝-다운 방향으로 연장되는 계단들을 포함하는 제1 계단실(612)을 가질 수 있다. 제1 계단실(612)은, 삼각형 트레드들을 갖고 제2 섹션(602B)에서 제1 측방향(예를 들어, -X 방향)을 따라 스텝-다운 방향으로 연장되는 계단들을 또한 포함할 수 있다. 제1 계단실(612)은 또한 제2 측방향(예를 들어, Y 방향)을 따라 스텝-다운 방향으로 연장될 수 있다.
스택(600)은, 삼각형 트레드들을 가지며 제3 섹션(604A)에서 제4 측방향(예를 들어, X 방향)을 따라 스텝-다운 방향으로 연장되는 계단들을 포함하는 제2 계단실(614)을 가질 수 있다. 제2 계단실(614)은, 삼각형 트레드들을 갖고 제4 섹션(604B)에서 제1 측방향(예를 들어, -X 방향)을 따라 스텝-다운 방향으로 연장되는 계단들을 또한 포함할 수 있다. 제2 계단실(614)은 또한 제3 측방향(예를 들어, -Y 방향)을 따라 스텝-다운 방향으로 연장될 수 있다. 또한, 제1 및 제2 계단실들(612, 614)은 분리 영역(606)에 의해 서로로부터 분리되거나 이격된다.
도 12 내지 도 18은 예시적인 3D NAND 디바이스를 제조하는 다양한 중간 단계들의 예시적인 평면도들이다. 도 6, 도 7, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 및 도 11b에 도시되어 있는 다양한 중간 단계들의 평면도들에 비교하여, 레지스트 트림-에칭 공정보다는 포토리소그래피-에칭 공정(포토-에칭 공정이라고도 지칭됨)이 비-사변형 트레드들을 갖는 계단들을 형성하기 위해 반복적으로 적용될 수 있다. 몇몇 실시예들에서, 포토리소그래피-에칭 공정은 트레드들의 에지 프로파일을 개선할 수 있다.
도 12에서, 스택(700)이 기판 위에 형성될 수 있다. 스택(700)은 기판에 교대로 적층되는 64개의 쌍의 희생 워드 라인 층들 및 절연 층들을 포함할 수 있다. 도 13에서, 제1 계단실 영역(700A)이 스택(700)에 형성될 수 있는데, 여기서 희생 워드 라인 층들 및 절연 층들의 상단 32개의 쌍들은 포토리소그래피-에칭 공정과 같은 패터닝 공정을 통해 제1 계단실 영역(700A)에서 제거된다.
도 14에서, 포토리소그래피 공정과 에칭 공정의 조합이 제1 계단실 영역(700A)에 제1 계단(708)을 형성하고 제2 계단실 영역(700B)에 제2 계단(710)을 형성하기 위해 적용될 수 있다. 제1 계단(708)은 경사 에지 프로파일(P2)과 같은 경사 에지 프로파일을 갖는 트레드를 가질 수 있고, 제1 계단실 영역(700A)을 제1 섹션(702A) 및 제2 섹션(702B)으로 분할할 수 있다. 제1 계단(708)은 -X 방향을 따라 스텝-다운 방향을 가질 수 있다. 제2 계단(710)은 경사 에지 프로파일(P2)을 갖는 트레드를 가질 수 있고 제2 계단실 영역(700B)을 제3 섹션(704A) 및 제4 섹션(704B)으로 분할할 수 있다. 제2 계단(710)은 -X 방향을 따라 스텝-다운 방향을 가질 수 있다.
도 15에서, 포토리소그래피 공정 및 에칭 공정이 제1 계단실 영역(700A)에 복수의 계단들(예를 들어, 2개의 계단들)을 형성하기 위해 순차적으로 적용될 수 있고, 여기서 계단들은 Y 방향을 따라 스텝-다운 방향으로 연장된다. 포토리소그래피 공정 및 에칭 공정이 또한 제2 계단실 영역(700B)에 복수의 계단들(예를 들어, 2개의 계단들)을 형성하기 위해 순차적으로 적용될 수 있고, 여기서 계단들은 Y 방향을 따라 스텝-다운 방향으로 연장된다. Y 또는 -Y 방향을 따라 계단들을 형성하기 위해, 예시적인 실시예가 제1 섹션(702A)에 형성된 계단들에 따라 제공될 수 있다. 도 15에 도시되어 있는 바와 같이, 패터닝된 마스크가 포토리소그래피 공정을 통해 제1 섹션(702A)의 제1 부분(S1)을 커버하도록 도포될 수 있고, 에칭 공정은 제2 부분(S2)에서 희생 워드 라인 층들 및 절연 층들 중 하나 이상을 제거할 수 있다. 또한, 패터닝된 마스크가 포토리소그래피 공정을 통해 제1 섹션(702A)의 제2 부분(S2)을 커버하도록 도포될 수 있고, 에칭 공정은 제1 부분(S1)에서 희생 워드 라인 층들 및 절연 층들 중 하나 이상을 제거할 수 있다.
도 16에서, 제1 계단실 영역(700A) 및 제2 계단실 영역(700B)은, 경사 에지 프로파일(P2)을 갖는 트레드들을 갖는 더 많은 계단들을 형성하기 위해 포토리소그래피 공정과 에칭 공정을 순차적으로 적용함으로써 4개의 서브-섹션들로 분할될 수 있다. 예를 들어, 4개의 계단들이 제1 섹션(702A)에 형성될 수 있다. 제1 섹션(702A)의 4개의 계단들은 경사 에지 프로파일(P2)을 갖는 트레드들을 갖고 X 방향으로 연장될 수 있다. 유사하게, 4개의 계단들이 제2 섹션(702B)에 형성될 수 있다. 제2 섹션(702B)의 4개의 계단들은 경사 에지 프로파일(P2)을 갖는 트레드들을 갖고 -X 방향으로 연장될 수 있다.
도 17에서, 제1 계단실 영역(700A) 및 제2 계단실 영역(700B)은, 더 많은 계단들을 형성하기 위해 포토리소그래피 공정과 에칭 공정을 순차적으로 적용함으로써 8개의 서브-섹션들로 더 분할될 수 있다. 예를 들어, 8개의 계단들이 제1 섹션(702A)에 형성될 수 있다. 제1 섹션(702A)의 8개의 계단들은 경사 에지 프로파일(P2)을 갖는 트레드들을 갖고 X 방향으로 연장될 수 있다. 유사하게, 8개의 계단들이 제2 섹션(702B)에 형성될 수 있다. 제2 섹션(702B)의 8개의 계단들은 경사 에지 프로파일(P2)을 갖는 트레드들을 갖고 -X 방향으로 연장될 수 있다.
도 18에서, 포토리소그래피 공정 및 에칭 공정이 경사 에지 프로파일(P4)과 같은, 경사 에지 프로파일을 갖는 트레드들을 갖는 복수의 계단들을 형성하기 위해 제1 및 제2 계단실 영역들(700A, 700B)의 희생 워드 라인 층들 및 절연 층들 상에 순차적으로 적용될 수 있다. 제1 섹션(702A) 내의 계단들은 X 방향을 따라 스텝-다운 방향을 가질 수 있고 제2 섹션(702B) 내의 계단들은 -X 방향을 따라 스텝-다운 방향을 가질 수 있다. 제3 섹션(704A) 내의 계단들은 X 방향을 따라 스텝-다운 방향을 가질 수 있고 제4 섹션(704B) 내의 계단들은 -X 방향을 따라 스텝-다운 방향을 가질 수 있다. 포토리소그래피 공정 및 에칭 공정이 완료될 때, 스택(700)은 비-사변형 트레드들을 갖는 복수의 계단을 포함하는 도 4 및 도 5의 접속 영역(306)과 유사한 구성을 가질 수 있다.
도 19는 본 개시내용의 몇몇 실시예들에 따른 개시된 3D NAND 디바이스를 제조하기 위한 공정(1900)의 흐름도이다. 공정(1900)은 희생 워드 라인 층들 및 절연 층들의 초기 스택이 3D NAND 디바이스의 기판 위에 형성될 수 있는 단계 S1904에서 시작한다. 이후에, 희생 워드 라인 층들 및 절연 층들 중 하나 이상의 부분들은 초기 스택의 접속 영역의 제1 계단실 영역에서 수직 방향을 따라 제거될 수 있다. 접속 영역은 초기 스택의 어레이 영역들(예를 들어, 2개의 어레이 영역들) 사이에 위치된다. 접속 영역은, 예를 들어 초기 스택의 2개의 대향 측면들에 배치된다. 몇몇 실시예들에서, 단계 S1104는 도 6 및 도 7을 참조하여 예시된 바와 같이 수행될 수 있다.
공정(1900)은 이어서, 제1 계단을 형성하기 위해, 제1 계단실 영역 내의 희생 워드 라인 층들 및 절연 층들 중 하나 이상이 성형되거나 제거될 수 있는 단계 S1906으로 진행한다. 제1 계단은 제1 에지 프로파일을 갖는 트레드를 가질 수 있고 제1 측방향(예를 들어, -X 방향)을 따라 스텝-다운 방향으로 연장될 수 있다. 제1 계단은 제1 계단실 영역 내의 희생 워드 라인 층들 및 절연 층들을 제1 섹션 및 제2 섹션으로 분리한다. 또한, 하나 이상의 희생 워드 라인 층들 및 절연 층들이 제2 계단을 형성하기 위해 접속 영역의 제2 계단실 영역에서 성형되거나 제거될 수 있다. 제2 계단은 제1 에지 프로파일과 같은, 에지 프로파일을 갖는 트레드를 갖고, 제1 측방향과 같은, 측방향을 따라 스텝-다운 방향으로 연장할 수 있다. 제2 계단은 제2 계단실 영역 내의 희생 워드 라인 층들 및 절연 층들을 제3 섹션 및 제4 섹션으로 분리한다. 제1 및 제2 계단실 영역들은 또한, 접속 영역의 분리 영역에 의해 분리될 수 있다. 몇몇 실시예들에서, 제1 계단은 제2 계단 전에 형성될 수 있다. 몇몇 실시예들에서, 제2 계단은 제1 계단 전에 형성될 수 있다. 몇몇 실시예들에서, 제1 및 제2 계단들은 동시에 형성될 수 있다. 몇몇 실시예들에서, 단계 S1906은 도 8a 및 도 8b를 참조하여 예시된 바와 같이 수행될 수 있다.
공정(1900)의 단계 S1908에서, 제1 계단실 영역 내의 희생 워드 라인 층들 및 절연 층들 중 하나 이상은 제2 측방향(예를 들어, Y 방향)을 따라 스텝-다운 방향(예를 들어, 제2 스텝-다운 방향)을 갖는 하나 이상의 계단들을 형성하도록 성형될 수 있다. 제2 측방향은, 예를 들어 제1 측방향(예를 들어, -X 방향)에 수직이다. 또한, 제2 계단실 영역 내의 희생 워드 라인 층들 및 절연 층들 중 하나 이상은 제3 측방향(예를 들어, -Y 방향)을 따라 스텝-다운 방향(예를 들어, 제3 스텝-다운 방향)을 갖는 하나 이상의 계단들을 형성하도록 성형될 수 있다. 제3 측방향은, 예를 들어 제2 측방향에 대향한다. 몇몇 실시예들에서, 단계 S1908은 도 9a 및 도 9b를 참조하여 예시된 바와 같이 수행될 수 있다.
공정(1900)은 이어서, 레지스트 트림-에칭 공정, 또는 포토리소그래피-에칭 공정과 같은 패터닝 공정이 제1 섹션 내에 제1 에지 프로파일을 갖는 트레드들을 갖고 제4 측방향(예를 들어, X 방향)을 따라 스텝-다운 방향으로 연장되는 계단들, 및 제2 섹션 내에 제1 에지 프로파일을 갖는 트레드를 갖고 제1 측방향(예를 들어, -X 방향)을 따라 스텝-다운 방향으로 연장되는 계단들을 형성하기 위해, 제1 및 제2 계단실 영역들 내의 희생 워드 라인 층들 및 절연 층들에 대해 반복적으로 동작될 수 있는 단계 S1910로 진행하고, 여기서, 제4 측방향은 예를 들어, 제1 측방향과 반대이다. 또한, 패터닝 공정은 제3 섹션 내에 제1 에지 프로파일을 갖는 트레드들을 갖고 제4 측방향(예를 들어, X 방향)을 따라 스텝-다운 방향으로 연장되는 계단들, 및 제4 섹션 내에 제1 에지 프로파일을 갖는 트레드들을 갖고 제1 측방향(예를 들어, -X 방향)을 따라 스텝-다운 방향으로 연장되는 계단들을 형성하기 위해 제2 계단실 영역 내의 희생 워드 라인 층들 및 절연 층들에 대해 반복적으로 동작될 수 있다. 몇몇 실시예들에서, 단계 S1910은 도 10a 및 도 10b를 참조하여 예시된 바와 같이 수행될 수 있다.
공정(1900)의 단계 S1912에서, 레지스트 트림-에칭 공정, 또는 포토리소그래피-에칭 공정과 같은 패터닝 공정이 제1 섹션 내에 제2 에지 프로파일을 갖는 트레드들을 갖고 제4 측방향(예를 들어, X 방향)으로 연장되는 계단들, 및 제2 섹션 내에 제2 에지 프로파일을 갖는 트레드를 갖고 제1 측방향(예를 들어, -X 방향)을 따라 스텝-다운 방향으로 연장되는 계단들을 형성하기 위해, 제1 및 제2 계단실 영역들 내의 희생 워드 라인 층들 및 절연 층들에 대해 반복적으로 동작될 수 있다. 또한, 패터닝 공정은 제3 섹션 내에 제2 에지 프로파일을 갖는 트레드들을 갖고 제4 측방향(예를 들어, X 방향)을 따라 스텝-다운 방향으로 연장되는 계단들, 및 제4 섹션 내에 제2 에지 프로파일을 갖는 트레드들을 갖고 제1 측방향(예를 들어, -X 방향)을 따라 스텝-다운 방향으로 연장되는 계단들을 형성하기 위해 제2 계단실 영역 내의 희생 워드 라인 층들 및 절연 층들에 대해 반복적으로 동작될 수 있다. 몇몇 실시예들에서, 제1 에지 프로파일과 제2 에지 프로파일은 대칭이다. 몇몇 실시예들에서, 제1 에지 프로파일은 지그재그 에지 프로파일 또는 경사 에지 프로파일이다. 몇몇 실시예들에서, 단계 S1912는 도 11a 및 도 11b를 참조하여 예시된 바와 같이 수행될 수 있다.
추가적인 단계들이 공정(1900) 전에, 중에, 및 후에 제공될 수 있고, 설명된 단계들 중 몇몇은 공정(1900)의 다른 실시예들에서 상이한 순서로 또는 개별적으로로 대체, 제거, 또는 수행될 수 있다는 점에 유의해야 한다. 예를 들어, 후속 공정 단계들에서, 채널 구조들은 초기 스택의 어레이 영역들에 형성될 수 있다. 채널 구조들은 기판으로부터 연장되고 초기 스택의 어레이 영역들 내의 희생 워드 라인 층들 및 절연 층들을 통해 연장될 수 있다. 희생 워드 라인 층들은 이어서 워드 라인 층들을 형성하기 위해 전도성 재료로 대체될 수 있다. 또한, 제1 접점 구조들이 제1 계단실 상에 형성될 수 있고, 제2 접점 구조들이 제2 계단실 상에 형성될 수 있다. 제1 접점 구조들은 제1 계단실 내의 워드 라인 층들에 접속될 수 있고, 제2 접점 구조들은 제2 계단실 내의 워드 라인 층들에 접속될 수 있다.
더욱이, 다양한 추가적인 상호접속 구조들(예를 들어, 전도성 라인들 및/또는 비아들을 갖는 금속화 층들)이 3D NAND 디바이스 위에 형성될 수도 있다. 이러한 상호접속 구조들은 기능 회로들을 형성하기 위해 3D NAND 디바이스를 다른 접점 구조들 및/또는 능동 디바이스들과 전기적으로 연결한다. 패시베이션 층들, 입력/출력 구조들 등과 같은 추가적인 디바이스 피처들이 또한 형성될 수도 있다.
본 명세서에 설명된 다양한 실시예들은 관련된 메모리 디바이스들에 비해 몇 가지 장점들을 제공할 수 있다. 예를 들어, 개시된 3D NAND 디바이스에서, 접속 영역은 3D NAND 디바이스의 어레이 영역들 사이에 배열되고, 여기서 어레이 영역들은 3D NAND 디바이스의 2개의 대향 측면들에 형성될 수 있다. 개시된 접속 영역은 하나 이상의 계단실을 가질 수 있다. 하나 이상의 계단실은 2개 이상의 스텝-다운 방향들을 더 가질 수 있다. 개시된 접속 영역은 워드 라인 제어들을 향상시킬 수 있을 뿐만 아니라 제조 공정을 단순화하고 제조 공정 중에 쵸프 공정과 계단 분할 방식을 조합함으로써 마스크 요청을 최소화할 수 있다. 또한, 계단형 접속 영역은 비-사변형 트레드들을 갖는 계단들을 포함하고, 이는 계단들 상에 형성되는 접점 구조들의 밀도를 개선할 수 있다.
전술한 내용은 통상의 기술자가 본 개시내용의 양태들을 더 양호하게 이해할 수도 있도록 몇몇 실시예들의 특징들을 약술한다. 통상의 기술자들은 본 명세서에 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 개시내용을 즉시 사용할 수도 있다는 것을 이해해야 한다. 통상의 기술자들은 또한 이러한 등가의 구성들이 본 개시내용의 사상 및 범주로부터 벗어나지 않고, 이들이 본 개시내용의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경들, 치환들, 및 변경들을 행할 수도 있다는 것을 인식해야 한다.

Claims (20)

  1. 반도체 디바이스이며,
    기판;
    상기 기판 위에 교대로 적층되는 워드 라인 층들 및 절연 층들의 스택; 및
    상기 스택의 제1 어레이 영역 및 제2 어레이 영역에 형성된 채널 구조들을 포함하고,
    상기 제1 어레이 영역과 상기 제2 어레이 영역 사이에 배열되는 상기 스택의 접속 영역에 제1 계단실이 형성되고, 상기 제1 계단실은 비-사변형 트레드들을 가지며,
    상기 스택의 접속 영역에 제2 계단실이 형성되고, 상기 제2 계단실은 비-사변형 트레드들을 가지며,
    상기 스택 내의 상기 접속 영역은 상기 제1 및 제2 계단실들 사이에 위치된 분리 영역을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서, 상기 비-사변형 트레드들은 삼각형인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제1 계단실은 제1 스텝-다운 방향(X 방향)을 갖는 제1 계단들, 및 제2 스텝-다운 방향(-X 방향)을 갖는 제2 계단들을 포함하고, 상기 제1 스텝-다운 방향은 상기 제2 스텝-다운 방향과 반대이고,
    상기 제1 계단들 및 상기 제2 계단들은 제1 공유된 계단에서 수렴하는, 반도체 디바이스.
  4. 제3항에 있어서, 상기 제1 계단들 및 상기 제2 계단들은 제3 스텝-다운 방향(Y 방향)을 더 갖는, 반도체 디바이스.
  5. 제4항에 있어서,
    상기 제2 계단실은 상기 제1 스텝-다운 방향을 갖는 제3 계단들, 및 상기 제2 스텝-다운 방향을 갖는 제4 계단들을 갖고,
    상기 제3 계단들 및 상기 제4 계단들은 제2 공유된 계단에서 수렴하는, 반도체 디바이스.
  6. 제5항에 있어서, 상기 제3 계단들 및 상기 제4 계단들은 상기 제3 스텝-다운 방향과 반대인 제4 스텝-다운 방향(-Y 방향)을 더 갖는, 반도체 디바이스.
  7. 제1항에 있어서, 상기 제1 계단실 내의 각각의 계단은 상기 분리 영역의 대향 측면 상의 상기 제2 계단실 내의 계단의 높이보다 작은 높이를 갖는, 반도체 디바이스.
  8. 제1항에 있어서, 상기 제2 계단실 내의 최상위 계단 및 상기 분리 영역은 동일한 높이인, 반도체 디바이스.
  9. 제1항에 있어서,
    상기 제1 계단실 상에 형성되고 상기 제1 계단실 내의 상기 워드 라인 층들에 접속된 제1 접점 구조들; 및
    상기 제2 계단실 상에 형성되고 상기 제2 계단실 내의 상기 워드 라인 층들에 접속된 제2 접점 구조들을 더 포함하는, 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법이며,
    상기 반도체 디바이스의 기판 위에 교대로 배열되는 희생 워드 라인 층들 및 절연 층들의 초기 스택을 형성하는 단계;
    상기 초기 스택의 접속 영역의 제1 계단실 영역에 제1 계단실을 형성하는 단계 - 상기 제1 계단실은 비-사변형 트레드들을 구비함 -; 및
    상기 초기 스택의 상기 접속 영역의 제2 계단실 영역에 제2 계단실을 형성하는 단계 - 상기 제2 계단실은 비-사변형 트레드들을 구비함 - 를 포함하고,
    상기 초기 스택의 상기 접속 영역은 상기 제1 계단실과 상기 제2 계단실 사이에 분리 영역을 포함하고,
    상기 접속 영역은 상기 초기 스택의 대향 측면들에서 2개의 어레이 영역들 사이에 위치되는, 반도체 디바이스를 제조하는 방법.
  11. 제10항에 있어서, 상기 접속 영역의 제1 계단실 영역에 제1 계단실을 형성하는 단계는:
    상기 접속 영역의 제1 계단실 영역 내의 상기 희생 워드 라인 층들 및 상기 절연 층들 중 하나 이상을 제거하는 단계;
    제1 계단을 형성하기 위해 상기 제1 계단실 영역 내의 상기 희생 워드 라인 층들 및 상기 절연 층들 중 적어도 하나를 성형하는 단계 - 상기 제1 계단은 제1 에지 프로파일 및 제1 스텝-다운 방향(-X 방향)을 갖는 트레드를 가지며, 상기 제1 계단은 상기 제1 계단실 영역을 제1 섹션 및 제2 섹션으로 분할함 -;
    제2 스텝-다운 방향(Y 방향)을 갖는 계단들을 형성하기 위해 상기 제1 계단실 영역 내의 상기 희생 워드 라인 층들 및 상기 절연 층들 중 적어도 하나를 성형하는 단계; 및
    상기 제1 계단실을 형성하기 위해 상기 제1 계단실 영역 내의 상기 희생 워드 라인 층들 및 상기 절연 층들에 대해 반복적으로 제1 패터닝 공정을 수행하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
  12. 제11항에 있어서, 상기 접속 영역의 제2 계단실 영역에 제2 계단실을 형성하는 단계는:
    제2 계단을 형성하기 위해 상기 접속 영역의 제2 계단실 영역 내의 상기 희생 워드 라인 층들 및 상기 절연 층들 중 적어도 하나를 성형하는 단계 - 상기 제2 계단은 제1 에지 프로파일 및 제1 스텝-다운 방향을 갖는 트레드를 가지며, 상기 제2 계단은 상기 제2 계단실 영역을 제3 섹션 및 제4 섹션으로 분할함 -;
    상기 제2 스텝-다운 방향과 반대인 제3 스텝-다운 방향(-Y 방향)을 갖는 하나 이상의 계단들을 형성하기 위해 상기 제2 계단실 영역 내의 상기 희생 워드 라인 층들 및 상기 절연 층들 중 적어도 하나를 성형하는 단계; 및
    상기 제2 계단실 영역에 상기 제2 계단실을 형성하기 위해 상기 제2 계단실 영역 내의 상기 희생 워드 라인 층들 및 상기 절연 층들에 대해 반복적으로 제2 패터닝 공정을 수행하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
  13. 제12항에 있어서, 제1 패터닝 공정을 수행하는 단계는:
    상기 제1 섹션에 제1 에지 프로파일을 갖고 제4 스텝-다운 방향(X 방향)으로 연장되는 트레드들을 갖는 계단들, 및 상기 제2 섹션에 제1 에지 프로파일을 갖고 상기 제1 스텝-다운 방향(-X 방향)으로 연장되는 트레드들을 갖는 계단들을 형성하기 위해 상기 제1 계단실 영역 내의 상기 희생 워드 라인 층들 및 상기 절연 층들에 대해 반복적으로 상기 제1 패터닝 공정을 수행하는 단계 - 상기 제4 스텝-다운 방향은 상기 제1 스텝-다운 방향과 반대임 -; 및
    상기 제1 섹션에 제2 에지 프로파일을 갖고 제4 스텝-다운 방향으로 연장되는 트레드들을 갖는 계단들, 및 상기 제2 섹션에 제2 에지 프로파일을 갖고 상기 제1 스텝-다운 방향(-X 방향)으로 연장되는 트레드들을 갖는 계단들을 형성하기 위해 상기 제1 계단실 영역 내의 상기 희생 워드 라인 층들 및 상기 절연 층들에 대해 반복적으로 상기 제1 패터닝 공정을 수행하는 단계 - 상기 제1 에지 프로파일 및 상기 제2 에지 프로파일은 대칭임 - 를 포함하는, 반도체 디바이스를 제조하는 방법.
  14. 제13항에 있어서, 제2 패터닝 공정을 수행하는 단계는:
    상기 제3 섹션에 제1 에지 프로파일을 갖고 제4 스텝-다운 방향(X 방향)으로 연장되는 트레드들을 갖는 계단들, 및 상기 제4 섹션에 제1 에지 프로파일을 갖고 상기 제1 스텝-다운 방향(-X 방향)으로 연장되는 트레드들을 갖는 계단들을 형성하기 위해 상기 제2 계단실 영역 내의 상기 희생 워드 라인 층들 및 상기 절연 층들에 대해 반복적으로 상기 제2 패터닝 공정을 수행하는 단계; 및
    상기 제3 섹션에 제2 에지 프로파일을 갖고 제4 스텝-다운 방향(X 방향)으로 연장되는 트레드들을 갖는 계단들, 및 상기 제4 섹션에 제2 에지 프로파일을 갖고 상기 제1 스텝-다운 방향(-X 방향)으로 연장되는 트레드들을 갖는 계단들을 형성하기 위해 상기 제2 계단실 영역 내의 상기 희생 워드 라인 층들 및 상기 절연 층들에 대해 반복적으로 상기 제2 패터닝 공정을 수행하는 단계 - 상기 제1 에지 프로파일 및 상기 제2 에지 프로파일은 대칭임 - 를 포함하는, 반도체 디바이스를 제조하는 방법.
  15. 제14항에 있어서, 상기 제1 에지 프로파일 및 상기 제2 에지 프로파일은 상기 제2 스텝-다운 방향 또는 상기 제3 스텝-다운 방향에 평행한 방향을 따라 대칭인, 반도체 디바이스를 제조하는 방법.
  16. 제14항에 있어서, 상기 제1 에지 프로파일은 지그재그 에지 프로파일 또는 경사 에지 프로파일인, 반도체 디바이스를 제조하는 방법.
  17. 반도체 디바이스이며,
    기판 위에 교대로 적층되는 워드 라인 층들 및 절연 층들의 스택;
    상기 스택 내에 형성되고 상기 스택의 2개의 대향 측면들에 또한 위치되는 제1 어레이 영역 및 제2 어레이 영역;
    상기 제1 어레이 영역 및 상기 제2 어레이 영역에 형성된 하나 이상의 슬릿 구조들 - 상기 하나 이상의 슬릿 구조들은 상기 기판으로부터 연장되고 상기 스택을 통해 더 연장되어, 상기 제1 어레이 영역 및 상기 제2 어레이 영역을 각각 제1 서브-블록들 및 제2 서브-블록들로 분리함 -; 및
    상기 스택 내에 형성되고 상기 제1 어레이 영역과 상기 제2 어레이 영역 사이에 위치되는 접속 영역을 포함하고,
    상기 제1 어레이 영역과 상기 제2 어레이 영역 사이에 배열되는 상기 스택의 접속 영역에 제1 계단실이 형성되고, 상기 제1 계단실은 비-사변형 트레드들을 가지며,
    상기 스택의 접속 영역에 제2 계단실이 형성되고, 상기 제2 계단실은 비-사변형 트레드들을 가지며,
    상기 스택 내의 접속 영역은 상기 제1 및 제2 계단실들 사이에 위치된 분리 영역을 포함하는, 반도체 디바이스.
  18. 제17항에 있어서,
    상기 스택의 상기 제1 어레이 영역 및 상기 제2 어레이 영역에 형성된 채널 구조들;
    상기 접속 영역의 분리 영역에 형성된 하나 이상의 더미 슬릿 구조들;
    상기 제1 계단실 및 상기 제2 계단실에 형성된 더미 채널 구조들; 및
    상기 제1 계단실 및 상기 제2 계단실 상에 형성된 접점 구조들을 더 포함하고, 상기 접점 구조들은 상기 제1 계단실 및 상기 제2 계단실 내의 워드 라인 층들 상에 위치되고,
    상기 비-사변형 트레드들의 비-사변형 트레드는 3개의 정점들을 포함하는 삼각형 형상을 갖고, 상기 3개의 정점들 각각은 각각의 더미 채널 구조에 위치되고, 상기 접점 구조들의 접점 구조는 상기 비-사변형 트레드 상에 위치되는, 반도체 디바이스.
  19. 제18항에 있어서,
    상기 제1 계단실은 제1 스텝-다운 방향(X 방향)을 갖는 제1 계단들, 및 제2 스텝-다운 방향(-X 방향)을 갖는 제2 계단들을 포함하고, 상기 제1 스텝-다운 방향은 상기 제2 스텝-다운 방향과 반대이고, 상기 제1 계단들 및 상기 제2 계단들은 제1 공유된 계단에서 수렴하고, 상기 제1 계단들 및 상기 제2 계단들은 제3 스텝-다운 방향(Y 방향)을 더 갖고;
    상기 제2 계단실은 상기 제1 스텝-다운 방향을 갖는 제3 계단들, 및 상기 제2 스텝-다운 방향을 갖는 제4 계단들을 갖고, 상기 제3 계단들 및 상기 제4 계단들은 제2 공유된 계단에서 수렴하고, 상기 제3 계단들 및 상기 제4 계단들은 상기 제3 스텝-다운 방향과 반대인 제4 스텝-다운 방향(-Y 방향)을 더 갖는, 반도체 디바이스.
  20. 제19항에 있어서,
    상기 제1 계단실 내의 각각의 계단은 상기 분리 영역의 대향 측면 상의 상기 제2 계단실 내의 계단의 높이보다 작은 높이를 갖고;
    상기 제2 계단실 내의 최상위 계단 및 분리 영역은 동일한 높이인, 반도체 디바이스.
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