KR102655404B1 - 게이트 구동 회로 및 이를 포함하는 발광 표시 장치 - Google Patents
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Abstract
본 명세서는 크기(또는 폭)가 감소될 수 있는 게이트 구동 회로 및 이를 포함하는 발광 표시 장치를 제공하는 것으로, 본 명세서의 몇몇에 따른 게이트 구동 회로는 서로 종속적으로 접속된 제 1 내지 제 m 스캔 드라이버를 포함하며, 제 1 내지 제 m 스캔 드라이버 각각은 정극성 펄스를 갖는 신호를 출력하는 제 1 출력 단자, 및 정극성 펄스와 동기되는 부극성 펄스를 갖는 신호를 출력하는 제 2 출력 단자를 포함할 수 있다.
Description
본 명세서는 게이트 구동 회로 및 이를 포함하는 발광 표시 장치에 관한 것이다.
발광 표시 장치는 자발광 소자를 이용하여 영상을 표시하기 때문에 고속의 응답 속도를 가지며, 소비 전력이 낮고, 시야각에 문제가 없어 차세대 표시 장치로 주목 받고 있다.
발광 표시 장치는 발광 소자와 발광 소자를 구동하는 픽셀 회로를 갖는 픽셀들을 포함할 수 있다. 예를 들어, 픽셀 회로는 발광 소자에 흐르는 구동 전류를 제어하는 구동 박막 트랜지스터, 스캔 신호에 따라 구동 박막 트랜지스터의 게이트-소스 전압을 제어(또는 프로그래밍)하는 스위칭 박막 트랜지스터를 포함한다. 나아가, 픽셀 회로는 발광 소자의 에미션 제어 신호에 따라 발광 기간을 제어하는 에미션 박막 트랜지스터를 더 포함할 수 있다.
발광 표시 장치는 픽셀들에 공급될 스캔 신호를 생성하는 게이트 구동 회로를 포함할 수 있다. 게이트 구동 회로는 표시 패널의 베이스 기판 상에 정의된 비표시 영역(또는 베젤 영역) 상에 직접 형성되거나 실장(또는 내장)될 수 있다.
발광 표시 장치는 표시 패널의 비표시 영역에 배치되는 게이트 구동 회로의 크기(또는 폭)로 인하여 베젤 폭을 감소시키는데 어려움이 있다.
본 명세서는 크기(또는 폭)가 감소될 수 있는 게이트 구동 회로 및 이를 포함하는 발광 표시 장치를 제공하는 것을 과제로 한다.
또한, 본 명세서는 크기(또는 폭)가 감소되면서 동작 안정성이 확보될 수 있는 게이트 구동 회로 및 이를 포함하는 발광 표시 장치를 제공하는 것을 과제로 한다.
본 명세서의 예에 따른 해결하고자 하는 과제들은 위에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재 내용으로부터 본 명세서의 기술 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 몇몇에 따른 게이트 구동 회로는 서로 종속적으로 접속된 제 1 내지 제 m 스캔 드라이버를 포함하며, 제 1 내지 제 m 스캔 드라이버 각각은 정극성 펄스를 갖는 신호를 출력하는 제 1 출력 단자, 및 정극성 펄스와 동기되는 부극성 펄스를 갖는 신호를 출력하는 제 2 출력 단자를 포함할 수 있다.
본 명세서의 몇몇에 따른 발광 표시 장치는 복수의 데이터 라인과 제 1 내지 제 m 게이트 라인 그룹에 의해 정의된 픽셀 영역에 배치된 픽셀들을 포함하는 발광 표시 패널, 복수의 데이터 라인 각각에 데이터 전압을 공급하는 데이터 구동 회로부, 및 발광 표시 패널에 배치되고 제 1 내지 제 m 게이트 라인 그룹 각각에 연결된 제 1 내지 제 m 스테이지 블록을 갖는 게이트 구동 회로부를 포함하고, 제 1 내지 제 m 스테이지 블록 각각은 제 1 내지 제 m 게이트 라인 그룹 각각의 제 1 게이트 라인에 연결된 제 1 스테이지 회로를 포함하며, 제 1 내지 제 m 스테이지 블록 각각의 제 1 스테이지 회로는 제 1 내지 제 m 게이트 라인 그룹 각각의 제 1 게이트 라인에 전기적으로 연결되고 정극성 펄스를 갖는 제 1 스캔 신호를 출력하는 제 1 출력 단자, 및 정극성 펄스와 동기되는 부극성 펄스를 갖는 캐리 신호를 다음단 스테이지 블록으로 출력하는 제 2 출력 단자를 포함할 수 있다.
위에서 언급된 과제의 해결 수단 이외의 본 명세서의 다양한 예에 따른 구체적인 사항들은 아래의 기재 내용 및 도면들에 포함되어 있다.
본 명세서에 따르면, 게이트 구동 회로 및 이를 포함하는 발광 표시 장치의 크기(또는 폭)가 감소될 수 있다.
본 명세서에 따르면, 게이트 구동 회로 및 이를 포함하는 발광 표시 장치의 크기(또는 폭)가 감소되면서 동작 안정성이 확보될 수 있다.
위에서 언급된 해결하고자 하는 과제, 과제 해결 수단, 효과의 내용은 청구범위의 필수적인 특징을 특정하는 것은 아니므로, 청구범위의 권리 범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 명세서의 일 예에 따른 게이트 구동 회로를 나타내는 도면이다.
도 2는 본 명세서의 제 1 예에 따른 게이트 구동 회로를 나타내는 도면이다.
도 3은 본 명세서의 제 1 예에 따른 스캔 드라이버를 나타내는 회로도이다.
도 4는 도 3에 도시된 스캔 드라이버의 구동 방법을 나타내는 파형도이다.
도 5는 본 명세서의 제 2 예에 따른 게이트 구동 회로를 나타내는 도면이다.
도 6은 본 명세서의 제 2 예에 따른 스캔 드라이버를 나타내는 회로도이다.
도 7은 도 6에 도시된 스캔 드라이버의 구동 방법을 나타내는 파형도이다.
도 8은 본 명세서의 제 3 예에 따른 게이트 구동 회로를 나타내는 도면이다.
도 9는 본 명세서의 제 3 예에 따른 스캔 드라이버를 나타내는 회로도이다.
도 10은 본 명세서의 일 예에 따른 발광 표시 장치를 나타내는 도면이다.
도 11은 도 10에 도시된 픽셀의 일 예에 따른 등가 회로도이다.
도 12는 도 11에 도시된 픽셀에 공급되는 신호를 나타내는 파형도이다.
도 13은 도 10에 도시된 제 1 예에 따른 게이트 구동 회로부를 나타내는 도면이다.
도 14는 도 10에 도시된 제 2 예에 따른 게이트 구동 회로부를 나타내는 도면이다.
도 15는 도 3에 도시된 스캔 드라이버에서 제 7 박막 트랜지스터의 크기(또는 채널 폭)에 따른 캐리 신호의 출력 파형을 나타낸 파형도이다.
도 2는 본 명세서의 제 1 예에 따른 게이트 구동 회로를 나타내는 도면이다.
도 3은 본 명세서의 제 1 예에 따른 스캔 드라이버를 나타내는 회로도이다.
도 4는 도 3에 도시된 스캔 드라이버의 구동 방법을 나타내는 파형도이다.
도 5는 본 명세서의 제 2 예에 따른 게이트 구동 회로를 나타내는 도면이다.
도 6은 본 명세서의 제 2 예에 따른 스캔 드라이버를 나타내는 회로도이다.
도 7은 도 6에 도시된 스캔 드라이버의 구동 방법을 나타내는 파형도이다.
도 8은 본 명세서의 제 3 예에 따른 게이트 구동 회로를 나타내는 도면이다.
도 9는 본 명세서의 제 3 예에 따른 스캔 드라이버를 나타내는 회로도이다.
도 10은 본 명세서의 일 예에 따른 발광 표시 장치를 나타내는 도면이다.
도 11은 도 10에 도시된 픽셀의 일 예에 따른 등가 회로도이다.
도 12는 도 11에 도시된 픽셀에 공급되는 신호를 나타내는 파형도이다.
도 13은 도 10에 도시된 제 1 예에 따른 게이트 구동 회로부를 나타내는 도면이다.
도 14는 도 10에 도시된 제 2 예에 따른 게이트 구동 회로부를 나타내는 도면이다.
도 15는 도 3에 도시된 스캔 드라이버에서 제 7 박막 트랜지스터의 크기(또는 채널 폭)에 따른 캐리 신호의 출력 파형을 나타낸 파형도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 다양한 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 명세서의 일 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 기술 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 기술 사상의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 기술 사상은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 다양한 예들 각각의 기술적 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 명세서에 따른 게이트 구동 회로 및 이를 포함하는 발광 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
도 1은 본 명세서의 일 예에 따른 게이트 구동 회로를 나타내는 도면이다.
도 1을 참조하면, 본 명세서의 일 예에 따른 게이트 구동 회로는 발광 표시 패널의 픽셀에 포함된 N형 옥사이드(Oxide) 박막 트랜지스터(Thin Film Transistor(이하, "TFT"라 칭함)를 스위칭시키기 위하여, 정극성 펄스를 갖는 스캔 신호(SS)를 출력하도록 구현될 수 있다. 예를 들어, 픽셀은 누설 전류로 인한 화질 저하가 방지될 수 있도록 오프 전류(off current) 특성이 우수한 NMOS형 옥사이드 TFT를 포함할 수 있다.
게이트 구동 회로는 서로 종속적으로 접속되고, 게이트 스타트 신호(GVst)와 제 1 및 제 2 게이트 쉬프트 클럭(GCLK1, GCLK2), 게이트 하이 전압의 제 1 구동 전압(VGH), 및 게이트 로우 전압의 제 2 구동 전압(VGL)에 기초하여, 부극성 펄스를 갖는 내부 출력 신호(OS1 내지 OSm)를 생성한 후 반전시켜 정극성 펄스를 갖는 스캔 신호(SS1 내지 SSm)를 순차적으로 출력하는 제 1 내지 제 m 스테이지 블록(701 내지 70m)을 포함할 수 있다.
게이트 스타트 신호(GVst)는 제 1 내지 제 m 스테이지 블록(701 내지 70m) 중 제 1 스테이지 블록(701)에 공급된다. 제 2 내지 제 m 스테이지 블록(702 내지 70m) 각각의 내부 출력 신호(OS2 내지 OSm)는 다음단(또는 후단)의 게이트 스타트 신호(GVst)로서 공급된다.
제 1 내지 제 m 스테이지 블록(701 내지 70m) 각각은 스캔 드라이버(SD) 및 인버터 드라이버(IVT)를 포함할 수 있다.
스캔 드라이버(SD)는 게이트 스타트 신호(GVst)와 제 1 및 제 2 게이트 쉬프트 클럭(GCLK1, GCLK2)에 기초하여, 부극성 펄스를 갖는 신호(OS1 내지 OSm)를 출력할 수 있다.
일 예에 따른 스캔 드라이버(SD)는 온 전류(on current) 특성 및 구동 신뢰성 특성이 우수한 LTPS(low-temperature poly-Si) TFT들로 구현될 수 있다. 예를 들어, 스캔 드라이버(SD)는 PMOS형 LTPS TFT들로 구현될 수 있다. 이러한 스캔 드라이버(SD)는 게이트 스타트 신호(GVst)와 제 1 및 제 2 게이트 쉬프트 클럭(GCLK1, GCLK2)에 따라 제 1 및 제 2 노드 각각의 전압을 설정하고, 제 1 노드의 전압에 따라 제 1 및 제 2 게이트 쉬프트 클럭(GCLK1, GCLK2) 중 어느 하나의 로우 전압 레벨에 대응하는 부극성 펄스를 갖는 신호(OS1 내지 OSm)를 출력할 수 있다.
인버터 드라이버(IVT)는 제 1 구동 전압(VGH)과 제 2 구동 전압(VGL)을 기반으로, 스캔 드라이버(SD)로부터 공급되는 부극성 펄스를 갖는 출력 신호(OS1 내지 OSm)를 정극성 펄스를 갖는 스캔 신호(SS1 내지 SSm)로 반전시켜 픽셀에 공급할 수 있다.
이와 같은, 본 명세서의 일 예에 따른 게이트 구동 회로는 픽셀에 배치된 N형 LTPS TFT들을 스위칭시키기 위하여, P형 LTPS TFT들로 이루어진 스캔 드라이버(SD)로부터 출력되는 부극성을 갖는 출력 신호(OS1 내지 OSm)를 정극성 펄스를 갖는 스캔 신호(SS1 내지 SSm)로 반전시키는 인버터 드라이버(IVT)를 필요로 하며, 인버터 드라이버(IVT)의 추가로 인하여 크기가 증가하게 된다.
도 2는 본 명세서의 제 1 예에 따른 게이트 구동 회로를 나타내는 도면이다.
도 2를 참조하면, 본 명세서의 제 1 예에 따른 게이트 구동 회로는 정극성 펄스를 갖는 스캔 신호(SS1 내지 SSm)를 출력하는 제 1 출력 단자 및 정극성 펄스와 동기되는 부극성 펄스를 갖는 캐리 신호(CS1 내지 CSm)를 출력하는 제 2 출력 단자를 포함하도록 구현된 제 1 내지 제 m 스캔 드라이버(SD1 내지 SDm)를 포함할 수 있다.
제 1 내지 제 m 스캔 드라이버(SD1 내지 SDm) 각각은 서로 종속적으로 접속되고, 제 1 전원 공급 라인을 통해 공급되는 제 1 구동 전압(VGH), 제 2 전원 공급 라인을 통해 공급되는 제 2 구동 전압(VGL), 제 1 내지 제 6 클럭 공급 라인을 통해 공급되는 제 1 내지 제 6 게이트 쉬프트 클럭(GCLK1 내지 GCLK6) 중 3개의 게이트 쉬프트 클럭, 및 게이트 스타트 신호(GVst)를 기반으로, 정극성 펄스를 갖는 스캔 신호(SS1 내지 SSm) 및 정극성 펄스와 동기되는 부극성 펄스를 갖는 캐리 신호(CS1 내지 CSm)를 순차적으로 출력할 수 있다. 예를 들어, 제 1 내지 제 6 게이트 쉬프트 클럭(GCLK1 내지 GCLK6)과 게이트 스타트 신호(GVst)은 게이트 제어 신호(GCS)로 표현될 수 있다.
제 1 및 제 2 구동 전압(VGH, VGL) 각각은 제 1 및 제 2 전원 공급 라인 각각을 통해 제 1 내지 제 m 스캔 드라이버(SD1 내지 SDm) 각각에 공통적으로 공급될 수 있다.
제 1 구동 전압(VGH)은 고전위 전압 레벨(또는 하이 전압 레벨)을 가질 수 있다. 예를 들어, 제 1 구동 전압(VGH)은 스캔 드라이버(SD1 내지 SDm)를 구현하는 PMOS형 LTPS TFT를 턴-오프시키거나 픽셀에 포함된 NMOS형 옥사이드 TFT를 턴-온시키기 위한 고전위 전압 레벨(또는 하이 전압 레벨)을 가질 수 있다.
제 2 구동 전압(VGL)은 고전위 전압 레벨(또는 하이 전압 레벨)보다 낮은 저전위 전압 레벨(또는 로우 전압 레벨)을 가질 수 있다. 예를 들어, 제 2 구동 전압(VGL)은 스캔 드라이버(SD1 내지 SDm)를 구현하는 PMOS형 LTPS TFT를 턴-온시키거나 픽셀에 포함된 NMOS형 옥사이드 TFT를 턴-오프시키기 위한 저전위 전압 레벨(또는 로우 전압 레벨)을 가질 수 있다.
제 1 및 제 2 게이트 쉬프트 클럭(GCLK1, GCLK2)은 제 1 및 제 2 클럭 공급 라인 각각을 통해 제 1 내지 제 m 스캔 드라이버(SD1 내지 SDm) 각각에 공통적으로 공급될 수 있다.
제 1 및 제 2 게이트 쉬프트 클럭(GCLK1, GCLK2) 각각은 1 수평 기간 단위로 순환 반복되는 하이 전압 레벨(또는 정극성 펄스)과 로우 전압 레벨(또는 부극성 펄스)을 포함할 수 있다. 예를 들어, 하이 전압 레벨은 제 1 구동 전압(VGH)과 동일한 전압 레벨을 가질 수 있다. 그리고, 로우 전압 레벨은 제 2 구동 전압(VGL)과 동일한 전압 레벨을 가질 수 있다.
제 1 및 제 2 게이트 쉬프트 클럭(GCLK1, GCLK2)은 전압 레벨이 서로 반전된 형태를 가질 수 있다. 제 2 게이트 쉬프트 클럭(GCLK2)은 제 1 게이트 쉬프트 클럭(GCLK1)과 반전된 형태를 가지거나 제 1 게이트 쉬프트 클럭(GCLK1)으로부터 1 수평 기간만큼 쉬프트된 형태를 가질 수 있다. 예를 들어, 제 2 게이트 쉬프트 클럭(GCLK2)의 라이징 시점(또는 제 1 전압 천이 시점)은 제 1 게이트 쉬프트 클럭(GCLK1)의 폴링 시점(또는 제 2 전압 천이 시점과 동기될 수 있다.
제 3 내지 제 6 게이트 쉬프트 클럭(GCLK3 내지 GCLK6)은 제 3 내지 제 6 클럭 공급 라인 각각을 통해 제 1 내지 제 m 스캔 드라이버(SD1 내지 SDm)에 선택적으로 공급될 수 있다.
제 3 내지 제 6 게이트 쉬프트 클럭(GCLK3 내지 GCLK6) 각각은 제 1 및 제 2 게이트 쉬프트 클럭(GCLK1, GCLK2)과 다른 형태를 가질 수 있다.
일 예에 따른 제 3 내지 제 6 게이트 쉬프트 클럭(GCLK3 내지 GCLK6) 각각은 2 수평 기간 단위로 순환 반복되는 하이 전압 레벨과 로우 전압 레벨을 포함할 수 있다.
제 3 내지 제 6 게이트 쉬프트 클럭(GCLK3 내지 GCLK6) 각각은 2 수평 기간 단위로 순환 반복되는 하이 전압 레벨과 로우 전압 레벨을 포함할 수 있다.
제 3 내지 제 6 게이트 쉬프트 클럭(GCLK3 내지 GCLK6) 각각은 1 수평 기간만큼 쉬프트된 형태를 가질 수 있다.
제 3 게이트 쉬프트 클럭(GCLK3)은 2 수평 기간 단위로 순환 반복되는 하이 전압 레벨과 로우 전압 레벨을 포함할 수 있다. 제 3 게이트 쉬프트 클럭(GCLK3)의 라이징 시점과 폴링 시점 각각은 제 1 게이트 쉬프트 클럭(GCLK1)의 라이징 시점과 동기될 수 있다.
제 4 게이트 쉬프트 클럭(GCLK4)은 제 3 게이트 쉬프트 클럭(GCLK3)으로부터 1 수평 기간만큼 쉬프트된 형태를 가질 수 있다. 예를 들어, 제 4 게이트 쉬프트 클럭(GCLK4)의 라이징 시점과 폴링 시점 각각은 제 2 게이트 쉬프트 클럭(GCLK2)의 라이징 시점과 동기될 수 있다.
제 5 게이트 쉬프트 클럭(GCLK5)은 제 3 게이트 쉬프트 클럭(GCLK3)에 반전된 형태를 가지거나 제 4 게이트 쉬프트 클럭(GCLK4)으로부터 1 수평 기간만큼 쉬프트된 형태를 가질 수 있다.
제 6 게이트 쉬프트 클럭(GCLK6)은 제 4 게이트 쉬프트 클럭(GCLK4)에 반전된 형태를 가지거나 제 5 게이트 쉬프트 클럭(GCLK5)으로부터 1 수평 기간만큼 쉬프트된 형태를 가질 수 있다.
게이트 스타트 신호(GVst)는 패널에 한 장의 영상을 표시하는 한 프레임 중에서 첫번째 수평 기간을 알려주는 신호로서, 매 프레임의 첫번째 수평 기간 직전에 발생되는 부극성 펄스(또는 로우 전압 레벨)를 포함할 수 있다. 예를 들어, 게이트 스타트 신호(GVst)는 제 2 게이트 쉬프트 클럭(GCLK2)과 동기될 수 있다.
제 1 내지 제 m 스캔 드라이버(SD1 내지 SDm)는 캐리 신호(CS1 내지 CSm)를 전달하는 캐리 신호 라인을 통해서 케스케이드(cascade) 방식으로 연결될 수 있다.
제 1 내지 제 m 스캔 드라이버(SD1 내지 SDm) 중 제 1 스캔 드라이버(SD1)는 외부로부터 공급되는 게이트 스타트 신호(GVst)를 수신할 수 있다. 제 1 내지 제 m 스캔 드라이버(SD1 내지 SDm) 중 제 2 내지 제 m 스캔 드라이버(SD2 내지 SDm)는 이전단(또는 전단) 스캔 드라이버(SD1 내지 SDm-1)로부터 출력되는 부극성 펄스를 갖는 캐리 신호(CS1 내지 CSm)를 게이트 스타트 신호(GVst)로 수신할 수 있다.
제 1 내지 제 m 스캔 드라이버(SD1 내지 SDm) 중 제 4i-3(i는 1 내지 m/4) 스캔 드라이버(SD4i-3)은 제 1, 제 2, 및 제 3 클럭 공급 라인 각각을 통해 공급되는 제 1, 제 2, 및 제 3 게이트 쉬프트 클럭(GCLK1, GCLK2, GCLK3)을 수신할 수 있다.
제 1 내지 제 m 스캔 드라이버(SD1 내지 SDm) 중 제 4i-2 스캔 드라이버(SD4i-2)은 제 1, 제 2, 및 제 4 클럭 공급 라인 각각을 통해 공급되는 제 1, 제 2, 및 제 4 게이트 쉬프트 클럭(GCLK1, GCLK2, GCLK4)을 수신할 수 있다.
제 1 내지 제 m 스캔 드라이버(SD1 내지 SDm) 중 제 4i-1 스캔 드라이버(SD4i-1)은 제 1, 제 2, 및 제 5 클럭 공급 라인 각각을 통해 공급되는 제 1, 제 2, 및 제 5 게이트 쉬프트 클럭(GCLK1, GCLK2, GCLK5)을 수신할 수 있다.
제 1 내지 제 m 스캔 드라이버(SD1 내지 SDm) 중 제 4i 스캔 드라이버(SD4i)은 제 1, 제 2, 및 제 6 클럭 공급 라인 각각을 통해 공급되는 제 1, 제 2, 및 제 6 게이트 쉬프트 클럭(GCLK1, GCLK2, GCLK6)을 수신할 수 있다.
제 4i-3 스캔 드라이버(SD4i-3)는 제 1 구동 전압(VGH), 제 2 구동 전압(VGL), 제 1, 제 2, 및 제 3 게이트 쉬프트 클럭(GCLK1, GCLK2, GCLK3), 및 게이트 스타트 신호(GVst)를 기반으로, 정극성 펄스를 갖는 스캔 신호(SS4i-3)와 부극성 펄스를 갖는 캐리 신호(CS4i-3)를 동시에 출력할 수 있다. 예를 들어, 제 4i-3 스캔 드라이버(SD4i-3)는 제 1 구동 전압(VGH), 제 2 구동 전압(VGL), 제 1, 제 2, 및 제 3 게이트 쉬프트 클럭(GCLK1, GCLK2, GCLK3), 및 게이트 스타트 신호(GVst)에 따라 제 1 노드와 제 2 노드 각각의 전압을 설정하고, 제 2 노드에 공급되는 제 2 게이트 쉬프트 클럭(GCLK2)의 하이 전압 레벨을 스캔 신호(SS4i-3)의 정극성 펄스로 출력함과 동시에 제 1 노드의 전압에 따라 제 1 게이트 쉬프트 클럭(GCLK1)의 로우 전압 레벨을 캐리 신호(CS4i-3)의 부극성 펄스로 출력할 수 있으며, 제 2 노드의 전기적인 플로팅 기간에서 제 3 게이트 쉬프트 클럭(GCLK3)에 따라 제 2 구동 전압(VGL)을 제 2 노드에 공급할 수 있다.
제 4i-2 스캔 드라이버(SD4i-2)는 제 1 구동 전압(VGH), 제 2 구동 전압(VGL), 제 1, 제 2, 및 제 4 게이트 쉬프트 클럭(GCLK1, GCLK2, GCLK4), 및 게이트 스타트 신호(GVst)를 기반으로, 정극성 펄스를 갖는 스캔 신호(SS4i-2)와 부극성 펄스를 갖는 캐리 신호(CS4i-2)를 동시에 출력할 수 있다. 예를 들어, 제 4i-2 스캔 드라이버(SD4i-2)는 제 1 구동 전압(VGH), 제 2 구동 전압(VGL), 제 1, 제 2, 및 제 4 게이트 쉬프트 클럭(GCLK1, GCLK2, GCLK4), 및 게이트 스타트 신호(GVst)에 따라 제 1 노드와 제 2 노드 각각의 전압을 설정하고, 제 2 노드에 공급되는 제 1 게이트 쉬프트 클럭(GCLK1)의 하이 전압 레벨을 스캔 신호(SS4i-2)의 정극성 펄스로 출력함과 동시에 제 1 노드의 전압에 따라 제 2 게이트 쉬프트 클럭(GCLK2)의 로우 전압 레벨을 캐리 신호(CS4i-2)의 부극성 펄스로 출력할 수 있으며, 제 2 노드의 전기적인 플로팅 기간에서 제 4 게이트 쉬프트 클럭(GCLK4)에 따라 제 2 구동 전압(VGL)을 제 2 노드에 공급할 수 있다.
제 4i-1 스캔 드라이버(SD4i-1)는 제 1 구동 전압(VGH), 제 2 구동 전압(VGL), 제 1, 제 2, 및 제 5 게이트 쉬프트 클럭(GCLK1, GCLK2, GCLK5), 및 게이트 스타트 신호(GVst)를 기반으로, 정극성 펄스를 갖는 스캔 신호(SS4i-1)와 부극성 펄스를 갖는 캐리 신호(CS4i-1)를 동시에 출력할 수 있다. 예를 들어, 제 4i-1 스캔 드라이버(SD4i-1)는 제 1 구동 전압(VGH), 제 2 구동 전압(VGL), 제 1, 제 2, 및 제 5 게이트 쉬프트 클럭(GCLK1, GCLK2, GCLK5), 및 게이트 스타트 신호(GVst)에 따라 제 1 노드와 제 2 노드 각각의 전압을 설정하고, 제 2 노드에 공급되는 제 2 게이트 쉬프트 클럭(GCLK2)의 하이 전압 레벨을 스캔 신호(SS4i-1)의 정극성 펄스로 출력함과 동시에 제 1 노드의 전압에 따라 제 1 게이트 쉬프트 클럭(GCLK1)의 로우 전압 레벨을 캐리 신호(CS4i-1)의 부극성 펄스로 출력할 수 있으며, 제 2 노드의 전기적인 플로팅 기간에서 제 5 게이트 쉬프트 클럭(GCLK5)에 따라 제 2 구동 전압(VGL)을 제 2 노드에 공급할 수 있다.
제 4i 스캔 드라이버(SD4i)는 제 1 구동 전압(VGH), 제 2 구동 전압(VGL), 제 1, 제 2, 및 제 6 게이트 쉬프트 클럭(GCLK1, GCLK2, GCLK6), 및 게이트 스타트 신호(GVst)를 기반으로, 정극성 펄스를 갖는 스캔 신호(SS4i)와 부극성 펄스를 갖는 캐리 신호(CS4i)를 동시에 출력할 수 있다. 예를 들어, 제 4i 스캔 드라이버(SD4i)는 제 1 구동 전압(VGH), 제 2 구동 전압(VGL), 제 1, 제 2, 및 제 6 게이트 쉬프트 클럭(GCLK1, GCLK2, GCLK6), 및 게이트 스타트 신호(GVst)에 따라 제 1 노드와 제 2 노드 각각의 전압을 설정하고, 제 2 노드에 공급되는 제 1 게이트 쉬프트 클럭(GCLK1)의 하이 전압 레벨을 스캔 신호(SS4i)의 정극성 펄스로 출력함과 동시에 제 1 노드의 전압에 따라 제 2 게이트 쉬프트 클럭(GCLK2)의 로우 전압 레벨을 캐리 신호(CS4i)의 부극성 펄스로 출력할 수 있으며, 제 2 노드의 전기적인 플로팅 기간에서 제 6 게이트 쉬프트 클럭(GCLK6)에 따라 제 2 구동 전압(VGL)을 제 2 노드에 공급할 수 있다.
도 3은 본 명세서의 제 1 예에 따른 스캔 드라이버를 나타내는 회로도로서, 이는 설명의 편의성을 위해, 도 2에 도시된 제 1 스캔 드라이버를 도시한 것이다.
도 2 및 도 3을 참조하면, 본 명세서의 제 1 예에 따른 스캔 드라이버(SD)는 제 1 노드 제어 회로(NCC1), 제 2 노드 제어 회로(NCC2), 출력 버퍼 회로(OBC), 및 커패시터(Cq)를 포함할 수 있다.
제 1 노드 제어 회로(NCC1)는 제 1 내지 제 3 입력 단자(IT1, IT2, IT3)와 제 1 전원 단자(PT1) 각각의 전압(또는 신호)에 응답하여 제 1 노드(Q)의 전압을 제어하도록 구현될 수 있다.
제 1 입력 단자(IT1)(또는 제 1 입력 라인)는 게이트 스타트 신호(GVst)를 수신할 수 있다. 제 2 입력 단자(IT2)(또는 제 2 입력 라인)는 제 1 클럭 공급 라인을 통해 공급되는 제 1 게이트 쉬프트 클럭(GCLK1)을 수신할 수 있다. 제 3 입력 단자(IT3)(또는 제 3 입력 라인)는 제 2 클럭 공급 라인을 통해 공급되는 제 2 게이트 쉬프트 클럭(GCLK2)을 수신할 수 있다. 제 1 전원 단자(PT1)(또는 제 1 전원 라인)는 제 1 전원 공급 라인을 통해 공급되는 제 1 구동 전압(VGH)을 수신할 수 있다.
일 예에 따른 제 1 노드 제어 회로(NCC1)는 제 1 내지 제 3 TFT(T1, T2, T3)를 포함할 수 있다.
제 1 내지 제 3 TFT(T1, T2, T3) 각각은 PMOS형 LTPS TFT로 구현될 수 있다.
제 1 TFT(T1)는 제 3 입력 단자(IT3)를 통해 공급되는 제 2 게이트 쉬프트 클럭(GCLK2)에 응답하여 제 1 입력 단자(IT1)와 제 1 노드(Q)를 선택적으로 연결할 수 있다. 일 예에 따른 제 1 TFT(T1)는 제 3 입력 단자(IT3)에 전기적으로 연결된 게이트 전극, 제 1 입력 단자(IT1)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 1 노드(Q)에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 2 TFT(T2)는 제 2 입력 단자(IT2)를 통해 공급되는 제 1 게이트 쉬프트 클럭(GCLK1)에 응답하여 제 1 노드(Q)와 제 3 TFT(T3)를 선택적으로 연결할 수 있다. 일 예에 따른 제 1 TFT(T1)는 제 2 입력 단자(IT2)에 전기적으로 연결된 게이트 전극, 제 1 노드(Q)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 3 TFT(T3)에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 3 TFT(T3)는 제 2 TFT(T2)와 직렬 접속되고, 제 2 노드(QB)의 전압에 응답하여 제 2 TFT(T2)와 제 1 전원 단자(PT1)를 선택적으로 연결할 수 있다. 일 예에 따른 제 3 TFT(T3)는 제 2 노드(QB)에 전기적으로 연결된 게이트 전극, 제 2 TFT(T2)의 제 2 소스/드레인 전극에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 1 전원 단자(PT1)에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 2 노드 제어 회로(NCC2)는 제 1 노드(Q), 제 3 및 제 4 입력 단자(IT3, IT4), 및 제 2 전원 단자(PT2) 각각의 전압(또는 신호)에 응답하여 제 2 노드(QB)의 전압을 제어하도록 구현될 수 있다.
제 2 노드(QB)는 제 1 출력 단자(OT1)와 전기적으로 연결되도록 구현된다. 이에 따라, 제 2 노드 제어 회로(NCC2)는 제 3 및 제 4 입력 단자(IT3, IT4) 각각을 통해 공급되는 전압에 응답하여 제 2 노드(QB)에 공급되는 전압을 제어함으로써 제 2 노드(QB)와 제 1 출력 단자(OT1)를 통해 외부로 출력되는 스캔 신호(SS)의 전압 레벨을 제어할 수 있다.
제 4 입력 단자(IT4)(또는 제 4 입력 라인)는 제 3 클럭 공급 라인을 통해 공급되는 제 3 게이트 쉬프트 클럭(GCLK3)을 수신할 수 있다. 제 2 전원 단자(PT2)(또는 제 2 전원 라인)는 제 2 전원 공급 라인을 통해 공급되는 제 2 구동 전압(VGL)을 수신할 수 있다.
일 예에 따른 제 2 노드 제어 회로(NCC2)는 제 4 내지 제 6 TFT(T4, T5, T6)를 포함할 수 있다.
제 4 내지 제 6 TFT(T4, T5, T6) 각각은 PMOS형 LTPS TFT로 구현될 수 있다.
제 4 TFT(T4)는 제 3 입력 단자(IT3)를 통해 공급되는 제 2 게이트 쉬프트 클럭(GCLK2)에 응답하여 제 2 전원 단자(PT2)와 제 2 노드(QB)를 선택적으로 연결할 수 있다. 일 예에 따른 제 4 TFT(T4)는 제 3 입력 단자(IT3)에 전기적으로 연결된 게이트 전극, 제 2 전원 단자(PT2)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 2 노드(QB)에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 5 TFT(T5)는 제 1 노드(Q)의 전압에 응답하여 제 3 입력 단자(IT3)와 제 2 노드(QB)를 선택적으로 연결할 수 있다. 일 예에 따른 제 1 TFT(T1)는 제 1 노드(Q)에 전기적으로 연결된 게이트 전극, 제 3 입력 단자(IT3)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 2 노드(QB)에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 6 TFT(T6)는 제 4 입력 단자(IT4)를 통해 공급되는 제 3 게이트 쉬프트 클럭(GCLK3)에 응답하여 제 2 전원 단자(PT2)와 제 2 노드(QB)를 선택적으로 연결할 수 있다. 일 예에 따른 제 6 TFT(T6)는 제 4 입력 단자(IT4)에 전기적으로 연결된 게이트 전극, 제 2 전원 단자(PT2)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 2 노드(QB)에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
출력 버퍼 회로(OBC)는 제 1 노드(Q)의 전압과 제 2 노드(QB)의 전압에 응답하여 제 2 입력 단자(IT2)의 전압(또는 신호) 또는 제 1 전원 단자(PT1)의 전압(또는 신호)을 제 2 출력 단자(OT2)로 공급하도록 구현될 수 있다. 즉, 출력 버퍼 회로(OBC)는 제 1 노드(Q)의 전압과 제 2 노드(QB)의 전압에 응답하여 제 2 입력 단자(IT2)를 통해 공급되는 제 1 게이트 쉬프트 클럭(GCLK1) 또는 제 1 전원 단자(PT1)를 통해 공급되는 제 1 구동 전압(VGH)을 제 2 출력 단자(OT2)로 공급함으로써 제 2 출력 단자(OT2)를 통해 외부로 출력되는 캐리 신호(CS)의 전압 레벨을 제어할 수 있다.
일 예에 따른 출력 버퍼 회로(OBC)는 제 7 TFT(T7) 및 제 8 TFT(T8)를 포함할 수 있다.
제 7 TFT(T7)는 제 1 노드(Q)의 전압에 응답하여 제 2 입력 단자(IT2)와 제 2 출력 단자(OT2)를 선택적으로 연결할 수 있다. 일 예에 따른 제 7 TFT(T7)는 제 1 노드(Q)에 전기적으로 연결된 게이트 전극, 제 2 입력 단자(IT2)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 2 출력 단자(OT2)에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 8 TFT(T8)는 제 2 노드(QB)의 전압에 응답하여 제 1 전원 단자(PT1)와 제 2 출력 단자(OT2)를 선택적으로 연결할 수 있다. 일 예에 따른 제 8 TFT(T8)는 제 2 노드(QB)에 전기적으로 연결된 게이트 전극, 제 2 출력 단자(OT2)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 1 전원 단자(PT1)에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
이와 같은, 출력 버퍼 회로(OBC)에서, 제 7 TFT(T7) 및 제 8 TFT(T8) 각각은 발광 표시 패널에 배치된 게이트 라인의 로드(load)가 걸리지 않으므로, 상대적으로 낮은 내압을 갖는 크기로 구현될 수 있고, 제 7 TFT(T7) 및 제 8 TFT(T8) 각각의 크기가 감소됨에 따라 스캔 드라이버(SD)의 크기가 감소될 수 있다.
커패시터(Cq)는 출력 버퍼 회로(OBC)에 포함될 수 있다. 커패시터(Cq)는 제 1 노드(Q)와 제 2 출력 단자(OT2) 사이에 접속(또는 형성)될 수 있다.
일 예에 따른 커패시터(Cq)는 제 1 노드(Q)에 전기적으로 연결된 제 1 커패시터 전극, 및 유전체층을 사이에 두고 제 1 커패시터 전극과 중첩되면서 제 2 출력 단자(OT2)에 전기적으로 연결된 제 2 커패시터 전극을 포함할 수 있다. 이러한 커패시터(Cq)는 제 1 노드(Q)와 제 2 출력 단자(OT2) 사이의 전압 또는 제 7 TFT(T7)의 게이트-소스 전압을 제어할 수 있다. 예를 들어, 커패시터(Cq)는 제 7 TFT(T7)의 턴-온 또는 턴-오프에 상응하는 전압을 충전할 수 있다.
도 4는 도 3에 도시된 스캔 드라이버의 구동 방법을 나타내는 파형도이다.
도 3 및 도 4를 참조하여 본 명세서의 제 1 예에 따른 스캔 드라이버(SD)의 구동 방법(또는 동작)을 설명하면 다음과 같다.
먼저, 제 1 기간(P1) 동안, 하이 전압 레벨(VH)을 갖는 제 1 게이트 쉬프트 클럭(GCLK1)이 제 2 입력 단자(IT2)에 공급되고, 로우 전압 레벨(VL)을 갖는 제 2 게이트 쉬프트 클럭(GCLK2)이 제 3 입력 단자(IT3)에 공급되고, 하이 전압 레벨(VH)을 갖는 제 3 게이트 쉬프트 클럭(GCLK3)이 제 4 입력 단자(IT4)에 공급되며, 제 2 게이트 쉬프트 클럭(GCLK2)과 동기되는 로우 전압 레벨(VL)을 갖는 게이트 스타트 신호(GVst)가 제 1 입력 단자(IT1)에 공급되며, 이로 인해 제 1 TFT(T1) 및 제 4 TFT(T4) 각각이 턴-온되며, 제 2 TFT(T2) 및 제 6 TFT(T6) 각각이 턴-오프될 수 있다.
제 1 기간(P1)에서, 로우 전압 레벨(VL)을 갖는 제 2 게이트 쉬프트 클럭(GCLK2)에 의해 제 1 TFT(T1)가 턴-온되면, 제 1 입력 단자(IT1)로 공급되는 로우 전압 레벨(VL)을 갖는 게이트 스타트 신호(GVst)에 의해 제 1 노드(Q)가 로우 전압 레벨(VL)로 설정되고, 제 1 노드(Q)의 전압(VQ)에 의해 제 5 TFT(T5) 및 제 7 TFT(T7) 각각이 턴-온된다. 제 7 TFT(T7)가 턴-온되면, 제 2 입력 단자(IT2)로 공급되는 하이 전압 레벨(VH)의 제 1 게이트 쉬프트 클럭(GCLK1)이 캐리 신호(CS)의 하이 전압 레벨(VH)로서 제 2 출력 단자(OT2)를 통해 출력될 수 있다. 이에 따라, 캐리 신호(CS)는 이전 기간에 이어서 안정적으로 하이 전압 레벨(VH)을 유지할 수 있다. 제 7 TFT(T7)와 동시에 제 5 TFT(T5)가 턴-온되면, 제 3 입력 단자(IT3)로 공급되는 로우 전압 레벨(VL)을 갖는 제 2 게이트 쉬프트 클럭(GCLK2)에 의해 제 2 노드(QB)가 로우 전압 레벨(VL)로 설정되고, 이로 인해 제 2 노드(QB)의 로우 전압 레벨(VL)이 스캔 신호(SS)의 로우 전압 레벨(VL)로서 제 1 출력 단자(OT1)를 통해 출력될 수 있다.
제 1 기간(P1)에서, 로우 전압 레벨(VL)을 갖는 제 2 게이트 쉬프트 클럭(GCLK2)에 의해 제 4 TFT(T4)가 턴-온되면, 제 2 전원 단자(PT2)로 공급되는 제 2 구동 전압(VGL)에 의해 제 2 노드(QB)가 제 2 구동 전압(VGL)으로 설정되고, 이로 인해 제 2 노드(QB)의 제 2 구동 전압(VGL)이 스캔 신호(SS)의 로우 전압 레벨(VL)로서 제 1 출력 단자(OT1)를 통해 출력될 수 있다. 이때, 제 1 출력 단자(OT1)는 제 5 TFT(T5)를 통해 제 2 노드(QB)에 공급되는 제 2 게이트 쉬프트 클럭(GCLK2)의 로우 전압 레벨(VL) 및/또는 제 4 TFT(T4)를 통해 제 2 노드(QB)에 공급되는 제 2 구동 전압(VGL)에 대응하는 로우 전압 레벨(VL)을 갖는 스캔 신호(SS)를 출력할 수 있다. 이에 따라, 스캔 신호(SS)는 이전 기간에 이어서 안정적으로 로우 전압 레벨(VL)을 유지할 수 있다.
제 1 기간(P1)에서, 2 노드(QB)가 제 2 구동 전압(VGL)으로 설정되면, 제 3 TFT(T3)와 제 8 TFT(T8) 각각이 턴-온된다. 제 8 TFT(T8)가 턴-온되면, 제 1 전원 단자(PT1)로 공급되는 제 1 구동 전압(VGH)이 캐리 신호(CS)의 하이 전압 레벨(VH)로서 제 2 출력 단자(OT2)를 통해 출력될 수 있다. 이때, 제 2 출력 단자(OT2)는 제 7 TFT(T7)를 통해 공급되는 제 1 게이트 쉬프트 클럭(GCLK1)의 하이 전압 레벨(VH) 및/또는 제 8 TFT(T8)를 통해 공급되는 제 1 구동 전압(VGH)에 대응하는 하이 전압 레벨(VH)을 갖는 캐리 신호(CS)를 출력할 수 있다.
이어, 제 2 기간(P2) 동안, 로우 전압 레벨(VL)을 갖는 제 1 게이트 쉬프트 클럭(GCLK1)이 제 2 입력 단자(IT2)에 공급되고, 하이 전압 레벨(VH)을 갖는 제 2 게이트 쉬프트 클럭(GCLK2)이 제 3 입력 단자(IT3)에 공급되고, 하이 전압 레벨(VH)을 갖는 제 3 게이트 쉬프트 클럭(GCLK3)이 제 4 입력 단자(IT4)에 공급되며, 하이 전압 레벨(VH)을 갖는 게이트 스타트 신호(GVst)가 제 1 입력 단자(IT1)에 공급되며, 이로 인해 제 2 TFT(T2)가 턴-온되며, 제 1 TFT(T1) 및 제 4 TFT(T4) 각각이 턴-오프될 수 있으며, 제 6 TFT(T6)가 턴-오프 상태를 유지할 수 있다.
제 2 기간(P2)에서, 하이 전압 레벨(VH)을 갖는 제 2 게이트 쉬프트 클럭(GCLK2)에 의해 제 1 TFT(T1) 및 제 4 TFT(T4) 각각이 턴-오프되면, 제 1 노드(Q)가 전기적으로 플로팅된다. 제 1 노드(Q)가 전기적으로 플로팅된 상태에서, 제 2 입력 단자(IT2)를 통해 로우 전압 레벨(VL)을 갖는 제 1 게이트 쉬프트 클럭(GCLK1)이 제 7 TFT(T7)의 제 1 소스/드레인 전극에 공급되면, 제 1 노드(Q)의 전압(VQ)은 제 7 TFT(T7)의 제 2 소스/드레인 전극에 공급되는 제 1 게이트 쉬프트 클럭(GCLK1)과 커패시터(Cq)의 커플링 효과에 따른 부트스트랩핑(bootstrapping)에 의해서 제 1 게이트 쉬프트 클럭(GCLK1)의 로우 전압 레벨(VL)만큼 더 낮은 전압으로 하강하고, 이로 인하여 제 7 TFT(T7)는 완전한 턴-온 상태가 된다. 이에 따라, 제 2 입력 단자(IT2)로 공급되는 제 1 게이트 쉬프트 클럭(GCLK1)의 로우 전압 레벨(VL)이 캐리 신호(CS)의 부극성 펄스로서 제 2 출력 단자(OT2)를 통해 출력될 수 있다. 이때, 제 1 게이트 쉬프트 클럭(GCLK1)의 로우 전압 레벨(VL)(또는 부극성 펄스)은 완전히 턴-온된 제 7 TFT(T7)를 통해 전압 손실 없이 제 2 출력 단자(OT2)를 통해 출력될 수 있다. 예를 들어, 캐리 신호(CS)의 부극성 펄스는 게이트 스타트 신호(GVst)로서 다음단 스캔 드라이버(SD2)의 제 1 입력 단자(IT1)로 공급될 수 있다.
제 2 기간(P2)에서, 제 5 TFT(T5)는 제 1 노드(Q)의 전압(VQ)에 의해 완전히 턴-온 상태가 되면, 제 3 입력 단자(IT3)로 공급되는 하이 전압 레벨(VH)을 갖는 제 2 게이트 쉬프트 클럭(GCLK2)에 의해 제 2 노드(QB)가 하이 전압 레벨(VH)로 설정되고, 이로 인해 제 2 노드(QB)의 하이 전압 레벨(VH)이 스캔 신호(SS)의 정극성 펄스로서 제 1 출력 단자(OT1)를 통해 출력될 수 있다. 이때, 제 2 게이트 쉬프트 클럭(GCLK2)의 하이 전압 레벨(VH)은 완전히 턴-온된 제 5 TFT(T5)를 통해 전압 손실 없이 제 2 노드(QB)에 공급될 수 있다. 예를 들어, 스캔 신호(SS)의 정극성 펄스는 픽셀에 포함된 NMOS형 옥사이드 TFT를 턴-온시키기 위한 신호로 사용될 수 있다.
이어, 제 3 기간(P3) 동안, 하이 전압 레벨(VH)을 갖는 제 1 게이트 쉬프트 클럭(GCLK1)이 제 2 입력 단자(IT2)에 공급되고, 로우 전압 레벨(VL)을 갖는 제 2 게이트 쉬프트 클럭(GCLK2)이 제 3 입력 단자(IT3)에 공급되고, 로우 전압 레벨(VL)을 갖는 제 3 게이트 쉬프트 클럭(GCLK3)이 제 4 입력 단자(IT4)에 공급되며, 하이 전압 레벨(VH)을 갖는 게이트 스타트 신호(GVst)가 제 1 입력 단자(IT1)에 공급되며, 이로 인해 제 1 TFT(T1), 제 4 TFT(T4), 및 제 6 TFT(T6) 각각이 턴-온되며, 제 2 TFT(T2)가 턴-오프될 수 있다.
제 3 기간(P3)에서, 로우 전압 레벨(VL)을 갖는 제 2 게이트 쉬프트 클럭(GCLK2)에 의해 제 1 TFT(T1)가 턴-온되면, 제 1 입력 단자(IT1)로 공급되는 하이 전압 레벨(VH)을 갖는 게이트 스타트 신호(GVst)에 의해 제 1 노드(Q)가 하이 전압 레벨(VH)로 설정되고, 제 1 노드(Q)의 전압(VQ)에 의해 제 5 TFT(T5) 및 제 7 TFT(T7) 각각이 턴-오프된다.
제 3 기간(P3)에서, 로우 전압 레벨(VL)을 갖는 제 2 게이트 쉬프트 클럭(GCLK2)에 의해 제 4 TFT(T4)가 턴-온되면, 제 2 전원 단자(PT2)로 공급되는 제 2 구동 전압(VGL)에 의해 제 2 노드(QB)가 제 2 구동 전압(VL)으로 설정되고, 이로 인해 제 2 노드(QB)의 제 2 구동 전압(VGL)이 스캔 신호(SS)의 로우 전압 레벨(VL)로서 제 1 출력 단자(OT1)를 통해 출력될 수 있다.
제 3 기간(P3)에서, 로우 전압 레벨(VL)을 갖는 제 3 게이트 쉬프트 클럭(GCLK3)에 의해 제 6 TFT(T6)가 턴-온되면, 제 2 전원 단자(PT2)로 공급되는 제 2 구동 전압(VGL)에 의해 제 2 노드(QB)가 제 2 구동 전압(VL)으로 설정되고, 이로 인해 제 2 노드(QB)의 제 2 구동 전압(VGL)이 스캔 신호(SS)의 로우 전압 레벨(VL)로서 제 1 출력 단자(OT1)를 통해 출력될 수 있다. 이때, 제 1 출력 단자(OT1)는 제 4 TFT(T4) 및/또는 제 6 TFT(T6)을 통해 공급되는 제 2 구동 전압(VGL)에 대응하는 로우 전압 레벨(VL)을 갖는 스캔 신호(SS)를 출력할 수 있다.
이어, 제 4 기간(P4) 동안, 로우 전압 레벨(VL)을 갖는 제 1 게이트 쉬프트 클럭(GCLK1)이 제 2 입력 단자(IT2)에 공급되고, 하이 전압 레벨(VH)을 갖는 제 2 게이트 쉬프트 클럭(GCLK2)이 제 3 입력 단자(IT3)에 공급되고, 로우 전압 레벨(VL)을 갖는 제 3 게이트 쉬프트 클럭(GCLK3)이 제 4 입력 단자(IT4)에 공급되며, 하이 전압 레벨(VH)을 갖는 게이트 스타트 신호(GVst)가 제 1 입력 단자(IT1)에 공급되며, 이로 인해 제 2 TFT(T2)가 턴-온되며, 제 1 TFT(T1) 및 제 4 TFT(T4) 각각이 턴-오프될 수 있으며, 제 6 TFT(T6)가 턴-온 상태를 유지할 수 있다.
제 4 기간(P4)에서, 로우 전압 레벨(VL)을 갖는 제 3 게이트 쉬프트 클럭(GCLK3)에 의해 제 6 TFT(T6)가 턴-온 상태로 유지됨에 따라 제 2 노드(QB)의 전압(VQB)이 제 2 전원 단자(PT2)로 공급되는 제 2 구동 전압(VGL)으로 유지되고, 제 2 노드(QB)의 전압(VQB)에 의해 제 3 TFT(T3) 및 제 8 TFT(T8) 각각이 턴-온 상태로 유지될 수 있다. 이에 따라, 제 2 노드(QB)의 제 2 구동 전압(VGL)이 스캔 신호(SS)의 로우 전압 레벨(VL)로서 제 1 출력 단자(OT1)를 통해 출력되고, 이로 인하여 스캔 신호(SS)는 제 3 기간(P3)에 이어서 안정적으로 로우 전압 레벨(VL)을 유지할 수 있다. 이와 동시에, 제 8 TFT(T8)가 턴-온 상태로 유지됨에 따라 제 1 전원 단자(PT1)로 공급되는 제 1 구동 전압(VGH)이 캐리 신호(CS)의 하이 전압 레벨(VH)로서 제 2 출력 단자(OT2)를 통해 연속적으로 출력되고, 이로 인하여 캐리 신호(CS)는 제 3 기간(P3)에 이어서 안정적으로 하이 전압 레벨(VH)을 유지할 수 있다.
제 4 기간(P4)에서, 제 3 TFT(T3)가 턴-온된 상태에서, 로우 전압 레벨(VL)을 갖는 제 1 게이트 쉬프트 클럭(GCLK1)에 의해 제 2 TFT(T2)가 턴-온되고, 하이 전압 레벨(VH)을 갖는 제 2 게이트 쉬프트 클럭(GCLK2)에 의해 제 1 TFT(T1) 및 제 4 TFT(T4) 각각이 턴-오프되면, 제 1 전원 단자(PT1)로 공급되는 제 1 구동 전압(VGH)에 의해 제 1 노드(Q)가 제 1 구동 전압(VGH)으로 설정되고, 제 1 노드(Q)의 전압(VQ)에 의해 제 5 TFT(T5) 및 제 7 TFT(T7) 각각이 턴-오프될 수 있다.
이어, 스캔 드라이버(SD)는 제 1 입력 단자(IT1)로 로우 전압 레벨(VL)을 갖는 게이트 스타트 신호(GVst)가 공급될 때까지, 전술한 제 3 기간(P3)과 제 4 기간(P4)을 반복함으로써 제 1 출력 단자(OT1)를 통해 로우 전압 레벨(VL)의 스캔 신호(SS)를 연속적으로 출력함과 동시에 제 2 출력 단자(OT2)를 통해 하이 전압 레벨(VH)의 캐리 신호(CS)를 연속적으로 출력할 수 있다.
이와 같은, 본 명세서의 제 1 예에 따른 게이트 구동 회로는 제 2 노드(QB)와 직접적으로 연결된 제 1 출력 단자(OT1)를 통해 스캔 신호(SS)를 출력함으로써 인버터 드라이버 없이도 스캔 드라이버(SD)를 통해 정극성 펄스를 갖는 스캔 신호(SS)를 출력할 수 있으며, 이로 인하여 인버터 드라이버의 삭제(또는 제거)로 인해 크기(또는 폭)가 감소될 수 있다. 예를 들어, 도 2 및 도 3에 도시된 게이트 구동 회로는 도 1에 도시된 게이트 구동 회로 대비 인버터 드라이버의 크기(또는 폭)만큼 작은 크기를 가질 수 있다.
도 5는 본 명세서의 제 2 예에 따른 게이트 구동 회로를 나타내는 도면이다.
도 5를 참조하면, 본 명세서의 제 2 예에 따른 게이트 구동 회로는 인버터 드라이버 없이 정극성 펄스를 갖는 스캔 신호(SS1 내지 SSm)와 부극성 펄스를 갖는 캐리 신호(CS1 내지 CSm)를 동시에 순차적으로 출력하도록 구현된 제 1 내지 제 m 스캔 드라이버(SD1 내지 SDm)를 포함할 수 있다.
제 1 내지 제 m 스캔 드라이버(SD1 내지 SDm) 각각은 서로 종속적으로 접속되고, 제 1 전원 공급 라인을 통해 공급되는 제 1 구동 전압(VGH), 제 2 전원 공급 라인을 통해 공급되는 제 2 구동 전압(VGL), 제 1 내지 제 4 클럭 공급 라인을 통해 공급되는 제 1 내지 제 4 게이트 쉬프트 클럭(GCLK1 내지 GCLK4) 중 3개의 게이트 쉬프트 클럭, 및 게이트 스타트 신호(GVst)를 기반으로, 정극성 펄스를 갖는 스캔 신호(SS1 내지 SSm)와 부극성 펄스를 갖는 캐리 신호(CS1 내지 CSm)를 동시에 순차적으로 출력할 수 있다. 예를 들어, 제 1 내지 제 4 게이트 쉬프트 클럭(GCLK1 내지 GCLK4)과 게이트 스타트 신호(GVst)은 게이트 제어 신호(GCS)로 표현될 수 있다.
제 1 구동 전압(VGH)은 전술한 바와 같이 고전위 전압 레벨(또는 하이 전압 레벨)을 가질 수 있다. 제 2 구동 전압(VGL)은 전술한 바와 같이 고전위 전압 레벨(또는 하이 전압 레벨)보다 낮은 저전위 전압 레벨(또는 로우 전압 레벨)을 가질 수 있다.
제 1 및 제 2 게이트 쉬프트 클럭(GCLK1, GCLK2)은 제 1 및 제 2 클럭 공급 라인 각각을 통해 제 1 내지 제 m 스캔 드라이버(SD1 내지 SDm) 각각에 공통적으로 공급될 수 있다.
제 1 및 제 2 게이트 쉬프트 클럭(GCLK1, GCLK2) 각각은 전술한 바와 같이 1 수평 기간 단위로 순환 반복되는 하이 전압 레벨(또는 정극성 펄스)과 로우 전압 레벨(또는 부극성 펄스)을 포함할 수 있다. 제 1 및 제 2 게이트 쉬프트 클럭(GCLK1, GCLK2)은 전압 레벨이 서로 반전된 형태를 가질 수 있다.
제 3 및 제 4 게이트 쉬프트 클럭(GCLK3, GCLK4) 각각은 1 수평 기간 단위로 순환 반복되는 하이 전압 레벨(또는 정극성 펄스)과 로우 전압 레벨(또는 부극성 펄스)을 포함할 수 있다. 제 3 및 제 4 게이트 쉬프트 클럭(GCLK3, GCLK4)은 전압 레벨이 서로 반전된 형태를 가질 수 있다. 예를 들어, 제 3 게이트 쉬프트 클럭(GCLK3)은 제 2 게이트 쉬프트 클럭(GCLK2)과 동일할 수 있으며, 제 4 게이트 쉬프트 클럭(GCLK4)은 제 1 게이트 쉬프트 클럭(GCLK1)과 동일할 수 있다.
제 1 내지 제 m 스캔 드라이버(SD1 내지 SDm) 중 제 2j-1(j는 1 내지 m/2) 스캔 드라이버(SD2j-1)은 제 1, 제 2, 및 제 3 클럭 공급 라인 각각을 통해 공급되는 제 1, 제 2, 및 제 3 게이트 쉬프트 클럭(GCLK1, GCLK2, GCLK3)을 수신할 수 있다.
제 1 내지 제 m 스캔 드라이버(SD1 내지 SDm) 중 제 2i 스캔 드라이버(SD2i)은 제 1, 제 2, 및 제 4 클럭 공급 라인 각각을 통해 공급되는 제 1, 제 2, 및 제 4 게이트 쉬프트 클럭(GCLK1, GCLK2, GCLK4)을 수신할 수 있다.
도 6은 본 명세서의 제 2 예에 따른 스캔 드라이버를 나타내는 회로도로서, 이는 설명의 편의성을 위해, 도 5에 도시된 제 1 스캔 드라이버를 도시한 것이다.
도 5 및 도 6을 참조하면, 본 명세서의 제 2 예에 따른 스캔 드라이버(SD)는 제 1 노드 제어 회로(NCC1), 제 2 노드 제어 회로(NCC2), 출력 버퍼 회로(OBC), 커패시터(Cq), 및 보조 커패시터(Cqb)를 포함할 수 있다. 이러한 구성을 갖는 제 2 예에 따른 스캔 드라이버(SD)는 도 3에 도시된 스캔 드라이버(SD)에 보조 커패시터(Cqb)를 추가로 구성한 것이다. 이에 따라, 이하의 설명에서는 보조 커패시터(Cqb) 및 이와 관련된 구성을 제외한 나머지 구성들에 대한 설명은 생략하거나 간략히 한다.
보조 커패시터(Cqb)는 출력 버퍼 회로(OBC)에 포함될 수 있다. 보조 커패시터(Cqb)는 제 2 노드(QB)와 제 1 전원 단자(PT1) 사이에 접속(또는 형성)될 수 있다.
일 예에 따른 보조 커패시터(Cqb)는 제 2 노드(QB)에 전기적으로 연결된 제 1 커패시터 전극, 및 유전체층을 사이에 두고 제 1 커패시터 전극과 중첩되면서 제 1 전원 단자(PT1)에 전기적으로 연결된 제 2 커패시터 전극을 포함할 수 있다. 이러한 보조 커패시터(Cqb)는 제 2 노드(QB)와 제 1 전원 단자(PT1) 사이의 차전압을 저장(또는 충전)할 수 있다. 예를 들어, 보조 커패시터(Cqb)는 제 2 노드(QB)에 인가되는 전압을 안정적으로 유지시키도록 구현될 수 있다.
도 7은 도 6에 도시된 스캔 드라이버의 구동 방법을 나타내는 파형도이다.
도 6 및 도 7을 참조하여 본 명세서의 제 2 예에 따른 스캔 드라이버(SD)의 구동 방법(또는 동작)을 설명하면 다음과 같다.
먼저, 제 1 기간(P1) 동안, 하이 전압 레벨(VH)을 갖는 제 1 게이트 쉬프트 클럭(GCLK1)이 제 2 입력 단자(IT2)에 공급되고, 로우 전압 레벨(VL)을 갖는 제 2 게이트 쉬프트 클럭(GCLK2)이 제 3 입력 단자(IT3)에 공급되고, 로우 전압 레벨(VL)을 갖는 제 3 게이트 쉬프트 클럭(GCLK3)이 제 4 입력 단자(IT4)에 공급되며, 제 1 게이트 쉬프트 클럭(GCLK1)과 동기되는 로우 전압 레벨(VL)을 갖는 게이트 스타트 신호(GVst)가 제 1 입력 단자(IT1)에 공급되며, 이로 인해 제 1 TFT(T1), 제 4 TFT(T4), 및 제 6 TFT(T6) 각각이 턴-온되며, 제 2 TFT(T2)가 턴-오프될 수 있다.
제 1 기간(P1)에서, 로우 전압 레벨(VL)을 갖는 제 2 게이트 쉬프트 클럭(GCLK2)에 의해 제 1 TFT(T1)가 턴-온되면, 제 1 입력 단자(IT1)로 공급되는 로우 전압 레벨(VL)을 갖는 게이트 스타트 신호(GVst)에 의해 제 1 노드(Q)가 로우 전압 레벨(VL)로 설정되고, 제 1 노드(Q)의 전압(VQ)에 의해 제 5 TFT(T5) 및 제 7 TFT(T7) 각각이 턴-온된다. 제 7 TFT(T7)가 턴-온되면, 제 2 입력 단자(IT2)로 공급되는 하이 전압 레벨(VH)의 제 1 게이트 쉬프트 클럭(GCLK1)이 캐리 신호(CS)의 하이 전압 레벨(VH)로서 제 2 출력 단자(OT2)를 통해 출력될 수 있다.
제 1 기간(P1)에서, 제 7 TFT(T7)와 동시에 제 5 TFT(T5)가 턴-온되면, 제 3 입력 단자(IT3)로 공급되는 로우 전압 레벨(VL)을 갖는 제 2 게이트 쉬프트 클럭(GCLK2)에 의해 제 2 노드(QB)가 로우 전압 레벨(VL)로 설정될 수 있다. 또한, 로우 전압 레벨(VL)을 갖는 제 2 게이트 쉬프트 클럭(GCLK2)에 의해 제 4 TFT(T4)가 턴-온되면, 제 2 전원 단자(PT2)로 공급되는 제 2 구동 전압(VGL)이 제 2 노드(QB)에 공급될 수 있다. 이와 동시에, 로우 전압 레벨(VL)을 갖는 제 3 게이트 쉬프트 클럭(GCLK3)에 의해 제 6 TFT(T6)가 턴-온되면, 제 2 전원 단자(PT2)로 공급되는 제 2 구동 전압(VGL)이 제 2 노드(QB)에 공급될 수 있다. 이에 따라, 보조 커패시터(Cqb)는 제 2 노드(QB)의 전압(VQB)에 대응하는 전압을 충전하고, 충전된 전압으로 제 2 노드(QB)의 전압(VQB)을 안정적으로 유지시킬 수 있다.
제 1 기간(P1)에서, 제 2 노드(QB)의 전압(VQB)이 보조 커패시터(Cqb)에 충전된 전압에 의해 안정적으로 유지되고, 이로 인하여 제 1 출력 단자(OT1)는 제 5 TFT(T5)를 통해 제 2 노드(QB)에 공급되는 제 2 게이트 쉬프트 클럭(GCLK2)의 로우 전압 레벨(VL), 제 4 TFT(T4) 및 제 6 TFT(T6) 중 적어도 하나를 통해 제 2 노드(QB)에 공급되는 제 2 구동 전압(VGL)에 대응하는 로우 전압 레벨(VL)을 갖는 스캔 신호(SS)를 안정적으로 출력할 수 있다. 따라서, 스캔 신호(SS)는 이전 기간에 이어서 안정적으로 로우 전압 레벨(VL)을 유지할 수 있다.
제 1 기간(P1)에서, 2 노드(QB)가 제 2 구동 전압(VGL)으로 설정되면, 제 3 TFT(T3)와 제 8 TFT(T8) 각각이 턴-온된다. 제 8 TFT(T8)가 턴-온되면, 제 1 전원 단자(PT1)로 공급되는 제 1 구동 전압(VGH)이 캐리 신호(CS)의 하이 전압 레벨(VH)로서 제 2 출력 단자(OT2)를 통해 출력될 수 있다. 이때, 제 3 TFT(T3)와 제 8 TFT(T8) 각각은 보조 커패시터(Cqb)에 충전된 전압에 의해 안정적으로 유지되는 제 2 노드(QB)의 전압(VQB) 또는 보조 커패시터(Cqb)에 충전된 전압에 대응하여 턴-온상태를 안정적으로 유지될 수 있고, 인로 인해 제 2 출력 단자(OT2)는 제 1 전원 단자(PT1)로부터 제 8 TFT(T8)를 통해 공급되는 제 1 구동 전압(VGH)에 대응하는 하이 전압 레벨(VH)을 갖는 캐리 신호(CS)를 안정적으로 출력할 수 있다.
이어, 제 2 기간(P2) 동안, 로우 전압 레벨(VL)을 갖는 제 1 게이트 쉬프트 클럭(GCLK1)이 제 2 입력 단자(IT2)에 공급되고, 하이 전압 레벨(VH)을 갖는 제 2 게이트 쉬프트 클럭(GCLK2)이 제 3 입력 단자(IT3)에 공급되고, 하이 전압 레벨(VH)을 갖는 제 3 게이트 쉬프트 클럭(GCLK3)이 제 4 입력 단자(IT4)에 공급되며, 하이 전압 레벨(VH)을 갖는 게이트 스타트 신호(GVst)가 제 1 입력 단자(IT1)에 공급되며, 이로 인해 제 2 TFT(T2)가 턴-온되며, 제 1 TFT(T1) 및 제 4 TFT(T4) 각각이 턴-오프될 수 있으며, 제 6 TFT(T6)가 턴-오프 상태를 유지할 수 있다. 이러한 제 2 기간(P2)은 제 1 출력 단자(OT1)를 통해 스캔 신호(SS)의 정극성 펄스를 출력함과 동시에 제 2 출력 단자(OT2)를 통해 캐리 신호(CS)의 부극성 펄스를 출력하는 것으로, 이는 제 2 노드(QB)의 전압(VQB)이 보조 커패시터(Cqb)에 충전된 전압에 의해 안정적으로 유지되는 것을 제외하고는 도 4에 도시된 제 2 기간(P2)과 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
이어, 제 3 기간(P3) 동안, 하이 전압 레벨(VH)을 갖는 제 1 게이트 쉬프트 클럭(GCLK1)이 제 2 입력 단자(IT2)에 공급되고, 로우 전압 레벨(VL)을 갖는 제 2 게이트 쉬프트 클럭(GCLK2)이 제 3 입력 단자(IT3)에 공급되고, 로우 전압 레벨(VL)을 갖는 제 3 게이트 쉬프트 클럭(GCLK3)이 제 4 입력 단자(IT4)에 공급되며, 하이 전압 레벨(VH)을 갖는 게이트 스타트 신호(GVst)가 제 1 입력 단자(IT1)에 공급되며, 이로 인해 제 1 TFT(T1), 제 4 TFT(T4), 및 제 6 TFT(T6) 각각이 턴-온되며, 제 2 TFT(T2)가 턴-오프될 수 있다. 이러한 제 3 기간(P3)은 제 1 출력 단자(OT1)를 통해 로우 전압 레벨(VL)의 스캔 신호(SS)를 출력함과 동시에 제 2 출력 단자(OT2)를 통해 하이 전압 레벨(VH)의 캐리 신호(CS)를 출력하는 것으로, 이는 제 2 노드(QB)의 전압(VQB)이 보조 커패시터(Cqb)에 충전된 전압에 의해 안정적으로 유지되는 것을 제외하고는 도 4에 도시된 제 3 기간(P3)과 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
이어, 제 4 기간(P4) 동안, 로우 전압 레벨(VL)을 갖는 제 1 게이트 쉬프트 클럭(GCLK1)이 제 2 입력 단자(IT2)에 공급되고, 하이 전압 레벨(VH)을 갖는 제 2 게이트 쉬프트 클럭(GCLK2)이 제 3 입력 단자(IT3)에 공급되고, 하이 전압 레벨(VH)을 갖는 제 3 게이트 쉬프트 클럭(GCLK3)이 제 4 입력 단자(IT4)에 공급되며, 하이 전압 레벨(VH)을 갖는 게이트 스타트 신호(GVst)가 제 1 입력 단자(IT1)에 공급되며, 이로 인해 제 2 TFT(T2)가 턴-온되며, 제 1 TFT(T1) 및 제 4 TFT(T4) 각각이 턴-오프될 수 있으며, 제 6 TFT(T6)가 턴-오프될 수 있다. 이러한 제 4 기간(P4)은 제 1 출력 단자(OT1)를 통해 로우 전압 레벨(VL)의 스캔 신호(SS)를 출력함과 동시에 제 2 출력 단자(OT2)를 통해 하이 전압 레벨(VH)의 캐리 신호(CS)를 출력하는 것으로, 이는 제 6 TFT(T6)가 턴-오프되고, 제 2 노드(QB)의 전압(VQB)이 보조 커패시터(Cqb)에 충전된 전압에 의해 안정적으로 유지되는 것을 제외하고는 도 4에 도시된 제 4 기간(P4)과 유사하므로, 이에 대한 중복 설명은 생략한다.
이어, 스캔 드라이버(SD)는 제 1 입력 단자(IT1)로 로우 전압 레벨(VL)을 갖는 게이트 스타트 신호(GVst)가 공급될 때까지, 전술한 제 3 기간(P3)과 제 4 기간(P4)을 반복함으로써 제 1 출력 단자(OT1)를 통해 로우 전압 레벨(VL)의 스캔 신호(SS)를 연속적으로 출력함과 동시에 제 2 출력 단자(OT2)를 통해 하이 전압 레벨(VH)의 캐리 신호(CS)를 연속적으로 출력할 수 있다.
이와 같은, 본 명세서의 제 2 예에 따른 게이트 구동 회로는 제 1 예에 따른 게이트 구동 회로와 동일한 효과를 가질 수 있으며, 나아가 제 1 예에 따른 게이트 구동 회로보다 2개 적은 클럭 공급 라인들로 인하여 크기가 감소될 수 있다.
대안적으로, 본 명세서의 제 2 예에 따른 게이트 구동 회로는 도 7에 도시된 바와 같이, 제 3 게이트 쉬프트 클럭(GCLK3)이 제 2 게이트 쉬프트 클럭(GCLK2)과 동일하고, 제 4 게이트 쉬프트 클럭(GCLK4)이 제 1 게이트 쉬프트 클럭(GCLK1)과 동일하기 때문에, 제 3 게이트 쉬프트 클럭(GCLK3)과 제 4 게이트 쉬프트 클럭(GCLK4)은 생략될 수 있으며, 이 경우에는 게이트 구동 회로의 크기가 더욱 감소될 수 있다. 예를 들어, 제 1 내지 제 m 스캔 드라이버(SD1 내지 SDm) 중 제 2j-1 스캔 드라이버(SD2j-1)에 배치된 제 4 입력 단자(IT4)는 제 3 입력 단자(IT3)에 전기적으로 연결되거나 제 3 입력 단자(IT3)에 연결된 제 2 게이트 쉬프트 클럭(GCLK2)을 제공하는 제 2 클럭 공급 라인은 제 3 입력 단자(IT3)와 제 4 입력 단자(IT4) 각각에 공통적으로 연결될 수 있다. 또한, 제 1 내지 제 m 스캔 드라이버(SD1 내지 SDm) 중 제 2j 스캔 드라이버(SD2j)에 배치된 제 4 입력 단자(IT4)는 제 3 입력 단자(IT3)에 전기적으로 연결되거나 제 3 입력 단자(IT3)에 연결된 제 1 게이트 쉬프트 클럭(GCLK1)을 제공하는 제 1 클럭 공급 라인은 제 3 입력 단자(IT3)와 제 4 입력 단자(IT4) 각각에 공통적으로 연결될 수 있다.
선택적으로, 본 명세서의 제 2 예에 따른 게이트 구동 회로에서, 보조 커패시터(Cqb)는 도 3에 도시된 제 1 예에 따른 게이트 구동 회로의 스캔 드라이버에 동일하게 적용될 수 있으며, 이 경우에도 전술한 보조 커패시터(Cqb)에 따른 효과가 구현될 수 있다.
도 8은 본 명세서의 제 3 예에 따른 게이트 구동 회로를 나타내는 도면이다.
도 8을 참조하면, 본 명세서의 제 3 예에 따른 게이트 구동 회로는 인버터 드라이버 없이 정극성 펄스를 갖는 스캔 신호(PSS1 내지 PSSm)와 부극성 펄스를 갖는 스캔 신호(NSS1 내지 NSSm)를 동시에 순차적으로 출력하도록 구현된 제 1 내지 제 m 스캔 드라이버(SD1 내지 SDm)를 포함할 수 있다.
제 1 내지 제 m 스캔 드라이버(SD1 내지 SDm) 각각은 서로 종속적으로 접속되고, 제 1 전원 공급 라인을 통해 공급되는 제 1 구동 전압(VGH), 제 2 전원 공급 라인을 통해 공급되는 제 2 구동 전압(VGL), 제 1 내지 제 4 클럭 공급 라인을 통해 공급되는 제 1 내지 제 4 게이트 쉬프트 클럭(GCLK1 내지 GCLK4) 중 3개의 게이트 쉬프트 클럭, 및 게이트 스타트 신호(GVst)를 기반으로, 정극성 펄스를 갖는 스캔 신호(PSS1 내지 PSSm)와 부극성 펄스를 갖는 스캔 신호(NSS1 내지 NSSm)를 동시에 순차적으로 출력할 수 있다. 이때, 제 1 내지 제 m-1 스캔 드라이버(SD1 내지 SDm-1) 각각에서 출력되는 부극성 펄스를 갖는 스캔 신호(NSS1 내지 NSSm-1) 각각은 제 2 내지 제 m 스캔 드라이버(SD2 내지 SDm) 각각의 게이트 스타트 신호(GVst)로 사용될 수 있다. 예를 들어, 제 1 내지 제 4 게이트 쉬프트 클럭(GCLK1 내지 GCLK4)과 게이트 스타트 신호(GVst)은 게이트 제어 신호(GCS)로 표현될 수 있다.
제 1 구동 전압(VGH), 제 2 구동 전압(VGL), 제 1 내지 제 4 게이트 쉬프트 클럭(GCLK1 내지 GCLK4), 및 게이트 스타트 신호(GVst) 각각은 도 6과 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
도 9는 본 명세서의 제 3 예에 따른 스캔 드라이버를 나타내는 회로도로서, 이는 설명의 편의성을 위해, 도 8에 도시된 제 1 스캔 드라이버를 도시한 것이다.
도 8 및 도 9를 참조하면, 본 명세서의 제 3 예에 따른 스캔 드라이버(SD)는 제 1 노드 제어 회로(NCC1), 제 2 노드 제어 회로(NCC2), 출력 버퍼 회로(OBC), 커패시터(Cq), 및 보조 커패시터(Cqb)를 포함할 수 있다. 이러한 구성을 갖는 제 2 예에 따른 스캔 드라이버(SD)는 제 1 노드 제어 회로(NCC1)에 제 9 TFT(T9)를 추가로 구성한 것을 제외하고는 도 6에 도시된 스캔 드라이버(SD)와 실질적으로 동일한다. 이에 따라, 이하의 설명에서는 제 9 TFT(T9) 및 이와 관련된 구성을 제외한 나머지 구성들에 대한 설명은 생략하거나 간략히 한다.
본 예에 따른 제 1 노드 제어 회로(NCC1)는 제 1 노드(Q)와 제 7 TFT(T7)의 게이트 전극 사이에서 항상 턴-온 상태를 유지하도록 구현된 제 9 TFT(T9)를 더 포함할 수 있다. 제 9 TFT(T9)는 PMOS형 LTPS TFT로 구현될 수 있다.
제 9 TFT(T9)는 제 1 노드(Q)와 제 7 TFT(T7)의 게이트 전극(G) 사이에 접속되고, 제 2 전원 단자(PT2)를 통해 공급되는 제 2 구동 전압(VGL)에 의해 항상 턴-온 상태를 유지할 수 있다. 일 예에 따른 제 9 TFT(T9)는 제 2 전원 단자(PT2)에 전기적으로 연결된 게이트 전극, 제 1 노드(Q)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 7 TFT(T7)의 게이트 전극(G)에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 9 TFT(T9)는 제 1 노드(Q)와 제 7 TFT(T7)의 게이트 전극(G) 사이의 로드(load)를 분리함으로써 제 2 출력 단자(OT2)의 전압 폴링 시간을 단축시키고 이를 통해 부극성 펄스를 갖는 스캔 신호(NSS1 내지 NSSm-1)에 대한 출력 특성과 구동 신뢰성을 향상시킬 수 있다. 예를 들어, 제 7 TFT(T7)의 게이트 전압(VG)이 전술한 부트스트래핑(bootstrapping)에 의해 제 2 구동 전압(VGL)보다 낮은 전압으로 하강하더라도 제 1 노드(Q)의 전압은 제 7 TFT(T7)의 게이트 전압(VG)과 무관하게 제 2 구동 전압(VGL)에서 제 9 TFT(T9)의 문턱 전압을 뺀 전압보다 낮아지지 않을 수 있다. 이에 따라, 제 1 노드(Q)의 하강 전압이 제 9 TFT(T9)에 의해 제한됨으로써 제 1 노드(Q)에 접속된 제 1, 제 2, 및 제 5 TFT(T1, T2, T5) 각각은 상대적으로 낮은 내압을 갖는 크기로 구현될 수 있고, 제 1, 제 2, 및 제 5 TFT(T1, T2, T5) 각각의 크기가 감소됨에 따라 스캔 드라이버(SD)의 크기가 감소될 수 있다.
한편, 본 예에 따른 제 3 예에 따른 스캔 드라이버(SD)의 출력 버퍼 회로(OBC)에 구현된 제 7 TFT(T7) 및 제 8 TFT(T8) 각각은 발광 표시 패널에 배치된 게이트 라인의 로드(load)가 걸리므로, 도 3 및 도 6에 도시된 제 7 TFT(T7) 및 제 8 TFT(T8) 각각보다 상대적으로 큰 크기로 구현되고, 이로 인하여 스캔 드라이버(SD)의 크기가 증가할 수 있다. 하지만, 본 예에 따른 게이트 구동 회로는 하나의 스캔 드라이버(SD)에서 2개의 스캔 신호를 출력하기 때문에 스캔 드라이버(SD)의 개수가 감소하고, 이로 인해 도 2 또는 도 5에 도시된 게이트 구동 회로보다 더 작은 크기를 가질 수 있다.
이와 같은, 본 예에 따른 제 3 예에 따른 스캔 드라이버(SD)는 도 7에 도시된 구동 파형에 기초하여 제 9 TFT(T9)가 항상 턴-온 상태를 유지하고, 제 1 출력 단자(OT1)를 통해 정극성 펄스를 갖는 스캔 신호(PSS1 내지 PSSm)를 출력하고 제 1 출력 단자(OT1)를 통해 부극성 펄스를 갖는 스캔 신호(NSS1 내지 NSSm)를 동시에 출력할 수 있다. 이러한 제 3 예에 따른 스캔 드라이버(SD)의 구동 방법은 도 6 및 도 7을 참조하여 설명한 제 2 예에 따른 스캔 드라이버(SD)의 구동 방법에서, 정극성 펄스를 갖는 캐리 신호(CS)가 정극성 펄스를 갖는 스캔 신호(PSS1 내지 PSSm)로 출력되는 것을 제외하고는 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
부가적으로, 본 예에 따른 제 3 예에 따른 스캔 드라이버(SD)에서, 제 9 TFT(T9)는 도 3에 도시된 스캔 드라이버(SD)의 제 1 노드 제어 회로(NCC1)에 추가로 구성될 수 있다.
도 10은 본 명세서의 일 예에 따른 발광 표시 장치를 나타내는 도면이다.
도 10을 참조하면, 본 명세서의 일 예에 따른 발광 표시 장치는 발광 표시 패널(100), 타이밍 제어부(300), 데이터 구동 회로부(500), 및 게이트 구동 회로부(700)를 포함할 수 있다.
발광 표시 패널(100)은 기판 상에 정의된 표시 영역(AA)(또는 활성 영역), 및 표시 영역(AA)을 둘러싸는 비표시 영역(IA) (또는 비활성 영역)을 포함할 수 있다.
표시 영역(AA)은 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm)과 복수의 데이터 라인(DL1 내지 DLn)의 교차에 의해 정의되는 픽셀 영역에 배치된 복수의 픽셀(P)을 포함할 수 있다.
제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각은 기판 상에 서로 이격되도록 배열된 복수의 게이트 라인을 포함할 수 있다. 예를 들어, 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각은 제 1 게이트 라인(또는 제 1 스캔 라인), 제 2 게이트 라인(또는 제 2 스캔 라인), 제 3 게이트 라인(또는 제 3 스캔 라인), 및 제 4 게이트 라인(또는 에미션 라인)을 포함할 수 있다.
복수의 데이터 라인(DL1 내지 DLn) 각각은 서로 이격되면서 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm)과 교차하도록 기판 상에 배치될 수 있다.
일 예에 따른 복수의 픽셀(P) 각각은 적색 픽셀, 녹색 픽셀, 또는 청색 픽셀일 수 있다. 이 경우, 인접한 적색 픽셀, 녹색 픽셀, 및 청색 픽셀은 하나의 단위 픽셀을 구현할 수 있다.
일 예에 따른 복수의 픽셀(P) 각각은 적색 픽셀, 녹색 픽셀, 청색 픽셀, 또는 백색 픽셀일 수 있다. 이 경우, 인접한 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀은 하나의 컬러 영상을 표시하기 위한 하나의 단위 픽셀을 구현할 수 있다.
복수의 픽셀(P)은 표시 영역(AA) 상에 스트라이프(stripe) 구조 또는 펜타일(pentile) 구조로 구현될 수 있다.
펜타일(pentile) 구조로 구현된 하나의 단위 픽셀은 평면적으로 다각 형태로 배치된 적어도 하나의 적색 픽셀, 적어도 하나의 녹색 픽셀, 및 적어도 하나의 청색 픽셀들을 포함할 수 있다. 예를 들어, 펜타일 구조를 갖는 단위 픽셀은 하나의 적색 픽셀, 2개의 녹색 픽셀, 및 하나의 청색 픽셀들이 평면적으로 팔각 형태를 가지도록 배치될 수 있고, 이 경우 청색의 픽셀이 가장 큰 크기를 가지며 녹색 픽셀이 가장 작은 크기를 가질 수 있다.
복수의 픽셀(P) 각각은 발광 소자, 및 인접한 게이트 라인 그룹(GLG1 내지 GLGm)으로부터 공급되는 복수의 게이트 신호와 인접한 데이터 라인(DL1 내지 DLn)으로부터 공급되는 데이터 전압을 기반으로 발광 소자를 발광시키는 픽셀 회로를 포함할 수 있다.
픽셀 회로는 게이트 구동 박막 트랜지스터, 복수의 스위칭 박막 트랜지스터, 및 스토리지 커패시터를 포함할 수 있다. 복수의 스위칭 트랜지스터 중 일부는 게이트 라인 그룹(GLG1 내지 GLGm)로부터 공급되는 스캔 신호의 정극성 펄스에 턴-온될 수 있고, 복수의 스위칭 트랜지스터 중 나머지는 게이트 라인 그룹(GLG1 내지 GLGm)로부터 공급되는 스캔 신호의 부극성 펄스에 턴-온될 수 있다.
비표시 영역(IA)은 표시 영역(AA)을 둘러싸도록 기판의 가장자리를 따라 마련될 수 있다. 비표시 영역(IA) 중 일측 비표시 영역은 기판 상에 마련되고 복수의 데이터 라인(DL1 내지 DLn)에 연결된 패드부를 포함할 수 있다.
타이밍 제어부(300)는 입력되는 영상 데이터(Idata)를 발광 표시 패널(100)의 구동에 알맞도록 정렬하여 픽셀별 디지털 데이터(Pdata)를 생성하고, 입력되는 타이밍 동기 신호(TSS)를 기반으로 데이터 제어 신호(DCS)를 생성해 데이터 구동 회로부(500)에 제공할 수 있다.
타이밍 제어부(300)는 타이밍 동기 신호(TSS)를 기반으로 게이트 스타트 신호와 복수의 게이트 쉬프트 클럭 등을 포함하는 게이트 제어 신호(GCS)를 생성해 게이트 구동 회로부(700)에 제공할 수 있다.
데이터 구동 회로부(500)는 발광 표시 패널(100)에 마련된 복수의 데이터 라인(DL1 내지 DLn)과 연결될 수 있다. 일 예에 따른 데이터 구동 회로부(500)는 타이밍 제어부(300)로부터 제공되는 픽셀별 디지털 데이터(Pdata)와 데이터 제어 신호(DCS) 및 전원 공급부로부터 제공되는 복수의 기준 감마 전압을 이용하여 픽셀별 디지털 데이터(Pdata)를 아날로그 형태의 픽셀별 데이터 전압으로 변환하고, 변환된 픽셀별 데이터 전압을 해당 데이터 라인(DL1 내지 DLn)에 공급할 수 있다.
게이트 구동 회로부(700)는 발광 표시 패널(100)의 비표시 영역(IA)에 배치되고 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm)과 전기적으로 연결될 수 있다. 예를 들어, 게이트 구동 회로부(700)는 박막 트랜지스터의 제조 공정에 따라 기판의 일측 가장자리 또는 양측 가장자리에 집적되어 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm)과 일대일로 연결될 수 있다.
게이트 구동 회로부(700)는 타이밍 제어부(300)로부터 공급되는 게이트 제어 신호(GCS)를 기반으로 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm)을 정해진 순서에 따라 구동할 수 있다.
일 예로서, 게이트 구동 회로부(700)는 기판의 좌측 비표시 영역(IA)에 구현되고 싱글 피딩(single feeding) 방식에 따라 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm)을 정해진 순서에 따라 구동할 수 있다.
다른 예로서, 게이트 구동 회로부(700)는 기판의 좌측 및 우측 비표시 영역(IA)에 각각 구현되고 더블 피딩(double feeding) 방식 또는 싱글 피딩 방식에 따라 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm)을 정해진 순서에 따라 구동할 수 있다. 예를 들어, 싱글 피딩 방식에 있어서, 기판의 좌측 비표시 영역(IA)에 구현된 게이트 구동 회로부(700)는 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 중 홀수번째 게이트 라인 그룹을 순차적으로 구동할 수 있고, 기판의 우측 비표시 영역(IA)에 구현된 게이트 구동 회로부(700)는 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 중 짝수번째 게이트 라인 그룹을 순차적으로 구동할 수 있다. 더블 피딩 방식에 있어서, 기판의 좌측 비표시 영역(IA)에 구현된 게이트 구동 회로부(700)와 기판의 우측 비표시 영역(IA)에 구현된 게이트 구동 회로부(700) 각각은 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각을 동시에 순차적으로 구동할 수 있다.
추가적으로, 본 명세서에 따른 발광 표시 장치는 전원 회로부(900)를 더 포함할 수 있다.
전원 회로부(900)는 입력 전원(Vin)을 기반으로, 픽셀 구동 전압(EVdd), 픽셀 공통 전압(EVss), 초기화 전압(EVini), 제 1 구동 전압(VGH), 및 제 2 구동 전압(VGL) 각각을 생성해 발광 표시 패널(100)에 제공할 수 있다. 예를 들어, 전원 회로부(900)는 픽셀 구동 전압(EVdd)과 픽셀 공통 전압(EVss) 및 초기화 전압(EVini) 각각을 픽셀들(P)에 공급할 수 있다. 그리고, 전원 회로부(900)는 제 1 구동 전압(VGH) 및 제 2 구동 전압(VGL) 각각을 게이트 구동 회로부(700)에 공급할 수 있다.
도 11은 도 10에 도시된 픽셀의 일 예에 따른 등가 회로도로서, 이는 발광 표시 패널의 k번째 수평 라인에 배치된 하나의 픽셀을 나타낸 것이다.
도 10 및 도 11을 참조하면, 본 명세서에 따른 픽셀(P)은 발광 소자(ELD), 및 픽셀 회로(PC)를 포함할 수 있다.
발광 소자(ELD)는 픽셀 회로(PC)로부터 공급되는 데이터 전류(idata)의 크기에 비례하여 발광함으로써 소정의 휘도를 갖는 백색 광 또는 컬러 광을 방출할 수 있다.
일 예에 따른 발광 소자(ELD)는 픽셀 회로(PC)에 연결된 제 1 전극(또는 애노드 전극)과 픽셀 공통 전원 라인(Lvss)(또는 저전위 전원 라인)에 연결된 제 2 전극(또는 캐소드 전극) 사이에 개재된 발광층을 포함할 수 있다. 발광층은 유기 발광층, 양자점 발광층, 무기 발광층, 또는 마이크로 발광 다이오드를 포함할 수 있다.
픽셀 회로(PC)는 게이트 구동 회로로부터 게이트 라인 그룹(GLGk)에 인가되는 게이트 그룹 구동 신호에 응답하여 데이터 라인(DL)에 공급되는 데이터 전압(Vdata)을 기반으로 하는 데이터 전류(idata)를 발광 소자(LED)에 공급함으로써 발광 소자(LED)의 발광을 제어할 수 있다.
게이트 라인 그룹(GLGk)은 제 1 내지 제 4 게이트 라인(GL1, GL2, GL3, GL4)을 포함할 수 있다. 게이트 그룹 구동 신호는 제 1 게이트 라인(GL1)(또는 제 1 스캔 라인)에 공급되는 제 1 스캔 신호(SSk[1])(또는 초기화 제어 신호), 제 2 게이트 라인(GL2)(또는 제 2 스캔 라인)에 공급되는 제 2 스캔 신호(SSk[2])(또는 스캔 제어 라인)에 공급되는 제 2 스캔 신호(SSk[2])(또는 스캔 제어 신호), 제 3 게이트 라인(GL3)(또는 제 3 스캔 라인)에 공급되는 제 3 스캔 신호(SSk[3])(또는 애노드 리셋 제어 신호), 및 제 4 게이트 라인(GL4)(또는 에미션 라인)에 공급되는 제 4 스캔 신호(SSk[4])(또는 에미션 제어 신호)를 포함할 수 있다.
일 예에 따른 픽셀 회로(PC)는 구동 TFT(Tdr), 제 1 내지 제 6 스위칭 TFT(Tsw1 내지 Tsw6), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
일 예에 따른 구동 TFT(Tdr) 및 제 1 내지 제 6 스위칭 TFT(Tsw1 내지 Tsw6) 중 적어도 하나는 게이트 라인 그룹(GLGk) 중 일부로 공급되는 스캔 신호의 정극성 펄스에 의해 턴-온되는 NMOS형 옥사이드 TFT로 구현되고, 나머지 TFT들은 게이트 라인 그룹(GLGk) 중 나머지로 공급되는 스캔 신호의 부극성 펄스에 의해 턴-온되는 PMOS형 LTPS TFT로 구현될 수 있다. 예를 들어, 구동 TFT(Tdr)와 제 3, 제 4, 및 제 6 스위칭 TFT(Tsw3, Tsw4, Tsw6) 각각은 PMOS형 LTPS TFT로 구현되고, 제 1, 제 2, 및 제 5 스위칭 TFT(Tsw1, Tsw2, Tsw5) 각각은 NMOS형 옥사이드 TFT로 구현될 수 있다.
구동 TFT(Tdr)는 발광 소자(ELD)에 흐르는 데이터 전류(idata)를 제어할 수 있다. 일 예에 따른 구동 TFT(Tdr)는 제 1 픽셀 노드(N1)에 연결된 게이트 전극, 제 2 픽셀 노드(N2)에 연결된 제 1 소스/드레인 전극, 및 제 3 픽셀 노드(N3)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 구동 TFT(Tdr)는 픽셀(P)의 발광 기간 동안 제 1 픽셀 노드(N1)와 제 2 픽셀 노드(N2) 사이의 전압에 따라 턴-온됨으로써 발광 소자(ELD)에 흐르는 데이터 전류(idata)를 제어할 수 있다.
제 1 스위칭 TFT(Tsw1)는 제 2 게이트 라인(GL2)에 공급되는 제 2 스캔 신호(SSk[2])에 응답하여 데이터 라인(DL)과 제 2 픽셀 노드(N2)를 선택적으로 접속시킬 수 있다. 일 예에 따른 제 1 스위칭 TFT(Tsw1)는 제 2 게이트 라인(GL2)에 연결된 게이트 전극, 데이터 라인(DL)에 연결된 제 1 소스/드레인 전극, 및 제 2 픽셀 노드(N2)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 1 스위칭 TFT(Tsw1)는 픽셀(P)의 샘플링 기간 동안 제 2 게이트 라인(GL2)에 공급되는 제 2 스캔 신호(SSk[2])의 정극성 펄스(또는 하이 전압 구간)에 의해 턴-온됨으로써 데이터 라인(DL)에 공급되는 데이터 전압(Vdata)을 제 2 픽셀 노드(N2)에 공급할 수 있다.
제 2 스위칭 TFT(Tsw2)는 제 2 게이트 라인(GL2)에 공급되는 제 2 스캔 신호(SSk[2])에 응답하여 제 1 픽셀 노드(N1)와 제 3 픽셀 노드(N3)를 선택적으로 접속시킬 수 있다. 일 예에 따른 제 2 스위칭 TFT(Tsw2)는 제 2 게이트 라인(GL2)에 연결된 게이트 전극, 제 1 픽셀 노드(N1)에 연결된 제 1 소스/드레인 전극, 및 제 3 픽셀 노드(N3)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 2 스위칭 TFT(Tsw2)는 픽셀(P)의 샘플링 기간 동안 제 2 게이트 라인(GL2)에 공급되는 제 2 스캔 신호(SSk[2])의 정극성 펄스(또는 하이 전압 구간)에 의해 턴-온됨으로써 제 1 픽셀 노드(N1)와 제 3 픽셀 노드(N3)를 전기적으로 연결시키고, 이를 통해 구동 TFT(Tdr)의 다이오드 형태로 연결시킨다.
제 3 스위칭 TFT(Tsw3)는 제 4 게이트 라인(GL4)에 공급되는 제 4 스캔 신호(SSk[4])에 응답하여 픽셀 구동 전원 라인(Lvdd)(또는 고전위 전원 라인)과 제 2 픽셀 노드(N2)를 선택적으로 접속시킬 수 있다. 일 예에 따른 제 3 스위칭 TFT(Tsw3)는 제 4 게이트 라인(GL4)에 연결된 게이트 전극, 제 2 픽셀 노드(N2)에 연결된 제 1 소스/드레인 전극, 및 픽셀 구동 전원 라인(Lvdd)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 3 스위칭 TFT(Tsw3)는 픽셀(P)의 발광 기간 동안 제 4 게이트 라인(GL4)에 공급되는 제 4 스캔 신호(SSk[4])의 부극성 펄스(또는 로우 전압 구간)에 의해 턴-온됨으로써 픽셀 구동 전원 라인(Lvdd)으로부터 공급되는 픽셀 구동 전압(EVdd)을 제 2 픽셀 노드(N2)를 통해서 구동 TFT(Tdr)의 제 1 소스/드레인 전극에 공급할 수 있다.
제 4 스위칭 TFT(Tsw4)는 제 4 게이트 라인(GL4)에 공급되는 제 4 스캔 신호(SSk[4])에 응답하여 제 3 픽셀 노드(N3)와 제 4 픽셀 노드(N4)를 선택적으로 접속시킬 수 있다. 일 예에 따른 제 4 스위칭 TFT(Tsw4)는 제 4 게이트 라인(GL4)에 연결된 게이트 전극, 제 3 픽셀 노드(N3)에 연결된 제 1 소스/드레인 전극, 및 제 4 픽셀 노드(N4)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 4 스위칭 TFT(Tsw4)는 픽셀(P)의 발광 기간 동안 제 4 게이트 라인(GL4)에 공급되는 제 4 스캔 신호(SSk[4])의 부극성 펄스(또는 로우 전압 구간)에 의해 턴-온됨으로써 제 3 픽셀 노드(N3)를 통해 구동 TFT(Tdr)로부터 공급되는 데이터 전류(Idata)를 제 4 픽셀 노드(N4)를 통해서 발광 소자(ELD)의 제 1 전극에 공급할 수 있다.
제 5 스위칭 TFT(Tsw5)는 제 1 게이트 라인(GL1)에 공급되는 제 1 스캔 신호(SSk[1])에 응답하여 초기화 전원 라인(Lvini)과 제 1 픽셀 노드(N1)를 선택적으로 접속시킬 수 있다. 일 예에 따른 제 5 스위칭 TFT(Tsw5)는 제 1 게이트 라인(GL1)에 연결된 게이트 전극, 제 1 픽셀 노드(N1)에 연결된 제 1 소스/드레인 전극, 및 초기화 전원 라인(Lvini)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 5 스위칭 TFT(Tsw5)는 픽셀(P)의 초기화 기간 동안 제 1 게이트 라인(GL1)에 공급되는 제 1 스캔 신호(SSk[1])의 정극성 펄스(또는 하이 전압 구간)에 의해 턴-온됨으로써 초기화 전원 라인(Lvini)으로부터 공급되는 초기화 전원(Vini)을 제 1 픽셀 노드(N1)에 공급할 수 있다.
제 6 스위칭 TFT(Tsw6)는 제 3 게이트 라인(GL3)에 공급되는 제 3 스캔 신호(SSk[3])에 응답하여 초기화 전원 라인(Lvini)과 제 4 픽셀 노드(N4)를 선택적으로 접속시킬 수 있다. 일 예에 따른 제 6 스위칭 TFT(Tsw6)는 제 3 게이트 라인(GL3)에 연결된 게이트 전극, 제 4 픽셀 노드(N4)에 연결된 제 1 소스/드레인 전극, 및 초기화 전원 라인(Lvini)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 6 스위칭 TFT(Tsw6)는 픽셀(P)의 샘플링 기간 동안 제 3 게이트 라인(GL3)에 공급되는 제 3 스캔 신호(SSk[3])의 부극성 펄스(또는 로우 전압 구간)에 의해 턴-온됨으로써 초기화 전원 라인(Lvini)으로부터 공급되는 초기화 전원(Vini)을 제 4 픽셀 노드(N4)에 공급하고, 이를 통해 제 4 픽셀 노드(N4)의 전압을 초기화 전원 라인(Lvini)으로 방전시킴으로써 발광 소자(ELD)의 제 1 전극의 전압을 리셋시킬 수 있다.
스토리지 커패시터(Cst)는 픽셀 구동 전원 라인(Lvdd)과 제 1 픽셀 노드(N1) 사이에 접속될 수 있다.
대안적으로, 제 1 픽셀 노드(N1)에 접속된 제 2 및 제 5 스위칭 TFT(Tsw2, Tsw5) 각각은 듀얼 채널(dual channel) 구조를 포함할 수 있다. 즉, 제 2 및 제 5 스위칭 TFT(Tsw2, Tsw5) 각각은 구동 TFT(Tdr)의 게이트 전극과 전기적으로 연결되므로, 구동 TFT(Tdr)의 게이트 전압을 일정하게 유지시키기 위해 듀얼 채널 구조로 구현될 수 있다. 듀얼 채널 구조에 따르면, 채널 길이가 단일 게이트 구조에 비해 길어지기 때문에 오프 저항이 증가하고 오프 전류가 감소됨으로써 동작의 안정성이 확보될 수 있다. 예를 들어, 제 2 및 제 5 스위칭 TFT(Tsw2, Tsw5) 각각은 해당하는 스캔 신호(SSk[1], SSk[2])에 따라 동시에 턴-온되도록 서로 직렬 접속된 적어도 2개의 박막 트랜지스터로 구현될 수 있다.
도 12는 도 11에 도시된 픽셀에 공급되는 신호를 나타내는 파형도이다.
도 11 및 도 12를 참조하면, 본 명세서의 일 예에 따른 픽셀(P)는 제 1 내지 제 3 동작 기간(t1, t2, t3)으로 구동되도록 구현될 수 있다.
제 1 동작 기간(t1)은 제 1 픽셀 노드(N1)를 초기화하기 위한 초기화 기간일 수 있다. 예를 들어, 제 1 기간(t1)은 1 수평 기간에 대응되는 시간으로 설정될 수 있다.
제 1 동작 기간(t1) 동안 제 1 게이트 라인(GL1)에 공급되는 제 1 스캔 신호(SSk[1])는 하이 전압 레벨(VH)(또는 정극성 펄스)을 가지고, 제 2 게이트 라인(GL2)에 공급되는 제 2 스캔 신호(SSk[2])는 로우 전압 레벨(VL)을 가지고, 제 3 게이트 라인(GL3)에 공급되는 제 3 스캔 신호(SSk[3])는 하이 전압 레벨(VH)을 가지며, 제 4 게이트 라인(GL4)에 공급되는 제 4 스캔 신호(SSk[4])는 하이 전압 레벨(VH)을 가질 수 있다.
제 1 동작 기간(t1) 동안, 제 1 내지 제 6 스위칭 TFT(Tsw1 내지 Tsw6) 중 제 5 스위칭 TFT(Tsw5)만이 하이 전압 레벨(VH)의 제 1 스캔 신호(SSk[1])에 의해 턴-온됨으로써 제 1 픽셀 노드(N1)의 전압은 턴-온된 제 5 스위칭 TFT(Tsw5)를 통해 초기화 전원 라인(Lvini)으로부터 공급되는 초기화 전압(EVini)으로 초기화될 수 있다. 그리고, 스토리지 커패시터(Cst)는 픽셀 구동 전원 라인(Lvdd)으로부터 공급되는 픽셀 구동 전압(EVdd) 및 턴-온된 제 5 스위칭 TFT(Tsw5)를 통해 초기화 전원 라인(Lvini)으로부터 공급되는 초기화 전압(EVini) 간의 전압차(EVdd-Vini)로 초기화될 수 있다.
제 2 동작 기간(t2)은 제 1 동작 기간(t1)에 이어지고 데이터 전압(Vdata)과 구동 박막 트랜지스터(Tdr)의 문턱 전압을 스토리지 커패시터(Cst)에 저장하는 샘플링 기간일 수 있다. 예를 들어, 제 2 동작 기간(t2)은 1 수평 기간에 대응되는 시간으로 설정될 수 있다.
제 2 동작 기간(t2) 동안, 제 1 게이트 라인(GL1)에 공급되는 제 1 스캔 신호(SSk[1])는 로우 전압 레벨(VL)을 가지고, 제 2 게이트 라인(GL2)에 공급되는 제 2 스캔 신호(SSk[2])는 하이 전압 레벨(VH)(또는 정극성 펄스)을 가지고, 제 3 게이트 라인(GL3)에 공급되는 제 3 스캔 신호(SSk[3])는 로우 전압 레벨(VL)(또는 부극성 펄스)을 가지며, 제 4 게이트 라인(GL4)에 공급되는 제 4 스캔 신호(SSk[4])는 하이 전압 레벨(VH)을 유지할 수 있다. 즉, 제 4 스캔 신호(SSk[4])는 제 1 동작 기간(t1)과 제 2 동작 기간(t2)에 대응되는 2 수평 기간 동안 하이 전압 레벨(VH)을 유지할 수 있다.
제 2 동작 기간(t2) 동안, 제 1 내지 제 6 스위칭 TFT(Tsw1 내지 Tsw6) 중 제 1 및 제 2 스위칭 TFT(Tsw1, Tsw2)가 하이 전압 레벨(VH)의 제 2 스캔 신호(SSk[2])에 의해 턴-온되고, 이와 동시에 제 6 스위칭 TFT(Tsw6)가 로우 전압 레벨(VL)의 제 3 스캔 신호(SSk[3])에 의해 턴-온된다. 이에 따라, 제 2 픽셀 노드(N2)의 전압은 턴-온된 제 1 스위칭 TFT(Tsw1)를 통해 데이터 라인(DL)으로부터 공급되는 데이터 전압(Vdata)으로 변경되고, 구동 TFT(Tdr)는 턴-온된 제 2 스위칭 TFT(Tsw2)에 의해 게이트 전극(N1)과 제 2 소스/드레인 전극(N3)이 전기적으로 쇼트됨에 따라 다이오드 형태로 접속되고, 이로 인해 구동 TFT(Tdr)의 게이트 전극과 제 1 소스/드레인 전극 사이에 구동 TFT(Tdr)의 문턱 전압만큼의 전압차가 발생할 수 있다. 다시 말하여, 구동 TFT(Tdr)의 제 1 소스/드레인 전극(N2)에 인가된 데이터 전압(Vdata)의 전압 레벨보다 구동 TFT(Tdr)의 문턱 전압만큼 낮은 전압 레벨(Vdata-Vth)(예를 들어, 상기 문턱 전압이 보상된 데이터 전압)이 구동 TFT(Tdr)의 게이트 전극(N1)에 인가될 수 있으며, 스토리지 커패시터(Cst)는 구동 TFT(Tdr)의 게이트 전극에 인가되는 전압(Vdata-Vth)을 기설정된 시간 동안 유지시킬 수 있다.
그리고, 제 2 동작 기간(t2) 동안, 제 4 픽셀 노드(N4)의 전압은 턴-온된 제 6 스위칭 TFT(Tsw6)를 통해 초기화 전원 라인(Lvini)으로부터 공급되는 초기화 전압(EVini)으로 초기화될 수 있다. 다시 말하여, 제 2 기간(t2)에서, 제 4 픽셀 노드(N4)의 전압 또는 발광 소자(ELD)의 제 1 전극의 전압은 턴-온된 제 6 스위칭 TFT(Tsw6)를 통해 초기화 전원 라인(Lvini)으로 방전됨으로써 초기화 전압(EVini)으로 리셋될 수 있다.
제 3 동작 기간(t3)은 제 2 동작 기간(t2)에 이어지고 발광 소자(ELD)를 발광시키는 발광 기간일 수 있다.
제 3 동작 기간(t3)에서, 제 1 게이트 라인(GL1)에 공급되는 제 1 스캔 신호(SSk[1])는 로우 전압 레벨(VL)을 그대로 유지하고, 제 2 게이트 라인(GL2)에 공급되는 제 2 스캔 신호(SSk[2])는 로우 전압 레벨(VL)을 가지고, 제 3 게이트 라인(GL3)에 공급되는 제 3 스캔 신호(SSk[3])는 하이 전압 레벨(VH)을 가지며, 제 4 게이트 라인(GL4)에 공급되는 제 4 스캔 신호(SSk[4])는 로우 전압 레벨(VL)을 유지할 수 있다.
제 3 동작 기간(t3) 동안, 제 1 내지 제 6 스위칭 TFT(Tsw1 내지 Tsw6) 중 제 3 및 제 4 스위칭 TFT(Tsw3, Tsw4)만이 로우 전압 레벨(VL)의 제 4 스캔 신호(SSk[4])에 의해 턴-온된다. 이에 따라, 제 2 픽셀 노드(N2)의 전압은 턴-온된 제 3 스위칭 TFT(Tsw3)를 통해 픽셀 구동 전원 라인(Lvdd)으로부터 공급되는 픽셀 구동 전압(EVdd)으로 변경되고, 제 1 픽셀 노드(N1)의 전압은 스토리지 커패시터(Cst)에 의해 구동 TFT(Tdr)의 문턱 전압이 보상된 데이터 전압(Vdata-Vth)을 유지하며, 구동 TFT(Tdr)의 제 2 소스/드레인 전극은 턴-온된 제 4 스위칭 TFT(Tsw4)를 통해 발광 소자(ELD)의 제 1 전극과 연결될 수 있다.
따라서, 제 3 기간(t3) 동안, 구동 TFT(Tdr)는 게이트-소스 간의 전압(EVdd-(Vdata-|Vth|))에서 문턱전압(Vth)을 뺀 전압(EVdd-(Vdata-|Vth|)-|Vth|)의 제곱((EVdd-(Vdata-|Vth|)-|Vth|)2)에 비례하는 데이터 전류(idata)를 출력하고, 구동 TFT(Tdr)로부터 출력되는 데이터 전류(idata)는 턴-온된 제 4 스위칭 TFT(Tsw4)를 통해 발광 소자(ELD)에 공급될 수 있다. 결과적으로, 제 3 기간(t3) 동안, 발광 소자(ELD)에 흐르는 데이터 전류(idata)는 구동 TFT(Tdr)의 문턱전압에 영향을 받지 않으며, 이로 인하여 복수의 픽셀(P) 각각에 마련된 구동 TFT(Tdr) 간의 문턱 전압 편차가 최소화될 수 있다.
이와 같은, 본 명세서의 일 예에 따른 픽셀(P)의 구동 방법은 구동 TFT(Tdr)의 문턱 전압을 보상할 수 있으며, 이를 통해 복수의 픽셀(P) 각각에 마련된 구동 TFT(Tdr) 간의 문턱 전압 편차로 인한 화질 저하를 최소화할 수 있다.
도 13은 도 10에 도시된 제 1 예에 따른 게이트 구동 회로부를 나타내는 도면이다.
도 10, 도 11, 및 도 13을 참조하면, 본 명세서의 제 1 예에 따른 게이트 구동 회로부(700)는 서로 종속적으로 접속되고 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각에 개별적(또는 일대일)으로 접속된 제 1 내지 제 m 스테이지 블록(7101 내지 710m)을 포함할 수 있다. 예를 들어, 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각은 스캔 드라이버 블록 또는 스캔 드라이버 그룹으로 표현될 수도 있다.
제 1 스테이지 블록(7101)은 타이밍 제어부(300)로부터 제공되는 게이트 스타트 신호(GVst)를 수신할 수 있다. 제 2 내지 제 m 스테이지 블록(7102 내지 710m) 각각은 제 1 내지 제 m-1 스테이지 블록(7101 내지 710m-1) 각각으로부터 출력되는 캐리 신호(CS)를 게이트 스타트 신호(GVst)를 수신할 수 있다.
제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각은 타이밍 제어부(300)로부터 제공되는 복수의 게이트 쉬프트 클럭(GCLK) 중 해당하는 게이트 쉬프트 클럭을 수신할 수 있다. 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각은 전원 회로부(900)로부터 제공되는 제 1 구동 전압(VGH)과 제 2 구동 전압(VGL)을 공통적으로 수신할 수 있다.
일 예에 따른 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각은 제 1 스테이지 회로(SD1[1] 내지 SDm[1]), 제 2 스테이지 회로(SD1[2] 내지 SDm[2]), 제 3 스테이지 회로(SD1[3] 내지 SDm[3]), 및 제 4 스테이지 회로(SD1[4] 내지 SDm[4])를 포함할 수 있다.
제 1 스테이지 회로(SD1[1] 내지 SDm[1])는 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각의 제 1 게이트 라인(GL1)에 전기적으로 연결될 수 있다. 제 1 스테이지 회로(SD1[1] 내지 SDm[1])는 타이밍 제어부(300)로부터 제공되는 하나의 게이트 스타트 신호(GVst)와 3개의 게이트 쉬프트 클럭에 기초하여, 정극성 펄스를 갖는 제 1 스캔 신호(SS1[1] 내지 SSm[1])를 출력할 수 있다.
일 예에 따른 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각의 제 1 스테이지 회로(SD1[1] 내지 SDm[1])는 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각의 제 1 게이트 라인(GL1)에 전기적으로 연결되고 정극성 펄스를 갖는 제 1 스캔 신호(SS1[1] 내지 SSm[1])를 출력하는 제 1 출력 단자, 및 정극성 펄스와 동기되는 부극성 펄스를 갖는 캐리 신호를 다음단 스테이지 블록으로 출력하는 제 2 출력 단자를 포함할 수 있다. 이러한 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각의 제 1 스테이지 회로(SD1[1] 내지 SDm[1])는 도 3 또는 도 6에 도시된 스캔 드라이버(SD)와 실질적으로 동일한 구성을 가지므로, 이에 대한 중복 설명은 생략한다.
본 예에 따른 게이트 구동 회로부(700)에서, 서로 종속적으로 연결된 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각의 제 1 스테이지 회로(SD1[1] 내지 SDm[1])는 도 2 내지 도 4에 도시된 본 명세서의 제 1 예에 따른 게이트 구동 회로 또는 도 5 내지 도 7에 도시된 본 명세서의 제 2 예에 따른 게이트 구동 회로와 실질적으로 동일한 구성을 가질 수 있다. 예를 들어, 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각의 제 1 스테이지 회로(SD1[1] 내지 SDm[1])가 도 2 내지 도 4에 도시된 본 명세서의 제 1 예에 따른 게이트 구동 회로 또는 도 5 내지 도 7에 도시된 본 명세서의 제 2 예에 따른 게이트 구동 회로와 동일하게 구성되면, 도 3 또는 도 6에 도시된 제 1 출력 단자(OT1)는 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각의 제 1 게이트 라인(GL1)에 전기적으로 연결될 수 있다.
제 2 스테이지 회로(SD1[2] 내지 SDm[2])는 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각의 제 2 게이트 라인(GL2)에 전기적으로 연결될 수 있다. 제 2 스테이지 회로(SD1[2] 내지 SDm[2])는 타이밍 제어부(300)로부터 제공되는 하나의 게이트 스타트 신호(GVst)와 3개의 게이트 쉬프트 클럭에 기초하여, 정극성 펄스를 갖는 제 2 스캔 신호(SS1[2] 내지 SSm[2])를 출력할 수 있다.
일 예에 따른 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각의 제 2 스테이지 회로(SD1[2] 내지 SDm[2])는 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각의 제 2 게이트 라인(GL2)에 전기적으로 연결되고 정극성 펄스를 갖는 제 2 스캔 신호(SS1[2] 내지 SSm[2])를 출력하는 제 1 출력 단자, 및 정극성 펄스와 동기되는 부극성 펄스를 갖는 캐리 신호를 다음단 스테이지 블록으로 출력하는 제 2 출력 단자를 포함할 수 있다. 이러한 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각의 제 2 스테이지 회로(SD1[2] 내지 SDm[2])는 도 3 또는 도 6에 도시된 스캔 드라이버(SD)와 실질적으로 동일한 구성을 가지므로, 이에 대한 중복 설명은 생략한다.
본 예에 따른 게이트 구동 회로부(700)에서, 서로 종속적으로 연결된 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각의 제 2 스테이지 회로(SD1[2] 내지 SDm[2])는 도 2 내지 도 4에 도시된 본 명세서의 제 1 예에 따른 게이트 구동 회로 또는 도 5 내지 도 7에 도시된 본 명세서의 제 2 예에 따른 게이트 구동 회로와 실질적으로 동일한 구성을 가질 수 있다. 예를 들어, 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각의 제 2 스테이지 회로(SD1[2] 내지 SDm[2])가 도 2 내지 도 4에 도시된 본 명세서의 제 1 예에 따른 게이트 구동 회로 또는 도 5 내지 도 7에 도시된 본 명세서의 제 2 예에 따른 게이트 구동 회로와 동일하게 구성되면, 도 3 또는 도 6에 도시된 제 1 출력 단자(OT1)는 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각의 제 2 게이트 라인(GL2)에 전기적으로 연결될 수 있다.
제 3 스테이지 회로(SD1[3] 내지 SDm[3])는 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각의 제 3 게이트 라인(GL3)에 전기적으로 연결될 수 있다. 제 3 스테이지 회로(SD1[3] 내지 SDm[3])는 타이밍 제어부(300)로부터 제공되는 하나의 게이트 스타트 신호(GVst)와 2개의 게이트 쉬프트 클럭에 기초하여, 부극성 펄스를 갖는 제 3 스캔 신호(SS1[3] 내지 SSm[3])를 출력할 수 있다. 이에 따라, 일 예에 따른 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각의 제 3 스테이지 회로(SD1[3] 내지 SDm[3])는 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각의 제 3 게이트 라인(GL3)에 부극성 펄스를 갖는 제 3 스캔 신호(SS1[3] 내지 SSm[3])를 공급할 수 있다.
일 예에 따른 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각의 제 3 스테이지 회로(SD1[3] 내지 SDm[3])는 도 1에 도시된 게이트 구동 회로의 스캔 드라이버(SD)와 실질적으로 동일한 구성을 가질 수 있다. 즉, 제 3 스테이지 회로(SD1[3] 내지 SDm[3])는 게이트 스타트 신호(GVst)와 제 1 및 제 2 게이트 쉬프트 클럭(GCLK1, GCLK2)에 기초하여, 부극성 펄스를 갖는 제 3 스캔 신호(SS1[3] 내지 SSm[3])를 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각의 제 3 게이트 라인(GL3)에 공급할 수 있다.
일 예에 따른 제 3 스테이지 회로(SD1[3] 내지 SDm[3])는 도 3, 도 6, 또는 도 9에 도시된 스캔 드라이버(SD)에서, 제 6 TFT(T6)가 제거되고 제 2 출력 단자(OT2)를 통해 제 3 스캔 신호(SS1[3] 내지 SSm[3])를 출력하도록 구현될 수 있다. 이때, 제 1 내지 제 m-1 스테이지 블록(7101 내지 710m-1) 각각의 제 3 스테이지 회로(SD1[3] 내지 SDm[3])에서 제 2 출력 단자(OT2)를 통해 출력되는 제 3 스캔 신호(SS1[3] 내지 SSm-1[3])는 게이트 스타트 신호로서 제 2 내지 제 m 스테이지 블록(7102 내지 710m)의 제 3 스테이지 회로(SD1[3] 내지 SDm[3])에 공급될 수 있다.
다른 예에 따른 제 3 스테이지 회로(SD1[3] 내지 SDm[3])는 도 12에 도시된 제 3 스캔 신호(SS1[3] 내지 SSm-1[3])를 출력하는 것으로, 이는 발광 표시 장치의 기술 분야에서 이미 공지된 스캔 드라이버와 실질적으로 동일한 구성을 가지므로, 이에 대한 설명은 생략한다.
제 4 스테이지 회로(SD1[4] 내지 SDm[4])는 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각의 제 4 게이트 라인(GL4)에 전기적으로 연결될 수 있다. 일 예에 따른 제 4 스테이지 회로(SD1[4] 내지 SDm[4])는 타이밍 제어부(300)로부터 제공되는 하나의 게이트 스타트 신호(GVst)와 2개의 게이트 쉬프트 클럭(또는 에미션 쉬프트 클럭)에 기초하여, 정극성 펄스를 갖는 제 4 스캔 신호(SS1[4] 내지 SSm[4])를 출력할 수 있다. 이에 따라, 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각의 제 4 스테이지 회로(SD1[4] 내지 SDm[4])는 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각의 제 4 게이트 라인(GL4)에 정극성 펄스를 갖는 제 4 스캔 신호(SS1[4] 내지 SSm[4])를 공급할 수 있다.
일 예에 따른 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각의 제 4 스테이지 회로(SD1[4] 내지 SDm[4])는 정극성 펄스를 갖는 출력하는 것을 제외하고는 도 1에 도시된 게이트 구동 회로의 스캔 드라이버(SD)와 실질적으로 동일한 구성을 가질 수 있다. 즉, 제 4 스테이지 회로(SD1[4] 내지 SDm[4])는 게이트 스타트 신호(GVst)와 제 1 및 제 2 에미션 쉬프트 클럭에 기초하여, 정극성 펄스를 갖는 제 4 스캔 신호(SS1[4] 내지 SSm[4])를 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각의 제 4 게이트 라인(GL4)에 공급할 수 있다.
일 예에 따른 제 4 스테이지 회로(SD1[4] 내지 SDm[4])는 도 3, 도 6, 또는 도 9에 도시된 스캔 드라이버(SD)에서, 제 6 TFT(T6)가 제거되고 제 2 출력 단자(OT2)를 통해 제 4 스캔 신호(SS1[4] 내지 SSm[4])를 출력하도록 구현될 수 있다. 이때, 제 1 내지 제 m-1 스테이지 블록(7101 내지 710m-1) 각각의 제 4 스테이지 회로(SD1[4] 내지 SDm[4])에서 제 2 출력 단자(OT2)를 통해 출력되는 제 4 스캔 신호(SS1[4] 내지 SSm-1[4])는 게이트 스타트 신호로서 제 2 내지 제 m 스테이지 블록(7102 내지 710m)의 제 4 스테이지 회로(SD1[4] 내지 SDm[4])에 공급될 수 있다.
다른 예에 따른 제 4 스테이지 회로(SD1[4] 내지 SDm[4])는 도 12에 도시된 제 4 스캔 신호(SS1[4] 내지 SSm[4]) 또는 에미션 제어 신호를 출력하는 것으로, 이는 발광 표시 장치의 기술 분야에서 이미 공지된 발광 제어 드라이버(또는 에미션 드라이버)와 실질적으로 동일한 구성을 가지므로, 이에 대한 설명은 생략한다.
이와 같은, 본 명세서의 제 1 예에 따른 게이트 구동 회로부(700)는 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각의 제 1 스테이지 회로(SD1[1] 내지 SDm[1]) 및 제 2 스테이지 회로(SD1[2] 내지 SDm[2]) 각각이, 도 1에 도시된 인버터 드라이버 없이 정극성 펄스를 갖는 스캔 신호를 출력함으로써 인버터 드라이버의 삭제(또는 제거)로 인해 크기(또는 폭)가 감소되며, 예를 들어 인버터 드라이버가 차지하는 크기만큼의 크기가 감소될 수 있다.
도 14는 도 10에 도시된 제 2 예에 따른 게이트 구동 회로부를 나타내는 도면이다.
도 10, 도 11, 및 도 14를 참조하면, 본 명세서의 제 2 예에 따른 게이트 구동 회로부(700)는 서로 종속적으로 접속되고 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각에 개별적(또는 일대일)으로 접속된 제 1 내지 제 m 스테이지 블록(7101 내지 710m)을 포함할 수 있다. 예를 들어, 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각은 스캔 드라이버 블록 또는 스캔 드라이버 그룹으로 표현될 수도 있다.
제 1 스테이지 블록(7101)은 타이밍 제어부(300)로부터 제공되는 게이트 스타트 신호(GVst)를 수신할 수 있다. 제 2 내지 제 m 스테이지 블록(7102 내지 710m) 각각은 제 1 내지 제 m-1 스테이지 블록(7101 내지 710m-1) 각각으로부터 출력되는 캐리 신호(CS)를 게이트 스타트 신호(GVst)를 수신할 수 있다.
제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각은 타이밍 제어부(300)로부터 제공되는 복수의 게이트 쉬프트 클럭(GCLK) 중 해당하는 게이트 쉬프트 클럭을 수신할 수 있다. 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각은 전원 회로부(900)로부터 제공되는 제 1 구동 전압(VGH)과 제 2 구동 전압(VGL)을 공통적으로 수신할 수 있다.
일 예에 따른 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각은 제 1 스테이지 회로(SD1[1] 내지 SDm[1]), 제 2 스테이지 회로(SD1[2] 내지 SDm[2]), 및 제 3 스테이지 회로(SD1[3] 내지 SDm[3])를 포함할 수 있다.
제 1 스테이지 회로(SD1[1] 내지 SDm[1])는 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각의 제 1 게이트 라인(GL1)에 전기적으로 연결될 수 있다. 제 1 스테이지 회로(SD1[1] 내지 SDm[1])는 타이밍 제어부(300)로부터 제공되는 하나의 게이트 스타트 신호(GVst)와 3개의 게이트 쉬프트 클럭에 기초하여, 정극성 펄스를 갖는 제 1 스캔 신호(SS1[1] 내지 SSm[1])를 출력할 수 있다.
일 예에 따른 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각의 제 1 스테이지 회로(SD1[1] 내지 SDm[1])는 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각의 제 1 게이트 라인(GL1)에 전기적으로 연결되고 정극성 펄스를 갖는 제 1 스캔 신호(SS1[1] 내지 SSm[1])를 출력하는 제 1 출력 단자, 및 정극성 펄스와 동기되는 부극성 펄스를 갖는 캐리 신호를 다음단 스테이지 블록으로 출력하는 제 2 출력 단자를 포함할 수 있다. 이러한 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각의 제 1 스테이지 회로(SD1[1] 내지 SDm[1])는 도 3 또는 도 6에 도시된 스캔 드라이버(SD)와 실질적으로 동일한 구성을 가지므로, 이에 대한 중복 설명은 생략한다.
본 예에 따른 게이트 구동 회로부(700)에서, 서로 종속적으로 연결된 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각의 제 1 스테이지 회로(SD1[1] 내지 SDm[1])는 도 2 내지 도 4에 도시된 본 명세서의 제 1 예에 따른 게이트 구동 회로 또는 도 5 내지 도 7에 도시된 본 명세서의 제 2 예에 따른 게이트 구동 회로와 실질적으로 동일한 구성을 가질 수 있다. 예를 들어, 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각의 제 1 스테이지 회로(SD1[1] 내지 SDm[1])가 도 2 내지 도 4에 도시된 본 명세서의 제 1 예에 따른 게이트 구동 회로 또는 도 5 내지 도 7에 도시된 본 명세서의 제 2 예에 따른 게이트 구동 회로와 동일하게 구성되면, 도 3 또는 도 6에 도시된 제 1 출력 단자(OT1)는 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각의 제 1 게이트 라인(GL1)에 전기적으로 연결될 수 있다.
제 2 스테이지 회로(SD1[2] 내지 SDm[2])는 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각의 제 2 게이트 라인(GL2) 및 제 3 게이트 라인(GL3) 각각에 전기적으로 연결될 수 있다. 일 예에 따른 제 2 스테이지 회로(SD1[2] 내지 SDm[2])는 타이밍 제어부(300)로부터 제공되는 하나의 게이트 스타트 신호(GVst)와 3개의 게이트 쉬프트 클럭에 기초하여, 정극성 펄스를 갖는 제 2 스캔 신호(SS1[2] 내지 SSm[2]) 및 부극성 펄스를 갖는 제 3 스캔 신호(SS1[3] 내지 SSm[3])를 동시에 출력할 수 있다.
일 예에 따른 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각의 제 2 스테이지 회로(SD1[2] 내지 SDm[2])는 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각의 제 2 게이트 라인(GL2)에 전기적으로 연결되고 정극성 펄스를 갖는 제 2 스캔 신호(SS1[2] 내지 SSm[2])를 출력하는 제 1 출력 단자, 및 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각의 제 3 게이트 라인(GL3)에 전기적으로 연결되고 정극성 펄스와 동기되는 부극성 펄스를 갖는 제 3 스캔 신호(SS1[3] 내지 SSm[3])를 출력하는 제 2 출력 단자를 포함할 수 있으며, 이때 제 3 스캔 신호(SS1[3] 내지 SSm[3])는 캐리 신호로서 다음단 스테이지 블록에 공급될 수 있다. 이러한 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각의 제 2 스테이지 회로(SD1[2] 내지 SDm[2])는 도 8 및 도 9에 도시된 스캔 드라이버(SD)와 실질적으로 동일한 구성을 가지므로, 이에 대한 중복 설명은 생략한다.
본 예에 따른 게이트 구동 회로부(700)에서, 서로 종속적으로 연결된 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각의 제 2 스테이지 회로(SD1[2] 내지 SDm[2])는 도 8 및 도 9에 도시된 본 명세서의 제 3 예에 따른 게이트 구동 회로와 실질적으로 동일한 구성을 가질 수 있다. 예를 들어, 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각의 제 2 스테이지 회로(SD1[2] 내지 SDm[2])가 도 8 및 도 9에 도시된 본 명세서의 제 3 예에 따른 게이트 구동 회로와 동일하게 구성되면, 도 9에 도시된 제 1 출력 단자(OT1)는 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각의 제 2 게이트 라인(GL2)에 전기적으로 연결될 수 있고, 도 9에 도시된 제 2 출력 단자(OT2)는 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각의 제 3 게이트 라인(GL3)에 전기적으로 연결될 수 있다.
제 3 스테이지 회로(SD1[3] 내지 SDm[3])는 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각의 제 4 게이트 라인(GL4)에 전기적으로 연결될 수 있다. 일 예에 따른 제 3 스테이지 회로(SD1[3] 내지 SDm[3])는 타이밍 제어부(300)로부터 제공되는 하나의 게이트 스타트 신호(GVst)와 2개의 게이트 쉬프트 클럭(또는 에미션 쉬프트 클럭)에 기초하여, 정극성 펄스를 갖는 제 4 스캔 신호(SS1[4] 내지 SSm[4])를 출력할 수 있다. 이에 따라, 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각은 제 3 스테이지 회로(SD1[3] 내지 SDm[3])는 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각의 제 4 게이트 라인(GL4)에 정극성 펄스를 갖는 제 4 스캔 신호(SS1[4] 내지 SSm[4])를 순차적으로 공급할 수 있다.
일 예에 따른 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각의 제 3 스테이지 회로(SD1[3] 내지 SDm[3])는 정극성 펄스를 갖는 출력하는 것을 제외하고는 도 1에 도시된 게이트 구동 회로의 스캔 드라이버(SD)와 실질적으로 동일한 구성을 가질 수 있다. 즉, 제 3 스테이지 회로(SD1[3] 내지 SDm[3])는 게이트 스타트 신호(GVst)와 제 1 및 제 2 에미션 쉬프트 클럭에 기초하여, 정극성 펄스를 갖는 제 4 스캔 신호(SS1[4] 내지 SSm[4])를 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각의 제 4 게이트 라인(GL4)에 공급할 수 있다.
일 예에 따른 제 3 스테이지 회로(SD1[3] 내지 SDm[3])는 도 3, 도 6, 또는 도 9에 도시된 스캔 드라이버(SD)에서, 제 6 TFT(T6)가 제거되고 제 2 출력 단자(OT2)를 통해 제 4 스캔 신호(SS1[4] 내지 SSm[4])를 출력하도록 구현될 수 있다. 이때, 제 1 내지 제 m-1 스테이지 블록(7101 내지 710m-1) 각각의 제 3 스테이지 회로(SD1[3] 내지 SDm[3])에서 제 2 출력 단자(OT2)를 통해 출력되는 제 4 스캔 신호(SS1[4] 내지 SSm-1[4])는 게이트 스타트 신호로서 제 2 내지 제 m 스테이지 블록(7102 내지 710m)의 제 3 스테이지 회로(SD2[3] 내지 SDm[3])에 공급될 수 있다.
일 예에 따른 제 3 스테이지 회로(SD1[3] 내지 SDm[3])는 도 12에 도시된 제 4 스캔 신호(SS1[4] 내지 SSm-1[4]) 또는 에미션 제어 신호를 출력하는 것으로, 이는 발광 표시 장치의 기술 분야에서 이미 공지된 발광 제어 드라이버(또는 에미션 드라이버)와 실질적으로 동일한 구성을 가지므로, 이에 대한 설명은 생략한다.
이와 같은, 본 명세서의 제 2 예에 따른 게이트 구동 회로부(700)는 도 13에 도시된 게이트 구동 회로부와 동일한 효과를 가지면서, 제 1 내지 제 m 스테이지 블록(7101 내지 710m) 각각의 제 2 스테이지 회로(SD1[2] 내지 SDm[2])에서 정극성 펄스를 갖는 제 2 스캔 신호(SS1[2] 내지 SSm[2]) 및 부극성 펄스를 갖는 제 3 스캔 신호(SS1[3] 내지 SSm[3])를 동시에 출력함으로써 도 13에 도시된 게이트 구동 회로부와 대비하여 하나의 스테이지 회로가 삭제됨에 따라 크기(또는 폭)가 더욱 감소될 수 있다.
도 15는 도 3에 도시된 스캔 드라이버에서 제 7 TFT의 크기(또는 채널 폭)에 따른 캐리 신호의 출력 파형을 나타낸 파형도로서, 이는 도 3에 도시된 스캔 드라이버에서, 제 5 TFT(T5)의 크기가 80um, 제 6 TFT(T6)의 크기가 40um일 때를 기준으로, 제 7 TFT(T7)의 크기가 160um일 때와 20um일 때 캐리 신호가 정상적으로 출력되는지를 확인하기 위한 시뮬레이션 파형도이다. 도 15에서, 점선의 파형은 도 3에 도시된 스캔 드라이버의 제 1 출력 단자를 통해 출력되는 스캔 신호(SS)를 나타내며, 일점 쇄선의 파형은 도 3에 도시된 스캔 드라이버의 제 7 TFT(T7)의 크기가 160um일 때 제 2 출력 단자를 통해 출력되는 캐리 신호(CS)를 나타내며, 실선의 파형은 도 3에 도시된 스캔 드라이버의 제 7 TFT(T7)의 크기가 20um일 때 제 2 출력 단자를 통해 출력되는 캐리 신호(CS)를 나타낸다.
도 3 및 도 15에서 알 수 있듯이, 본 명세서에 따른 스캔 드라이버는 패널에 배치된 게이트 라인에 대한 로드가 제 7 TFT(T7)에 걸리지 않으므로, 제 5 TFT(T5)의 크기가 80um이고 제 6 TFT(T6)의 크기가 40um일 때를 기준으로, 제 7 TFT(T7)의 크기가 160um에서 20um까지 감소하더라도 캐리 신호가 정상적으로 출력되는지를 확인할 수 있다.
따라서, 본 명세서에 따른 스캔 드라이버는 제 2 노드(QB)와 직접적으로 연결된 제 1 출력 단자(OT1)를 통해 스캔 신호(SS)를 출력함으로써 제 1 노드(Q)와 직접적으로 연결된 제 7 TFT(T7)의 크기가 20um까지 감소될 수 있으며, 이로 인해 전체적인 크기가 감소될 수 있다.
본 명세서에 따른 게이트 구동 회로는 아래와 같이 설명될 수 있다.
본 명세서의 몇몇에 따른 게이트 구동 회로는 서로 종속적으로 접속된 제 1 내지 제 m 스캔 드라이버를 포함하며, 제 1 내지 제 m 스캔 드라이버 각각은 정극성 펄스를 갖는 신호를 출력하는 제 1 출력 단자, 및 정극성 펄스와 동기되는 부극성 펄스를 갖는 신호를 출력하는 제 2 출력 단자를 포함할 수 있다.
본 명세서의 몇몇에 따르면, 제 1 내지 제 m 스캔 드라이버 각각은 제 1 출력 단자를 통해 정극성 펄스를 갖는 신호를 스캔 신호로서 외부로 출력하며, 제 2 출력 단자를 정극성 펄스를 갖는 신호를 캐리 신호로서 다음단 스캔 드라이버로 출력할 수 있다.
본 명세서의 몇몇에 따르면, 제 1 내지 제 m 스캔 드라이버 중 어느 하나는 제 1 노드; 제 1 출력 단자에 직접적으로 연결된 제 2 노드; 제 1 입력 단자, 제 2 입력 단자, 제 3 입력 단자, 및 제 1 전원 단자 각각의 전압에 응답하여 제 1 노드의 전압을 제어하도록 구현된 제 1 노드 제어 회로; 제 1 노드, 제 3 입력 단자, 제 4 입력 단자, 및 제 2 전원 단자 각각의 전압에 응답하여 제 2 노드의 전압을 제어하도록 구현된 제 2 노드 제어 회로; 및 제 1 노드의 전압과 제 2 노드의 전압에 대응하여 제 2 입력 단자의 전압 또는 제 1 전원 단자의 전압을 제 2 출력 단자로 공급하도록 구현된 출력 버퍼 회로를 포함할 수 있다.
본 명세서의 몇몇에 따르면, 제 1 입력 단자는 게이트 스타트 신호 또는 캐리 신호를 수신하고, 제 2 입력 단자는 제 1 게이트 쉬프트 클럭을 수신하며, 제 3 입력 단자는 제 1 게이트 쉬프트 클럭과 반전된 형태를 갖는 제 2 게이트 쉬프트 클럭을 수신하며, 제 4 입력 단자는 제 1 및 제 2 게이트 쉬프트 클럭과 다른 형태를 갖는 제 3 게이트 쉬프트 클럭을 수신할 수 있다.
본 명세서의 몇몇에 따르면, 제 1 및 제 2 게이트 쉬프트 클럭 각각은 1 수평 기간 단위로 순환 반복되는 하이 전압 레벨과 로우 전압 레벨을 포함하고, 제 3 게이트 쉬프트 클럭은 2 수평 기간 단위로 순환 반복되는 하이 전압 레벨과 로우 전압 레벨을 포함하며, 제 1 게이트 쉬프트 클럭의 하이 전압 레벨과 제 2 게이트 쉬프트 클럭의 하이 전압 레벨은 제 3 게이트 쉬프트 클럭의 하이 전압 레벨과 중첩될 수 있다.
본 명세서의 몇몇에 따르면, 제 1 내지 제 m 스캔 드라이버 각각은 제 1 출력 단자를 통해 정극성 펄스를 갖는 신호를 제 1 스캔 신호로서 외부로 출력하며, 제 2 출력 단자를 통해 부극성 펄스를 갖는 신호를 제 2 스캔 신호로서 외부로 출력하며, 제 2 스캔 신호는 캐리 신호로서 다음단 스캔 드라이버에 공급될 수 있다.
본 명세서의 몇몇에 따르면, 제 1 내지 제 m 스캔 드라이버 중 어느 하나는 제 1 노드; 제 1 출력 단자에 직접적으로 연결된 제 2 노드; 제 1 입력 단자, 제 2 입력 단자, 제 3 입력 단자, 및 제 1 전원 단자 각각의 전압에 응답하여 제 1 노드의 전압을 제어하도록 구현된 제 1 노드 제어 회로; 제 1 노드, 제 3 입력 단자, 제 4 입력 단자, 및 제 2 전원 단자 각각의 전압에 응답하여 제 2 노드의 전압을 제어하도록 구현된 제 2 노드 제어 회로; 및 제 1 노드의 전압과 제 2 노드의 전압에 대응하여 제 2 입력 단자의 전압 또는 제 1 전원 단자의 전압을 제 2 출력 단자로 공급하도록 구현된 출력 버퍼 회로를 포함할 수 있다.
본 명세서의 몇몇에 따르면, 제 1 입력 단자는 게이트 스타트 신호 또는 캐리 신호를 수신하고, 제 2 입력 단자는 제 1 게이트 쉬프트 클럭을 수신하며, 제 3 입력 단자는 제 1 게이트 쉬프트 클럭과 반전된 형태를 갖는 제 2 게이트 쉬프트 클럭을 수신하며, 제 4 입력 단자는 제 2 게이트 쉬프트 클럭과 동일한 형태를 갖는 제 3 게이트 쉬프트 클럭을 수신할 수 있다.
본 명세서의 몇몇에 따르면, 제 1 및 제 2 게이트 쉬프트 클럭 각각은 1 수평 기간 단위로 순환 반복되는 하이 전압 레벨과 로우 전압 레벨을 포함할 수 있다.
본 명세서의 몇몇에 따르면, 제 1 노드 제어 회로는 제 1 내지 제 3 박막 트랜지스터를 포함하며, 제 1 박막 트랜지스터는 제 3 입력 단자로 공급되는 전압에 응답하여 제 1 입력 단자와 제 1 노드를 선택적으로 연결하고, 제 2 박막 트랜지스터는 제 2 입력 단자로 공급되는 전압에 응답하여 제 1 노드와 제 3 박막 트랜지스터를 선택적으로 연결하며, 제 3 박막 트랜지스터는 제 2 박막 트랜지스터와 직렬 접속되고, 제 2 노드의 전압에 응답하여 제 2 박막 트랜지스터와 제 1 전원 단자를 선택적으로 연결할 수 있다.
본 명세서의 몇몇에 따르면, 제 2 노드 제어 회로는 제 3 입력 단자로 공급되는 전압에 응답하여 제 2 전원 단자와 제 2 노드를 선택적으로 연결하는 제 4 박막 트랜지스터, 제 1 노드의 전압에 응답하여 제 3 입력 단자와 제 2 노드를 선택적으로 연결하는 제 5 박막 트랜지스터, 및 제 4 입력 단자로 공급되는 전압에 응답하여 제 2 전원 단자와 제 2 노드를 선택적으로 연결하는 제 6 박막 트랜지스터를 포함할 수 있다.
본 명세서의 몇몇에 따르면, 출력 버퍼 회로는 제 1 노드의 전압에 응답하여 제 1 입력 단자와 제 2 출력 단자를 선택적으로 연결하는 제 7 박막 트랜지스터, 제 2 노드의 전압에 응답하여 제 1 전원 단자와 제 2 출력 단자를 선택적으로 연결하는 제 8 박막 트랜지스터, 및 제 1 노드와 제 2 출력 단자 사이에 접속된 커패시터를 포함할 수 있다.
본 명세서의 몇몇에 따르면, 출력 버퍼 회로는 제 2 노드와 제 1 전원 단자 사이에 접속된 보조 커패시터를 더 포함할 수 있다.
본 명세서의 몇몇에 따르면, 출력 버퍼 회로는 제 1 노드의 전압에 응답하여 제 1 입력 단자와 제 2 출력 단자를 선택적으로 연결하는 제 7 박막 트랜지스터, 제 2 노드의 전압에 응답하여 제 1 전원 단자와 제 2 출력 단자를 선택적으로 연결하는 제 8 박막 트랜지스터, 제 1 노드와 제 2 출력 단자 사이에 접속된 커패시터, 및 제 2 노드와 제 1 전원 단자 사이에 접속된 보조 커패시터를 포함할 수 있다.
본 명세서의 몇몇에 따르면, 제 1 노드 제어 회로는 제 1 내지 제 3 박막 트랜지스터, 및 제 9 박막 트랜지스터를 포함하며, 제 1 박막 트랜지스터는 제 3 입력 단자로 공급되는 전압에 응답하여 제 1 입력 단자와 제 1 노드를 선택적으로 연결하고, 제 2 박막 트랜지스터는 제 2 입력 단자로 공급되는 전압에 응답하여 제 1 노드와 제 3 박막 트랜지스터를 선택적으로 연결하고, 제 3 박막 트랜지스터는 제 2 박막 트랜지스터와 직렬 접속되고, 제 2 노드의 전압에 응답하여 제 2 박막 트랜지스터와 제 1 전원 단자를 선택적으로 연결하며, 제 9 박막 트랜지스터는 제 1 노드와 제 7 박막 트랜지스터의 게이트 전극 사이에 접속되고, 제 2 전원 단자로 공급되는 전압에 의해 항상 턴-온 상태를 유지할 수 있다.
본 명세서의 몇몇에 따른 발광 표시 장치는 복수의 데이터 라인과 제 1 내지 제 m 게이트 라인 그룹에 의해 정의된 픽셀 영역에 배치된 픽셀들을 포함하는 발광 표시 패널, 복수의 데이터 라인 각각에 데이터 전압을 공급하는 데이터 구동 회로부, 및 발광 표시 패널에 배치되고 제 1 내지 제 m 게이트 라인 그룹 각각에 연결된 제 1 내지 제 m 스테이지 블록을 갖는 게이트 구동 회로부를 포함하고, 제 1 내지 제 m 스테이지 블록 각각은 제 1 내지 제 m 게이트 라인 그룹 각각의 제 1 게이트 라인에 연결된 제 1 스테이지 회로를 포함하며, 제 1 내지 제 m 스테이지 블록 각각의 제 1 스테이지 회로는 제 1 내지 제 m 게이트 라인 그룹 각각의 제 1 게이트 라인에 전기적으로 연결되고 정극성 펄스를 갖는 제 1 스캔 신호를 출력하는 제 1 출력 단자, 및 정극성 펄스와 동기되는 부극성 펄스를 갖는 캐리 신호를 다음단 스테이지 블록으로 출력하는 제 2 출력 단자를 포함할 수 있다.
본 명세서의 몇몇에 따르면, 제 1 내지 제 m 스테이지 블록 각각의 제 1 스테이지 회로 중 어느 하나는 제 1 노드; 제 1 출력 단자에 직접적으로 연결된 제 2 노드; 제 1 입력 단자, 제 2 입력 단자, 제 3 입력 단자, 및 제 1 전원 단자 각각의 전압에 응답하여 제 1 노드의 전압을 제어하도록 구현된 제 1 노드 제어 회로; 제 1 노드, 제 3 입력 단자, 제 4 입력 단자, 및 제 2 전원 단자 각각의 전압에 응답하여 제 2 노드의 전압을 제어하도록 구현된 제 2 노드 제어 회로; 및 제 1 노드의 전압과 제 2 노드의 전압에 대응하여 제 2 입력 단자의 전압 또는 제 1 전원 단자의 전압을 제 2 출력 단자로 공급하도록 구현된 출력 버퍼 회로를 포함할 수 있다.
본 명세서의 몇몇에 따르면, 제 1 입력 단자는 게이트 스타트 신호 또는 캐리 신호를 수신하고, 제 2 입력 단자는 제 1 게이트 쉬프트 클럭을 수신하며, 제 3 입력 단자는 제 1 게이트 쉬프트 클럭과 반전된 형태를 갖는 제 2 게이트 쉬프트 클럭을 수신하며, 제 4 입력 단자는 제 1 및 제 2 게이트 쉬프트 클럭과 다른 형태를 갖는 제 3 게이트 쉬프트 클럭을 수신할 수 있다.
본 명세서의 몇몇에 따르면, 제 1 내지 제 m 스테이지 블록 각각은 제 1 내지 제 m 게이트 라인 그룹 각각의 제 2 게이트 라인과 제 3 게이트 라인 각각에 연결된 제 2 스테이지 회로를 더 포함하며, 제 1 내지 제 m 스테이지 블록 각각의 제 2 스테이지 회로는 제 1 내지 제 m 게이트 라인 그룹 각각의 제 2 게이트 라인에 전기적으로 연결되고 정극성 펄스를 갖는 제 2 스캔 신호를 출력하는 제 1 출력 단자, 및 제 1 내지 제 m 게이트 라인 그룹 각각의 제 3 게이트 라인에 전기적으로 연결되고 부극성 펄스를 갖는 제 3 스캔 신호를 출력하는 제 2 출력 단자를 포함하며, 제 3 스캔 신호는 캐리 신호로서 다음단 스테이지 블록에 공급될 수 있다.
본 명세서의 몇몇에 따르면, 픽셀들 각각은 발광 소자, 및 발광 소자의 발광을 제어하는 픽셀 회로를 포함하며, 픽셀 회로는 제 1 스캔 신호의 정극성 펄스와 제 2 스캔 신호의 정극성 펄스에 턴-온되는 복수의 N형 옥사이드 박막 트랜지스터, 및 제 3 스캔 신호의 부극성 펄스에 턴-온되는 복수의 P형 LTPS 박막 트랜지스터를 포함할 수 있다.
본 명세서의 몇몇에 따르면, 제 1 내지 제 m 스테이지 블록 각각의 제 2 스테이지 회로 중 어느 하나는 제 1 노드; 제 1 출력 단자에 직접적으로 연결된 제 2 노드; 제 1 입력 단자, 제 2 입력 단자, 제 3 입력 단자, 및 제 1 전원 단자 각각의 전압에 응답하여 제 1 노드의 전압을 제어하도록 구현된 제 1 노드 제어 회로; 제 1 노드, 제 3 입력 단자, 제 4 입력 단자, 및 제 2 전원 단자 각각의 전압에 응답하여 제 2 노드의 전압을 제어하도록 구현된 제 2 노드 제어 회로; 및 제 1 노드의 전압과 제 2 노드의 전압에 대응하여 제 2 입력 단자의 전압 또는 제 1 전원 단자의 전압을 제 2 출력 단자로 공급하도록 구현된 출력 버퍼 회로를 포함할 수 있다.
본 명세서의 몇몇에 따르면, 제 1 입력 단자는 게이트 스타트 신호 또는 캐리 신호를 수신하고, 제 2 입력 단자는 제 1 게이트 쉬프트 클럭을 수신하며, 제 3 입력 단자는 제 1 게이트 쉬프트 클럭과 반전된 형태를 갖는 제 2 게이트 쉬프트 클럭을 수신하며, 제 4 입력 단자는 제 2 게이트 쉬프트 클럭과 동일한 형태를 갖는 제 3 게이트 쉬프트 클럭을 수신할 수 있다.
본 명세서의 몇몇에 따르면, 제 1 노드 제어 회로는 제 1 내지 제 3 박막 트랜지스터를 포함하며, 제 1 박막 트랜지스터는 제 3 입력 단자로 공급되는 전압에 응답하여 제 1 입력 단자와 제 1 노드를 선택적으로 연결하고, 제 2 박막 트랜지스터는 제 2 입력 단자로 공급되는 전압에 응답하여 제 1 노드와 제 3 박막 트랜지스터를 선택적으로 연결하며, 제 3 박막 트랜지스터는 제 2 박막 트랜지스터와 직렬 접속되고, 제 2 노드의 전압에 응답하여 제 2 박막 트랜지스터와 제 1 전원 단자를 선택적으로 연결할 수 있다.
본 명세서의 몇몇에 따르면, 제 2 노드 제어 회로는 제 3 입력 단자로 공급되는 전압에 응답하여 제 2 전원 단자와 제 2 노드를 선택적으로 연결하는 제 4 박막 트랜지스터, 제 1 노드의 전압에 응답하여 제 3 입력 단자와 제 2 노드를 선택적으로 연결하는 제 5 박막 트랜지스터, 및 제 4 입력 단자로 공급되는 전압에 응답하여 제 2 전원 단자와 제 2 노드를 선택적으로 연결하는 제 6 박막 트랜지스터를 포함할 수 있다.
본 명세서의 몇몇에 따르면, 출력 버퍼 회로는 제 1 노드의 전압에 응답하여 제 1 입력 단자와 제 2 출력 단자를 선택적으로 연결하는 제 7 박막 트랜지스터, 제 2 노드의 전압에 응답하여 제 1 전원 단자와 제 2 출력 단자를 선택적으로 연결하는 제 8 박막 트랜지스터, 및 제 1 노드와 제 2 출력 단자 사이에 접속된 커패시터를 포함할 수 있다.
본 명세서의 몇몇에 따르면, 출력 버퍼 회로는 제 1 노드의 전압에 응답하여 제 1 입력 단자와 제 2 출력 단자를 선택적으로 연결하는 제 7 박막 트랜지스터, 제 2 노드의 전압에 응답하여 제 1 전원 단자와 제 2 출력 단자를 선택적으로 연결하는 제 8 박막 트랜지스터, 제 1 노드와 제 2 출력 단자 사이에 접속된 커패시터, 및 제 2 노드와 제 1 전원 단자 사이에 접속된 보조 커패시터를 포함할 수 있다.
본 명세서의 몇몇에 따르면, 제 1 노드 제어 회로는 제 1 내지 제 3 박막 트랜지스터, 및 제 9 박막 트랜지스터를 포함하며, 제 1 박막 트랜지스터는 제 3 입력 단자로 공급되는 전압에 응답하여 제 1 입력 단자와 제 1 노드를 선택적으로 연결하고, 제 2 박막 트랜지스터는 제 2 입력 단자로 공급되는 전압에 응답하여 제 1 노드와 제 3 박막 트랜지스터를 선택적으로 연결하고, 제 3 박막 트랜지스터는 제 2 박막 트랜지스터와 직렬 접속되고, 제 2 노드의 전압에 응답하여 제 2 박막 트랜지스터와 제 1 전원 단자를 선택적으로 연결하며, 제 9 박막 트랜지스터는 제 1 노드와 제 7 박막 트랜지스터의 게이트 전극 사이에 접속되고, 제 2 전원 단자로 공급되는 전압에 의해 항상 턴-온 상태를 유지할 수 있다.
본 명세서에 따른 게이트 구동 회로 및 이를 포함하는 발광 표시 장치는 발광 표시 패널 및 발광 표시 패널에 내장된 게이트 구동 회로부를 포함하는 모든 전자 기기에 적용될 수 있다. 예를 들어, 본 명세서에 따른 게이트 구동 회로 및 이를 포함하는 발광 표시 장치는 모바일 디바이스, 영상 전화기, 스마트 와치(smart watch), 와치 폰(watch phone), 웨어러블 기기(wearable device), 폴더블 기기(foldable device), 롤러블 기기(rollable device), 벤더블 기기(bendable device), 플렉서블 기기(flexible device), 커브드 기기(curved device), 전자 수첩, 전자 책, PMP(portable multimedia player), PDA(personal digital assistant), MP3 플레이어, 모바일 의료기기, 데스크탑 PC(desktop PC), 랩탑 PC(laptop PC), 넷북 컴퓨터(netbook computer), 워크스테이션(workstation), 네비게이션, 차량용 네비게이션, 차량용 표시장치, 텔레비전, 월페이퍼(wall paper) 표시장치, 샤이니지(signage) 기기, 게임기기, 노트북, 모니터, 카메라, 캠코더, 및 가전 기기 등에 적용될 수 있다.
상술한 본 명세서의 다양한 예에 설명된 특징, 구조, 효과 등은 본 명세서의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 명세서의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 명세서의 기술 사상이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 명세서의 기술 범위 또는 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
100: 발광 표시 패널 300: 타이밍 제어부
500: 데이터 구동 회로부 700: 게이트 구동 회로부
900: 전원 회로부 7101~710m: 스테이지 블록
NCC1: 제 1 노드 제어 회로 NCC2: 제 2 노드 제어 회로
OBC: 출력 버퍼 회로 P: 픽셀
PC: 픽셀 회로 SD1~SDm: 스캔 드라이버
SD1[1]~SDm[1]: 제 1 스테이지 회로 SD1[2]~SDm[2]: 제 2 스테이지 회로
SD1[3]~SDm[3]: 제 3 스테이지 회로 SD1[4]~SDm[4]: 제 2 스테이지 회로
500: 데이터 구동 회로부 700: 게이트 구동 회로부
900: 전원 회로부 7101~710m: 스테이지 블록
NCC1: 제 1 노드 제어 회로 NCC2: 제 2 노드 제어 회로
OBC: 출력 버퍼 회로 P: 픽셀
PC: 픽셀 회로 SD1~SDm: 스캔 드라이버
SD1[1]~SDm[1]: 제 1 스테이지 회로 SD1[2]~SDm[2]: 제 2 스테이지 회로
SD1[3]~SDm[3]: 제 3 스테이지 회로 SD1[4]~SDm[4]: 제 2 스테이지 회로
Claims (27)
- 서로 종속적으로 접속된 제 1 내지 제 m 스캔 드라이버를 포함하며,
상기 제 1 내지 제 m 스캔 드라이버 각각은,
정극성 펄스를 갖는 신호를 출력하는 제 1 출력 단자;
상기 정극성 펄스와 동기되는 부극성 펄스를 갖는 신호를 출력하는 제 2 출력 단자;
제 1 입력 단자, 제 2 입력 단자, 제 3 입력 단자, 및 제 1 전원 단자 각각의 전압에 응답하여 제 1 노드의 전압을 제어하도록 구현된 제 1 노드 제어 회로;
상기 제 1 노드, 상기 제 3 입력 단자, 제 4 입력 단자, 및 제 2 전원 단자 각각의 전압에 응답하여, 상기 제 1 출력 단자와 직접적으로 연결된 제 2 노드의 전압을 제어하도록 구현된 제 2 노드 제어 회로; 및
상기 제 1 노드의 전압과 상기 제 2 노드의 전압에 대응하여 상기 제 2 입력 단자의 전압 또는 상기 제 1 전원 단자의 전압을 상기 제 2 출력 단자로 공급하도록 구현된 출력 버퍼 회로를 포함하고,
상기 제 2 노드 제어 회로는,
상기 제 3 입력 단자로 공급되는 전압에 응답하여 상기 제 2 전원 단자와 상기 제 2 노드를 선택적으로 연결하는 제 4 박막 트랜지스터;
상기 제 1 노드의 전압에 응답하여 상기 제 3 입력 단자와 상기 제 2 노드를 선택적으로 연결하는 제 5 박막 트랜지스터; 및
상기 제 4 입력 단자로 공급되는 전압에 응답하여 상기 제 2 전원 단자와 상기 제 2 노드를 선택적으로 연결하는 제 6 박막 트랜지스터를 포함하는, 게이트 구동 회로. - 제 1 항에 있어서,
제 1 내지 제 m 스캔 드라이버 각각은,
상기 제 1 출력 단자를 통해 상기 정극성 펄스를 갖는 신호를 스캔 신호로서 외부로 출력하며,
상기 제 2 출력 단자를 통해 상기 부극성 펄스를 갖는 신호를 캐리 신호로서 다음단 스캔 드라이버로 출력하는, 게이트 구동 회로. - 삭제
- 제 2 항에 있어서,
상기 제 1 입력 단자는 게이트 스타트 신호 또는 상기 캐리 신호를 수신하고,
상기 제 2 입력 단자는 제 1 게이트 쉬프트 클럭을 수신하며,
상기 제 3 입력 단자는 상기 제 1 게이트 쉬프트 클럭과 반전된 형태를 갖는 제 2 게이트 쉬프트 클럭을 수신하며,
상기 제 4 입력 단자는 상기 제 1 및 제 2 게이트 쉬프트 클럭과 다른 형태를 갖는 제 3 게이트 쉬프트 클럭을 수신하는, 게이트 구동 회로. - 제 4 항에 있어서,
상기 제 1 및 제 2 게이트 쉬프트 클럭 각각은 1 수평 기간 단위로 순환 반복되는 하이 전압 레벨과 로우 전압 레벨을 포함하고,
상기 제 3 게이트 쉬프트 클럭은 2 수평 기간 단위로 순환 반복되는 하이 전압 레벨과 로우 전압 레벨을 포함하며,
상기 제 1 게이트 쉬프트 클럭의 하이 전압 레벨과 상기 제 2 게이트 쉬프트 클럭의 하이 전압 레벨은 상기 제 3 게이트 쉬프트 클럭의 하이 전압 레벨과 중첩되는, 게이트 구동 회로. - 제 1 항에 있어서,
제 1 내지 제 m 스캔 드라이버 각각은,
상기 제 1 출력 단자를 통해 상기 정극성 펄스를 갖는 신호를 제 1 스캔 신호로서 외부로 출력하며,
상기 제 2 출력 단자를 통해 상기 부극성 펄스를 갖는 신호를 제 2 스캔 신호로서 외부로 출력하며,
상기 제 2 스캔 신호는 캐리 신호로서 다음단 스캔 드라이버에 공급되는, 게이트 구동 회로. - 삭제
- 제 6 항에 있어서,
상기 제 1 입력 단자는 게이트 스타트 신호 또는 상기 캐리 신호를 수신하고,
상기 제 2 입력 단자는 제 1 게이트 쉬프트 클럭을 수신하며,
상기 제 3 입력 단자는 상기 제 1 게이트 쉬프트 클럭과 반전된 형태를 갖는 제 2 게이트 쉬프트 클럭을 수신하며,
상기 제 4 입력 단자는 상기 제 2 게이트 쉬프트 클럭과 동일한 형태를 갖는 제 3 게이트 쉬프트 클럭을 수신하는, 게이트 구동 회로. - 제 8 항에 있어서,
상기 제 1 및 제 2 게이트 쉬프트 클럭 각각은 1 수평 기간 단위로 순환 반복되는 하이 전압 레벨과 로우 전압 레벨을 포함하는, 게이트 구동 회로. - 제 1 항, 제 2 항, 제 4 항 내지 제 6 항, 제 8 항 및 제 9 항 중 어느 한 항에 있어서,
상기 제 1 노드 제어 회로는 제 1 내지 제 3 박막 트랜지스터를 포함하며,
상기 제 1 박막 트랜지스터는 상기 제 3 입력 단자로 공급되는 전압에 응답하여 상기 제 1 입력 단자와 상기 제 1 노드를 선택적으로 연결하고,
상기 제 2 박막 트랜지스터는 상기 제 2 입력 단자로 공급되는 전압에 응답하여 상기 제 1 노드와 상기 제 3 박막 트랜지스터를 선택적으로 연결하며,
상기 제 3 박막 트랜지스터는 상기 제 2 박막 트랜지스터와 직렬 접속되고, 상기 제 2 노드의 전압에 응답하여 상기 제 2 박막 트랜지스터와 상기 제 1 전원 단자를 선택적으로 연결하는, 게이트 구동 회로. - 삭제
- 제 10 항에 있어서,
상기 출력 버퍼 회로는,
상기 제 1 노드의 전압에 응답하여 상기 제 1 입력 단자와 상기 제 2 출력 단자를 선택적으로 연결하는 제 7 박막 트랜지스터;
상기 제 2 노드의 전압에 응답하여 상기 제 1 전원 단자와 상기 제 2 출력 단자를 선택적으로 연결하는 제 8 박막 트랜지스터; 및
상기 제 1 노드와 상기 제 2 출력 단자 사이에 접속된 커패시터를 포함하는, 게이트 구동 회로. - 제 12 항에 있어서,
상기 출력 버퍼 회로는 상기 제 2 노드와 상기 제 1 전원 단자 사이에 접속된 보조 커패시터를 더 포함하는, 게이트 구동 회로. - 삭제
- 제 13 항에 있어서,
상기 제 1 노드 제어 회로는 제 1 내지 제 3 박막 트랜지스터, 및 제 9 박막 트랜지스터를 포함하며,
상기 제 1 박막 트랜지스터는 상기 제 3 입력 단자로 공급되는 전압에 응답하여 상기 제 1 입력 단자와 상기 제 1 노드를 선택적으로 연결하고,
상기 제 2 박막 트랜지스터는 상기 제 2 입력 단자로 공급되는 전압에 응답하여 상기 제 1 노드와 상기 제 3 박막 트랜지스터를 선택적으로 연결하고,
상기 제 3 박막 트랜지스터는 상기 제 2 박막 트랜지스터와 직렬 접속되고, 상기 제 2 노드의 전압에 응답하여 상기 제 2 박막 트랜지스터와 상기 제 1 전원 단자를 선택적으로 연결하며,
상기 제 9 박막 트랜지스터는 상기 제 1 노드와 상기 제 7 박막 트랜지스터의 게이트 전극 사이에 접속되고, 상기 제 2 전원 단자로 공급되는 전압에 의해 항상 턴-온 상태를 유지하는, 게이트 구동 회로. - 복수의 데이터 라인과 제 1 내지 제 m 게이트 라인 그룹에 의해 정의된 픽셀 영역에 배치된 픽셀들을 포함하는 발광 표시 패널;
상기 복수의 데이터 라인 각각에 데이터 전압을 공급하는 데이터 구동 회로부; 및
상기 발광 표시 패널에 배치되고 상기 제 1 내지 제 m 게이트 라인 그룹 각각에 연결된 제 1 내지 제 m 스테이지 블록을 갖는 게이트 구동 회로부를 포함하고,
상기 제 1 내지 제 m 스테이지 블록 각각은 상기 제 1 내지 제 m 게이트 라인 그룹 각각의 제 1 게이트 라인에 연결된 제 1 스테이지 회로를 포함하며,
상기 제 1 내지 제 m 스테이지 블록 각각의 제 1 스테이지 회로는,
상기 제 1 내지 제 m 게이트 라인 그룹 각각의 상기 제 1 게이트 라인에 전기적으로 연결되고 정극성 펄스를 갖는 제 1 스캔 신호를 출력하는 제 1 출력 단자;
상기 정극성 펄스와 동기되는 부극성 펄스를 갖는 캐리 신호를 다음단 스테이지 블록으로 출력하는 제 2 출력 단자;
제 1 입력 단자, 제 2 입력 단자, 제 3 입력 단자, 및 제 1 전원 단자 각각의 전압에 응답하여 제 1 노드의 전압을 제어하도록 구현된 제 1 노드 제어 회로;
상기 제 1 노드, 상기 제 3 입력 단자, 제 4 입력 단자, 및 제 2 전원 단자 각각의 전압에 응답하여, 상기 제 1 출력 단자에 직접적으로 연결된 제 2 노드의 전압을 제어하도록 구현된 제 2 노드 제어 회로; 및
상기 제 1 노드의 전압과 상기 제 2 노드의 전압에 대응하여 상기 제 2 입력 단자의 전압 또는 상기 제 1 전원 단자의 전압을 상기 제 2 출력 단자로 공급하도록 구현된 출력 버퍼 회로를 포함하고,
상기 제 2 노드 제어 회로는,
상기 제 3 입력 단자로 공급되는 전압에 응답하여 상기 제 2 전원 단자와 상기 제 2 노드를 선택적으로 연결하는 제 4 박막 트랜지스터;
상기 제 1 노드의 전압에 응답하여 상기 제 3 입력 단자와 상기 제 2 노드를 선택적으로 연결하는 제 5 박막 트랜지스터; 및
상기 제 4 입력 단자로 공급되는 전압에 응답하여 상기 제 2 전원 단자와 상기 제 2 노드를 선택적으로 연결하는 제 6 박막 트랜지스터를 포함하는, 발광 표시 장치. - 삭제
- 제 16 항에 있어서,
상기 제 1 입력 단자는 게이트 스타트 신호 또는 상기 캐리 신호를 수신하고,
상기 제 2 입력 단자는 제 1 게이트 쉬프트 클럭을 수신하며,
상기 제 3 입력 단자는 상기 제 1 게이트 쉬프트 클럭과 반전된 형태를 갖는 제 2 게이트 쉬프트 클럭을 수신하며,
상기 제 4 입력 단자는 상기 제 1 및 제 2 게이트 쉬프트 클럭과 다른 형태를 갖는 제 3 게이트 쉬프트 클럭을 수신하는, 발광 표시 장치. - 제 16 항에 있어서,
상기 제 1 내지 제 m 스테이지 블록 각각은 상기 제 1 내지 제 m 게이트 라인 그룹 각각의 제 2 게이트 라인과 제 3 게이트 라인 각각에 연결된 제 2 스테이지 회로를 더 포함하며,
상기 제 1 내지 제 m 스테이지 블록 각각의 제 2 스테이지 회로는,
상기 제 1 내지 제 m 게이트 라인 그룹 각각의 상기 제 2 게이트 라인에 전기적으로 연결되고 상기 정극성 펄스를 갖는 제 2 스캔 신호를 출력하는 제 1 출력 단자; 및
상기 제 1 내지 제 m 게이트 라인 그룹 각각의 상기 제 3 게이트 라인에 전기적으로 연결되고 상기 부극성 펄스를 갖는 제 3 스캔 신호를 출력하는 제 2 출력 단자를 포함하며,
상기 제 3 스캔 신호는 캐리 신호로서 다음단 스테이지 블록에 공급되는, 발광 표시 장치. - 제 19 항에 있어서,
상기 픽셀들 각각은,
발광 소자; 및
상기 발광 소자의 발광을 제어하는 픽셀 회로를 포함하며,
상기 픽셀 회로는,
상기 제 1 스캔 신호의 정극성 펄스와 상기 제 2 스캔 신호의 정극성 펄스에 턴-온되는 복수의 N형 옥사이드 박막 트랜지스터; 및
상기 제 3 스캔 신호의 부극성 펄스에 턴-온되는 복수의 P형 LTPS 박막 트랜지스터를 포함하는, 발광 표시 장치. - 제 19 항에 있어서,
상기 제 1 내지 제 m 스테이지 블록 각각의 제 2 스테이지 회로 중 어느 하나는,
상기 제 2 스테이지 회로의 제 1 입력 단자, 제 2 입력 단자, 제 3 입력 단자, 및 제 1 전원 단자 각각의 전압에 응답하여, 상기 제 2 스테이지 회로의 제 1 노드의 전압을 제어하도록 구현된 제 1 노드 제어 회로;
상기 제 2 스테이지 회로의 상기 제 1 노드, 상기 제 3 입력 단자, 제 4 입력 단자, 및 제 2 전원 단자 각각의 전압에 응답하여, 상기 제 2 스테이지 회로의 제 1 출력 단자에 직접적으로 연결된 제 2 노드의 전압을 제어하도록 구현된 제 2 노드 제어 회로; 및
상기 제 2 스테이지 회로의 상기 제 1 노드의 전압과 상기 제 2 노드의 전압에 대응하여 상기 제 2 스테이지 회로의 제 2 입력 단자의 전압 또는 상기 제 2 스테이지 회로의 제 1 전원 단자의 전압을 상기 제 2 스테이지 회로의 제 2 출력 단자로 공급하도록 구현된 출력 버퍼 회로를 포함하는, 발광 표시 장치. - 제 21 항에 있어서,
상기 제 2 스테이지 회로의 제 1 입력 단자는 게이트 스타트 신호 또는 상기 제 2 스테이지 회로의 캐리 신호를 수신하고,
상기 제 2 스테이지 회로의 제 2 입력 단자는 제 1 게이트 쉬프트 클럭을 수신하며,
상기 제 2 스테이지 회로의 제 3 입력 단자는 상기 제 1 게이트 쉬프트 클럭과 반전된 형태를 갖는 제 2 게이트 쉬프트 클럭을 수신하며,
상기 제 2 스테이지 회로의 제 4 입력 단자는 상기 제 2 게이트 쉬프트 클럭과 동일한 형태를 갖는 제 3 게이트 쉬프트 클럭을 수신하는, 발광 표시 장치. - 제 16 항 및 제 18 항 중 어느 한 항에 있어서,
상기 제 1 노드 제어 회로는 제 1 내지 제 3 박막 트랜지스터를 포함하며,
상기 제 1 박막 트랜지스터는 상기 제 3 입력 단자로 공급되는 전압에 응답하여 상기 제 1 입력 단자와 상기 제 1 노드를 선택적으로 연결하고,
상기 제 2 박막 트랜지스터는 상기 제 2 입력 단자로 공급되는 전압에 응답하여 상기 제 1 노드와 상기 제 3 박막 트랜지스터를 선택적으로 연결하며,
상기 제 3 박막 트랜지스터는 상기 제 2 박막 트랜지스터와 직렬 접속되고, 상기 제 2 노드의 전압에 응답하여 상기 제 2 박막 트랜지스터와 상기 제 1 전원 단자를 선택적으로 연결하는, 발광 표시 장치. - 제 21 항 및 제 22 항 중 어느 한 항에 있어서,
상기 제 2 스테이지 회로의 제 2 노드 제어 회로는,
상기 제 2 스테이지 회로의 제 3 입력 단자로 공급되는 전압에 응답하여 상기 제 2 스테이지 회로의 제 2 전원 단자와 상기 제 2 스테이지 회로의 제 2 노드를 선택적으로 연결하는 제 4 박막 트랜지스터;
상기 제 2 스테이지 회로의 제 1 노드의 전압에 응답하여 상기 제 2 스테이지 회로의 제 3 입력 단자와 상기 제 2 스테이지 회로의 제 2 노드를 선택적으로 연결하는 제 5 박막 트랜지스터; 및
상기 제 2 스테이지 회로의 제 4 입력 단자로 공급되는 전압에 응답하여 상기 제 2 스테이지 회로의 제 2 전원 단자와 상기 제 2 스테이지 회로의 제 2 노드를 선택적으로 연결하는 제 6 박막 트랜지스터를 포함하는, 발광 표시 장치. - 제 16 항 또는 제 18 항에 있어서,
상기 출력 버퍼 회로는,
상기 제 1 노드의 전압에 응답하여 상기 제 1 입력 단자와 상기 제 2 출력 단자를 선택적으로 연결하는 제 7 박막 트랜지스터;
상기 제 2 노드의 전압에 응답하여 상기 제 1 전원 단자와 상기 제 2 출력 단자를 선택적으로 연결하는 제 8 박막 트랜지스터; 및
상기 제 1 노드와 상기 제 2 출력 단자 사이에 접속된 커패시터를 포함하는, 발광 표시 장치. - 제 21 항 또는 제 22 항에 있어서,
상기 제 2 스테이지 회로의 출력 버퍼 회로는,
상기 제 2 스테이지 회로의 제 1 노드의 전압에 응답하여 상기 제 2 스테이지 회로의 제 1 입력 단자와 상기 제 2 스테이지 회로의 제 2 출력 단자를 선택적으로 연결하는 제 7 박막 트랜지스터;
상기 제 2 스테이지 회로의 제 2 노드의 전압에 응답하여 상기 제 2 스테이지 회로의 제 1 전원 단자와 상기 제 2 스테이지 회로의 제 2 출력 단자를 선택적으로 연결하는 제 8 박막 트랜지스터;
상기 제 2 스테이지 회로의 제 1 노드와 상기 제 2 스테이지 회로의 제 2 출력 단자 사이에 접속된 커패시터; 및
상기 제 2 스테이지 회로의 제 2 노드와 상기 제 2 스테이지 회로의 제 1 전원 단자 사이에 접속된 보조 커패시터를 포함하는, 발광 표시 장치. - 제 26 항에 있어서,
상기 제 2 스테이지 회로의 제 1 노드 제어 회로는 제 1 내지 제 3 박막 트랜지스터, 및 제 9 박막 트랜지스터를 포함하며,
상기 제 1 박막 트랜지스터는 상기 제 2 스테이지 회로의 제 3 입력 단자로 공급되는 전압에 응답하여 상기 제 2 스테이지 회로의 제 1 입력 단자와 상기 제 2 스테이지 회로의 제 1 노드를 선택적으로 연결하고,
상기 제 2 박막 트랜지스터는 상기 제 2 스테이지 회로의 제 2 입력 단자로 공급되는 전압에 응답하여 상기 제 2 스테이지 회로의 제 1 노드와 상기 제 3 박막 트랜지스터를 선택적으로 연결하고,
상기 제 3 박막 트랜지스터는 상기 제 2 박막 트랜지스터와 직렬 접속되고, 상기 제 2 스테이지 회로의 제 2 노드의 전압에 응답하여 상기 제 2 박막 트랜지스터와 상기 제 2 스테이지 회로의 제 1 전원 단자를 선택적으로 연결하며,
상기 제 9 박막 트랜지스터는 상기 제 2 스테이지 회로의 제 1 노드와 상기 제 2 스테이지 회로의 제 7 박막 트랜지스터의 게이트 전극 사이에 접속되고, 상기 제 2 스테이지 회로의 제 2 전원 단자로 공급되는 전압에 의해 항상 턴-온 상태를 유지하는, 발광 표시 장치.
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Patent Citations (1)
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