KR20190031026A

KR20190031026A - 시프트레지스터 및 이를 포함하는 표시장치

Info

Publication number: KR20190031026A
Application number: KR1020170118833A
Authority: KR
Inventors: 박지현; 심다혜; 정용민
Original assignee: 엘지디스플레이 주식회사
Priority date: 2017-09-15
Filing date: 2017-09-15
Publication date: 2019-03-25

Abstract

본 발명에 의한 표시장치는 게이트라인에 연결된 픽셀들이 배치된 픽셀 어레이, 제1 및 제2 시프트레지스터를 포함한다. 제1 시프트레지스터는 L클럭신호의 타이밍에 동기되어, 우수 번째 픽셀라인에 배치된 픽셀들의 데이터기입 기간에 제2n(n은 자연수) 스캔신호를 출력한다. 제2 시프트레지스터는 R클럭신호의 타이밍에 동기되어, 기수 번째 픽셀라인에 배치된 픽셀들의 데이터기입 기간에 제(2n-1) 스캔신호를 출력한다. L클럭신호 및 R클럭신호의 턴-온 전압과 턴-오프 전압 간의 전압 차이는, L클럭신호 및 R클럭신호의 턴-온 전압과 제2n 스캔신호 및 제(2n-1) 스캔신호의 턴-오프 전압 간의 전압 차이보다 크게 설정된다.

Description

시프트레지스터 및 이를 포함하는 표시장치{Shift Resister and Display Device having the Same}

본 명세서는 베젤을 줄일 수 있는 시프트레지스터 및 이를 포함하는 표시장치에 관한 것이다.

평판 표시장치(Flat Panel Display; FPD)는 소형화 및 경량화에 유리한 장점으로 인해서 데스크탑 컴퓨터의 모니터뿐만 아니라, 노트북컴퓨터, 태블릿 등의 휴대용 컴퓨터나 휴대 전화 단말기 등에 폭넓게 이용되고 있다. 현재는 평판 표시장치뿐만 아니라 커브드 표시장치(Curved Display), 플렉서블 표시장치(Flexible Display), 롤러블 표시장치(Rollable Display), 및 웨어러블 표시장치(Wearable Display) 등 다양한 형태의 표시장치가 개발되고 있다. 이러한 표시장치들은 액정표시장치{Liquid Crystal Display; LCD), 전계 방출표시장치{Field Emission Display; FED), 유기발광 표시장치(Organic Light Emitting diode Display; 이하, OLED), 및 양자점 표시장치(Quantum Dot Display; QD) 등이 있다.

이 중에서 유기발광 표시장치는 응답속도가 빠르고, 발광효율이 높은 휘도를 표현할 수 있으며 시야각이 큰 장점이 있다. 일반적으로 유기발광 표시장치는 스캔신호에 의해서 턴-온 되는 트랜지스터를 이용하여 데이터전압을 구동트랜지스터의 게이트 전극에 인가하고, 구동트랜지스터에 공급되는 데이터전압을 스토리지 커패시터에 충전한다. 그리고 발광제어신호를 이용하여 스토리지 커패시터에 충전된 데이터전압을 출력함으로써 유기발광소자를 발광시킨다.

유기발광 표시장치는 에미션신호와 하나 이상의 스캔신호를 이용하여 구동된다. 게이트신호인 에미션신호 및 스캔신호들을 생성하는 게이트 구동회로는 게이트신호를 순차적으로 출력하기 위한 시프트레지스터를 포함하는 것이 일반적이다. 게이트 구동회로는 표시패널에서 비표시영역인 베젤 영역에 박막 트랜지스터들의 조합으로 이루어지는 게이트-인-패널(Gate In Panel, 이하 GIP) 형태로 구현되기도 한다.

게이트 구동회로는 다양한 형태로 구현될 수 있으며, 구동의 신뢰성을 높이기 위한 회로 구성을 최적화하기 위한 방안이 모색되고 있다.

본 발명의 베젤을 줄일 수 있는 시프트레지스터 및 이를 포함한 표시장치를 제공하기 위한 것이다.

본 발명은 시프트레지스터에 인가되는 클럭신호들의 전압레벨을 높여서 스캔신호의 딜레이 현상을 개선할 수 있다. 그 결과 스캔라인의 한 쪽 방향에서 스캔신호를 인가하는 싱글 피딩 방식으로 표시패널을 구동하여 스캔신호 딜레이 현상을 개선할 수 있다. 싱글 피딩 방식으로도 딜레이 현상이 발생하지 않기 때문에, 스캔신호 지연 현상을 개선하기 위한 더블 피딩 방식의 게이트 구동회로에 대비하여 게이트 구동회로의 사이즈를 절반 수준으로 줄일 수 있다.

도 1은 본 발명에 의한 표시장치의 구성을 나타내는 도면이다.
도 2는 본 발명의 실시 예에 의한 픽셀 회로를 나타내는 모식도이다.
도 3은 도 2에 도시된 픽셀 회로를 구동하는 스캔신호들의 타이밍을 나타내는 도면이다.
도 4는 본 발명에 의한 게이트 구동회로를 나타내는 블록도이다.
도 5는 도 4에 도시된 스테이지의 세부 구성을 나타내는 회로도이다.
도 6은 도 5에 도시된 스테이지를 구동하는 클럭신호들의 타이밍을 나타내는 도면이다.
도 7은 도 4에 도시된 제2 시프트레지스터의 제1 스테이지의 구동 타이밍을 나타내는 도면이다.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.

본 명세서의 게이트 구동회로에서 스위치 소자들은 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 p 타입 트랜지스터를 예시하였지만, 본 명세서는 이에 한정되지 않는다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어 가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 MOSFET에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것은 아니다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다.

도 1은 본 명세서에 의한 표시장치의 구성을 나타내는 도면이다.

도 1을 참조하면, 본 명세서에 의한 표시장치는 픽셀(P)이 매트릭스 형태로 배열되는 표시패널(100), 데이터 구동회로(120), 게이트 구동회로(130,140) 및 타이밍 콘트롤러(110)를 구비한다.

표시패널(100)은 픽셀(P)들이 배치되어 영상을 표시하는 픽셀 어레이(100A) 및 게이트 구동회로(130,140)가 배치되고 영상을 표시하지 않는 비표시부(100B)를 포함한다.

픽셀 어레이(100A)는 복수 개의 픽셀(P)을 포함하고, 각각의 픽셀(P)들이 표시하는 계조를 기반으로 영상을 표시한다. 픽셀(P)들은 제1 내지 제n 픽셀라인(HL1 내지 HLn)들을 따라 배열된다. 각각의 픽셀(P)은 컬럼라인을 따라 배열되는 데이터라인(DL)과 연결되고, 픽셀라인(HL)을 따라 배열되는 게이트라인(GL)에 연결된다. 즉, 동일한 픽셀라인에 배치된 픽셀들은 동일한 게이트라인(GL)을 공유하여 동시에 구동된다. 그리고 제1 픽셀라인(HL1)에 배치된 픽셀들을 제1 픽셀(P1)들이라 정의하고, 제n 픽셀라인(HLn)에 배치된 픽셀들을 제n 픽셀(Pn)들이라고 정의할 때, 제1 픽셀(P1)들부터 제n 픽셀(Pn)들은 순차적으로 구동된다. 그리고, 하나의 스캔라인에 데이터를 기입하는 샘플링 기간을 1수평기간(1H)이라고 정의할 수 있다.

타이밍 콘트롤러(110)는 데이터 구동회로(120) 및 게이트 구동회로(130,140)의 구동 타이밍을 제어하기 위한 것이다. 이를 위해서 타이밍 콘트롤러(110)는 외부로부터 입력되는 영상데이터(RGB)를 표시패널(100)의 해상도에 맞게 재정렬하여 데이터 구동회로(120)에 공급한다. 또한, 타이밍 콘트롤러(110)는 데이터 구동회로(120)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트 구동회로의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 발생한다.

데이터 구동회로(120)는 데이터라인부(DL)를 구동하기 위한 것이다. 데이터 구동회로(120)는 데이터 제어신호(DDC)를 기반으로 타이밍 콘트롤러(110)로부터 입력되는 영상데이터(RGB)를 아날로그 데이터전압으로 변환하여 데이터라인(DL)들에 공급한다.

게이트 구동회로(130,140)는 레벨 시프터(130) 및 시프트레지스터(140)를 포함한다. 레벨 시프터(130)는 IC 형태로 표시패널(100)에 접속되는 인쇄회로기판에 형성되고, 시프트레지스터(140)는 표시패널(100)의 비표시영역(100B)에 GIP 회로로 형성될 수 있다.

레벨 시프터(130)는 타이밍 콘트롤러(110)의 제어하에 클럭신호들 및 스타트신호를 레벨 쉬프팅한 후 시프트레지스터(140)에 공급한다. 시프트레지스터(140)는 GIP 방식에 의해 표시패널(100)의 비표시영역(100B)에서 다수의 박막 트랜지스터(이하 트랜지스터)조합으로 형성된다.

시프트레지스터(140)는 스캔신호를 출력하기 위한 스캔신호 생성부 및 에미션 신호를 출력하기 위한 에미션신호 생성부를 포함할 수 있다. 도 1에서는 도면의 간소화를 위해서 시프트레지스터(140)를 픽셀 어레이의 일측에 도시하였지만, 시프트레지스터는 픽셀 어레이의 양측에 분산되어 배치될 수 있다.

도 2는 본 발명의 실시 예에 의한 픽셀 구조를 나타내는 모식도이고, 도 3은 스캔신호의 타이밍을 나타내는 도면이다.

도 2 및 도 3을 참조하면, 픽셀은 제1 및 제2 스위칭 트랜지스터들(SW1,SW2), 구동 트랜지스터(DT), 보상회로(C_com) 및 유기발광다이오드(OLED)를 포함한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DT)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다. 제1 스위칭 트랜지스터(SW1)는 제(n-1)(n은 자연수) 스캔라인(SL(n-1))을 통해서 인가되는 제(n-1) 스캔신호(SCAN(n-1))에 응답하여, 구동 트랜지스터(DT)의 게이트전압에 초기화 전압(Vini)을 인가한다. 제2 스위칭 트랜지스터(SW2)는 제n 스캔라인(SL(n))을 통해 인가되는 제n 스캔신호(SCAN(N))에 응답하여, 구동 트랜지스터(DT)의 소스전극에 데이터전압(Vdata)을 인가한다. 따라서, 제n 스캔신호(SCAN(N))는 제n 픽셀(P(n))의 데이터기입을 제어하는 스캔신호로 정의할 수 있다. 보상회로(C_com)는 픽셀(P)의 주요 노드들(N1,N2,N3,N4)의 전압을 제어한다.

도 4는 본 발명에 의한 스캔신호 생성부를 나타내는 도면이다.

도 4를 참조하면, 시프트레지스터(140)는 픽셀 어레이(100A)의 양측에 각각 배치되는 제1 시프트레지스터(141) 및 제2 시프트레지스터(142)를 포함한다.

제1 시프트레지스터(141)는 더미 스테이지(STG(D)) 및 제2k(k는 자연수) 스테이지들로 이루어진다. 즉, 제1 시프트레지스터(141)는 더미 스테이지(STG(D))와 제2 스테이지(STG2), 제4 스테이지(STG4)들을 포함한다. 더미 스테이지(STG(D))와 제2 스테이지(STG2), 제4 스테이지(STG4)들은 서로 종속적으로 연결된다.

제1 시프트레지스터(141)의 각 스테이지들(STG(D),STG2,STG4)은 저전위전압(VGL), 제1 고전위전압(VGH1) 및 제2 고전위전압(VGH2)을 이용하여, 제1 L클럭신호(LCLK1) 및 제2 L클럭신호(LCLK2)의 타이밍에 따라 스캔신호들(SCAN(D),SCAN2,SCAN4)을 출력한다.

제2n 스테이지들은 제2n 스캔신호를 출력한다. 제2n 스캔신호는 제2n 픽셀들의 제n 스캔라인(SL(n))에 인가되고, 제(2n+1) 스테이지의 제(n-1) 스캔라인(SL(n-1))에 인가된다. 예컨대, 제2 스테이지(STG2)는 제2 스캔신호(SCAN2)를 출력하고, 제4 스테이지(STG4)는 제4 스캔신호(SCAN4)를 출력한다. 제2 스캔신호(SCAN2)는 제2 픽셀(P2)의 제n 스캔라인(SL(n))에 인가되고, 제3 픽셀(P3)의 제(n-1) 스캔라인(SL(n-1))에 인가된다. 제4 스캔신호(SCAN4)는 제4 픽셀(P4)의 제n 스캔라인(SL(n))에 인가되고, 제5 픽셀(P)의 제(n-1) 스캔라인(SL(n-1))에 인가된다. 더미 스테이지(STG(D))가 출력하는 더미 스캔신호(SCAN(D))는 제1 픽셀(P1)의 제(n-1) 스캔라인(SL(n-1))에 인가된다.

제2 시프트레지스터(142)의 각 스테이지들(STG1,STG3,STG5))은 저전위전압(VGL), 제1 고전위전압(VGH1) 및 제2 고전위전압(VGH2)을 이용하여, 제1 R클럭신호(RCLK1) 및 제2 R클럭신호(RCLK2)의 타이밍에 따라 스캔신호를 출력한다.

제2 시프트레지스터(142)는 제(2n-1) 스테이지들로 이루어진다. 즉, 제2 시프트레지스터(142)는 제1 스테이지(STG1), 제3 스테이지(STG3) 및 제5 스테이지(STG5)들을 포함한다. 제1 스테이지(STG1), 제3 스테이지(STG3) 및 제5 스테이지(STG5)들은 서로 종속적으로 연결된다.

제(2n-1) 스테이지들은 제(2n-1) 스캔신호를 출력한다. 제(2n-1) 스캔신호는 제(2n-1) 픽셀들의 제n 스캔라인(SL(n))에 인가되고, 제2k 스테이지의 제(n-1) 스캔라인(SL(n-1))에 인가된다. 예컨대, 제1 스테이지(STG1)는 제1 스캔신호(SCAN1)를 출력하고, 제3 스테이지(STG3)는 제3 스캔신호(SCAN3)를 출력하며, 제5 스테이지(STG5)는 제5 스캔신호(SCAN5)를 출력한다. 제1 스캔신호(SCAN1)는 제1 픽셀(P1)의 제n 스캔라인(SL(n))에 인가되고, 제2 픽셀(P2)의 제(n-1) 스캔라인(SL(n-1))에 인가된다. 제3 스캔신호(SCAN3)는 제3 픽셀(P3)의 제n 스캔라인(SL(n))에 인가되고, 제4 픽셀(P4)의 제(n-1) 스캔라인(SL(n-1))에 인가된다. 제5 스캔신호(SCAN5)는 제5 픽셀(P5)의 제n 스캔라인(SL(n))에 인가되고, 제6 픽셀의 제(n-1) 스캔라인(SL(n-1))에 인가된다.

도 5는 본 발명에 의한 게이트 구동회로의 스테이지를 도시한 도면이다. 도 5는 도 4에 도시된 제2 쉬프트레지스터의 스테이지를 도시하고 있지만, 제1 스테이지 또한 동일한 회로 구성으로 구현될 수 있다.

도 5를 참조하면, 본 발명에 의한 제n 스테이지는 스타트 제어부(T1,T2), 노드 제어부(T3,T4,T5,T8), 스캔 풀업 트랜지스터(T6), 캐리 풀업 트랜지스터(T6C), 스캔 풀다운 트랜지스터(T7) 및 캐리 풀다운 트랜지스터(T7C)를 포함한다.

스타트 제어부(T1,T2)는 스타트 신호에 응답하여, Q 노드를 프리챠지한다. 스타트 제어부(T1,T2)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함한다. 제1 트랜지스터(T1)는 저전위전압(VGL)의 입력단과 QA 노드 사이에 접속되고, 스타트 입력단(GVST)에 연결되는 게이트전극을 포함한다. 제1 트랜지스터(T1)는 스타트 신호에 응답하여, QA 노드를 저전위전압(VGL)으로 프리챠지시킨다. 제2 트랜지스터(T2)는 QA 노드와 Q 노드 사이에 접속되고, 저전위전압(VGL)의 입력단에 연결되는 게이트전극을 포함한다. 제2 트랜지스터(T2)는 항상 턴-온 상태를 유지하고, Q 노드가 부트스트래핑할 때에 QA 노드의 전압 변화를 방지한다. 안정화 트랜지스터는 Q 노드의 부트스트래핑 과정에서 QA 노드의 전압 변화가 급격히 변하는 것을 방지하여, 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)에 전기적 스트레스가 심해지는 것을 방지할 수 있다.

노드 제어부(T3,T4,T5,T8)는 Q 노드 또는 QB 노드의 전압을 제어한다. 노드 제어부(T3,T4,T5,T8)는 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 제8 트랜지스터(T8)를 포함한다.

제3 트랜지스터(T3)는 QA 노드 및 제2 고전위전압(VGH2)의 입력단 사이에 접속되고, QB 노드에 연결되는 게이트전극을 포함한다. 제3 트랜지스터(T3)는 QB 노드 전압에 응답하여, QA 노드에 제2 고전위전압(VGH2)을 인가한다.

제4 트랜지스터(T4)는 저전위전압(VGL)의 입력단과 QB 노드 사이에 접속하며, CB 노드에 연결되는 게이트전극을 포함한다. 제4 트랜지스터(T4)는 CB 노드의 전압에 응답하여, QB 노드에 저전위전압을 인가한다. 제1 커패시터(Cb1)는 제2 R클럭신호(RCLK2)의 입력단과 CB 노드 사이에 접속하여, 제2 R클럭신호(RCLK2)의 전압을 충전한다.

제5 트랜지스터(T5)는 CB 노드 및 제2 고전위전압(VGH2)의 입력단 사이에 접속되며, 스타트 입력단(GVST)에 연결되는 게이트전극을 포함한다. 제5 트랜지스터(T5)는 스타트신호에 응답하여, CB 노드에 제2 고전위전압(VGH2)을 인가한다. 즉, 제5 트랜지스터(T5)는 CB 노드를 턴-오프 전압으로 초기화시켜서 제4 트랜지스터(T4)를 턴-오프 시킨다.

제8 트랜지스터(T8)는 QB 노드와 제2 고전위전압(VGH2)의 입력단 사이에 접속하고, 스타트 입력단(GVST)에 연결되는 게이트전극을 포함한다. 제8 트랜지스터(T8)는 스타트 신호(VST_R)에 응답하여, QB 노드에 제2 고전위전압(VGH2)을 인가한다.

제2 커패시터(Cb2)는 QB 노드 및 제2 고전위전압(VGH2) 사이에 접속하고, QB 노드의 전압레벨을 유지시킨다.

스캔 풀업 트랜지스터(T6)는 제1 R클럭신호(RCLK1)의 입력단과 스캔 출력단(SRO_N) 사이에 접속하며, Q 노드에 연결되는 게이트전극을 포함한다. 스캔 풀업 트랜지스터(T6)는 Q 노드 전압에 응답하여, 스캔 출력단(SRO_N)에 턴-온 전압을 인가한다.

캐리 풀업 트랜지스터(T6C)는 제1 R클럭신호(RCLK1)의 입력단과 캐리 출력단(CRO_N) 사이에 접속하며, Q 노드에 연결되는 게이트전극을 포함한다. 캐리 풀업 트랜지스터(T6C)는 Q 노드 전압에 응답하여, 캐리 출력단(CRO_N)에 턴-온 전압을 인가한다.

스캔 풀다운 트랜지스터(T7)는 스캔 출력단(SRO_N)과 제1 고전위전압(VGH1)의 입력단 사이에 접속되며, QB 노드에 연결되는 게이트전극을 포함한다. 스캔 풀다운 트랜지스터(T7)는 QB 노드의 전압에 응답하여, 스캔 출력단(SRO_N)에 턴-오프 전압을 인가한다.

캐리 풀다운 트랜지스터(T7C)는 캐리 출력단(CRO_N)과 제2 고전위전압(VGH2)의 입력단 사이에 접속되며, QB 노드에 연결되는 게이트전극을 포함한다. 캐리 풀다운 트랜지스터(T7C)는 QB 노드의 전압에 응답하여, 캐리 출력단(CRO_N)에 턴-오프 전압을 인가한다.

도 6은 도 5에 도시된 스캔 드라이버의 동작을 위한 클럭신호들의 타이밍을 나타내는 도면이다.

도 6을 참조하면, 제1 시프트레지스터(141)를 구동하기 위한 클럭신호들은 제1 스타트신호(VST_L) 및 L클럭신호들을 포함하고, L클럭신호들은 제1 L클럭신호(LCLK1) 및 제2 L클럭신호(LCLK2)를 포함한다. 제2 시프트레지스터(142)를 구동하기 위한 클럭신호들은 제2 스타트신호(VST_R) 및 R클럭신호들을 포함하고, R클럭신호들은 제1 R클럭신호(RCLK1) 및 제2 R클럭신호(RCLK2)를 포함한다. 클럭신호들의 고전위전압레벨은 제2 고전위전압(VGH2)이다. 도면에는 표시하지 않았지만, 모든 클럭신호들은 턴-온 전압은 저전위전압(VGL)을 이용할 수 있다.

L클럭신호들(LCLK1,LCLK2) 및 R클럭신호들(RCLK1,RCLK2) 각각이 턴-온전압으로 유지되는 기간은 1수평기간(1H)이며, L클럭신호들(LCLK1,LCLK2) 및 R클럭신호들(RCLK1,RCLK2) 각각의 주기는 4 수평기간이다. 또한 L클럭신호들(LCLK1,LCLK2) 및 R클럭신호들(RCLK1,RCLK2) 각각은 2개의 위상을 갖는다.

도 7은 제1 스테이지에 인가되는 클럭신호들 및 구동 타이밍에 따른 주요 노드의 전압변화를 나타내는 도면이다. 도 5 및 도 7을 참조하여, 제1 스테이지의 동작을 살펴보면 다음과 같다.

제1 타이밍(t1)에서, 스타트신호(VST_R)는 턴-온 전압인 저전위전압(VGL)으로 반전된다.

제1 트랜지스터(T1)는 스타트신호(VST_R)에 응답하여, QA 노드에 저전위전압(VGL)을 인가함으로써 QA 노드를 프리챠지시킨다. 제2 트랜지스터(T2)는 항상 턴-온 상태를 유지하기 때문에, 제1 타이밍(t1)에서 Q 노드의 전압은 QA 노드의 전압과 동일한 수준인 저전위전압(VGL)이 된다.

제5 트랜지스터(T5)는 스타트신호(VST_R)에 응답하여, CB 노드에 턴-오프 전압인 제2 고전위전압(VGH2)을 인가한다. 제4 트랜지스터(T4)가 턴-오프 되어서, 제4 트랜지스터(T4)를 통해서 QB 노드에 턴-온 전압이 인가되는 전류 경로는 차단된다.

제8 트랜지스터(T8)는 스타트신호(VST_R)에 응답하여, QB 노드에 턴-오프 전압인 제2 고전위전압(VGH2)을 인가한다. 그 결과, 캐리 풀다운 트랜지스터(T7C) 및 스캔 풀다운 트랜지스터(T7)는 턴-오프된다. Q 노드가 턴-온 전압인 동안, 제2 커패시터(Cb2)는 QB 노드의 전압을 안정적으로 턴-오프전압으로 유지시키기 때문에, 캐리신호(CARRY(n)) 및 스캔신호(SCAN(n))의 출력이 안정적으로 유지된다.

제2 타이밍(t2)에서 제1 R클럭신호(RCLK1)는 저전위전압(VGL)으로 반전되고, Q 노드는 부트스트래핑 된다. 제1 R클럭신호(RCLK1)가 제2 고전위전압(VGH2)에서 저전위전압(VGL)으로 반전될 때의 전압 변화량에 따라 Q 노드는 부트스트래핑된다. 그 결과, 스캔 풀업 트랜지스터(T6)는 스캔 출력단(SRO_N)에 턴-온 전압인 저전위전압(VGL)을 인가하고, 캐리 풀업 트랜지스터(T6C)는 캐리 출력단(CRO_N)에 턴-온 전압인 저전위전압(VGL)을 인가한다.

제2 트랜지스터(T2)는 Q 노드가 부트스트래핑 될 때, 제1 트랜지스터(T1)의 드레인전압이 순간적으로 크게 변하는 것을 방지한다. 만약 제2 트랜지스터(T2)가 없으면, Q 노드가 부트스트래핑 될 때 제1 트랜지스터(T1)의 드레인전극의 전압 및 제3 트랜지스터(T3)의 소스전극의 전압은 크게 낮아진다. 그 결과, 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)는 순간적으로 큰 전기적 스트레스를 받는다.

하지만, 제2 트랜지스터(T2)의 게이트전압은 항상 저전위전압(VGL)이기 때문에, 제2 트랜지스터(T2)의 소스전극에 해당하는 QA 노드의 전압은 저전위전압(VGL) 보다 낮은 전압레벨이 되지 않는다. QA 노드의 전압이 저전위전압(VGL) 보다 낮아지면 제2 트랜지스터(T2)는 턴-오프되기 때문이다. 따라서, Q 노드가 부트스트래핑 된다고 할지라도 QA 노드는 저전위전압(VGL)을 유지할 수 있고, 제1 트랜지스터(T1)의 드레인-소스 간의 전압레벨이 순간적으로 크게 변하는 것을 방지할 수 있다.

제3 타이밍(t3)에서, 제1 R 클럭신호(RCLK1)는 제2 고전위전압(VGH2)으로 반전되어서, 스캔 출력단(SRO_N) 및 캐리 출력단(CRO_N)은 제2 고전위전압(VGH2)이 된다. 제2 고전위전압(VGH2)은 픽셀 어레이(100A)의 구동에 이용되는 제1 고전위전압(VGH1) 보다 높은 전압이다. 일반적인 시프트레지스터를 구동할 때, 클럭신호들의 고전위전압은 픽셀 어레이에 인가되는 고전위전압과 동일한 전압을 이용한다. 본 발명은 시프트레지스터(140)에 인가되는 R클럭신호들(RCLK1,RCLK2) 및 L클럭신호들(LCLK1,LCLK2)의 고전위전압을 제2 고전위전압(VGH2)을 이용하기 때문에, 제3 타이밍(t3)에서 스캔 출력단(SRO_N) 및 캐리 출력단(CRO_N)의 전압 변화량이 커진다. 일정한 시간 동안의 스캔 출력단(SRO_N) 및 캐리 출력단(CRO_N)의 전압 변화량이 커지는 것은 전압 변화율이 크다는 것을 의미한다. 즉, 본 발명에서는 스캔 출력단(SRO_N) 및 캐리 출력단(CRO_N)이 턴-오프 전압으로 반전되는 딜레이가 줄어든다. 스캔 출력단(SRO_N)이 출력하는 스캔신호의 딜레이 현상이 개선되기 때문에, 스캔라인들의 한 쪽 방향에서 스캔신호를 인가하여도 스캔신호의 딜레이 현상으로 인한 문제점이 개선된다.

제4 타이밍(t4)에서, 제2 R클럭신호(RCLK2)는 턴-온 전압이 된다.

제2 커패시터(Cb2)에 저전위전압(VGL)이 인가될 때, CB 노드는 부트스트래핑되면서 저전위전압(VGL)이 된다. CB 노드가 턴-온 전압이 되어서, 제4 트랜지스터(T4)는 QB 노드에 저전위전압(VGL)을 인가한다. 캐리 풀다운 트랜지스터(T7C)는 QB 노드 전압에 응답하여, 캐리 출력단(CRO_N)에 제2 고전위전압(VGH2)을 인가한다. 스캔 풀다운 트랜지스터(T7)는 QB 노드 전압에 응답하여, 스캔 출력단(SRO_N)에 제1 고전위전압(VGH1)을 인가한다. 제3 타이밍(t3)에서 스캔 출력단(SRO_N)은 제1 R클럭신호(RCLK1)의 제2 고전위전압(VGH2)으로 상승하였다가, 제4 타이밍(t4)에서 스캔 출력단(SRO_N)은 제1 고전위전압(VGH1)으로 다소 낮아진다. 즉, 4 타이밍(t4)에서 스캔 출력단(SRO_N)은 픽셀 어레이(100A)의 픽셀들을 구동하기 위한 턴-온 전압에 해당하는 제1 고전위전압(VGH1)과 동일한 전압레벨의 스캔신호를 출력한다.

제3 트랜지스터(T3)는 QB 노드에 응답하여, Q 노드에 제2 고전위전압(VGH2)을 인가한다. 그 결과 스캔 풀업 트랜지스터(T6) 및 캐리 풀업 트랜지스터(T6C)는 안정적으로 턴-오프된다.

살펴본 바와 같이, 본 발명에 의한 시프트레지스터는 풀업 트랜지스터들(T6,T6C)에 인가되는 클럭신호들(LCLK1,LCKL2,RCLK1,RCLK2)의 고전위전압을 픽셀 어레이(100A)에 인가되는 제1 고전위전압(VGH1) 보다 높은 제2 고전위전압(VGH2)을 이용한다. 따라서, 스캔신호가 턴-오프되는 순간의 딜레이를 줄일 수 있어서, 싱글 피딩 방식으로 스캔라인을 구동하여도 스캔신호의 지연 현상을 개선할 수 있다. 따라서 본 발명의 시프트레지스터의 사이즈는 더블 피딩 방식의 시프트레지스터에 대비하여 절반 수준이 되고, 그 결과 시프트레지스터가 배치되는 영역을 줄일 수 있다. 즉, 표시패널의 베젤을 대폭 감소시킬 수 있다.

이상 설명한 내용을 통해 당업자라면 본 명세서의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 명세서의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100: 표시패널 110: 타이밍 콘트롤러
120: 데이터 구동회로 130: 레벨 시프터
140 : 시프트레지스터 STG: 스테이지

Claims

게이트라인에 연결된 픽셀들이 배치된 픽셀 어레이; 및
L클럭신호의 타이밍에 동기되어, 우수 번째 픽셀라인에 배치된 픽셀들의 데이터기입 기간에 제2n(n은 자연수) 스캔신호를 출력하는 제1 시프트레지스터; 및
R클럭신호의 타이밍에 동기되어, 기수 번째 픽셀라인에 배치된 픽셀들의 데이터기입 기간에 제(2n-1) 스캔신호를 출력하는 제2 시프트레지스터를 포함하고,
상기 L클럭신호 및 R클럭신호의 턴-온 전압과 턴-오프 전압 간의 전압 차이는, 상기 L클럭신호 및 R클럭신호의 턴-온 전압과 상기 제2n 스캔신호 및 제(2n-1) 스캔신호의 턴-오프 전압 간의 전압 차이보다 큰 표시장치.
제 1 항에 있어서,
상기 제1 시프트레지스터는 상기 픽셀 어레이의 일측에 배치되고, 서로 종속적으로 연결되는 서로 종속적으로 연결되는 제2n 스테이지를 포함하고,
상기 제2 시프트레지스터는 상기 픽셀 어레이의 타측에 배치되고, 서로 종속적으로 연결되는 제(2n-1) 스테이지를 포함하며,
상기 제2n 스테이지는 상기 제2n 스캔신호를 출력하고, 상기 제(2n-1) 스테이지는 상기 제(2n-1) 스캔신호를 출력하는 표시장치.
제 2 항에 있어서,
상기 제2n 스테이지는 제2(n+1) 스테이지의 스타트신호로 이용되는 캐리신호를 출력하고,
상기 제(2n-1) 스테이지는 제2n 스테이지의 스타트신호로 이용되는 캐리신호를 출력하는 표시장치.
제 2 항에 있어서,
상기 픽셀들 각각은, 유기발광 다이오드 및 상기 유기발광 다이오드를 구동하는 구동 트랜지스터를 포함하고,
상기 제2n 스캔신호는 제2n+1 픽셀라인의 상기 구동 트랜지스터들의 게이트전극을 초기화하는 타이밍을 제어하고,
상기 제(2n-1) 스캔신호는 제2n 픽셀라인의 상기 구동 트랜지스터들의 게이트전극을 초기화하는 타이밍을 제어하는 표시장치.
제 1 항에 있어서,
상기 L클럭신호 및 상기 R클럭신호는 각각 1수평기간 동안 턴-온 전압을 유지하고, 주기가 4 수평기간이며,
상기 L클럭신호 및 상기 R클럭신호의 턴-온 전압 구간은 중첩되지 않는 표시장치.
픽셀들에 스캔신호를 공급하고, 서로 종속적으로 접속되는 스테이지로 이루어지는 시프트레지스터에 있어서,
상기 스테이지는
스타트신호에 응답하여 Q 노드를 프리챠지하는 스타트 제어부;
상기 Q 노드 전압에 응답하여, 제1 클럭신호의 전압을 스캔 출력단에 인가하는 스캔 풀업 트랜지스터;
상기 Q 노드 전압에 응답하여, 제1 클럭신호의 전압을 캐리 출력단에 인가하는 스캔 풀업 트랜지스터;
상기 Q 노드와 반대 전위를 갖는 QB 노드 전압에 응답하여, 상기 스캔 출력단에 제1 턴-오프 전압을 인가하는 스캔 풀다운 트랜지스터; 및
상기 QB 노드 전압에 응답하여, 상기 캐리 출력단에 제2 턴-오프 전압을 인가하는 캐리 풀다운 트랜지스터를 포함하고,
상기 클럭신호의 턴-온 전압과 상기 제2 턴-오프 전압 간의 전압 차이는, 상기 클럭신호의 턴-온 전압과 상기 제1 턴-오프 전압 간의 전압 차이보다 큰 시프트레지스터.
제 6 항에 있어서,
상기 제1 턴-오프 전압은 상기 픽셀들에 배치된 트랜지스터들의 턴-오프 전압과 동일한 전압레벨을 갖는 시프트레지스터.
제 6 항에 있어서,
상기 스타트 제어부는
저전위전압의 입력단과 QA 노드 사이에 접속되며, 게이트전극이 상기 스타트신호를 입력받는 제1 트랜지스터; 및
상기 QA 노드 및 상기 Q 노드 사이에 접속하며, 게이트전극이 상기 저전위전압의 입력단에 연결되는 제2 트랜지스터를 포함하는 시프트레지스터.
제 6 항에 있어서,
상기 저전위전압의 입력단과 상기 QB 노드 사이에 접속되며, 제2 클럭신호에 의해서 충전되는 CB 노드에 연결되는 게이트전극을 포함하는 노드 제어부를 더포함하고,
상기 제1 클럭신호 및 상기 제2 클럭신호는 2개의 위상을 갖는 시프트레지스터.
제 9 항에 있어서,
상기 제1 클럭신호 및 상기 제2 클럭신호는 각각 주기가 4수평기간이고, 1수평기간의 펄스폭을 갖는 시프트레지스터.