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CN118743328A - 显示基板、显示面板和显示装置 - Google Patents

显示基板、显示面板和显示装置 Download PDF

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CN118743328A
CN118743328A CN202380008122.2A CN202380008122A CN118743328A CN 118743328 A CN118743328 A CN 118743328A CN 202380008122 A CN202380008122 A CN 202380008122A CN 118743328 A CN118743328 A CN 118743328A
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CN
China
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substrate
transistor
electrically connected
orthographic projection
pixel circuit
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CN202380008122.2A
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冯宇
朱健超
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BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
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Abstract

本公开提供了一种显示基板、显示面板和显示装置，其中，显示基板包括：衬底基板、多个像素电路、多组数据线以及多条第一电源线，至少一列像素电路与至少一组数据线电连接；其中，至少一列像素电路包括沿第二方向交替设置的第一像素电路和第二像素电路，至少一组数据线包括第一数据线和第二数据线；对于至少一列像素电路，第一像素电路的输入晶体管与第一数据线电连接，第二像素电路的输入晶体管与第二数据线电连接；在第一方向上，第一数据线、第一电源线和第二数据线依次排列，第一像素电路中的输入晶体管位于第一电源线靠近第一数据线的一侧，第二像素电路中的输入晶体管位于第一电源线靠近第二数据线的一侧。

Description

显示基板、显示面板和显示装置 技术领域
本公开涉及显示技术领域，具体地涉及一种显示基板、显示面板和显示装置。
背景技术
随着显示技术的不断发展，有源矩阵型有机发光二极管(Active-Matrix Organic Light-Emitting Diode，AMOLED)显示技术因其自发光、广视角、高对比度、低功耗、高反应速度等优点已经在手机、平板电脑、数码相机等显示装置上得到越来越多地应用。
发明内容
本公开提供了一种显示基板、显示面板和显示装置。
本公开的第一个方面提供了一种显示基板，其中，包括：
衬底基板；
设置在所述衬底基板上的多个像素电路，多个所述像素电路沿第一方向和第二方向呈阵列排布；
设置在所述衬底基板上的多组数据线，多组所述数据线沿所述第一方向排列，至少一列所述像素电路与至少一组所述数据线电连接；以及，
设置在所述衬底基板上的多条第一电源线，多条所述第一电源线沿所述第一方向排列，至少一列所述像素电路与至少一条所述第一电源线电连接；
其中，至少一列所述像素电路包括沿第二方向交替设置的第一像素电路和第二像素电路，所述第一像素电路和所述第二像素电路均包括输入晶体管，至少一组所述数据线包括第一数据线和第二数据线；
对于至少一列所述像素电路、与该列像素电路电连接的数据线以及与该列像素电路电连接的第一电源线，所述第一像素电路的输入晶体管与所述第一数据线电连接，所述第二像素电路的输入晶体管与所述第二数据线电连接；以及
在所述第一方向上，所述第一数据线在所述衬底基板上的正投影、所述第一电源线在所述衬底基板上的正投影和所述第二数据线在所述衬底基板上的正投影依次排列，所述第一像素电路中的输入晶体管在所述衬底基板上的正投影位于 所述第一电源线在所述衬底基板上的正投影靠近所述第一数据线在所述衬底基板上的正投影的一侧，所述第二像素电路中的输入晶体管在所述衬底基板上的正投影位于所述第一电源线在所述衬底基板上的正投影靠近所述第二数据线在所述衬底基板上的正投影的一侧。
根据本公开的实施例，所述显示基板还包括至少一条第一扫描线，至少一个所述像素电路还包括驱动晶体管和存储电容；
在至少一个所述像素电路中，所述输入晶体管的第一极与所述数据线电连接，所述输入晶体管的栅极与至少一条所述第一扫描线电连接，所述驱动晶体管的第一极与所述输入晶体管的第二极电连接，所述驱动晶体管的第二极与发光器件的第一极电连接，所述驱动晶体管的栅极通过第一连接孔与所述存储电容的第一极板电连接，所述存储电容的第二极板与所述第一电源线电连接；
对于至少一列所述像素电路，所述第一像素电路中的输入晶体管在沿所述第二方向平移后，能够与所述第二像素电路中的输入晶体管关于第一轴呈镜像对称，所述第一轴沿所述第二方向延伸，且所述第一连接孔位于所述第一轴上。
根据本公开的实施例，对于至少一列所述像素电路、与该列像素电路电连接的数据线以及与该列像素电路电连接的第一电源线，在所述第一方向上，所述第一像素电路的输入晶体管在所述衬底基板上的正投影位于该第一像素电路的驱动晶体管在所述衬底基板上的正投影靠近所述第一数据线在所述衬底基板上的正投影的一侧，所述第二像素电路的输入晶体管在所述衬底基板上的正投影位于该第二像素电路的驱动晶体管在所述衬底基板上的正投影靠近所述第二数据线在所述衬底基板上的正投影的一侧。
根据本公开的实施例，所述显示基板还包括至少一条第一复位信号线和至少一条第二扫描线，至少一个所述像素电路还包括第一复位晶体管；
在至少一个所述像素电路中，所述第一复位晶体管的第一极与至少一条所述第一复位信号线电连接，所述第一复位晶体管的第二极与所述驱动晶体管的栅极电连接，所述第一复位晶体管的栅极与至少一条所述第二扫描线电连接；
对于至少一列所述像素电路，所述第一像素电路中的所述第一复位晶体管在沿所述第二方向平移后，能够与所述第二像素电路中的所述第一复位晶体管关于所述第一轴呈镜像对称。
根据本公开的实施例，在至少一个所述像素电路中，所述第一复位晶体管的 第一极和所述第一复位晶体管的栅极均位于所述第一轴上。
根据本公开的实施例，至少一个所述像素电路还包括阈值补偿晶体管；
在至少一个所述像素电路中，所述阈值补偿晶体管的第一极与所述驱动晶体管的第二极电连接，所述阈值补偿晶体管的第二极与所述驱动晶体管的栅极电连接，所述阈值补偿晶体管的栅极与所述第一扫描线电连接；
对于至少一列所述像素电路、与该列像素电路电连接的数据线以及与该列像素电路电连接的第一电源线，所述第一像素电路的所述阈值补偿晶体管的至少部分在所述衬底基板上的正投影位于所述第一电源线在所述衬底基板上的正投影与所述第二数据线在所述衬底基板上的正投影之间，所述第二像素电路的所述阈值补偿晶体管的至少部分在所述衬底基板上的正投影位于所述第一电源线在所述衬底基板上的正投影与所述第一数据线在所述衬底基板上的正投影之间。
根据本公开的实施例，至少一个所述像素电路还包括屏蔽电极；
对于至少一个所述像素电路和与所述像素电路电连接的数据线，所述屏蔽电极在所述衬底基板上的正投影位于所述第一数据线在所述衬底基板上的正投影与所述阈值补偿晶体管在所述衬底基板上的正投影之间，并且，所述屏蔽电极所在层位于所述数据线所在层与所述阈值补偿晶体管所在层之间。
根据本公开的实施例，对于至少一列所述像素电路，所述第一像素电路中的所述阈值补偿晶体管在沿所述第二方向平移后，能够与所述第二像素电路中的所述阈值补偿晶体管关于所述第一轴呈镜像对称。
根据本公开的实施例，所述显示基板还包括多条发光控制信号线，至少一个所述像素电路还包括第一发光控制晶体管；
在至少一个所述像素电路中，所述第一发光控制晶体管的第一极与所述驱动晶体管的第二极电连接，所述第一发光控制晶体管的第二极与所述发光器件的第一极电连接，所述第一发光控制晶体管的栅极与至少一条所述发光控制信号线电连接；
对于至少一列所述像素电路、与该列像素电路电连接的数据线以及与该列像素电路电连接的第一电源线，所述第一像素电路的所述第一发光控制晶体管在所述衬底基板上的正投影位于所述第一电源线在所述衬底基板上的正投影与所述第二数据线在所述衬底基板上的正投影之间，所述第二像素电路的所述第一发光控制晶体管在所述衬底基板上的正投影位于所述第一电源线在所述衬底基板上 的正投影与所述第一数据线在所述衬底基板上的正投影之间。
根据本公开的实施例，对于至少一列所述像素电路，所述第一像素电路中的所述第一发光控制晶体管在沿所述第二方向平移后，能够与所述第二像素电路中的所述第一发光控制晶体管关于所述第一轴呈镜像对称。
根据本公开的实施例，至少一个所述子像素还包括第二发光控制晶体管，在至少一个所述子像素中，所述第二发光控制晶体管的第一极与至少一条所述第一电源线电连接，所述第二发光控制晶体管的第二极与所述驱动晶体管的第一极电连接，所述第二发光控制晶体管的栅极与所述发光控制信号线电连接；
对于至少一列所述像素电路，所述第一像素电路中的所述第二发光控制晶体管在沿所述第二方向平移后，能够与所述第二像素电路中的所述第二发光控制晶体管关于所述第一轴呈镜像对称。
根据本公开的实施例，至少一个所述像素电路还包转接部；
对于至少一个所述像素电路和与所述像素电路电连接的所述第一电源线，所述第一发光控制晶体管的第二极通过所述转接部与所述发光器件的第一极电连接；
对于至少一列所述像素电路、与该列像素电路电连接的数据线以及与该列像素电路电连接的所述第一电源线，所述第一像素电路的所述转接部在所述衬底基板上的正投影位于所述第一电源线在所述衬底基板上的正投影靠近所述第二数据线在所述衬底基板上的正投影的一侧，所述第二像素电路的所述转接部在所述衬底基板上的正投影位于所述第一电源线在所述衬底基板上的正投影靠近所述第一数据线在所述衬底基板上的正投影的一侧。
根据本公开的实施例，所述显示基板还包括至少一条第二复位信号线和至少一条第三扫描信号线，至少一个所述子像素还包括第二复位晶体管；
在至少一个所述像素电路中，所述第二复位晶体管的第一极与至少一条所述第二复位信号线电连接，所述第二复位晶体管的第二极与所述发光器件的第一极电连接，所述第二复位晶体管的栅极与至少一条所述第三扫描信号线电连接；
对于至少一列所述像素电路、与该列像素电路电连接的数据线以及与该列像素电路电连接的第一电源线，所述第一像素电路的所述第二复位晶体管在所述衬底基板上的正投影位于所述第一电源线在所述衬底基板上的正投影与所述第二数据线在所述衬底基板上的正投影之间，所述第二像素电路的所述第二复位晶体 管在所述衬底基板上的正投影位于所述第一电源线在所述衬底基板上的正投影与所述第一数据线在所述衬底基板上的正投影之间。
根据本公开的实施例，对于至少一列所述像素电路，所述第一像素电路中的所述第二复位晶体管在沿所述第二方向平移后，能够与所述第二像素电路中的所述第二复位晶体管关于所述第一轴呈镜像对称。
根据本公开的实施例，所述显示基板还包括至少一条第三复位信号线和至少一条第三扫描信号线，至少一个所述子像素还包括第三复位晶体管；
在至少一个所述像素电路中，所述第三复位晶体管的第一极与至少一条所述第三复位信号线电连接，所述第三复位晶体管的第二极与所述驱动晶体管的第一极电连接，所述第三复位晶体管的栅极与至少一条所述第三扫描信号线电连接；
对于至少一列所述像素电路、与该列像素电路电连接的数据线以及与该列像素电路电连接的第一电源线，所述第一像素电路的所述第三复位晶体管在所述衬底基板上的正投影位于所述第一电源线在所述衬底基板上的正投影与所述第一数据线在所述衬底基板上的正投影之间，所述第二像素电路的所述第三复位晶体管在所述衬底基板上的正投影位于所述第一电源线在所述衬底基板上的正投影与所述第二数据线在所述衬底基板上的正投影之间。
根据本公开的实施例，对于至少一列所述像素电路，所述第一像素电路中的所述第三复位晶体管在沿所述第二方向平移后，能够与所述第二像素电路中的所述第三复位晶体管关于所述第一轴呈镜像对称。
根据本公开的实施例，至少一个所述像素电路还包括阈值补偿晶体管，所述显示基板还包括位于所述输入晶体管所在层靠近所述衬底基板一侧的第一屏蔽层，
所述第一屏蔽层在所述衬底基板上的正投影覆盖至少一个所述像素电路的所述驱动晶体管、所述第一复位晶体管和所述阈值补偿晶体管在所述衬底基板上的正投影。
根据本公开的实施例，至少一条所述数据线包括第一部分和第二部分，所述第二部分在所述衬底基板上的正投影与至少一条沿所述第一方向延伸的信号线在所述衬底基板上的正投影至少部分交叠，所述第一部分在所述第一方向上的尺寸大于所述第二部分在所述第一方向上的尺寸。
本公开的第二个方面提供了一种显示基板，其中，包括：
衬底基板；
设置在所述衬底基板上的多个像素电路，多个所述像素电路沿第一方向和第二方向呈阵列排布；
设置在所述衬底基板上的多组数据线，多组所述数据线沿所述第一方向排列，至少一列所述像素电路与至少一组所述数据线电连接，不同列的所述像素电路与不同组所述数据线电连接；
其中，至少一个所述像素电路包括输入晶体管和与所述输入晶体管电连接的驱动晶体管，至少一列所述像素电路包括沿第二方向交替设置的第一像素电路和第二像素电路，至少一组所述数据线包括沿所述第一方向排列的第一数据线和第二数据线；以及，
对于至少一列所述像素电路、与该列像素电路电连接的数据线以及与该列像素电路电连接的第一电源线，所述第一像素电路的输入晶体管与所述第一数据线电连接，所述第二像素电路的输入晶体管与所述第二数据线电连接，在所述第一方向上，所述第一像素电路的输入晶体管在所述衬底基板上的正投影位于该第一像素电路的驱动晶体管在所述衬底基板上的正投影靠近所述第一数据线在所述衬底基板上的正投影的一侧，所述第二像素电路的输入晶体管在所述衬底基板上的正投影位于该第二像素电路的驱动晶体管在所述衬底基板上的正投影靠近所述第二数据线在所述衬底基板上的正投影的一侧。
本公开的第三个方面提供了一种显示面板，其中，包括上述的显示基板。
本公开的第四个方面提供了一种显示装置，其中，包括上述的显示面板。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述内容以及其他目的、特征和优点将更为清楚，在附图中：
图1和图2示意性示出了一示例中显示基板中像素电路的示意图；
图3示意性示出了本公开实施例中显示基板的示意图；
图4示意性示出了本公开实施例中一列像素电路的示意图；
图5示意性示出了本公开实施例中三列像素电路的示意图；
图6示意性示出了本公开实施例中像素电路的等效电路图；
图7示意性示出了本公开实施例中像素电路的驱动时序图；
图8至图24示意性示出了本公开实施例中显示基板各个膜层的示意图；
其中，图8示意性示出了本公开实施例中半导体层的平面示意图，图9示意性示出了本公开实施例中第一栅金属层的平面示意图，图10示意性示出了本公开实施例中第一导电层的平面示意图，图11示意性示出了本公开实施例中第二导电层的平面示意图，图12示意性示出了本公开实施例中第三导电层的平面示意图，图13示意性示出了本公开实施例中层间绝缘层的平面示意图，图14示意性示出了本公开实施例中第一屏蔽层、半导体层、第一栅金属层、第二栅金属层、层间绝缘层和第一导电层的平面示意图，图15示意性示出了本公开实施例中第二栅金属层的平面示意图，图16示意性示出了本公开实施例中第一绝缘层的平面示意图，图17示意性示出了本公开实施例中第一导电层、第一绝缘层和第二导电层的平面示意图，图18示意性示出了本公开实施例中第二绝缘层的平面示意图，图19示意性示出了本公开实施例中第二导电层、第二绝缘层和第三导电层的平面示意图，图20示意性示出了本公开实施例中第一屏蔽层的平面示意图，图21示意性示出了本公开实施例中第一电极层的平面示意图，图22示意性示出了本公开实施例中像素界定层的平面示意图，图23示意性示出了本公开实施例中第三绝缘层的平面示意图，图24示意性示出了本公开实施例中第三导电层、第三绝缘层、第一电极层和像素界定层的平面示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开的保护范围。
需要说明的是，在附图中，为了清楚和/或描述的目的，可以放大元件的尺寸和相对尺寸。如此，各个元件的尺寸和相对尺寸不必限于图中所示的尺寸和相对尺寸。在说明书和附图中，相同或相似的附图标号指示相同或相似的部件。
当元件被描述为“在”另一元件“上”、“连接到”另一元件或“结合到”另一元件时，所述元件可以直接在所述另一元件上、直接连接到所述另一元件或直接结合到所述另一元件，或者可以存在中间元件。然而，当元件被描述为“直接在”另一 元件“上”、“直接连接到”另一元件或“直接结合到”另一元件时，不存在中间元件。用于描述元件之间的关系的其他术语和/或表述应当以类似的方式解释，例如，“在......之间”对“直接在......之间”、“相邻”对“直接相邻”或“在......上”对“直接在......上”等。此外，术语“连接”可指的是物理连接、电连接、通信连接和/或流体连接。此外，X轴、Y轴和Z轴不限于直角坐标系的三个轴，并且可以以更广泛的含义解释。例如，X轴、Y轴和Z轴可彼此垂直，或者可代表彼此不垂直的不同方向。出于本公开的目的，“X、Y和Z中的至少一个”和“从由X、Y和Z构成的组中选择的至少一个”可以被解释为仅X、仅Y、仅Z、或者诸如XYZ、XY、YZ和ZZ的X、Y和Z中的两个或更多个的任何组合。如文中所使用的，术语“和/或”包括所列相关项中的一个或多个的任何组合和所有组合。
需要说明的是，虽然术语“第一”、“第二”等可以在此用于描述各种部件、构件、元件、区域、层和/或部分，但是这些部件、构件、元件、区域、层和/或部分不应受到这些术语限制。而是，这些术语用于将一个部件、构件、元件、区域、层和/或部分与另一个相区分。因而，例如，下面讨论的第一部件、第一构件、第一元件、第一区域、第一层和/或第一部分可以被称为第二部件、第二构件、第二元件、第二区域、第二层和/或第二部分，而不背离本公开的教导。
为了便于描述，空间关系术语，例如，“上”、“下”、“左”、“右”等可以在此被使用，来描述一个元件或特征与另一元件或特征如图中所示的关系。应理解，空间关系术语意在涵盖除了图中描述的取向外，装置在使用或操作中的其它不同取向。例如，如果图中的装置被颠倒，则被描述为“在”其它元件或特征“之下”或“下面”的元件将取向为“在”其它元件或特征“之上”或“上面”。
在本文中，术语“基本上”、“大约”、“近似”、“大致”和其它类似的术语用作近似的术语而不是用作程度的术语，并且它们意图解释将由本领域普通技术人员认识到的测量值或计算值的固有偏差。考虑到工艺波动、测量问题和与特定量的测量有关的误差(即，测量系统的局限性)等因素，如这里所使用的“大约”或“近似”包括所陈述的值，并表示对于本领域普通技术人员所确定的特定值在可接受的偏差范围内。例如，“大约”可以表示在一个或更多个标准偏差内，或者在所陈述的值的±30％、±20％、±10％、±5％内。
需要说明的是，在本文中，表示“同一层”指的是采用同一成膜工艺形成用于形成特定图形的膜层，然后利用同一掩模板通过一次构图工艺对该膜层图案化所 形成的层结构。根据特定图形的不同，一次构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的层结构中的特定图形可以是连续的也可以是不连续的。即，位于“同一层”的多个元件、部件、结构和/或部分由相同的材料构成，并且通过同一次构图工艺形成，通常，位于“同一层”的多个元件、部件、结构和/或部分具有大致相同的厚度。
本领域技术人员应该理解，在本文中，除非另有说明，表述“高度”或“厚度”指的是沿垂直于显示基板设置的各个膜层的表面的尺寸，即沿显示基板的出光方向的尺寸，或称为沿显示装置的法线方向的尺寸。
图1和图2示意性示出了一示例中显示基板中像素电路的示意图，其中，图1示意性示出了奇数行像素电路的局部示意图，图2示意性示出了偶数行像素电路的局部示意图。参照图1和图2，为实现高频驱动，在该示例中，采用双数据线DL’技术方案(dual source)，也即，通过两条数据线DL’为一列像素电路D’提供数据信号。在该示例中，奇数行像素电路D’和偶数行像素电路D’与不同的数据线DL’电连接，例如，奇数行像素电路D’中的输入晶体管T1’与左侧的数据线DL’电连接，偶数行像素电路D’中的输入晶体管T1’与右侧的数据线DL’电连接。这种技术方案可以解决高频显示中存在的补偿时间不足等问题，从而可以在保证显示效果的前提下实现高频(例如120Hz)驱动。
但是，由于奇数行像素电路D’和偶数行像素电路D’与不同的数据线DL’电连接，因此，奇数行像素电路D’和偶数行像素电路D’的版图设计不完全一致，而这会使得奇数行像素电路D’和偶数行像素电路D’的寄生电容不同，进而导致奇数行像素电路D’和偶数行像素电路D’驱动的发光器件亮度出现差异，继而造成横向条纹不良。
例如，相较于奇数行像素电路D’而言，偶数行像素电路D’中的输入晶体管T1’需要跨越例如第一电源线VDDL’等信号线后才能与数据线DL’电连接，而这会导致奇数行像素电路D’和偶数行像素电路D’的寄生电容不同。
有鉴于此，本公开的实施例提供一种显示基板，其中，包括：衬底基板、设置在衬底基板上的多个像素电路、设置在衬底基板上的多组数据线、设置在衬底基板上的多条第一电源线。多个像素电路沿第一方向和第二方向呈阵列排布。多组数据线沿第一方向排列，至少一列像素电路与至少一组数据线电连接。多条第一电源线沿第一方向排列，至少一列像素电路与至少一条第一电源线电连接。其 中，至少一列像素电路包括沿第二方向交替设置的第一像素电路和第二像素电路，第一像素电路和第二像素电路均包括输入晶体管，至少一组数据线包括第一数据线和第二数据线。以及，对于至少一列像素电路、与该列像素电路电连接的数据线以及与该列像素电路电连接的第一电源线，第一像素电路的输入晶体管与第一数据线电连接，第二像素电路的输入晶体管与第二数据线电连接。在第一方向上，第一数据线在衬底基板上的正投影、第一电源线在衬底基板上的正投影、第二数据线在衬底基板上的正投影依次排列，第一像素电路中的输入晶体管在衬底基板上的正投影位于第一电源线在衬底基板上的正投影靠近第一数据线在衬底基板上的正投影的一侧，第二像素电路中的输入晶体管在衬底基板上的正投影位于第一电源线在衬底基板上的正投影靠近第二数据线在衬底基板上的正投影的一侧。
通过这种方式，可以使得第一像素电路和第二像素电路中的任一者无需跨越第一电源线即可以与数据线电连接，这样可以使得第一像素电路和第二像素电路的寄生电容接近，从而改善由于寄生电容差异造成的横向条纹不良。
下面结合图3至图24对本公开的实施例的显示基板进行详细说明。
图3示意性示出了本公开实施例中显示基板的示意图，参照图3所示，该实施例中的显示基板包括显示区AA和至少部分环绕显示区AA的周边区NA。
显示基板还可以包括位于周边区NA内的栅极驱动电路11和驱动芯片12。例如，栅极驱动电路11可以位于显示区AA的至少一侧。在图3所示的实施例中，栅极驱动电路11分别位于显示区AA的左侧和右侧。需要说明的是，其中的左侧和右侧可以为在显示时，人眼观看的显示基板(屏幕)的左侧和右侧。例如，驱动芯片12可以位于显示区AA的至少一侧。在图3所示的实施例中，驱动芯片12位于显示区AA的下侧。需要说明的是，其中的下侧可以为在显示时，人眼观看的显示基板(屏幕)的下侧。
栅极驱动电路11可以由移位寄存器实现，栅极驱动电路11可以向显示基板上的各条栅线(图中未示出)提供扫描信号。驱动芯片12可以包括数据驱动电路，数据驱动电路可以向显示基板上的各条数据信号线DL提供数据信号。
需要说明的是，虽然图3中示出栅极驱动电路11位于显示区域AA的左侧和右侧，驱动芯片12位于显示区AA的下侧，但是，本公开的实施例不局限于此，栅极驱动电路11和驱动芯片12可以位于周边区NA任何合适的位置。
例如，栅极驱动电路11可以采用GOA技术，即Gate Driver on Array。在 GOA技术中，将栅极驱动电路11直接设置于阵列基板上，以代替外接芯片。每个GOA单元作为一级移位寄存器，每级移位寄存器与一条栅线连接，通过各级移位寄存器依序轮流输出扫描信号，实现像素单元的逐行扫描。在一些实施例中，每级移位寄存器也可以与多条栅线连接。这样，可以适应显示基板高分辨率、窄边框的发展趋势。
显示基板还可以包括衬底基板100以及设置于衬底基板100上且位于显示区AA中的多个像素单元P。多个像素单元P沿第一方向X和第二方向阵列排布，第一方向X与第二方向Y交叉，例如，第一方向X为图3中的水平方向，第二方向Y为图3中的竖直方向，也即，第一方向X和第二方向Y相互垂直。
至少一个像素单元P包括多个子像素Px，可选地，一个像素单元P中的多个子像素Px的颜色不同，例如，一个像素单元P中的多个子像素Px可以包括红色子像素、绿色子像素和蓝色子像素。
需要说明的是，图3中示例性的示出了子像素在衬底基板上的正投影的形状为矩形，但是，本公开的实施例不局限于此。而且，一个像素单元P中的三个子像素的排列方式也不局限于图2中所示的方式。
显示基板还可以包括设置于衬底基板100上且位于显示区AA中的多条数据线DL，参照图3所示，多条数据线DL中的至少一条可以从显示区AA的上端延伸至显示区AA的下端，从而与位于显示区AA下端的驱动芯片12电连接。
在本公开的实施例中，显示基板可以是应用于液晶显示面板中的显示基板，或者，显示基板也可以是应用于有机电致发光显示面板中的显示基板，本公开实施例对此不做限制。
例如，当显示基板是应用于有机电致发光显示面板中的显示基板时，一个子像素可以包括发光器件和用于驱动发光器件发光的像素电路。
图4示意性示出了本公开实施例中一列像素电路的示意图，图5示意性示出了本公开实施例中三列像素电路的示意图，参照图4和图5，衬底基板100上设置有多个像素电路D，多个像素电路D沿第一方向X和第二方向Y呈阵列排布。衬底基板100上设置有多条数据线DL，多条数据线DL且可以划分为多组，多组数据线DL沿第一方向X排列，示例性地，一组数据线DL与一列像素电路D电连接，不同列的像素电路D与不同组数据线DL电连接。例如，每组数据线DL可以包括沿第一方向X排列的两条数据线DL，其中一条为第一数据线DL1， 另一条为第二数据线DL2，每列像素电路D包括沿第二方向Y交替设置的第一像素电路D1和第二像素电路D2，例如，以第一参考线Z1为分割线，第一参考线Z1以上的部分为第一像素电路D1，第一参考线Z1以下的部分为第二像素电路D2。其中，第一像素电路D1可以为奇数行像素电路D，第二像素电路D2可以为偶数行像素电路D，或者，第一像素电路D1可以为偶数行像素电路D，第二像素电路D2可以为奇数行像素电路D，具体可以根据实际需要确定，本公开的实施例对此不做限制。第一数据线DL1与第一像素电路D1电连接，第二数据线DL2与第二像素电路D2电连接。
结合参照图4和图5，衬底基板100上还设置有多条第一电源线VDDL，多条第一电源线VDDL沿第一方向X排列，示例性地，一条第一电源线VDDL与一列像素电路D电连接，不同列像素电路D与不同的第一电源线VDDL直接连接。
在一些具体实施例中，发光器件可以是有机电致发光器件，有机电致发光器件可以包括层叠设置的阳极、有机发光层和阴极。像素电路D可以包括多个晶体管，例如，像素电路D可以包括输入晶体管、驱动晶体管、阈值补偿晶体管、复位晶体管和发光控制晶体管等。
为描述清楚，除特别说明之外，下文以一列像素电路D为例进行说明。对于一列像素电路D、与该列像素电路D电连接的数据线DL以及与该列像素电路D电连接的第一电源线VDDL而言，第一像素电路D1的输入晶体管T1与第一数据线DL1电连接，第二像素电路D2的输入晶体管T1与第二数据线DL2电连接，换句话说，本公开实施例的显示基板采用双数据线DL(dual source)技术方案，这样能够解决高频显示时补偿时间不足等问题。
在第一方向X上，第一数据线DL1在衬底基板100上的正投影、第一电源线VDDL在衬底基板100上的正投影、第二数据线DL2在衬底基板100上的正投影依次排列，例如，参照图4，第一数据线DL1位于第一电源线VDDL的左侧，第二数据线DL2为与第一电源线VDDL的右侧，可选地，第一数据线DL1、第一电源线VDDL和第二数据线DL2可以同层且同材料设置。
第一像素电路D1中的输入晶体管T1在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影靠近第一数据线DL1在衬底基板100上的正投影的一侧，第二像素电路D2中的输入晶体管T1在衬底基板100上的 正投影位于第一电源线VDDL在衬底基板100上的正投影靠近第二数据线DL2在衬底基板100上的正投影的一侧。
例如，参照图4，第一像素电路D1中的输入晶体管T1位于第一电源线VDDL的左侧，且与左侧的第一数据线DL1电连接，第二像素电路D2中的输入晶体管T1位于第一电源线VDDL的右侧，且与右侧的第二数据线DL2电连接。相较于图1和图2所示出的方案而言，本公开的实施例使得第一像素电路D1和第二像素电路D2无需跨越第一电源线VDDL即可以与数据线DL电连接，这样可以使得第一像素电路D1和第二像素电路D2的寄生电容接近，从而改善由于寄生电容差异造成的横向条纹不良。
下面结合图3至图24对本公开的实施例中的显示基板进行进一步的说明。
图8至图24示意性示出了本公开实施例中显示基板各个膜层的示意图，其中，图8示意性示出了本公开实施例中半导体层的平面示意图，图9示意性示出了本公开实施例中第一栅金属层的平面示意图，图10示意性示出了本公开实施例中第一导电层的平面示意图，图11示意性示出了本公开实施例中第二导电层的平面示意图，图12示意性示出了本公开实施例中第三导电层的平面示意图，图13示意性示出了本公开实施例中层间绝缘层的平面示意图，图14示意性示出了本公开实施例中第一屏蔽层、半导体层、第一栅金属层、第二栅金属层、层间绝缘层和第一导电层的平面示意图，图15示意性示出了本公开实施例中第二栅金属层的平面示意图，图16示意性示出了本公开实施例中第一绝缘层的平面示意图，图17示意性示出了本公开实施例中第一导电层、第一绝缘层和第二导电层的平面示意图，图18示意性示出了本公开实施例中第二绝缘层的平面示意图，图19示意性示出了本公开实施例中第二导电层、第二绝缘层和第三导电层的平面示意图，图20示意性示出了本公开实施例中第一屏蔽层的平面示意图，图21示意性示出了本公开实施例中第一电极层的平面示意图，图22示意性示出了本公开实施例中像素界定层的平面示意图，图23示意性示出了本公开实施例中第三绝缘层的平面示意图，图24示意性示出了本公开实施例中第三导电层、第三绝缘层、第一电极层和像素界定层的平面示意图。
参照图8至图24，在一些具体实施例中，显示基板包括设置在衬底基板100上的半导体层ACT、设置在半导体层ACT远离衬底基板100一侧的第一栅金属层GT1、设置在第一栅金属层GT1远离衬底基板100一侧的第一导电层SD1、 设置在第一导电层SD1远离衬底基板100一侧的第二导电层SD2以及设置在第二导电层SD2远离衬底基板100一侧的第三导电层SD3。
图6示意性示出了本公开实施例中像素电路的等效电路图，结合参照图4至图6所示，本公开的实施例的像素电路D可以采用8T1C结构。需要说明的是，此处以8T1C结构为例对本公开实施例的像素电路D进行说明，但是，本公开实施例的像素驱动电路不局限于8T1C结构。
在一些具体实施例中，显示基板还包括位于第一导电层SD1中的至少一条第一扫描线GL，至少一个像素电路D还包括驱动晶体管T2和存储电容CT。在至少一个像素电路D中，输入晶体管T1的第一极与数据线DL电连接，输入晶体管T1的栅极与至少一条第一扫描线GL电连接，驱动晶体管T2的第一极与输入晶体管T1的第二极电连接，驱动晶体管T2的第二极与发光器件L的第一极电连接，驱动晶体管T2的栅极通过第一连接孔(下文也称为第十二过孔H12)与存储电容CT的第一极板电连接，存储电容CT的第二极板与第一电源线VDDL电连接。
在本公开的实施例中，对于一列像素电路D，可以使得第一像素电路D1中的晶体管与第二像素电路D2中的晶体管关于第一轴(也即第二参考线Z2)呈镜像对称设计，这样，可以使得第一像素电路D1和第二像素电路D2中各个晶体管(甚至各个晶体管的连线)上的寄生电容近似相同，从而有利于使得第一像素电路D1和第二像素电路D2的寄生电容保持一致。具体方式如下：
对于至少一列像素电路D，第一像素电路D1中的输入晶体管T1在沿第二方向Y平移后，能够与第二像素电路D2中的输入晶体管T1关于第一轴呈镜像对称，第一轴沿第二方向Y延伸，且第一连接孔(第十二过孔H12)位于所述第一轴上。
在本公开的实施例中，关于第一轴呈镜像对称，具体是指，两个晶体管与第一轴之间的距离相同，且这两个晶体管中的一者的图案沿第一轴翻折之后，能够与另一者的图案重合。下文中的镜像对称与此处的含义相同，故下文不再赘述。
这样，可以使得第一像素电路D1中数据线DL、输入晶体管T1和驱动晶体管T2这一路径上的寄生电容与第二像素电路D2中数据线DL、输入晶体管T1和驱动晶体管T2这一路径上的寄生电容近似相同，有利于使第一像素电路D1和第二像素电路D2的寄生电容保持一致。
在一些具体实施例中，对于至少一列像素电路D、与该列像素电路D电连接的数据线DL以及与该列像素电路D电连接的第一电源线VDDL，第一像素电路D1的输入晶体管T1与第一数据线DL1电连接，第二像素电路D2的输入晶体管T1与第二数据线DL2电连接，在第一方向X上，第一像素电路D1的输入晶体管T1在衬底基板100上的正投影位于该第一像素电路D1的驱动晶体管T2在衬底基板100上的正投影靠近第一数据线DL1在衬底基板100上的正投影的一侧，第二像素电路D2的输入晶体管T1在衬底基板100上的正投影位于该第二像素电路D2的驱动晶体管T2在衬底基板100上的正投影靠近第二数据线DL2在衬底基板100上的正投影的一侧。例如，对于第一像素电路D1，其输入晶体管T1位于驱动晶体管T2的左侧，对于第二像素电路D2，其输入晶体管T2位于驱动晶体管T2的右侧。
在一些具体实施例中，显示基板还包括位于第三导电层SD3中的至少一条第一复位信号线V1和位于第一导电层SD1中的至少一条第二扫描线RE1，至少一个像素电路D还包括第一复位晶体管T3。在至少一个像素电路D中，第一复位晶体管T3的第一极与至少一条第一复位信号线V1电连接，第一复位晶体管T3的第二极与驱动晶体管T2的栅极电连接，第一复位晶体管T3的栅极与至少一条第二扫描线RE1电连接。
对于至少一列像素电路D，第一像素电路D1中的第一复位晶体管T3在沿第二方向Y平移后，能够与第二像素电路D2中的第一复位晶体管T3关于第一轴呈镜像对称。
这样，第一像素电路D1中第一复位信号线V1、第一复位晶体管T3和驱动晶体管T2这一路径上的寄生电容与第二像素电路D2中第一复位信号线V1、第一复位晶体管T3和驱动晶体管T2这一路径上的寄生电容近似相同，有利于使第一像素电路D1和第二像素电路D2的寄生电容保持一致。
在一些具体实施例中，在至少一个像素电路D中，第一复位晶体管T3的第一极和第一复位晶体管的栅极均位于第一轴上。
可选地，在一列像素电路中，每个像素电路D中的第一复位晶体管T3的第一极和第一复位晶体管的栅极均位于同一条第一轴上。
在一些具体实施例中，至少一个像素电路D还包括阈值补偿晶体管T4。在至少一个像素电路D中，阈值补偿晶体管T4的第一极与驱动晶体管T2的第二 极电连接，阈值补偿晶体管T4的第二极与驱动晶体管T2的栅极电连接，阈值补偿晶体管T4的栅极与第一扫描线GL电连接。
对于至少一列所述像素电路D，第一像素电路D1中的阈值补偿晶体管T4在沿第二方向Y平移后，能够与第二像素电路D2中的阈值补偿晶体管T4关于第一轴呈镜像对称。这样，第一像素电路D1中驱动晶体管T2的第二极、阈值补偿晶体管T4和驱动晶体管T2的栅极这一路径上的寄生电容与第二像素电路D2中第一像素电路D1中驱动晶体管T2的第二极、阈值补偿晶体管T4和驱动晶体管T2的栅极这一路径上的寄生电容近似相同，有利于使第一像素电路D1和第二像素电路D2的寄生电容保持一致。
在一些具体实施例中，显示基板还包括设置在第一栅金属层GT1中的多条发光控制信号线EM，至少一个像素电路D还包括第一发光控制晶体管T5。在至少一个像素电路D中，第一发光控制晶体管T5的第一极与驱动晶体管T2的第二极电连接，第一发光控制晶体管T5的第二极与发光器件L的第一极电连接，第一发光控制晶体管T5的栅极与至少一条发光控制信号线EM电连接。
对于至少一列像素电路D，第一像素电路D1中的第一发光控制晶体管T5在沿第二方向Y平移后，能够与第二像素电路D2中的第一发光控制晶体管T5关于第一轴呈镜像对称。这样，第一像素电路D1中驱动晶体管T2的第二极、第一发光控制晶体管T5和发光器件L的第一极这一路径上的寄生电容与第二像素电路D2中驱动晶体管T2的第二极、第一发光控制晶体管T5和发光器件L的第一极这一路径上的寄生电容近似相同，有利于使第一像素电路D1和第二像素电路D2的寄生电容保持一致。
在一些具体实施例中，至少一个像素电路D还包括第二发光控制晶体管T6，在至少一个像素电路D中，第二发光控制晶体管T6的第一极与至少一条第一电源线VDDL电连接，第二发光控制晶体管T6的第二极与驱动晶体管T2的第一极电连接，第二发光控制晶体管T6的栅极与发光控制信号线EM电连接。
对于至少一列像素电路D，第一像素电路D1中的第二发光控制晶体管T6在沿第二方向Y平移后，能够与第二像素电路D2中的第二发光控制晶体管T6关于第一轴呈镜像对称。这样，第一像素电路D1中第一电源线VDDL、第二发光控制晶体管T6和驱动晶体管T2的第一极这一路径上的寄生电容与第二像素电路D2中第一电源线VDDL、第二发光控制晶体管T6和驱动晶体管T2的第一 极这一路径上的寄生电容近似相同，有利于使第一像素电路D1和第二像素电路D2的寄生电容保持一致。
在一些具体实施例中，显示基板还包括位于第三导电层SD3中的至少一条第二复位信号线V2和位于第一导电层SD1中的至少一条第三扫描信号线RE2，至少一个子像素还包括第二复位晶体管T7。
在一些具体实施例中，在至少一个像素电路D中，第二复位晶体管T7的第一极与至少一条第二复位信号线V2电连接，第二复位晶体管T7的第二极与发光器件L的第一极电连接，第二复位晶体管T7的栅极与至少一条第三扫描信号线RE2电连接。
对于至少一列像素电路D，第一像素电路D1中的第二复位晶体管T7在沿第二方向Y平移后，能够与第二像素电路D2中的第二复位晶体管T7关于第一轴呈镜像对称。这样，第一像素电路D1中第二复位信号线V2、第二复位晶体管T7和发光器件L的第一极这一路径上的寄生电容与第二像素电路D2中第二复位信号线V2、第二复位晶体管T7和发光器件L的第一极这一路径上的寄生电容近似相同，有利于使第一像素电路D1和第二像素电路D2的寄生电容保持一致。在一些具体实施例中，显示基板还包括位于第三导电层SD3中的至少一条第三复位信号线V3和位于第一导电层SD1中的至少一条第三扫描信号线RE2，至少一个像素电路D还包括第三复位晶体管T8。在至少一个像素电路D中，第三复位晶体管T8的第一极与至少一条第三复位信号线V3电连接，第三复位晶体管T8的第二极与驱动晶体管T2的第一极电连接，第三复位晶体管T8的栅极与至少一条第三扫描信号线RE2电连接。
对于至少一列像素电路D，第一像素电路D1中的第三复位晶体管T8在沿第二方向Y平移后，能够与第二像素电路D2中的第三复位晶体管T8关于第一轴呈镜像对称。这样，第一像素电路D1中第三复位信号线V3、第三复位晶体管T8和驱动晶体管T2的第一极这一路径上的寄生电容与第二像素电路D2中第三复位信号线V3、第三复位晶体管T8和驱动晶体管T2的第一极寄生电容近似相同，有利于使第一像素电路D1和第二像素电路D2的寄生电容保持一致。
图7示意性示出了本公开实施例中像素电路的驱动时序图，参照图7所示，本公开的实施例中，像素电路D至少包括第一复位阶段t1、数据写入阶段t2、第二复位阶段t3和发光阶段t4。
在第一复位阶段t1，向第二扫描信号线RE1和第三扫描信号线RE2提供有效电平信号，此时，第一复位晶体管T3、第二复位晶体管T7和第三复位晶体管T8开启，从而对驱动晶体管T2的第一极、驱动晶体管T2的栅极和发光器件L的第一极进行复位。
在数据写入阶段t2，向第二扫描信号线RE1和第三扫描信号线RE2提供无效电平信号，向第一扫描信号线提供有效电平信号，此时，第一复位晶体管T3、第二复位晶体管T7和第三复位晶体管T8截止，输入晶体管T1、驱动晶体管T2和阈值补偿晶体管T4开启，数据线DL上的数据电压信号经输入晶体管T1、驱动晶体管T2和阈值补偿晶体管T4被写入至存储电容CT，当驱动晶体管T2的栅极电压与源极电压之差大于或等于阈值电压时，驱动晶体管T2截止，此时，驱动晶体管T2的阈值电压被读出并写入至存储电容CT。
在第二复位阶段t3，向第一扫描信号线GL提供无效电平信号，向第三扫描信号线RE2提供有效电平信号，此时，输入晶体管T1、驱动晶体管T2和阈值补偿晶体管T4截止，第二复位晶体管T7和第三复位晶体管T8开启，从而在发光阶段t4之前，对驱动晶体管T2的第一极和发光器件L的第一极进行复位。
在发光阶段t4，向第三扫描信号线RE2提供无效电平信号，向发光控制信号线EM提供有效电平信号，此时，第二复位晶体管T7和第三复位晶体管T8截止，第一发光控制晶体管T5和第二发光控制晶体管T6开启，驱动晶体管T2响应于其栅极和第一极之间的电压差向发光器件L的第一极提供驱动电流，以驱动发光器件L进行发光，由于驱动晶体管T2的阈值电压被写入至存储电容CT，因此，驱动晶体管T2在产生驱动电流时，阈值电压将被抵消，从而可以防止阈值电压漂移带来的不良影响。
在本公开的实施例，通过第三复位晶体管T8可以为驱动晶体管T2的第一极进行复位，这样可以改善低频闪烁问题，从而实现例如40Hz的低频驱动。
下面以一个像素电路D作为基础，结合图3、图4以及图8至图24，对本公开实施例中像素电路D的版图设计进行说明，应当理解的是，特别说明之外，下文中提到的各个信号线除均是指与同一个像素电路D电连接的信号线。
在一些具体实施例中，半导体层ACT的材料可以包括非晶硅、多晶硅或氧化物半导体等材料。输入晶体管T1可以包括第一极、第二极、栅极G1和有源层A1，至少一个像素电路D的输入晶体管T1的有源层A1位于半导体层ACT 中。参照图8，输入晶体管T1的有源层A1可以包括第一极连接部、第二极连接部以及位于第一极连接部和第二极连接部之间的沟道部，输入晶体管T1的沟道部与输入晶体管T1的栅极G1正对设置。
可选地，除输入晶体管T1之外，像素电路D中其他晶体管均具有第一极、第二极、栅极和有源层，像素电路D中其他晶体管的有源层均可以位于半导体层ACT之中，例如，参照图8所示，驱动晶体管T2的有源层A2、第一复位晶体管T3的有源层A3、阈值补偿晶体管T4的有源层A4、第一发光控制晶体管T5的有源层A5、第二发光控制晶体管T6的有源层A6、第二复位晶体管T7的有源层A7和第三复位晶体管T8的有源层A8均位于半导体层ACT之中，并且，驱动晶体管T2的有源层A2、第一复位晶体管T3的有源层A3、阈值补偿晶体管T4的有源层A4、第一发光控制晶体管T5的有源层A5、第二发光控制晶体管T6的有源层A6、第二复位晶体管T7的有源层A7和第三复位晶体管T8的有源层A8均具有第一极连接部、第二极连接部和位于第一极连接部与第二极连接部之间的沟道部，各个晶体管的沟道部与该晶体管的栅极正对设置。
在一些具体实施例中，第一栅金属层GT1的材料可以包括金属材料，例如Mo、Al、Cu等金属及其合金。至少一个像素电路D的输入晶体管T1的栅极G1位于第一栅金属层GT1中。可选地，除输入晶体管T1之外，像素电路D中其他晶体管的栅极G1也位于第一栅金属层GT1之中，例如，参照图9所示，驱动晶体管T2的栅极G2、第一复位晶体管T3的栅极G3、第二复位晶体管T7的栅极G7、第三复位晶体管T8的栅极G8、第一发光控制晶体管T5的栅极G5和第二发光控制晶体管T6的栅极G6均位于第一栅金属层GT1之中。
可选地，发光控制信号线EM位于第一栅金属层GT1中，例如，发光控制信号线EM沿第一方向X延伸，在第二方向Y上，发光控制信号线EM在衬底基板100上的正投影位于驱动晶体管T2的栅极G2在衬底基板100上的正投影与第二复位晶体管T7的栅极G7在衬底基板100上的正投影之间。
可选地，存储电容CT的第一极板也可以位于第一栅金属层GT1中，例如，存储电容CT的第一极板与驱动晶体管T2的栅极G1形成为一体结构。
参照图10所示，在一些具体实施例中，至少一个像素电路D的输入晶体管T1的第一极S11位于第一导电层SD1中，在一示例中，至少一个像素电路D的输入晶体管T1的第二极(图中未示出)位于第一导电层SD1中。在另一示例中， 可以通过掩膜对半导体层ACT进行掺杂处理，使得半导体层ACT中被掩膜覆盖的部分构成输入晶体管T1的有源层A1，使得半导体层ACT中未被掩膜覆盖的部分构成导体，该导体可以构成输入晶体管T1的第二极。
可选地，第一扫描信号线GL、第二扫描信号线RE1和第三扫描信号线RE2可以位于第一导电层SD1中。第一扫描信号线GL、第二扫描信号线RE1和第三扫描信号线RE2可以沿第二方向Y排列，例如，在第二方向Y上，第一扫描信号线GL在衬底基板100上的正投影位于第二扫描信号线RE1在衬底基板100上的正投影与第三扫描信号线RE2在衬底基板100上的正投影之间。
可选地，在至少一个像素电路D中，除输入晶体管T1之外，其他晶体管的第一极(或者第二极)也可以位于第一导电层SD1中，例如，第一复位晶体管T3的第一极S31、阈值补偿晶体管T4的第二极S42第一发光控制晶体管T5的第二极S52、第二发光控制晶体管T6的第一极S61、第二发光控制晶体管T6的第二极S62、第二复位晶体管T7的第一极S71、第三复位晶体管T8的第一极S81和第三复位晶体管T8的第二极S82可以位于第一导电层SD1中。或者，这些晶体管的第一极(或者第二极)也可以是通过在半导体层中掺杂导电材料形成。
参照图11所示，在一些具体实施例中，至少一条第一电源线VDDL和至少一条数据线DL位于第二导电层SD2中。第一电源线VDDL和数据线DL沿可以第一方向X排列，例如，第一电源线VDDL在衬底基板100上的正投影位于第一数据线DL1在衬底基板100上的正投影与第二数据线DL2在衬底基板100上的正投影之间。
参照图12所示，在一些具体实施例中，第三导电层SD3中设置有多条电源引线YL，至少一条第一电源线VDDL通过至少一条电源引线YL与高电平电源端电连接。多条电源引线YL可以沿第一方向X排列，可选地，每条电源引线YL在衬底基板100上的正投影可以与一条第一电源线VDDL在衬底基板100上的正投影至少部分交叠。
可选地，第一复位信号线V1、第二复位信号线V2和第三复位信号线V3可以位于第三导电层SD3中，第一复位信号线V1、第二复位信号线V2和第三复位信号线V3和电源引线YL可以沿第一方向X排列。例如，第一复位信号线V1、第二复位信号线V2和第三复位信号在衬底基板100上的正投影被电源引线YL在衬底基板100上的正投影间隔开。
可选地，第一复位信号线V1、第二复位信号线V2和第三复位信号线V3可以被一个像素单元P复用，例如，一个像素单元包括三个子像素，三个子像素的像素电路D电连接至同一条第一复位信号线V1，相应的，这三个子像素的像素电路D还电连接至同一条第二复位信号线V2和同一条第三复位信号线V3。
在一些具体实施例中，显示基板还包括位于各导电膜层之间的绝缘层，例如，参照图13所示，显示基板还包括位于第一栅金属层GT1和第一导电层SD1之间的层间绝缘层ILD，层间绝缘层ILD上设置有贯穿层间绝缘层ILD的多个过孔，层间绝缘层ILD上的多个过孔可以与其他绝缘层中的过孔连通，从而使得位于第一导电层SD1与衬底基板100之间的膜层(例如半导体层)能够通过该过孔与第一导电层SD1的导电结构电连接。为表述清楚，本公开的实施例以层间绝缘层ILD为例，对这些过孔进行说明。例如，层间绝缘层ILD上设置有贯穿层间绝缘层ILD上的第四过孔H1至H18。
参照图8至图14，第一复位晶体管T3的的第一极S31通过第一过孔H1与第一复位引线V11电连接，第一复位晶体管T3的栅极G1通过第四过孔V4与第二扫描线RE1电连接，第一复位晶体管T3的有源层A3通过第七过孔V7与第一极S31电连接。第一复位引线V11通过第八过孔H8与位于第一导电层SD1中的第一导电部F1电连接，进而，通过第一导电部F1电连接至位于第三导电层SD3中的第一复位信号线V1。
输入晶体管T1的有源层A1通过第九过孔H9与第一极S11电连接，输入晶体管T1的栅极G1通过第五过孔H5与第一扫描线GL电连接。
阈值补偿晶体管T4通过的栅极G4通过第五过孔H5与第一扫描线GL电连接，阈值补偿晶体管T4的有源层A4通过第11过孔H11与第二极S42电连接，阈值补偿晶体管T4的第二极S42还通过第12过孔与驱动晶体管T2的栅极G2电连接。
第一发光控制晶体管T5的有源层A5通过第十三过孔H13与其第二极S52电连接。
第二发光控制晶体管T6的有源层A6通过第十四过孔H14与其第二极S62电连接，第二发光控制晶体管T6的有源层A6通过第六过孔H6与其第一极S61电连接。
第二复位晶体管T7的有源层A7通过第十八过孔H18与其第一极S71电连 接，第二复位晶体管T7的第一极S71通过第二过孔H2与第二复位引线V21电连接。
第三复位晶体管T8的有源层A8通过第十七过孔H17与其第一极S81电连接，第三复位晶体管T8的第一极S81通过第三过孔H3与第三复位引线V31电连接。
需要说明的是，第一复位引线V11、第二复位引线V12和第三复位引线V13位于第二栅金属层GT2中，具体地将在下文进行详细说明，故在此先不赘述。
还需要说明的是，前文是以第一像素电路D1为例对过孔进行说明的，第二像素电路D2中的过孔可以与第一像素电路D1中的过孔大致关于第一轴呈镜像设计，故在此不再赘述。
还需要说明的是，除过孔之外，上述第一像素电路D1中各膜层的图案与第二像素电路D2中各膜层的图案也大致关于第一轴呈镜像设计，这样，可以使得第一像素电路D1和第二像素电路D2的寄生电容大致相同。
参见图15所示，在一些具体实施例中，至少一个像素电路D还包括屏蔽电极E。对于至少一个像素电路D和与像素电路D电连接的数据线DL，屏蔽电极E在衬底基板100上的正投影位于第一数据线DL1在衬底基板100上的正投影与阈值补偿晶体管T4在衬底基板100上的正投影之间，并且，屏蔽电极E所在层位于数据线DL所在层与阈值补偿晶体管T4所在层之间，例如，显示基板还包括位于第一栅金属层GT1和第一导电层SD1之间的第二栅金属层GT2，至少一个像素电路D还包括位于第二栅金属层GT2中的屏蔽电极E。
在本公开的实施例中，存储电容CT的第二极板可以位于第二栅金属层GT2中，屏蔽电极E可以与存储电容CT的第二极板C2形成为一体结构，存储电容CT的第二极板C2与第一电源线VDDL电连接，这样，可以为屏蔽电极E提供恒定的电源信号，从而能够屏蔽第一数据线DL1上的电信号对其他元器件的干扰。例如，对于第一复位晶体管T3的第二极、阈值补偿晶体管T4的第二极S42和驱动晶体管T2的栅极G2的连接节点，通过屏蔽电极E可以屏蔽第一数据线DL1上的电信号对该节点的干扰。
结合参见图14和图15，层间绝缘层ILD上还设置有第三十一过孔H31，位于第一导电层SD1中的第三导电部F3通过第三十一过孔H31与第二栅金属层GT2中存储电容的第二极板C2电连接。可选地，第三导电部F3还与第一电源 线VDDL电连接，这样，能够实现存储电容的第二极板C2与第一电源线VDDL的电连接。
可选地，第二栅金属层GT2中还设置有多条复位引线，用于将同一个像素单元中的子像素的像素电路D连接至同一条第一复位信号线V1(第二复位信号线V2或者第三复位信号线V3)，具体地将在下文详细说明，故在此先不赘述。
参见图16所示，在一些具体实施例中，显示基板还包括位于第一导电层SD1和第二导电层SD2之间的第一绝缘层R1，第一绝缘层R1上设置有多个过孔，第一导电层SD1中的各导电结构可以通过这些过孔与第二导电层SD2中的导电结构电连接。例如，第一绝缘层R1上设置有第十九过孔H19至第二十四过孔H24。
结合参见图8至图16，第一导电部F1通过第十九过孔H19与位于第二导电层SD2中的第二导电部F2电连接，进而，通过第二导电部F2与位于第三导电层SD3中的第一复位信号线V1电连接。
输入晶体管T1地第一极S11通过第二十过孔与位于第二导电层SD2中的数据线DL电连接。
第二发光控制晶体管T6的第一极S61通过第二十一过孔H21与第一电源线VDDL电连接。可选地，多条第一电源线VDDL通过位于第二导电层SD2中的第三导电部F3电连接，从而使得多个第一电源线VDDL并联，减小第一电源线VDDL上的电阻。
可选地，第二发光控制晶体管T6的第一极S61与第三导电部F3形成为一体结构。
第一发光控制晶体管T5的第二极S52通过第二十二过孔H22与位于第二导电层SD2中的转接部W电连接，进而通过转接部W与发光器件的第一极电连接。
第二复位晶体管T7的第一极S71通过第二十三过孔H23与位于第二导电层SD2中的第四导电部F4电连接，进而，通过第四导电部F4与位于第三导电层SD3中的第二复位信号线V2电连接。
对于沿第一方向X相邻的多个像素电路D而言，其中一个的第二复位晶体管T7的第一极S71通过第二十三过孔H23与位于第二导电层SD2中的第四导电部F4电连接，进而，通过第四导电部F4与位于第三导电层SD3中的第二复 位信号线V2电连接。由于第三复位晶体管T7的第一极S71还与第二复位引线V21电连接，因此，通过第二十三过孔H23和第四导电部F4可以实现第二复位引线V21与第二复位信号线V2的电连接。
对于沿第一方向X相邻的多个像素电路D而言，其中一个的第三复位晶体管T8的第一极S81通过第二十四过孔H234与位于第二导电层SD2中的第五导电部F5电连接，进而，通过第五导电部F5与位于第三导电层SD3中的第三复位信号线V3电连接。由于第三复位晶体管T8的第一极S81还与第三复位引线V31电连接，因此，通过第二十四过孔H24和第五导电部F5可以实现第三复位引线V31与第三复位信号线V3的电连接。
在一些具体实施例中，显示基板还包括位于第二导电层SD2和第三导电层SD3之间的第二绝缘层R2，第二绝缘层R2上设置有多个过孔，第二导电层SD2中的各导电结构可以通过这些过孔与第三导电层SD3中的导电结构电连接。例如，第二绝缘层R2上设置有第二十五过孔H25至第二十九过孔H29。
示例性地，第二导电部F2通过第二十五过孔H25与第一复位信号线V1电连接。
转接部W通过第二十六过孔H26与位于第三导电层SD3中的第六导电部F6电连接，进而通过第六导电部F6与发光器件L的第一极电连接。
第一电源线VDDL通过第二十七过孔H27与第一电源引线YL1电连接。
第四导电部F4通过第二十八过孔H28与第二复位信号线V2电连接，进而，通过第四导电部F4实现第二复位引线V21与第二复位信号线V2的电连接。
第五导电部F5通过第二十九过孔H29与第三复位信号线V3电连接，进而，通过第五导电部F5实现第三复位引线V31与第三复位信号线V3的电连接。
结合参见图8至图19，在一些具体实施例中，对于至少一个像素电路D和与像素电路D电连接的第一电源线VDDL，驱动晶体管T2在衬底基板100上的正投影与第一电源线VDDL在衬底基板100上的正投影至少部分交叠，例如，驱动晶体管T2的栅极G2在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影的范围之内。
在本公开的实施例中，在第二方向Y上，驱动晶体管T2在衬底基板100上的正投影位于第一扫描信号线GL在衬底基板100上的正投影与发光控制信号线EM在衬底基板100上的正投影之间。
在一些具体实施例中，对于至少一个像素电路D和与像素电路D电连接的第一电源线VDDL，第一复位晶体管T3在衬底基板100上的正投影与第一电源线VDDL在衬底基板100上的正投影至少部分交叠。例如，第一复位晶体管T3的有源层A3在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影的范围之内。
可选地，第一复位晶体管T3在衬底基板100上的正投影位于第一扫描信号线GL在衬底基板100上的正投影背离发光控制信号线EM在衬底基板100上的正投影的一侧。
可选地，第一复位晶体管T3可以采用双删结构，第一复位晶体管T3的两个栅极G3在衬底基板100上的正投影沿第二方向Y排列。第一复位晶体管T3的两个栅极G1和二者之间的连接结构可以大致呈“U”形，“U”形的开口朝向第一电源线VDDL设置，例如，对于第一像素电路D1而言，其第一复位晶体管T3的栅极G1的开口朝左设置，而对于第而像素电路D而言，其第一复位晶体管T3的栅极G1的开口朝右设置。
在一些具体实施例中，对于至少一列像素电路D、与该列像素电路D电连接的数据线DL以及与该列像素电路D电连接的第一电源线VDDL，第一像素电路D1的阈值补偿晶体管T4的至少部分在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影与第二数据线DL2在衬底基板100上的正投影之间，第二像素电路D2的阈值补偿晶体管T4的至少部分在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影与第一数据线DL1在衬底基板100上的正投影之间。
例如，第一像素电路D1的阈值补偿晶体管T4的有源层A4的一部分在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影与第二数据线DL2在衬底基板100上的正投影之间，第一像素电路D1的阈值补偿晶体管T4的第二极S42在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影的范围之内。第二像素电路D2的阈值补偿晶体管T4的有源层A4的一部分在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影与第一数据线DL1在衬底基板100上的正投影之间，第二像素电路D2的阈值补偿晶体管T4的第二极S42在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影的范围之内。
可选地，输入晶体管T1在衬底基板100上的正投影和阈值补偿晶体管T4在衬底基板100上的正投影沿第一方向X排列。
可选地，在第二方向Y上，输入晶体管T1在衬底基板100上的正投影和阈值补偿晶体管T4在衬底基板100上的正投影位于第一复位晶体管T3在衬底基板100上的正投影与驱动晶体管T2在衬底基板100上的正投影之间。
在一些具体实施例中，对于至少一个像素电路D和与像素电路D电连接的第一电源线VDDL，阈值补偿晶体管T4为双栅结构，其中一个栅极G4在衬底基板100上的正投影与第一电源线VDDL在衬底基板100上的正投影至少部分交叠，另一个栅极G4在衬底基板100上的正投影与第一电源线VDDL在衬底基板100上的正投影至少部分间隔设置。
例如，像素电路D的阈值补偿晶体管T4包括第一栅极G41和第二栅极G42，第一像素电路D1的阈值补偿晶体管T4的第一栅极G41在衬底基板100上的正投影与第一电源线VDDL在衬底基板100上的正投影部分交叠，第二栅极G42在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影与第二数据线DL2在衬底基板100上的正投影之间。第二像素电路D2的阈值补偿晶体管T4的第一栅极G41在衬底基板100上的正投影与第一电源线VDDL在衬底基板100上的正投影部分交叠，第二栅极G42在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影与第一数据线DL1在衬底基板100上的正投影之间。
对于沿第一方向X相邻的两个像素电路D，前一个像素电路D的阈值补偿晶体管T4的栅极G4和后一个像素电路D的输入晶体管T1通过同一个第五过孔H5与第一扫描线GL电连接。
可选地，在至少一个像素电路D中，第五过孔H5在衬底基板100上的正投影与第一复位信号线V1、第二复位信号线V2和第三复位信号线V3中的至少一者在衬底基板100上的正投影至少部分交叠。例如，一个像素单元包括三个子像素，对于该像素单元中的三个像素电路D，最左侧的像素电路D的第五过孔H5在衬底基板100上的正投影与第一复位信号线V1在衬底基板100上的正投影至少部分交叠，中间的像素电路D的第五过孔H5在衬底基板100上的正投影与第二复位信号线V2在衬底基板100上的正投影至少部分交叠，最右侧的像素电路D的第五过孔H5在衬底基板100上的正投影与第三复位信号线V3在衬底基板 100上的正投影至少部分交叠。
在一些具体实施例中，对于至少一列像素电路D、与该列像素电路D电连接的数据线DL以及与该列像素电路D电连接的第一电源线VDDL，第一像素电路D1的第一发光控制晶体管T5在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影与第二数据线DL2在衬底基板100上的正投影之间，第二像素电路D2的第一发光控制晶体管T5在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影与第一数据线DL1在衬底基板100上的正投影之间。
可选地，对于第一像素电路D1和第二像素电路D2中的任一者而言，在第二方向Y上，第一发光控制晶体管T5在衬底基板100上的正投影位于驱动晶体管T2在衬底基板100上的正投影与第二扫描线RE1在衬底基板100上的正投影之间。
在一些具体实施例中，对于至少一个像素电路D和与像素电路D电连接的第一电源线VDDL，第二发光控制晶体管T6在衬底基板100上的正投影与第一电源线VDDL在衬底基板100上的正投影至少部分交叠。
例如，第一像素电路D1的第二发光控制晶体管T6的第一极S61在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影的范围之内，第一像素电路D1的第二发光控制晶体管T6的第二极S62在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影与第一数据线DL1在衬底基板100上的正投影之间。第二像素电路D2的第二发光控制晶体管T6的第一极S61在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影的范围之内，第二像素电路D2的第二发光控制晶体管T6的第二极S62在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影与第二数据线DL2在衬底基板100上的正投影之间。
在一些具体实施例中，在至少一个子像素中，第二发光控制晶体管T6在衬底基板100上的正投影和第一发光控制晶体管T5在衬底基板100上的正投影沿第一方向X排列。
在一些具体实施例中，显示基板还包括位于第一导电层SD1和第二导电层SD2之间的第一绝缘层R1，第一绝缘层R1上设置有贯穿第一绝缘层R1的第六过孔H6。对于至少一个像素电路D和与像素电路D电连接的第一电源线VDDL， 第二发光控制晶体管T6的第一极S61位于第一导电层SD1中，第二发光控制晶体管T6的第一极S61通过第六过孔H6与第一电源线VDDL电连接，第六过孔H6在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影的范围之内。
在一些具体实施例中，至少一个像素电路D还包转接部W。对于至少一个像素电路D和与像素电路D电连接的第一电源线VDDL，第一发光控制晶体管T5的第二极S52通过转接部W与发光器件L的第一极电连接。对于至少一列像素电路D、与该列像素电路D电连接的数据线DL以及与该列像素电路D电连接的第一电源线VDDL，第一像素电路D1的转接部W在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影靠近第二数据线DL2在衬底基板100上的正投影的一侧，第二像素电路D2的转接部W在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影靠近第一数据线DL1在衬底基板100上的正投影的一侧。换句话说，对于每个像素电路D1，转接部W在衬底基板100上的正投影位于第一发光控制晶体管T5在衬底基板100上的正投影与第一电源线VDDL在衬底基板100上的正投影之间。
在本公开的实施例中，发光器件L具有阴极、阳极和位于阴极和阳极之间的电至发光层，发光器件L的第一极可以是指发光器件L的阳极，也即，第一发光控制晶体管T5的第二极S52通过转接部W与发光器件L的阳极电连接。可选的，上述的电源引线YL可以包括第一电源引线YL1和第二电源引线YL2，第一电源线VDDL可以通过第一电源引线YL1与高电平电源端电连接，发光器件L的阴极可以通过第二电源引线YL2与低电平电源端电连接。
可选地，在至少一个像素电路D中，在第二方向Y上，转接部W在衬底基板100上的正投影位于驱动晶体管T2在衬底基板100上的正投影与第二扫描线RE1在衬底基板100上的正投影之间。
在一些具体实施例中，对于至少一列像素电路D、与该列像素电路D电连接的数据线DL以及与该列像素电路D电连接的第一电源线VDDL，第一像素电路D1的第二复位晶体管T7在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影与第二数据线DL2在衬底基板100上的正投影之间，第二像素电路D2的第二复位晶体管T7在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影与第一数据线DL1在衬底基板100上的 正投影之间。
可选地，在至少一个像素电路D中，在第二方向Y上，第二复位晶体管T7在衬底基板100上的正投影位于第一发光控制晶体管T5在衬底基板100上的正投影远离驱动晶体管T2在衬底基板100上的正投影的一侧。
可选地，第二复位晶体管T7在衬底基板100上的正投影与第一发光控制晶体管T5在衬底基板100上的正投影沿第二方向Y排列。
在一些具体实施例中，对于至少一列像素电路D、与该列像素电路D电连接的数据线DL以及与该列像素电路D电连接的第一电源线VDDL，第一像素电路D1的第三复位晶体管T8在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影与第一数据线DL1在衬底基板100上的正投影之间，第二像素电路D2的第三复位晶体管T8在衬底基板100上的正投影位于第一电源线VDDL在衬底基板100上的正投影与第二数据线DL2在衬底基板100上的正投影之间。
可选地，在至少一个像素电路D中，在第二方向Y上，第三复位晶体管T8在衬底基板100上的正投影位于第二发光控制晶体管T6在衬底基板100上的正投影远离驱动晶体管T2在衬底基板100上的正投影的一侧。
可选地，第三复位晶体管T8在衬底基板100上的正投影与第二发光控制晶体管T6在衬底基板100上的正投影沿第二方向Y排列。
在一些具体实施例中，显示基板还包括位于第一栅金属层GT1中的至少一条发光控制信号线EM，至少一个像素电路D还包括位于第一导电层SD1中的第一连接部。在至少一个像素电路D中，第三复位晶体管T8的第二极S82通过第一连接部M1与驱动晶体管T2的第一极(或者说与第二发光控制晶体管T6的第二极S62)电连接，第一连接部M1在衬底基板100上的正投影与至少一条发光控制信号线EM在衬底基板100上的正投影交叠。例如，发光控制信号线EM沿第一方向X延伸，第三复位晶体管T8和驱动晶体管T2分别位于发光控制信号线EM的在第二方向Y上的两侧，第三复位晶体管T8的第二极S82通过第一连接部M1跨过发光控制信号线EM与驱动晶体管T2的第一极电连接。
参见图20所示，在一些具体实施例中，显示基板还包括位于输入晶体管T1所在层靠近衬底基板100一侧的第一屏蔽层Q，例如，第一屏蔽层Q位于半导体层ACT靠近衬底基板100一侧。第一屏蔽层Q在衬底基板100上的正投影覆 盖至少一个像素电路D的驱动晶体管T2和第一复位晶体管T3在衬底基板100上的正投影。这样，可以防止光线对驱动晶体管T2和第一复位晶体管T3的沟道照射，进而避免由此导致的漏电流等问题。
在一些具体实施例中，至少一个像素电路D还包括阈值补偿晶体管T4，第一屏蔽层Q在衬底基板100上的正投影覆盖至少一个像素电路D的驱动晶体管T2、第一复位晶体管T3和阈值补偿晶体管T4在衬底基板100上的正投影。这样，还可以防止光线对阈值补偿晶体管T4的沟道照射，进而避免由此导致的漏电流等问题。
在本公开的实施例中，第一屏蔽层Q包括沿沿第二方向Y排列的第一遮盖部和第二遮盖部，第一遮盖部在衬底基板100上的正投影覆盖阈值补偿晶体管T4在衬底基板100上的正投影，第二遮盖部在衬底基板100上的正投影覆盖驱动晶体管T2在衬底基板100上的正投影覆，在第一方向X上，第一遮盖部突出于第二遮盖部。这样，第一遮盖部可以实现对阈值补偿晶体管T4的整个有源层A4的覆盖，从而起到较好的遮光效果。
可选地，在第一屏蔽层Q上，用于对第一像素电路D1的阈值补偿晶体管T4进行遮光的第一遮盖部朝向第二数据线DL突出于第二遮盖部，用于对第二像素电路D1的阈值补偿晶体管T4进行遮光的第一遮盖部朝向第一数据线DL突出于第二遮盖部。
可选地，第一屏蔽层Q可以与第一电源线VDDL电连接，这样，第一屏蔽层Q可以加载直流信号，进而使得第一屏蔽层Q还能起到防串扰的作用。
在一些具体实施例中，多条电源引线1包括第一电源引线YL和第二电源引线YL2，第一电源引线YL1将至少一条第一电源线VDDL与第一恒定电源端电连接，第二电源引线YL2将发光器件L的第二极与第二恒定电源端电连接，第一恒定电源端和第二恒定电源端的电位不同。例如，第一恒定电源可以是指上述的高电平电源端，第二恒定电源端可以是指上述的低电平电源端。
在一些具体实施例中，至少一条电源引线YL在衬底基板100上的正投影与至少一条第一电源线VDDL在衬底基板100上的正投影至少部分交叠。
可选的，可以根据像素单元P中子像素Px的数量配置第一电源引线YL1的数量和第二电源引线YL2的数量，例如，当像素单元P包括三个子像素Px时，可以每间隔两条第一电源引线YL1，设置一条第二电源引线YL2，具体可以根 据实际需要，在此不作限制。
例如，一个像素单元P包括三个子像素Px，三个子像素Px分别与一条第一电源线VDDL电连接，左侧的两条电源引线YL为第一电源引线YL1，右侧的一条电源引线YL为第二电源引线YL2。三条第一电源线VDDL与这两条第一电源引线YL1电连接，第二电源引线YL2则与发光器件L的阴极电连接。
在一些具体实施例中，显示基板还包括设置在第一栅金属层GT1和第一导电层SD1之间的第二栅金属层GT2，第二栅金属层GT2中设置有至少一条第一复位引线V11。沿第一方向X相邻的多个像素电路D中的第一复位晶体管T3的第一极通过同一条第一复位引线V11与至少一条第一复位信号线V1电连接。
例如，第一复位信号线V1沿第二方向Y延伸，第一复位引线V11沿第一方延伸，这样，沿第一方向X相邻的多个像素电路D中的第一复位晶体管T3可以与一条第一复位引线V11电连接，进而通过该条第一复位引线V11与同一条第一复位信号线V1电连接。
在一些具体实施例中，显示基板还包括设置在第二栅金属层GT2和第一导电层SD1之间的层间绝缘层ILD，层间绝缘层ILD上设置有贯穿层间绝缘层ILD的第一过孔H1。在至少一个像素电路D中，第一复位晶体管T3的第一极S31通过第一过孔H1与第一复位引线V11电连接，第一过孔H1在衬底基板100上的正投影位于第一复位引线V11在衬底基板100上的正投影靠近驱动晶体管T2在衬底基板100上的正投影的一侧。例如，参照图14所示，第一过孔H1位于第一复位引线V11的下方。
可选地，第一过孔H1在衬底基板100上的正投影与第一电源线VDDL在衬底基板100上的正投影至少部分交叠。
在一些具体实施例中，显示基板还包括位于第三导电层SD3中的至少一条第二复位信号线V2和位于第一导电层SD1中的至少一条第三扫描信号线RE2，至少一个子像素还包括第二复位晶体管T7。在至少一个像素电路D中，第二复位晶体管T7的第一极S71与至少一条第二复位信号线V2电连接，第二复位晶体管T7的第二极S72与发光器件L的第一极电连接，第二复位晶体管T7的栅极G7与至少一条第三扫描信号线RE2电连接。第二栅金属层GT2中还设置有至少一条第二复位引线V21，第二复位引线V21在衬底基板100上的正投影位于第一复位引线V11在衬底基板100上的正投影靠近驱动晶体管T2在衬底基板 100上的正投影的一侧，沿第一方向X相邻的多个像素电路D中的第二复位晶体管T7的第一极通过同一条第二复位引线V21与至少一条第二复位信号线V2电连接。
例如，第二复位信号线V2沿第二方向Y延伸，第二复位引线V21沿第一方延伸，这样，沿第一方向X相邻的多个像素电路D中的第二复位晶体管T7可以与一条第二复位引线V21电连接，进而通过该条第二复位引线V21与同一条第二复位信号线V2电连接。
在一些具体实施例中，层间绝缘层ILD上设置有贯穿层间绝缘层ILD的第二过孔H2。在至少一个像素电路D中，第二复位晶体管T7的第一极S71通过第二过孔H2与第二复位引线V21电连接，第二过孔H2在衬底基板100上的正投影位于第二复位引线V21在衬底基板100上的正投影靠近驱动晶体管T2在衬底基板100上的正投影的一侧。例如，参照图14所示，第二过孔H2位于第二复位引线V21的上方。
可选地，第二过孔H2在衬底基板100上的正投影与第一电源线VDDL在衬底基板100上的正投影至少部分交叠。
在一些具体实施例中，显示基板还包括位于第三导电层SD3中的至少一条第三复位信号线V3和位于第一导电层SD1中的至少一条第三扫描信号线RE2，至少一个子像素还包括第三复位晶体管T8。在至少一个像素电路D中，第三复位晶体管T8的第一极S81与至少一条第三复位信号线V3电连接，第三复位晶体管T8的第二极S82与驱动晶体管T2的第一极电连接，第三复位晶体管T8的栅极G8与至少一条第三扫描信号线RE2电连接。第二栅金属层GT2中设置有至少一条第三复位引线V31，第三复位引线V31在衬底基板100上的正投影位于第一复位引线V11在衬底基板100上的正投影和第二复位引线V21在衬底基板100上的正投影之间，沿第一方向X相邻的多个像素电路D中的第三复位晶体管T8的第一极通过同一条第三复位引线V31与至少一条第三复位信号线V3电连接。
例如，第三复位信号线V3沿第二方向Y延伸，第三复位引线V31沿第一方延伸，这样，沿第一方向X相邻的多个像素电路D中的第三复位晶体管T8可以与一条第三复位引线V31电连接，进而通过该条第三复位引线V31与同一条第三复位信号线V3电连接。
在一些具体实施例中，层间绝缘层ILD上设置有贯穿层间绝缘层ILD的第三过孔H3。在至少一个像素电路D中，第三复位晶体管T8的第一极S81通过第三过孔H3与第三复位引线V31电连接，第三过孔H3在衬底基板100上的正投影位于第三复位引线V31在衬底基板100上的正投影背离驱动晶体管T2在衬底基板100上的正投影的一侧。例如，参照图14所示，第三过孔H3位于第三复位引线V31的下方。
可选地，第三过孔H3在衬底基板100上的正投影与第一电源线VDDL在衬底基板100上的正投影至少部分交叠。
在一些具体实施例中，至少一条数据线DL包括第一部分DLa和第二部分DLb，第二部分DLb在衬底基板100上的正投影与至少一条沿第一方向X延伸的信号线在衬底基板100上的正投影至少部分交叠，第一部分DLa在第一方向X上的尺寸大于第二部分DLb在第一方向X上的尺寸，换句话说，本公开的实施例将数据线与其他信号线交叠的部分收窄，这样能够减小信号线的交叠面积，进而减小寄生电容。
可选地，本公开实施例中的第一像素电路D1中各膜层的图案与第二像素电路D2中各膜层的图案大致关于第一轴呈镜像设计，具体而言，对于第一像素电路D1和第二像素电路D2中的同一个膜层，起到相同作用的部分位于第一轴的两侧，且该两个部分与第一轴之间的距离大致相同，这样，第一像素电路D1和第二像素电路D2上的寄生电容大致相同，从而可以改善由于二者寄生电容不同导致的亮度差异问题。
参见图21所示，在一些具体实施例中，显示基板还包括位于第三导电层SD3远离衬底基板100一侧的第一电极层AN，至少一个子像素Px的发光器件L的第一极AN1位于第一电极层AN中。
可选地，至少一个像素单元P包括多个不同颜色的子像素Px，在一个像素单元P中，至少两个子像素Px的发光器件L的第一极AN1沿第二方向排列，至少两个子像素Px的发光器件L的第一极AN1在第二方向上的正投影不交叠。
例如，一个像素单元P包括红色子像素、绿色子像素和蓝色子像素，红色子像素的发光器件L的第一极AN1和绿色子像素的发光器件L的第一极AN1沿第二方向排列，蓝色子像素的第一极AN1与红色子像素和绿色子像素中任一者的发光器件L的第一极AN1在第二方向Y上的正投影均不交叠。
参见图22所示，在一些具体实施例中，显示基板还包括位于第一电极层AN背离衬底基板100一侧的像素接顶层PDL，像素界定层PDL设置有多个像素开口N，像素开口N中设置有电致发光材层。可选地，像素开口N在衬底基板100上的正投影位于第一电极层AN在衬底基板100上的正投影的范围之内。
参见图23所示，在一些具体实施例中，显示基板还包括位于第一电极层AN和第三导电层SD3之间的第三绝缘层R3，第三绝缘层R3上设置有多个过孔，例如，参见图24所示，第三绝缘层R3上设置有第三十过孔H30，第六导电部F6通过第三十过孔H30与发光器件L的第一极AN1电连接，进而实现第一发光控制晶体管T5的第二极S52与发光器件L的电连接。
本公开的至少一些实施例还提供一种显示面板，该实施例的显示面板包括上述的显示基板。
本公开的至少一些实施例还提供一种显示装置，该实施例的显示装置包括上述的显示面板。
示例性地，显示装置可以包括任何具有显示功能的设备或产品。例如，所述显示装置可以是智能电话、移动电话、电子书阅读器、台式电脑(PC)、膝上型PC、上网本PC、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字音频播放器、移动医疗设备、相机、可穿戴设备(例如头戴式设备、电子服饰、电子手环、电子项链、电子配饰、电子纹身、或智能手表)、电视机等。
虽然本公开的总体技术构思的一些实施例已被显示和说明，本领域普通技术人员将理解，在不背离所述总体技术构思的原则和精神的情况下，可对这些实施例做出改变，本公开的范围以权利要求和它们的等同物限定。

Claims (21)

  1. 一种显示基板，其中，包括：
    衬底基板；
    设置在所述衬底基板上的多个像素电路，多个所述像素电路沿第一方向和第二方向呈阵列排布；
    设置在所述衬底基板上的多组数据线，多组所述数据线沿所述第一方向排列，至少一列所述像素电路与至少一组所述数据线电连接；以及，
    设置在所述衬底基板上的多条第一电源线，多条所述第一电源线沿所述第一方向排列，至少一列所述像素电路与至少一条所述第一电源线电连接；
    其中，至少一列所述像素电路包括沿第二方向交替设置的第一像素电路和第二像素电路，所述第一像素电路和所述第二像素电路均包括输入晶体管，至少一组所述数据线包括第一数据线和第二数据线；
    对于至少一列所述像素电路、与该列像素电路电连接的数据线以及与该列像素电路电连接的第一电源线，所述第一像素电路的输入晶体管与所述第一数据线电连接，所述第二像素电路的输入晶体管与所述第二数据线电连接；以及
    在所述第一方向上，所述第一数据线在所述衬底基板上的正投影、所述第一电源线在所述衬底基板上的正投影和所述第二数据线在所述衬底基板上的正投影依次排列，所述第一像素电路中的输入晶体管在所述衬底基板上的正投影位于所述第一电源线在所述衬底基板上的正投影靠近所述第一数据线在所述衬底基板上的正投影的一侧，所述第二像素电路中的输入晶体管在所述衬底基板上的正投影位于所述第一电源线在所述衬底基板上的正投影靠近所述第二数据线在所述衬底基板上的正投影的一侧。
  2. 根据权利要求1所述的显示基板，其中，所述显示基板还包括至少一条第一扫描线，至少一个所述像素电路还包括驱动晶体管和存储电容；
    在至少一个所述像素电路中，所述输入晶体管的第一极与所述数据线电连接，所述输入晶体管的栅极与至少一条所述第一扫描线电连接，所述驱动晶体管的第一极与所述输入晶体管的第二极电连接，所述驱动晶体管的第二极与发光器件的第一极电连接，所述驱动晶体管的栅极通过第一连接孔与所述存储电容的第一极板电连接，所述存储电容的第二极板与所述第一电源线电连接；
    对于至少一列所述像素电路，所述第一像素电路中的输入晶体管在沿所述第二方向平移后，能够与所述第二像素电路中的输入晶体管关于第一轴呈镜像对称，所述第一轴沿所述第二方向延伸，且所述第一连接孔位于所述第一轴上。
  3. 根据权利要求2所述的显示基板，其中，对于至少一列所述像素电路、与该列像素电路电连接的数据线以及与该列像素电路电连接的第一电源线，在所述第一方向上，所述第一像素电路的输入晶体管在所述衬底基板上的正投影位于该第一像素电路的驱动晶体管在所述衬底基板上的正投影靠近所述第一数据线在所述衬底基板上的正投影的一侧，所述第二像素电路的输入晶体管在所述衬底基板上的正投影位于该第二像素电路的驱动晶体管在所述衬底基板上的正投影靠近所述第二数据线在所述衬底基板上的正投影的一侧。
  4. 根据权利要求2所述的显示基板，其中，所述显示基板还包括至少一条第一复位信号线和至少一条第二扫描线，至少一个所述像素电路还包括第一复位晶体管；
    在至少一个所述像素电路中，所述第一复位晶体管的第一极与至少一条所述第一复位信号线电连接，所述第一复位晶体管的第二极与所述驱动晶体管的栅极电连接，所述第一复位晶体管的栅极与至少一条所述第二扫描线电连接；
    对于至少一列所述像素电路，所述第一像素电路中的所述第一复位晶体管在沿所述第二方向平移后，能够与所述第二像素电路中的所述第一复位晶体管关于所述第一轴呈镜像对称。
  5. 根据权利要求4所述的显示基板，其中，在至少一个所述像素电路中，所述第一复位晶体管的第一极和所述第一复位晶体管的栅极均位于所述第一轴上。
  6. 根据权利要求2所述的显示基板，其中，至少一个所述像素电路还包括阈值补偿晶体管；
    在至少一个所述像素电路中，所述阈值补偿晶体管的第一极与所述驱动晶体管的第二极电连接，所述阈值补偿晶体管的第二极与所述驱动晶体管的栅极电连 接，所述阈值补偿晶体管的栅极与所述第一扫描线电连接；
    对于至少一列所述像素电路、与该列像素电路电连接的数据线以及与该列像素电路电连接的第一电源线，所述第一像素电路的所述阈值补偿晶体管的至少部分在所述衬底基板上的正投影位于所述第一电源线在所述衬底基板上的正投影与所述第二数据线在所述衬底基板上的正投影之间，所述第二像素电路的所述阈值补偿晶体管的至少部分在所述衬底基板上的正投影位于所述第一电源线在所述衬底基板上的正投影与所述第一数据线在所述衬底基板上的正投影之间。
  7. 根据权利要求6所述的显示基板，其中，至少一个所述像素电路还包括屏蔽电极；
    对于至少一个所述像素电路和与所述像素电路电连接的数据线，所述屏蔽电极在所述衬底基板上的正投影位于所述第一数据线在所述衬底基板上的正投影与所述阈值补偿晶体管在所述衬底基板上的正投影之间，并且，所述屏蔽电极所在层位于所述数据线所在层与所述阈值补偿晶体管所在层之间。
  8. 根据权利要求6所述的显示基板，其中，对于至少一列所述像素电路，所述第一像素电路中的所述阈值补偿晶体管在沿所述第二方向平移后，能够与所述第二像素电路中的所述阈值补偿晶体管关于所述第一轴呈镜像对称。
  9. 根据权利要求2所述的显示基板，其中，所述显示基板还包括多条发光控制信号线，至少一个所述像素电路还包括第一发光控制晶体管；
    在至少一个所述像素电路中，所述第一发光控制晶体管的第一极与所述驱动晶体管的第二极电连接，所述第一发光控制晶体管的第二极与所述发光器件的第一极电连接，所述第一发光控制晶体管的栅极与至少一条所述发光控制信号线电连接；
    对于至少一列所述像素电路、与该列像素电路电连接的数据线以及与该列像素电路电连接的第一电源线，所述第一像素电路的所述第一发光控制晶体管在所述衬底基板上的正投影位于所述第一电源线在所述衬底基板上的正投影与所述第二数据线在所述衬底基板上的正投影之间，所述第二像素电路的所述第一发光控制晶体管在所述衬底基板上的正投影位于所述第一电源线在所述衬底基板上 的正投影与所述第一数据线在所述衬底基板上的正投影之间。
  10. 根据权利要求9所述的显示基板，其中，对于至少一列所述像素电路，所述第一像素电路中的所述第一发光控制晶体管在沿所述第二方向平移后，能够与所述第二像素电路中的所述第一发光控制晶体管关于所述第一轴呈镜像对称。
  11. 根据权利要求9所述的显示基板，其中，至少一个所述子像素还包括第二发光控制晶体管，在至少一个所述子像素中，所述第二发光控制晶体管的第一极与至少一条所述第一电源线电连接，所述第二发光控制晶体管的第二极与所述驱动晶体管的第一极电连接，所述第二发光控制晶体管的栅极与所述发光控制信号线电连接；
    对于至少一列所述像素电路，所述第一像素电路中的所述第二发光控制晶体管在沿所述第二方向平移后，能够与所述第二像素电路中的所述第二发光控制晶体管关于所述第一轴呈镜像对称。
  12. 根据权利要求9所述的显示基板，其中，至少一个所述像素电路还包转接部；
    对于至少一个所述像素电路和与所述像素电路电连接的所述第一电源线，所述第一发光控制晶体管的第二极通过所述转接部与所述发光器件的第一极电连接；
    对于至少一列所述像素电路、与该列像素电路电连接的数据线以及与该列像素电路电连接的所述第一电源线，所述第一像素电路的所述转接部在所述衬底基板上的正投影位于所述第一电源线在所述衬底基板上的正投影靠近所述第二数据线在所述衬底基板上的正投影的一侧，所述第二像素电路的所述转接部在所述衬底基板上的正投影位于所述第一电源线在所述衬底基板上的正投影靠近所述第一数据线在所述衬底基板上的正投影的一侧。
  13. 根据权利要求2所述的显示基板，其中，所述显示基板还包括至少一条第二复位信号线和至少一条第三扫描信号线，至少一个所述子像素还包括第二复位晶体管；
    在至少一个所述像素电路中，所述第二复位晶体管的第一极与至少一条所述第二复位信号线电连接，所述第二复位晶体管的第二极与所述发光器件的第一极电连接，所述第二复位晶体管的栅极与至少一条所述第三扫描信号线电连接；
    对于至少一列所述像素电路、与该列像素电路电连接的数据线以及与该列像素电路电连接的第一电源线，所述第一像素电路的所述第二复位晶体管在所述衬底基板上的正投影位于所述第一电源线在所述衬底基板上的正投影与所述第二数据线在所述衬底基板上的正投影之间，所述第二像素电路的所述第二复位晶体管在所述衬底基板上的正投影位于所述第一电源线在所述衬底基板上的正投影与所述第一数据线在所述衬底基板上的正投影之间。
  14. 根据权利要求13所述的显示基板，其中，对于至少一列所述像素电路，所述第一像素电路中的所述第二复位晶体管在沿所述第二方向平移后，能够与所述第二像素电路中的所述第二复位晶体管关于所述第一轴呈镜像对称。
  15. 根据权利要求2所述的显示基板，其中，所述显示基板还包括至少一条第三复位信号线和至少一条第三扫描信号线，至少一个所述子像素还包括第三复位晶体管；
    在至少一个所述像素电路中，所述第三复位晶体管的第一极与至少一条所述第三复位信号线电连接，所述第三复位晶体管的第二极与所述驱动晶体管的第一极电连接，所述第三复位晶体管的栅极与至少一条所述第三扫描信号线电连接；
    对于至少一列所述像素电路、与该列像素电路电连接的数据线以及与该列像素电路电连接的第一电源线，所述第一像素电路的所述第三复位晶体管在所述衬底基板上的正投影位于所述第一电源线在所述衬底基板上的正投影与所述第一数据线在所述衬底基板上的正投影之间，所述第二像素电路的所述第三复位晶体管在所述衬底基板上的正投影位于所述第一电源线在所述衬底基板上的正投影与所述第二数据线在所述衬底基板上的正投影之间。
  16. 根据权利要求15所述的显示基板，其中，对于至少一列所述像素电路，所述第一像素电路中的所述第三复位晶体管在沿所述第二方向平移后，能够与所述第二像素电路中的所述第三复位晶体管关于所述第一轴呈镜像对称。
  17. 根据权利要求4所述的显示基板，其中，至少一个所述像素电路还包括阈值补偿晶体管，所述显示基板还包括位于所述输入晶体管所在层靠近所述衬底基板一侧的第一屏蔽层，
    所述第一屏蔽层在所述衬底基板上的正投影覆盖至少一个所述像素电路的所述驱动晶体管、所述第一复位晶体管和所述阈值补偿晶体管在所述衬底基板上的正投影。
  18. 根据权利要求1所述的显示基板，其中，至少一条所述数据线包括第一部分和第二部分，所述第二部分在所述衬底基板上的正投影与至少一条沿所述第一方向延伸的信号线在所述衬底基板上的正投影至少部分交叠，所述第一部分在所述第一方向上的尺寸大于所述第二部分在所述第一方向上的尺寸。
  19. 一种显示基板，其中，包括：
    衬底基板；
    设置在所述衬底基板上的多个像素电路，多个所述像素电路沿第一方向和第二方向呈阵列排布；
    设置在所述衬底基板上的多组数据线，多组所述数据线沿所述第一方向排列，至少一列所述像素电路与至少一组所述数据线电连接，不同列的所述像素电路与不同组所述数据线电连接；
    其中，至少一个所述像素电路包括输入晶体管和与所述输入晶体管电连接的驱动晶体管，至少一列所述像素电路包括沿第二方向交替设置的第一像素电路和第二像素电路，至少一组所述数据线包括沿所述第一方向排列的第一数据线和第二数据线；以及，
    对于至少一列所述像素电路、与该列像素电路电连接的数据线以及与该列像素电路电连接的第一电源线，所述第一像素电路的输入晶体管与所述第一数据线电连接，所述第二像素电路的输入晶体管与所述第二数据线电连接，在所述第一方向上，所述第一像素电路的输入晶体管在所述衬底基板上的正投影位于该第一像素电路的驱动晶体管在所述衬底基板上的正投影靠近所述第一数据线在所述衬底基板上的正投影的一侧，所述第二像素电路的输入晶体管在所述衬底基板上 的正投影位于该第二像素电路的驱动晶体管在所述衬底基板上的正投影靠近所述第二数据线在所述衬底基板上的正投影的一侧。
  20. 一种显示面板，其中，包括如权利要求1至19中任一项所述的显示基板。
  21. 一种显示装置，其中，包括如权利要求20所述的显示面板。
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