KR102585085B1 - 비트 라인 수가 증가된 아키텍처를 가진 3차원 메모리 소자 - Google Patents
비트 라인 수가 증가된 아키텍처를 가진 3차원 메모리 소자 Download PDFInfo
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Abstract
3차원(three-dimensional, 3D) 메모리 소자의 실시예가 개시된다. 3D 메모리 소자는 비트 라인의 수가 증가된 아키텍처를 가지고 있다. 일 예에서, 3D 메모리 소자는 기판, 메모리 영역 내의 기판 위로 각각 수직으로 연장되는 복수의 메모리 스트링, 및 복수의 메모리 스트링 위의 복수의 비트 라인을 포함한다. 복수의 비트 라인 중 적어도 하나가 복수의 메모리 스트링 중 하나에 전기적으로 연결된다.
Description
본 출원은 2019년 3월 1일에 출원된 국제 출원 번호 PCT/CN2019/076717("THREE-DIMENSIONAL MEMORY DEVICES WITH ARCHITECTURE OF INCREASED NUMBER OF BIT LINES")의 계속출원이며, 그 전체 내용이 원용에 의해 본 명세서에 포함된다.
본 개시의 실시예는 메모리 소자와 메모리 소자의 제조 방법에 관한 것이다.
본 개시의 실시예는 메모리 소자와 메모리 소자의 제조 방법에 관한 것이다.
메모리 셀과 같은 평면 반도체 소자들은 공정 기술, 회로 설계, 프로그래밍 알고리즘, 및 제조 공정을 개선함으로써 더 작은 크기로 스케일링된다. 하지만, 반도체 소자의 피처 크기가 하한에 가까워짐에 따라, 평면 공정 기술과 제조 기술이 어려워지고 비용이 많이 든다. 3차원(three-dimensional, 3D) 소자 아키텍처가 일부 평면 반도체 소자, 예를 들어 플래시 메모리 소자의 밀도 제한을 해결할 수 있다.
본 명세서에서는 3D 메모리 소자와 3D 메모리 소자의 제조 방법이 개시된다.
일 예에서, 상기 3D 메모리 소자는 기판, 메모리 영역 내의 상기 기판 위로 각각 수직으로 연장되는 복수의 메모리 스트링, 및 상기 복수의 메모리 스트링 위의 복수의 비트 라인을 포함한다. 상기 복수의 비트 라인 중 적어도 하나가 상기 복수의 메모리 스트링 중 하나에 전기적으로 연결된다.
다른 예에서, 상기 3차원 메모리 소자는 기판, 및 평면도에서 제1 횡방향과 제2 횡방향을 따라 연장되는 복수의 메모리 스트링을 포함한다. 상기 복수의 메모리 스트링 각각은 메모리 영역에서 상기 기판 위로 수직으로 연장된다. 상기 3D 메모리 소자는 또한 상기 제2 횡방향을 따라 상기 복수의 메모리 스트링 위로 연장되는 복수의 비트 라인을 포함한다. 상기 복수의 비트 라인은 명목상 서로 평행하다. 상기 3D 메모리 소자는 또한 평면도에서 상기 복수의 메모리 스트링 중 적어도 하나와 중첩하고, 상기 제2 횡방향을 따라 상기 복수의 메모리 스트링을 제1 부분과 제2 부분으로 분할하는 절단 구조(cut structure)를 포함한다. 상기 복수의 메모리 스트링 중 적어도 하나의 메모리 스트링 위의 비트라인의 수가 적어도 3이다.
또 다른 예에서, 상기 3D 메모리 시스템은 메모리 스택, 복수의 메모리 스트링, 복수의 비트 라인, 복수의 주변 소자를 포함한다. 상기 메모리 스택은 기판 위의 절연 구조에 복수의 인터리빙된 도체층과 절연층을 포함한다. 상기 복수의 메모리 스트링은 평면도에서 메모리 영역의 제1 횡방향과 제2 횡방향을 따라 상기 메모리 스택으로 연장되고, 상기 복수의 메모리 스트링 각각은 상기 기판으로 수직으로 연장된다. 상기 복수의 비트 라인은 상기 복수의 메모리 스트링 위에 있고 상기 복수의 메모리 스트링에 전기적으로 연결된다. 일부 실시예에서, 상기 복수의 비트 라인 중 적어도 하나가 상기 복수의 메모리 스트링 중 하나에 전기적으로 연결된다. 복수의 주변 소자가 상기 복수의 메모리 스트링에 전기적으로 연결된다.
또 다른 예에서, 상기 3D 메모리 시스템은 메모리 스택, 복수의 메모리 스트링, 절단 구조, 복수의 비트 라인, 및 복수의 주변 소자를 포함한다. 상기 메모리 스택은 기판 위의 절연 구조에 복수의 인터리빙된 도체층과 절연층을 포함한다. 상기 복수의 메모리 스트링은 평면도에서 제1 횡방향과 제2 횡방향을 따라 상기 메모리 스택으로 연장되고, 상기 복수의 메모리 스트링 각각은 상기 기판으로 수직으로 연장된다. 상기 절단 구조는, 평면도에서 상기 복수의 메모리 스트링 중 적어도 하나와 중첩하고, 상기 제2 횡방향을 따라 상기 복수의 메모리 스트링을 제1 부분과 제2 부분으로 분할한다. 상기 복수의 비트 라인은 상기 복수의 메모리 스트링 위에 있고 상기 복수의 메모리 스트링에 전기적으로 연결된다. 상기 복수의 비트 라인은 각각 서로 평행하다. 상기 복수의 메모리 스트링 중 적어도 하나의 메모리 스트링 위의 비트라인의 수가 적어도 3이다. 복수의 주변 소자가 상기 복수의 메모리 스트링에 전기적으로 연결된다.
도 1은 3차원 메모리 소자의 평면도이다..
도 2 내지 도 4는 각각 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 소자의 평면도이다.
도 5a 내지 도 5c는 본 개시의 일부 실시예에 따른 예시적인 제조 공정의 다양한 단계에서 3D 메모리 장치의 단면도이다.
도 6은 본 개시의 일부 실시예에 따른 3D 메모리 소자를 형성하기 위한 예시적인 방법의 흐름도이다.
도 7은 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 소자를 가진 예시적인 메모리 시스템의 단면도이다..
첨부 도면을 참조하여 본 발명의 실시예에 대해 설명할 것이다.
도 2 내지 도 4는 각각 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 소자의 평면도이다.
도 5a 내지 도 5c는 본 개시의 일부 실시예에 따른 예시적인 제조 공정의 다양한 단계에서 3D 메모리 장치의 단면도이다.
도 6은 본 개시의 일부 실시예에 따른 3D 메모리 소자를 형성하기 위한 예시적인 방법의 흐름도이다.
도 7은 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 소자를 가진 예시적인 메모리 시스템의 단면도이다..
첨부 도면을 참조하여 본 발명의 실시예에 대해 설명할 것이다.
구체적인 구성과 배열에 대해 논의하지만, 이는 단지 예시의 목적으로 논의된다고 이해해야 한다. 관련 기술분야의 통상의 기술자라면 본 개시의 사상과 범위를 벗어나지 않고 다른 구성과 배열이 사용될 수 있음을 인식할 것이다. 본 개시는 다양한 다른 적용에도 사용될 수 있다는 것이 당업자에게 명백할 것이다.
본 명세서에서 "하나의 실시예", "일 실시예", "예시적인 실시예", "일부 실시예" 등의 언급이 설명되는 실시예가 특정 특징, 또는 구조, 또는 특성을 포함할 수 있다는 것을 나타내지만, 모든 실시예가 반드시 특정 특징, 또는 구조, 또는 특성을 포함하지는 않는다는 것을 유의해야 한다. 또한, 이러한 문구들이 반드시 동일한 실시예를 언급하는 것은 아니다. 또한, 특정 특징, 또는 구조, 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 설명되었는지 여부에 관계없이 다른 실시예와 관련하여 그러한 특징, 또는 구조, 또는 특성을 수행하는 것이 당업자의 지식 범위 내에 있을 것이다.
일반적으로, 전문 용어가 문맥에서의 용법으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 "하나 이상"이라는 용어가 적어도 부분적으로 문맥에 따라 특정 특징, 또는 구조, 또는 특성을 단수의 의미로 설명하는 데 사용될 수 있거나, 또는 특정 특징, 또는 구조, 또는 특징의 조합을 복수의 의미로 설명하는 데 사용될 수 있다. 유사하게, "하나" 또는 "상기"와 같은 용어가 문맥에 따라 적어도 부분적으로 단수 용법을 전달하거나 또는 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, "~에 기초한"이라는 용어가 반드시 배타적 집합의 요인을 전달하려는 것은 아니라고 이해될 수 있고, 대신에, 적어도 부분적으로 문맥에 따라 반드시 명시적으로 설명되지 않은 추가적인 요인의 존재를 허용할 수 있다.
"위에"가 어떤 것 "직접 위에"를 의미할 뿐만 아니라 그 사이에 중간 피처 또는 층이 있는 어떤 것 "위에"도 의미하고, "위에"가 어떤 것 "위에"를 의미할 뿐만 아니라 그 사이에 중간 피처나 층이 없는 어떤 것 "위에"(즉, 어떤 것 직접 위에) 있다는 의미도 포함할 수 있도록, 본 개시의 "위에"의 의미가 가장 넓은 방식으로 해석되어야 한다는 것을 즉시 이해해야 한다. 본 명세서에 사용된 바와 같이, "위에"라는 용어가 비트 라인과 메모리 스트링 간의 공간적 관계를 설명하는 데 사용된다. 일부 실시예에서, "메모리 스트링 위의 비트 라인" 또는 이와 유사한 것에 대한 설명이 메모리 스트링 위에 어느 비트 라인이 느슨하게 있는지의 공간적 관계를 지칭하고, 비트 라인과 메모리 스트링의 직교 투영이 횡방향 평면에서 중첩되거나 또는 중첩되지 않을 수 있다. 일부 실시예에서, "메모리 스트링 위의 비트 라인" 또는 이와 유사한 것에 대한 설명은 비트 라인과 메모리 스트링의 어느 직교 투영이 측면 평면 상에서 적어도 부분적으로 중첩되는지의 공간적 관계를 언급한다.
"바로 아래에", "아래에", "하부", "위에", 및 "상부" 등의 공간적으로 상대적인 용어들이 도면에 도시된 바와 같이 다른 요소 또는 피처에 대한 하나의 요소 또는 피처의 관계를 기술하기 위해 본 명세서에서 설명의 편의를 위해 사용될 수 있다. 공간적으로 상대적인 용어들이 도면에 도시된 방향 외에 사용되거나 또는 작동 중인 장치의 다른 방향을 포함하려는 것이다. 장치가 다르게(90도 회전되거나 또는 다른 방향으로) 배향될 수 있고, 본 명세서에 사용되는 공간적으로 상대적인 기술자가 그에 따라 유사하게 해석될 수 있다.
본 명세서에 사용된 바와 같이, "기판"이라는 용어가 후속 재료층이 그 위에 추가되는 재료를 지칭한다. 기판 자체는 패터닝될 수 있다. 기판 위에 추가되는 재료는 패터닝되거나 또는 패터닝되지 않은 채로 남아있을 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨비소, 인화 인듐 등과 같은 광범위한 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 유리, 또는 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적으로 비전도성 재료로 만들어질 수 있다.
본 명세서에 사용되는 바와 같이, "층"이라는 용어는 두께를 가진 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 있거나 또는 위에 있는 구조 전체에 걸쳐 확장될 수 있거나 또는 아래에 있거나 또는 위에 있는 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층이 연속 구조의 두께보다 얇은 두께를 가진 균질 또는 비균질 연속 구조의 영역일 수 있다. 예를 들어, 층이 연속 구조의 상단 표면과 하단 표면 사이의 어느 쌍의 수평 평면들 또는 연속 구조의 상단 표면과 하단 표면에 있는 어느 한 쌍의 수평면들 사이에 위치할 수 있다. 층이 수평으로, 수직으로, 및/또는 테이퍼 표면을 따라 확장될 수 있다. 기판이 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있거나, 및/또는 그 위에 및/그 아래에 하나 이상의 층을 가질 수 있다. 층이 복수의 층을 포함할 수 있다. 예를 들어, 상호 연결층이 (상호 연결선 및/또는 비아 콘택이 형성되는) 하나 이상의 도체와 콘택 층을 포함할 수 있다.
본 명세서에 사용된 바와 같이, "명목상"이라는 용어가, 원하는 값 이상 및/또는 이하의 값의 범위와 함께, 제품이나 공정의 설계 단계 동안 설정된 구성 요소 또는 공정 작업에 대한 특성 또는 파라미터의 원하는 값이나 목표 값을 지칭한다. 값들의 범위는 제조 공정이나 공차의 약간의 변동으로 인한 것일 수 있다. 본 명세서에 사용된 바와 같이, "약"이라는 용어는 대상 반도체 소자(semiconductor device)와 관련된 특정 기술 노드에 기초하여 변할 수 있는 정해진 양의 값을 나타낸다. 특정 기술 노드에 기초하여, "약"이라는 용어는 예를 들어 값의 10%~30%(예를 들어, 값의 ±10%, 또는 ±20%, 또는 ±30%) 내에서 변하는 정해진 양의 값을 나타낼 수 있다
본 명세서에서 사용되는 바와 같이, "3D 메모리 소자(3D memory device)"라는 용어는, 메모리 스트링이 기판에 대해 수직 방향으로 연장될 수 있도록, 횡방향으로 배향된 기판 위에 메모리 셀 트랜지스터의 수직으로 배향된 스트링(본 명세서에서 "메모리 스트링", 예컨대 NAND 메모리 스트링이라 함)을 구비한 반도체 소자를 지칭한다. 본 명세서에 사용되는 바와 같이, x-방향 (또는 x-축)과 y-방향(또는 y-축)은 직교하는 2개의 횡방향을 나타낸다. 본 명세서에 사용되는 바와 같이, z-방향(또는 z-축)은 x-방향과 y-방향에 수직인 방향/축을 나타낸다. 본 명세서에 사용되는 바와 같이, "수직"이라는 용어는 기판의 측면에 명목상 수직이라는 것을 의미한다.
본 개시에서, 구성 요소(예를 들어, 비트 라인과 메모리 스트링) 사이의 전기적 및 공간적 관계를 표현하기 위해 평면도가 사용된다. 도 2 내지 도 4에 도시된 일부 실시예에서, 비트라인과 메모리 스트링 사이의 연결은 평면도에서 메모리 스트링의 위쪽 부분(예를 들어, 드레인)과 비트라인 사이의 연결로 도시되어 있다.
3D 메모리 소자에서, GLS는 데이터 접근 및 저장을 위해 어레이 영역을 복수의 메모리 영역(예를 들어, 핑거(finger))으로 분할한다. 종종 어레이(array)로 배열되는 메모리 스트링은 메모리 영역에 분산되어 읽기, 쓰기, 및 지우기와 같은 다양한 데이터 연산을 위한 메모리 셀을 형성한다. 메모리 스트링이 종종 채널 구조, 채널 구조 위의 메모리 스트링의 상부에 있는 드레인, 및 채널 구조 아래의 메모리 스트링의 하부에 있는 소스를 포함한다. 소스는 메모리 영역에서 메모리 스트링의 어레이 공통 소스(array common source, ACS)의 일부이거나 또는 메모리 스트링의 어레이 공통 소스(ACS)에 전기적으로 연결된다. 비트 라인은 채널 구조 위에 그리고 GLS를 가로질러 병렬로 배열된다. 드레인은 비트 라인 중 하나에 전기적으로 연결된다. 메모리 영역이 종종 메모리 영역을 2개의 짝수 하위 영역(예를 들어, 페이지)으로 분할하는 탑 셀렉트 게이트 컷(top select gate cut(TSG cut), 종종 유전체를 포함하고 있음)을 포함한다. 한 번에 한 페이지의 메모리 셀에서 데이터 연산이 수행될 수 있도록, 비트 라인이 하나의 페이지 내의 메모리 스트링에 그리고 다른 페이지 내의 다른 메모리 스트링에 전기적으로 연결된다. 평면도에서, 비트 라인 피치(예를 들어, 인접한 2개의 비트 라인 사이의 횡방향 거리)가 명목상으로 채널 피치의 1/4일 수 있도록, 종종 4개의 비트 라인이 각각의 페이지 에서 채널 피치(예를 들어, 인접한 채널 구조들 사이의 횡방향 거리 또는 인접한 메모리 스트링들 사이의 횡방향 거리)에 배열된다.
도 1은 3차원 메모리 소자(100)의 평면도이다. 도 1에 도시된 바와 같이, 3D 메모리 소자(100)에서, 복수의 메모리 스트링(108)(예를 들어, 메모리 스트링(108-1, 108-2, 108-3))은 메모리 영역(110)(예를 들어, 메모리 핑거)에서 제1 횡방향(예를 들어, x-방향)과 제2 횡방향(예를 들어, y-방향)을 따라 연장되는 어레이로서 분포된다. 메모리 스트링(108)은 인터리빙된 전도층과 절연층의 메모리 스택(103)으로 수직으로 그리고 측방향으로 연장된다. GLS(102)는 제1 횡방향을 따라 연장되고, 다른 소자/영역으로부터 메모리 영역(110)을 분리시킨다. TSG 컷(106)은 제1 횡방향을 따라 연장되고 메모리 영역(110)을 페이지(110-1)와 페이지(110-2)로 분할한다. 각각의 페이지(110-1/110-2)는 제1 횡방향을 따라 연장되는 4개의 스트링 행(예를 들어, 메모리 스트링(108)의 행)을 포함한다. 평면도에서, TSG 컷(106)은 페이지(110-1)와 페이지(110-2) 사이의 (예를 들어, 메모리 스트링(108-3)을 포함하는) 스트링 행과 중첩한다. 복수의 비트 라인(104)이 메모리 영역(110)을 가로질러 제2 횡방향을 따라 연장된다. 각각의 비트 라인(104)은 페이지(110-1) 내의 메모리 스트링(108)과 페이지(110-2) 내의 다른 메모리 스트링(108)에 전기적으로 연결된다. 예를 들어, 비트 라인(104-1)이 페이지(110-1) 내의 메모리 스트링(108-1)과 페이지(110-2) 내의 메모리 스트링(108-2)에 전기적으로 연결된다.
도 1에 도시된 바와 같이, 채널 피치(channel pitch, CP)가 횡방향(예를 들어, 제1 횡방향)을 따라 인접한 2개의 메모리 스트링(108) 사이의 횡방향 거리를 지칭한다. 비트 라인 피치(P0)가 횡방향(예를 들어, 제1 횡방향)을 따라 인접한 2개의 비트 라인(104) 사이의 횡방향 거리를 지칭한다. 평면도에서, 도 1에 도시된 바와 같이, 4개의 비트 라인(104-1, 104-2, 104-3, 104-4)은 채널 피치(CP)에 배열되고, 각각의 페이지(110-1/110-2) 내의 4개의 메모리 스트링에 전기적으로 연결된다. 비트 라인 피치(P0)은 명목상 채널 피치(CP)의 1/4과 동일하다.
3D 메모리 소자(100)는 몇 가지 결점이 있을 수 있다. 예를 들어, GLS들(102) 사이의 기능 메모리 스트링(108)(또는 기능 메모리 셀)의 수가 TSG 컷(106)에 의해 점유된 면적과 각각의 페이지(110-1/110-2) 내의 스트링 행의 수에 의해 제한될 수 있다. 도 1에 도시된 바와 같이, TSG 컷(106)은 페이지(110-1)와 페이지(110-2) 사이에 위치하고, 그 결과 페이지(110-1)과 페이지(110-2) 사이에는 비기능(non-functional) 스트링 행(예를 들어, 메모리 스트링(108-3)이 위치하는 스트링 행)이 발생한다. 주어진 시간에, 하나의 페이지(예를 들어, 페이지(110-1) 또는 페이지(110-2))의 채널 피치(CP) 내의 4개의 메모리 스트링(108)이 액세스될 수 있다. 페이지(110-1/110-2)의 페이지 크기(예를 들어, 데이터 용량)가 명목상 채널 피치(CP)의 1/4인 비트 라인 피치(P0)에 의해 제한된다. 페이지 크기를 증가시키는 하나의 방법이 제1 횡방향을 따라 메모리 스트링(108)의 수를 증가시키는 것이다. 하지만, 이 접근법은 제1 횡방향을 따라 전도층의 치수를 증가시킴으로써, 3D 메모리 소자의 판독 시간과 프로그램 시간을 증가시킬 수 있다.
본 개시에 따른 다양한 실시예는 감소된 비트 라인 피치와 증가된 비트 밀도, 따라서 메모리 영역 내의 비트 라인의 수가 증가된 3D 메모리 소자의 아키텍처를 제공한다. 여기서, 비트 밀도는 단위 면적당 데이터 비트의 수(또는 데이터 용량)로 정의된다. 일부 실시예에서, 채널 피치에 배열된 각각의 비트 라인은 메모리 영역 내의 단일 메모리 스트링에 전기적으로 연결되고, 메모리 영역에는 TSG 컷이 형성될 필요가 없다. 각각의 3D 메모리 소자는 TSG 컷 없이 기능하여 메모리 영역의 비트 밀도를 높일 수 있다. 평면도에서, 적어도 6개의 비트 라인이 채널 피치에 배열됨으로써, 채널 피치에 적어도 6개의 메모리 스트링을 형성할 수 있게 한다. 이 아키텍처는 또한 바람직하게는 제1 횡방향을 따라 전도층의 치수를 감소시킬 수 있고, 따라서 전도층의 RC 시간 상수를 감소시키고 결과적으로 판독 연산과 프로그램 연산이 더 빨라질 수 있다. 주어진 시간에 더 많은 메모리 스트링(또는 메모리 셀)을 액세스함으로써, 페이지 크기와 데이터 처리량이 증가한다.
일부 실시예에서, 3D 메모리 소자는 GLS들 사이의 하나 이상의 TSG 컷과 각각의 채널 피치에 배열된 증가된 수의 비트 라인을 포함한다. TSG 컷은 메모리 영역을 2개 이상의 페이지로 분할할 수 있다. 일 예로, 메모리 영역에서 2개의 페이지를 형성하기 위해 GLS들 사이에는 하나의 TSG 컷이 형성되고, 6개 이상의 비트 라인이 채널 피치에 배열될 수 있다. 각각의 비트 라인은 하나의 페이지 내의 하나의 메모리 스트링과 다른 페이지 내의 다른 메모리 스트링에 전기적으로 연결될 수 있다. 이 아키텍처를 사용하면 각각의 페이지에서 주어진 시간에 6개 이상의 스트링 행에 액세스할 수 있으므로, 비트 밀도와 페이지 크기를 증가시킨다. 유사하게, 제1 횡방향을 따르는 도체층의 치수가 감소될 수 있고, 그 결과 판독 연산과 프로그램 연산이 더 빨라질 수 있다.
도 2는 본 발명의 일부 실시예에 따른 예시적인 3차원 메모리 소자(200)의 평면도이다. 3D 메모리 소자(200)는 메모리 영역(210)(예를 들어, 핑거)를 가진 메모리 스택(203), 메모리 영역(210)의 경계를 따르는 하나 이상의 슬릿 구조(202)(예를 들어, GLS), 메모리 영역(210)에 분포된 복수의 메모리 스트링(208)(예컨대, NAND 메모리 스트링), 및 제2 횡방향을 따라 메모리 스트링(208) 위에 병렬로 배열된 복수의 비트 라인(204)을 포함할 수 있다. 비트 라인(204) 중 적어도 하나가 단일 메모리 스트링(208)에 전기적으로 연결된다. 일부 실시예에서, 각각의 비트 라인(204)은 서로 다른 단일 메모리 스트링(208)에 전기적으로 연결된다. 일부 실시예에서, 메모리 영역(210)에는 어떠한 TSG 컷도 형성되지 않는다(예를 들어, 평면도에서 TSG 컷이 어떠한 메모리 스트링(208)과도 중첩하지 않는다). 메모리 스트링(208)은 채널 구조, 메모리 스트링(208)의 상부에 있고 채널 구조 위에 있는 드레인, 및 메모리 스트링(208)의 하부에 있고 채널 구조 아래에 있는 소스를 포함할 수 있다. 소스는 메모리 영역에서 메모리 스트링(208)의 ACS의 일부이거나 또는 메모리 스트링(208)의 ACS에 전기적으로 연결된다. 드레인은 각각의 비트 라인(204)에 전기적으로 연결된다. 추가적인 예시 없이, 도 3과 도 4에 도시된 메모리 스트링(308, 408)은 유사하거나 동일한 구조를 가지고 있다.
도 2에 도시된 바와 같이, 메모리 스트링(208)은 제1 횡방향과 제2 횡방향을 따라 연장되는 어레이로 배열될 수 있다. 메모리 스트링(208)은 제2 횡방향을 따라 복수의 스트링 행으로 배열되고 제1 횡방향을 따라 복수의 스트링 열로 배열될 수 있다. 비트 라인(204)은 제2 횡방향을 따라 메모리 스트링(208) 위로 연장될 수 있다. 일부 실시예에서, 채널 피치(CP)는 제2 횡방향을 따라 N개의 스트링 행으로 배열된 N개의 메모리 스트링을 포함한다. 인접한 스트링 행의 메모리 스트링(208)은 도 2에 도시된 바와 같이 엇갈린 패턴으로 배열될 수 있다. 일부 실시예에서, 평면도에서, N개의 비트 라인은 슬릿 구조들(202) 사이의 채널 피치(CP)에 배열된다. N개의 비트 라인 각각은 서로 다른 단일 메모리 스트링(208)에 전기적으로 연결된다. 채널 피치(CP)에서는 N개의 비트 라인이 균등하게 이격되어 있다. 일부 실시예에서, 비트 라인 피치(P1)는 명목상 채널 피치(CP)의 1/N과 동일하다. 3D 메모리 소자(200)는 데이터 연산 중에 메모리 영역(210) 내의 메모리 스트링(208)이 동시에 액세스될 수 있게 한다. 3D 메모리 소자(100)와 비교할 때, 제1 횡방향을 따르는 비트 라인(204)의 횡방향 치수가 줄어들고, 채널 피치 내의 비트 라인의 수가 2배가 되며, 데이터 처리량과 페이지 크기도 각각 2배가 된다. 메모리 영역(210)에 TSG 컷이 형성되지 않으므로, 일 예에서 3D 메모리 소자(200)의 비트 밀도가 약 10% 증가할 수 있다.
예를 들어, 평면도에서, 8개의 비트 라인(예를 들어, 비트 라인(204-1, 204-2, 204-3, 204-4, 204-5, 204-6, 204-7, 204-8))은 채널 피치(CP)에 배열됨으로써, 8개의 메모리 스트링(예를 들어, 메모리 스트링(208-1, 208-2, 208-3, 208-4, 208-5, 208-6, 208-7, 208-8)) 위에 있고 8개의 메모리 스트링에 연결될 수 있다. 일부 실시예에서, 각각의 비트 라인(204)은 서로 다른 단일 메모리 스트링(208)에 전기적으로 연결된다. 도 2에 도시된 바와 같이, 비트 라인(204-1)은 메모리 스트링(208-1)에 전기적으로 연결되고, 비트 라인(204-2)은 메모리 스트링(208-2)에 전기적으로 연결되며, … , 비트 라인(204-8)은 메모리 스트링(208-8)에 전기적으로 연결된다. 비트 라인(204-1, …, 204-8)은 균등하게 이격되어 있을 수 있고, 비트 라인 피치(P1)는 명목상 채널 피치(CP)의 1/8과 동일할 수 있다.
일부 실시예에서, 4개의 비트 라인(204)은 각각의 메모리 스트링(208) 위에 배열된다. 본 개시에서, 비트 라인이 메모리 스트링 위에 있다는 것은, 메모리 스트링에 연결된 비트라인의 직교 투영이 횡방향 평면(예를 들어, x-y 평면)에서 적어도 부분적으로 서로 중첩한다는 것을 지칭할 수 있다.예를 들어, 비트 라인(204-1, 204-2, 204-3, 204-4)은 메모리 스트링(208-1, 208-2, 208-3, 208-4) 각각의 위에 있을 수 있고; 비트 라인(204-5, 204-6, 204-7, 204-8)은 메모리 스트링(208-5, 208-6, 208-7, 208-8) 각각의 위에 있을 수 있다. 일부 실시예에서, 비트 라인(204)은 멀티-패터닝 공정(multi-patterning process)에 의해 형성된다. 일부 실시예에서, 채널 피치(CP)에 배열된 비트 라인(204)의 수가 설계 공정과 제조 공정에 기초하여 결정된다. 채널 피치(CP)에 배열된 비트 라인(204)의 수가 짝수 또는 홀수일 수 있다. 일부 실시예에서, 비트 라인(204)의 수가 적어도 6의 짝수 정수이다. 채널 피치(CP)에 더 많은 비트 라인(204)을 형성함으로써, 주어진 시간에 더 많은 메모리 스트링(208)이 액세스될 수 있고, 3D 메모리 소자의 페이지 크기가 증가한다.
이 아키텍처에서 TSG 컷을 형성하는 것이 선택적이다. TSG 컷이 형성되지 않으면, 핑거 폭(W1)(예들 들어, 제2 횡방향을 따르는 GLS들 간의 횡방향 거리)이 줄어든다. 주어진 페이지 크기에서, 메모리 영역(210) 내의 더 적은 면적이 메모리 스트링(208)을 형성하는 데 사용될 수 있고, 그 결과 핑거 길이(L1)(예를 들어, 제1 횡방향을 따라 핑거의 횡방향 거리)가 줄어든다. 따라서, 제1 횡방향 치수를 따르는 메모리 스택(203)의 도체층의 치수가 줄어듬으로써, 도체층의 RC 시간 상수가 감소된다. 소자 응답 시간(예를 들어, 읽기 연산 및 프로그램 연산과 같은 데이터 연산에 대한 응답 시간)이 줄어들 수 있다.
도 3은 본 개시의 일부 실시예에 따른 또 다른 3D 메모리 소자(300)의 평면도이다. 3D 메모리 소자(300)는 메모리 영역(310)(예를 들어, 핑거)을 가진 메모리 스택(303), 메모리 영역(310)의 경계를 따르는 하나 이상의 슬릿 구조(302)(예를 들어, GLS), 메모리 영역(310)에 분포된 복수의 메모리 스트링(308)(또는 메모리 스트링(308)), 및 제2 횡방향을 따라 메모리 스트링(308) 위에 병렬로 배열된 복수의 비트 라인(304)을 포함할 수 있다. 비트 라인(304) 중 적어도 하나가 단일 메모리 스트링(308)에 전기적으로 연결된다. 일부 실시예에서, 각각의 비트 라인(304)은 서로 다른 단일 메모리 스트링(308)에 전기적으로 연결된다. 일부 실시예에서, 메모리 영역(310)에 TSG 컷이 형성되지 않는다(예를 들어, 평면도에서 TSG 컷이 어떠한 메모리 스트링(308)과도 중첩하지 않는다).
3D 메모리 소자(200)와 달리, 평면도에서, 6개의 비트 라인(304)(예를 들어, 비트 라인(304-1, 304-2, 304-3, 304-4, 304-5, 304-6))은 채널 피치(CP)에 배열됨으로써, 6개의 메모리 스트링(308)(예를 들어, 308-1, 308-2, 308-3, 308-4, 308-5, 및 308-6) 위에 있고 6개의 메모리 스트링(308)에 전기적으로 연결될 수 있다. 예를 들어, 비트 라인(304-1)은 메모리 스트링(308-1)에 전기적으로 연결되고, 비트 라인(304-2)는 메모리 스트링(308-2)에 전기적으로 연결되며, … , 비트 라인(304-6)은 메모리 스트링(308-6)에 전기적으로 연결된다. 비트 라인(304-1, … , 304-6)은 균등하게 이격되어 있을 수 있고, 비트 라인 피치(P2)는 명목상 채널 피치(CP)의 1/6과 동일할 수 있다. 일부 실시예에서, 3개의 비트 라인(304)은 각각의 메모리 스트링(308) 위에 배열된다. 예를 들어, 비트 라인(304-1, 304-2, 304-3)은 메모리 스트링(308-1, 308-2, 308-3) 각각의 위에 있을 수 있고; 비트 라인(304-5, 304-6, 304-7)은 메모리 스트링(308-4, 308-5, 308-6) 각각의 위에 있을 수 있다. 일부 실시예에서, 비트 라인(304)은 멀티-패터닝 공정에 의해 형성된다.
3D 메모리 소자(100)와 비교할 때, 비트 라인 피치(P2)가 채널 피치(CP)의 1/6로 줄어들고, 메모리 영역(310)에 TSG 컷이 형성되지 않는다. 메모리 영역(310)의 핑거 길이(L2)와 핑거 폭(W2)은 모두 줄어들 수 있다. 페이지 크기와 데이터 처리율(data throughout)이 각각 약 50% 증가할 수 있다. 페이지 크기가 동일하면, 도체층의 RC 시간 상수가 적어도 60% 감소될 수 있다. 일부 실시예에서, 3D 메모리 소자(300)의 비트 밀도가 3D 메모리 소자(100)와 유사하다.
일부 실시예에서, 메모리 영역(예를 들어, 핑거)(210, 310)에 TSG 컷이 형성되지 않고, 도체층은 x-방향 및/또는 y-방향을 따라 연속적으로 연장된다. 즉, 적어도 제1 도체층(예를 들어, 도체층의 최상부 위의 도체)은 제1 도체층이 연장되는 횡방향을 따라 연속적으로 연장될 수 있다. 일부 실시예에서, 제1 도체층은 제1 도체층이 연장되는 횡방향을 따라 연속적으로 연장된다. 일부 실시예에서, 제1 도체층 아래의 하나 이상의 도체층은 하나 이상의 도체층이 연장되는 횡방향을 따라 연속적으로 연장된다. 일부 실시예에서, 모든 도체층은 모든 도체층이 연장되는 횡방향을 따라 연속적으로 연장된다.
도 4는 본 개시의 일부 실시예에 따른 또 다른 3차원 메모리 소자(400)의 평면도이다. 3D 메모리 소자(400)는 메모리 영역(410)을 가진 메모리 스택(403), 메모리 영역(410)의 경계를 따르는 하나 이상의 슬릿 구조(402)(또는 GLS), 메모리 영역(410)에 분포된 복수의 메모리 스트링(408)(또는 메모리 스트링(408)), 제1 횡방향을 따라 연장되는 TSG 컷(406)(또는 절단 구조), 및 제2 횡방향을 따라 메모리 스트링(408) 위에 배열된 복수의 비트 라인(404)을 포함할 수 있다. TSG 컷(406)은 메모리 영역(410)을 메모리 하위 영역(410-1, 410-2)(예를 들어, 메모리 페이지)으로 분할할 수 있고, 메모리 하위 영역(410-1, 410-2) 각각은 메모리 스트링(408)의 어레이의 일부를 포함한다. 일부 실시예에서, 평면도에서, TSG 컷(406)은 제2 횡방향을 따라 스트링 행과 중첩하고, 메모리 스트링(408)의 어레이를 균등한 2개의 부분(예를 들어, 메모리 스트링(408)의 수가 동일하거나 및/또는 메모리 스트링(408)의 배열이 동일하거나/대칭인 2개의 부분)으로 분할한다.
일부 실시예에서, 평면도에서, 각각의 비트 라인(404)은 메모리 하위 영역(410-1) 내의 하나의 메모리 스트링(408)과 메모리 하위 영역(410-2) 내의 다른 메모리 스트링(408)에 전기적으로 연결된다. 동일한 메모리 하위 영역(410-1/410-2) 내의 각각의 메모리 스트링(408)은 서로 다른 비트 라인(404)에 전기적으로 연결될 수 있다. 평면도에서, N개의 비트 라인은 채널 피치 CP에 배열된다. (예를 들어, GLS(402)과 TSG 컷(406) 사이의) 각각의 메모리 하위 영역(410-1/410-2) 내의 채널 피치에 배열된 메모리 스트링(408)의 수가 N과 동일할 수 있다. N은 적어도 6일 수 있다. N개의 비트 라인은 채널 피치(CP)에 균등하게 배열되고, 비트 라인 피치(P3)가 명목상 채널 피치(CP)의 1/N과 동일하다. 일부 실시예에서, 메모리 영역(410)은 13개의 스트링 행을 포함하고, 메모리 하위영역(410-1, 410-2) 각각은 제2 횡방향을 따라 연장되는 6개의 스트링 행을 포함한다. 일부 실시예에서, 3개의 비트 라인은 평면도에서 각각의 메모리 스트링(408) 위에 있다.
예를 들어, 도4에 도시된 바와 같이, 비트 라인(404-1, 404-2, 404-3, 404-4, 404-5, 404-6)은 채널 피치(CP)에 배열되어 메모리 하위 영역(410-1) 내의 메모리 스트링(408-1, 408-2, … , 408-6)과 메모리 하위 영역(410-2) 내의 메모리 스트링(408-7, 408-8, … , 408-12) 위에 있을 수 있다. 비트 라인(404-1)은 메모리 스트링(408-1, 408-12)에 전기적으로 연결될 수 있고, 비트 라인(404-2)은 메모리 스트링(408-2, 408-11)에 전기적으로 연결될 수 있으며, 비트 라인(404-3)은 메모리 스트링(408-3, 408-10)에 전기적으로 연결될 수 있고, 비트 라인(404-4)은 메모리 스트링(408-4, 408-9)에 전기적으로 연결될 수 있으며, 비트 라인(404-5)은 메모리 스트링(408-5, 408-8)에 전기적으로 연결될 수 있고, 비트 라인(404-6)은 메모리 스트링(408-6, 408-7)에 전기적으로 연결될 수 있다. 일부 실시예에서, 비트 라인(404-1, 404-2, 404-3)은 메모리 스트링(408)-1, 408-2, 408-3, 408-10, 408-11, 408-12) 각각의 위에 있을 수 있다. 일부 실시예에서, 비트 라인(404-4, 404-8, 404-6)은 메모리 스트링(408-4, 408-5, 408-6, 408-7, 408-8, 408-9) 각각의 위에 있을 수 있다.
3D 메모리 소자(100)와 비교할 때, 비트 라인 피치(P3)가 채널 피치(CP)의 1/6로 줄어들고, 메모리 영역(410)에 TSG 컷이 형성된다. 전체 페이지 크기와 데이터가 각각 약 50% 증가할 수 있다. 일부 실시예에서, 3D 메모리 소자(400)의 비트 밀도가 3D 메모리 소자(100)에 비해 약 10% 증가한다.
도 5a 내지 도 5c는 본 개시의 일부 실시예에 따른 예시적인 제조 공정의 다양한 단계에서의 3D 메모리 소자의 단면도이다. 도 6은 3D 메모리 소자를 형성하는 제조 방법(600)을 설명하는 흐름도이다. 단계들(602-608)의 구체적인 순서와 제조 방법은 서로 다른 설계와 제조 요구사항을 따르며, 본 개시의 실시예에 의해 제한되어서는 안 된다. 도 7은 본 개시에 설명된 3D 메모리 소자를 포함하는 예시적인 시스템(700)(예를 들어, 접합된 반도체 소자)이다.
기판(502)을 가진 3D 메모리 소자와 기판(708)을 가진 시스템(700)의 구성 요소들의 공간적 관계를 추가로 나타내기 위해 x축/방향과 및 y축/방향이 도 5a 내지 도 5c와 도 7에 포함되어 있다는 것을 유의하라. 기판(502)와 기판(708) 각각은 x-방향(즉, 횡방향)으로 횡방향으로 연장되는 2개의 횡방향 표면(예를 들어, 상면과 하면)을 포함한다. 본 명세서에 사용되는 바와 같이, 하나의 구성 요소(예를 들어, 층 또는 소자)가 반도체 소자(예를 들어, 3D 메모리 소자 또는 접합된 반도체 소자)의 다른 구성 요소(예를 들어, 층 또는 소자)의 "위에" 또는 "아래에" 있는지 여부가, 기판이 y-방향으로 반도체 소자의 가장 낮은 평면에 위치할 때 y-방향(즉, 수직 방향)으로 반도체 소자의 기판(예를 들어, 기판(502) 또는 기판(708))에 대해 결정된다. 공간적 관계를 설명하는 동일한 개념이 본 개시 전체에 적용된다.
도 6를 참조하면, 방법(600)은 기판 위에 유전체 스택이 형성되는 단계 602를 포함한다. 기판은 실리콘(예를 들어, 단결정 실리콘), 또는 실리콘 게르마늄(SiGe), 또는 갈륨 비소(GaAs), 또는 게르마늄(Ge), 또는 실리콘 온 인슐레이터(silicon on insulator, SOI), 또는 다른 어떤 적절한 재료를 포함할 수 있다. 유전체 스택은 복수의 유전체/희생층 쌍을 포함할 수 있다.
도 5a에 도시된 바와 같이, 제1 유전체 층(510)과 제2 유전체 층("희생층"으로 알려져 있음)(512)의 쌍(본 명세서에서 함께 "유전체 층 쌍"이라 함)이 기판(502) 위에 형성된다. 적층된 유전층 쌍은 유전체 스택(508)을 형성할 수 있다. 일부 실시예에서, 기판(502)과 유전체 스택(508) 사이에는 실리콘 산화막과 같은 절연층(504)이 형성된다. 일부 실시예에서, 각각의 유전체 층 쌍은 실리콘 질화물의 층과 실리콘 산화물의 층을 포함한다. 유전체 스택(508)은 희생층(512)과, 희생층(512)과는 다른 유전체 층(510)의 교번하는 스택(alternating stack)을 포함할 수 있다. 일부 실시예에서, 각각의 유전체 층 쌍은 실리콘 질화물의 층과 실리콘 산화물의 층을 포함한다. 일부 실시예에서, 희생층(512)은 각각 동일한 두께를 가지거나 또는 다른 두께를 가지고 있을 수 있다. 절연층(504)과 유전체 스택(508)은 화학적 기상 증착(chemical vapor deposition, CVD), 또는 물리적 기상 증착(physical vapor deposition, PVD), 또는 원자층 증착(atomic layer deposition, ALD), 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
도 6에 도시된 바와 같이, 방법(600)은 유전체 스택을 통해 각각 수직으로 연장되는 복수의 메모리 스트링이 형성되는 단계 604로 진행한다. 도 5b에 도시된 바와 같이, 메모리 스트링(514)은 기판(502) 위에 형성되고, 메모리 스트링(514) 각각은 유전체 스택(508)을 통해 그리고 기판(502) 위로 수직으로 연장된다. 일부 실시예에서, 각각의 메모리 스트링(514)은 상부와 하부에 각각 하부 반도체 플러그(506)와 상부 반도체 플러그(507)를 포함할 수 있다. 하부 반도체 플러그(506)는 메모리 스트링(514)의 소스(예를 들어, 각각의 메모리 영역 내의 메모리 스트링의 ACS)의 적어도 일부일 수 있다. 일부 실시예에서, 메모리 스트링(514)을 형성하기 위한 제조 공정은, 유전체 스택(508)을 통해 채널 홀을 식각하는 단계와 채널 홀의 하부에 하부 반도체 플러그(506)를 형성하는 단계를 포함한다. 채널 홀은 건식 식각 및/또는 습식 식각, 예컨대 깊은 반응성 이온 식각(reactive ion etching, RIE)에 의해 형성될 수 있고, 하부 반도체 플러그(506)는 기판(502)으로부터 채널 홀의 하부로 에피택셜 성장될 수 있다.
일부 실시예에서, 메모리 스트링(514)을 형성하기 위한 제조 공정은 또한 채널 홀의 측벽을 따라 메모리 필름(516)을 형성하는 단계를 포함한다. 메모리 필름(516)은 터널링층, 저장층, 및 차단층을 포함하지만 이에 제한되지 않는 복수의 유전체 층의 조합일 수 있다. 터널링층은 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체를 포함할 수 있다. 저장층은 메모리 연산을 위해 전하를 저장하는 재료를 포함할 수 있다. 저장층 재료는 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 산화물과 실리콘 질화물의 조합, 또는 이들의 이들의 임의의 조합을 포함할 수 있지만 이에 제한되지 않는다. 차단층은 실리콘 산화물 또는 실리콘 산화물/실리콘 산질화물/실리콘 산화물(silicon oxide/silicon oxynitride/silicon oxide, ONO)의 조합을 포함하지만 이에 제한되지 않는 유전체를 포함할 수 있다. 차단층은 알루미늄 산화물층과 같은 고유전율(high-k) 유전체 층을 더 포함할 수 있다.
일부 실시예에서, 메모리 스트링(514)을 형성하기 위한 제조 공정은 또한 메모리 필름(516) 위에 반도체 채널(518)을 형성하고 반도체 채널(518) 위에 충전층(520)을 형성하여 채널 홀의 나머지 공간을 부분적으로 또는 완전히 채우는 단계를 포함한다. 반도체 채널(518)은 폴리실리콘과 같은 반도체 재료를 포함할 수 있다. 충전층(520)은 실리콘 산화물과 같은 유전체를 포함할 수 있다. 충전층(520), 반도체 채널(518), 및 메모리 필름(516)은 ALD, 또는 CVD, 또는 PVD, 또는 다른 어떤 적절한 공정, 또는 이들의 임의의 조합과 같은 공정에 의해 형성될 수 있다.
일부 실시예에서, 상부 반도체 플러그(507)는 메모리 스트링(514)의 드레인으로 메모리 스트링(514)의 상부에 형성된다. 상부 반도체 플러그(507)는 건식 식각 및/또는 습식 식각으로 메모리 스트링(514)의 상부를 에칭 백(etch back)하여 형성될 수 있고, ALD, 또는 CVD, 또는 PVD, 또는 다른 어떤 적절한 공정과 같은 하나 이상의 증착 공정이 이어짐으로써, 에칭-백 공정으로 오목부(recess)에 폴리실리콘과 같은 반도체 재료를 증착시킨다.
도 6에 도시된 바와 같이, 방법(600)은 유전체 스택으로부터 메모리 스택을 형성하고 메모리 스택에 슬릿 구조를 형성하는 단계 606으로 진행한다. 도 5c에 도시된 바와 같이, 슬릿 구조(530)는 유전체 스택(508)으로부터 형성된 메모리 스택(528)에서 수직으로 연장되도록 형성된다. 도 2 내지 도 4에 도시된 슬릿 구조(202, 302, 402)에 대응하는 슬릿 구조(530)는, 유전체 구조(532)와 유전체 구조(532) 내의 소스 콘택(534)을 포함할 수 있다. 소스 콘택(534)은 기판(502)으로 연장되어 메모리 스트링(514)의 ACS에 전기적으로 연결될 수 있다. 일부 실시예에서, 유전체 스택(508)은 반복적으로 식각되어 유전체/희생층 쌍의 계단 구조를 형성한다. 슬릿 개구부는 기판(502)을 노출시키는 계단 구조에 형성될 수 있다. 계단 구조에는 슬릭 개구부가 형성되어 기판(502)을 노출시킬 수 있다. 슬릿 개구부는 슬릿 구조(530)에 대응할 수 있다. 식각된 희생층은 복수의 도체층으로 대체됨으로써, 슬릿 개구부를 통해 유전체/희생층 쌍에서 복수의 도체/유전체 층 쌍(예를 들어, 510-2/512-2)을 형성할 수 있다. 도체층(512-2)은 임의의 적합한 전도성 재료, 예컨대 텅스텐, 구리, 알루미늄, 및/또는 코발트를 포함할 수 있다. 일부 실시예에서, 슬릿 개구부는 유전체로 채워지고, 유전체에 전도성 재료가 형성됨으로써, 유전체 구조(532)와 소스 콘택(534)을 형성한다. 소스 콘택은 메모리 스트링(514)의 ACS에 전기적으로 연결될 수 있다. 유전체 구조는 임의의 적절한 유전체, 예컨대 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 소스 콘택은 임의의 적절한 전도성 재료, 예컨대 텅스텐, 구리, 코발트, 알루미늄, 실리콘, 및/또는 실리사이드로 만들어질 수 있다. 일부 실시예에서, 전도층(512-2)에 전기적으로 연결되는 워드 라인 비아 콘택(word line via contact)(또는 비아 콘택)가 형성된다.
도 6에 도시된 바와 같이, 방법(600)은 메모리 스트링 위에 복수의 비트 라인을 형성하는 단계 608로 진행한다. 일부 실시예에서, 복수의 비트 라인 중 적어도 하나가 복수의 메모리 스트링 중 하나에 전기적으로 연결된다. 일부 실시예에서, 적어도 3개의 비트 라인이 하나의 메모리 스트링 위에 있다. 하나 이상의 층간 유전체(inter-layer dielectric, ILD) 층에 복수의 상호 연결부를 포함하고 있는 어레이 상호 연결층(array interconnect layer)이 형성될 수 있다. 도 5c에 도시된 바와 같이, 어레이 상호 연결층(522)은 유전체 스택(508)과 메모리 스트링(514) 위에 형성될 수 있다. 어레이 상호 연결층(522)은 메모리 스트링(514)으로부터 그리고 메모리 스트링(514)에 전기 신호를 전달하기 위해 하나 이상의 ILD 층에 상호 연결부, 예컨대 비트 라인(524)을 포함하고 있을 수 있다. 일부 실시예에서, 각각의 비트 라인 콘택(526)이 대응하는 메모리 스트링(514)의 상부 반도체 플러그(507)(소스) 위에 있으면서 상부 반도체 플러그(507)와 접촉하고 또한 대응하는 비트 라인(524) 아래에 있으면서 비트 라인(524)과 접촉할 수 있도록, 어레이 상호 연결층(522)을 형성하기 전에, 메모리 스택(528) 위에 형성된 ILD 층에 비트 라인 콘택(526)을 형성할 수 있다. 일부 실시예에서, 비트 라인(524)의 배열과 레이아웃은 도 5와 도 2의 비트 라인(204, 304, 404)의 설명을 참조할 수 있고, 여기서는 이에 대해 반복하지 않는다.
일부 실시예에서, 어레이 상호 연결층(522)은 복수의 ILD 층과 복수의 공정에서 형성되는 복수의 ILD 층의 상호 연결부를 포함한다. 예를 들어, 비트 라인(524)은 CVD, 또는 PVD, 또는 ALD, 또는 전기도금(electroplating), 무전해 도금(electroless plating), 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 증착되는 전도성 재료를 포함할 수 있다. 비트 라인(524)을 형성하기 위한 제조 공정은 또한 포토리소그래피, 또는 화학 기계적 연마(Chemical Mechanical Polishing, CMP), 또는 습식/건식 식각, 또는 임의의 다른 적절한 공정을 포함할 수 있다. ILD 층은 CVD, 또는 PVD, 또는 ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착되는 유전체를 포함할 수 있다. 도 5c에 도시된 ILD 층과 상호 연결부을 집합적으로 "상호 연결층"(예를 들어, 어레이 상호 연결층(522))이라 할 수 있다.
형성되는 메모리 스택은 읽기, 쓰기, 및 소거와 같은 연산을 위해 메모리 시스템의 다른 부분과 결합될 수 있다. 도 7은 제조 방법(600)에 의해 형성되는 3D 메모리 소자를 포함하는 시스템(700)의 단면도이다. 시스템(700)은 접합된 반도체 소자를 포함할 수 있다.
시스템(700)은 본 개시의 실시예에 따라 3D 메모리 소자를 포함하는 메모리 시스템의 예를 나타낸다. 시스템(700)은 실리콘(예를 들어, 단결정 실리콘), 또는 실리콘 게르마늄(SiGe), 또는 갈륨 비소(GaAs), 또는 게르마늄(Ge), 또는 실리콘 온 인슐레이터(SOI), 또는 어떤 다른 적절한 재료를 포함할 수 있는 기판(708)을 포함할 수 있다. 시스템(700)은 2개의 반도체 구조, 즉 도 1 내지 도 3 중 어느 하나에서 설명된 3D 메모리 소자를 포함하는 메모리 어레이 소자 칩(memory array device chip, 702)과 접합 인터페이스(706)에서 면대면 방식으로 메모리 어레이 소자 칩(702)의 상부에 접합되는 주변 소자 칩(704)을 포함할 수 있다. 주변 소자 칩(704)이 본 명세서에서 시스템의 구성 요소의 예시를 위한 예로 사용된다는 것을 유의해야 한다. 일부 실시예에서, 주변 소자는 3D 메모리 소자와 동일한 기판 위에 형성되고, 3D 메모리 소자의 위에 또는 아래에 또는 3D 메모리 소자의 측면에 적층된다. 일부 실시예에서, 접합 인터페이스(706)는 직접 접합 기술(예를 들어, 땜납이나 접착제와 같은 중간층을 사용하지 않고 표면들 간의 접합을 형성하는 기술)인 하이브리드 접합("금속/유전체 하이브리드 접합"으로도 알려져 있음)의 결과로서 메모리 어레이 소자 칩(702)과 주변 소자 칩(704) 사이에 배치되고, 금속-금속 접합과 유전-유전체 접합을 동시에 얻을 수 있다. 일부 실시예에서, 접합 인터페이스(706)는 메모리 어레이 소자 칩(702)과 주변 소자 칩(704)이 만나고 접합되는 장소이다. 실제로, 접합 인터페이스(706)는 메모리 어레이 소자 칩(702)의 상부 표면과 주변 소자 칩(704)의 하부 표면을 포함하는 소정의 두께를 가진 층일 수 있다.
일부 실시예에서, 메모리 어레이 소자 칩(702)은, 메모리 셀이 메모리 어레이 소자 층(734) 내의 메모리 스트링(710)(예를 들어, NAND 메모리 스트링)의 어레이 형태로 제공되는 NAND 플래시 메모리 소자이다. 메모리 어레이 소자 층(734)은 기판(708) 위에 배치될 수 있다. 일부 실시예에서, 각각의 메모리 스트링(710)은 전도층과 유전체 층(본 명세서에서 "도체/유전체 층 쌍"이라고 함)을 각각 포함하는 복수의 쌍을 통해 수직으로 연장된다. 본 명세서에서는 적층된 도체/유전체 층 쌍을 집합적으로 메모리 어레이 소자 층(734) 내의 메모리 스택(712)이라 한다. 메모리 스택(712) 내의 도체층과 유전체 층은 수직 방향으로 교대로 적층될 수 있다. 각각의 메모리 스트링(710)은 반도체 채널과, 터널링층, 저장층("전하 트랩/저장층"으로도 알려져 있음), 및 차단층(도시되지 않음)을 포함하는 복합 유전체 층("메모리 필름"으로도 알려져 있음)을 포함할 수 있다. 메모리 스트링(710)의 구조는 도 5에서 설명된 메모리 스트링(514)과 동일하거나 또는 유사할 수 있고, 메모리 스트링(710)의 횡방향 배열은 도 2 내지 도 4에서 설명된 반도체 채널/메모리 스트링(예를 들어, 208, 308, 408)의 횡방향 배열을 참조할 수 있다. 일부 실시예에서, 메모리 어레이 소자 층(734)은 메모리 스택(712)을 통해 수직으로 연장되는 게이트 라인 슬릿(gate line slit, "GLS") 또는 슬릿 구조(714)를 더 포함한다. GLS(714)는 게이트 교체 공정에 의해 메모리 스택(712) 내의 도체/유전체 층 쌍을 형성하는 데 사용될 수 있고, 메모리 스트링(710)의 ACS를 전기적으로 연결하기 위해 전도성 재료로 채워질 수 있다.
일부 실시예에서, 메모리 어레이 소자 칩(702)은 또한 메모리 스트링(710)에 그리고 메모리 스트링(710)으로부터 전기 신호를 전달하기 위해 메모리 어레이 소자 층(734) 위에 어레이 상호 연결층(736)을 포함한다. 도 7에 도시된 바와 같이, 어레이 상호 연결층(736)은 수직 상호 연결 액세스 (비아) 콘택(vertical interconnect access (via) contact, 716)과 횡방향 상호 연결선(718)을 포함하는 복수의 상호 연결부(본 명세서에서는 "콘택"이라고도 함)를 포함할 수 있다. 본 명세서에 사용되는 바와 같이, "상호 연결부"라는 용어는 어떤 적합한 유형의 상호 연결부, 예컨대 MEOL(middle-end-of-line) 상호 연결부와 BEOL(back-end-of-line) 상호 연결부를 넓게 포함할 수 있다. 어레이 상호 연결층(736)은 비트 라인(746), 비트 라인 콘택(748), 상호 연결선(718), 및 비아 콘택(716)이 형성될 수 있는 하나 이상의 층간 유전체(interlayer dielectric, ILD) 층("금속간 유전체(intermetal dielectric, IMD) 층"으로도 알려져 있음)을 더 포함할 수 있다. 비트 라인 콘택(748)은 비트 라인(746)과 메모리 스트링(710) 사이에 위치할 수 있다. 비트 라인 콘택(748)은 비트 라인(746)과 메모리 스트링(710) 간에 신호/데이터를 전송하기 위해 비트 라인(746)과 메모리 스트링(710)의 상부(예를 들어, 메모리 스트링(710)의 드레인)에 전기적으로 연결될 수 있다. 비트 라인(746)에 대한 상세한 설명은 도 2 내지 도 4의 비트 라인의 설명을 참조할 수 있고, 여기서는 다시 반복하지 않는다.
도 7에 도시된 바와 같이, 메모리 어레이 소자 칩(702)은 어레이 상호 연결층(736)과 메모리 어레이 소자 층(734) 위에 있는 접합층(738)으로서 접합 인터페이스(706)에 있는 접합층(738)을 더 포함할 수 있다. 접합층(738)은 복수의 접합 콘택(730)와 접합 콘택(730)을 전기적으로 절연시키는 유전체를 포함할 수 있다. 접합 콘택(730)은 텅스텐, 또는 코발트, 또는 구리, 또는 알루미늄, 또는 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 접합층(738)의 나머지 영역은 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 산질화물, 또는 저유전율(low-k) 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체로 형성될 수 있다. 접합 콘택(730)과 접합층(738) 내의 주변 유전체는 하이브리드 접합에 사용될 수 있다.
주변 소자 칩(704)은 박막 기판과 같은 반도체 층(720) 아래에 배치된 주변 소자 층(740)에 복수의 트랜지스터(722)를 포함하고 있을 수 있다. 일부 실시예에서, 주변 소자 층(740)은 시스템(700)의 동작을 용이하게 하는 데 사용되는 어떤 적절한 디지털, 아날로그, 및/또는 혼합 신호 주변 소자를 포함할 수 있다. 예를 들어, 주변 소자는 페이지 버퍼, 또는 디코더(예를 들어, 행 디코더와 열 디코더), 또는 감지 증폭기, 또는 드라이버, 또는 전하 펌프(charge pump), 전류 또는 기준 전압, 또는 회로의 능동 또는 수동 부품(예를 들어, 트랜지스터, 또는 다이오드, 또는 저항, 또는 커패시터)을 포함할 수 있다. 주변 소자 층(740) 내의 주변 소자는 상호 연결부의 하나 이상의 층을 통해 메모리 스트링(710)에 전기적으로 연결될 수 있다.
메모리 어레이 소자 칩(702)과 유사하게, 주변 소자 칩(704)은 또한 트랜지스터(722)에 그리고 트랜지스터로부터 전기 신호를 전달하기 위해 주변 소자 층(740) 아래에 배치된 주변 상호 연결층(742)을 포함할 수 있다. 주변 상호 연결층(742)은 하나 이상의 ILD 층에 상호 연결선(726)과 비아 콘택(724)을 포함하고 있는 복수의 상호 연결부를 포함할 수 있다. 일부 실시예에서, 주변 소자 칩(704)은 또한 반도체 층(720)을 통해 수직으로 연장되는 비아 콘택(728)(예를 들어, 반도체 층(720)이 박형화된 실리콘 기판이면 스루 실리콘 비아(through silicon via,TSV))를 포함한다. 일부 실시예에서, 주변 소자 칩(704)은 트랜지스터(722) 위의 BEOL 상호 연결층(미도시)과 반도체 층(720)을 더 포함한다. 일부 실시예에서, BEOL 상호 연결층은 시스템(700)과 외부 회로 사이에 전기 신호를 전달할 수 있는 어떤 적합한 BEOL 상호 연결부와 콘택 패드(contact pad)를 포함한다.
도 7에 도시된 바와 같이, 주변 소자 칩(704)은 접합 인터페이스(706)에 그리고 주변 상호 연결층(742)과 주변 소자 층(740) 아래에 접합층(744)을 더 포함할 수 있다. 접합층(744)은 복수의 접합 콘택(732), 및 접합 콘택(732)을 전기적으로 절연시키는 유전체를 포함할 수 있다. 접합 콘택(732)은 텅스텐, 또는 코발트, 또는 구리, 또는 알루미늄, 또는 실리사이드, 또는 이들의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 접합층(744)의 나머지 영역은 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 산질화물, 또는 저유전율(low-k) 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체로 형성될 수 있다. 접합 콘택(732)과 접합층(744)의 주변 유전체는 하이브리드 접합에 사용될 수 있다.
본 개시의 실시예는 3D 메모리 소자를 제공한다. 일부 실시예에서, 3D 메모리 소자는 기판, 메모리 영역 내의 기판 위로 각각 수직으로 연장되는 복수의 메모리 스트링, 및 복수의 메모리 스트링 위의 복수의 비트 라인을 포함한다. 복수의 비트 라인 중 적어도 하나가 복수의 메모리 스트링 중 하나에 전기적으로 연결된다.
일부 실시예에서, 복수의 메모리 스트링 각각은 복수의 비트 라인 중 서로 다른 단일 비트라인에 전기적으로 연결된다.
일부 실시예에서, 3D 메모리 소자는 메모리 영역의 경계를 따라 횡방향으로 연장되는 적어도 하나의 슬릿 구조를 더 포함한다.
일부 실시예에서, 복수의 메모리 스트링은 메모리 영역에서 제1 횡방향과 제2 횡방향을 따라 연장되는 어레이로 배열된다. 제1 횡방향은 제2 횡방향에 수직일 수 있다. 복수의 비트 라인은 제1 방향을 따라 배열되어 제2 횡방향을 따라 연장되고, 서로 평행할 수 있다. 평면도에서, 제1 횡방향을 따라 채널 피치에 배열된 비트 라인의 수가 제2 횡방향을 따라 비트 라인에 전기적으로 연결된 메모리 스트링의 수와 동일할 수 있다.
일부 실시예에서, 어레이는 제1 방향을 따라 횡방향으로 각각 연장되는 2개의 슬릿 구조 사이에 배열된다. 평면도에서, 채널 피치에 배열된 비트 라인의 수가 채널 피치에 있는 메모리 스트링으로서 2개의 슬릿 구조 사이의 메모리 스트링의 수와 동일할 수 있다.
일부 실시예에서, 평면도에서, 채널 피치 내의 비트 라인들은 균등하게 이격되어 있고, 제1 횡방향을 따르는 비트 라인 피치는 명목상 채널 피치의 1/N과 동일하다. N은 채널 피치 내의 비트 라인의 수와 동일할 수 있다.
일부 실시예에서, 어레이는 제2 횡방향을 따라 적어도 6개의 스트링 행을 포함한다.
일부 실시예에서, N은 양의 정수로서 짝수이다.
일부 실시예에서, 복수의 메모리 스트링 각각은 채널 구조와 채널 구조 위의 드레인을 포함한다. 드레인은 각각의 비트 라인에 전기적으로 연결될 수 있다.
일부 실시예에서, 평면도에서, 어떠한 절단 구조도 메모리 영역 내의 복수의 메모리 스트링과 중첩하지 않고, 메모리 영역은 핑거(finger)이다.
일부 실시예에서, 3D 메모리 소자는 횡방향으로 연장되어 복수의 메모리 스트링과 교차하는 복수의 인터리빙된 도체층과 절연층을 더 포함한다. 메모리 영역에서 제1 도체층이 연장되는 방향을 따라, 제1 도체층이 연속적으로 연장된다.
본 개시의 실시예는 또한 다른 3D 메모리 소자를 제공한다. 3D 메모리 소자는 기판, 및 평면도에서 제1 횡방향과 제2 횡방향을 따라 연장되는 복수의 메모리 스트링을 포함한다. 복수의 메모리 스트링 각각은 메모리 영역에서 기판 위로 수직으로 연장된다. 3D 메모리 소자는 또한 제2 횡방향을 따라 복수의 메모리 스트링 위로 연장되는 복수의 비트 라인을 포함한다. 복수의 비트 라인은 명목상 서로 평행하다. 3D 메모리 소자는 또한, 평면도에서 복수의 메모리 스트링 중 적어도 하나와 중첩하고 제2 횡방향을 따라 복수의 메모리 스트링을 제1 부분과 제2 부분으로 분할하는 절단 구조(cut structure)를 포함한다. 복수의 메모리 스트링 중 적어도 하나의 메모리 스트링 위의 비트 라인의 수가 적어도 3이다.
일부 실시예에서, 복수의 메모리 스트링의 제1 부분과 제2 부분은, 제2 횡방향을 따라 동일한 수의 스트링 행을 포함하고 제1 횡방향을 따라 동일한 수의 스트링 열을 포함한다. 복수의 비트 라인 각각은, 제1 부분에 있는 하나의 메모리 스트링과 제2 부분에 있는 다른 메모리 스트링과 전기적으로 연결된다.
일부 실시예에서, 복수의 메모리 스트링은 제1 횡방향과 제2 횡방향을 따라 연장되는 어레이로 배열되고, 복수의 메모리 스트링의 제1 부분과 제2 부분 각각은 제2 횡방향을 따라 짝수의 스트링 행을 포함한다.
일부 실시예에서, 제1 부분과 제2 부분 각각은 제2 횡방향을 따라 N개의 스트링 행을 포함하고, 채널 피치가 제1 횡방향을 따라 배열된 N개의 비트 라인을 포함한다. 비트 라인 피치가 명목상 제1 횡방향을 따라 채널 피치의 1/N과 동일할 수 있고, N은 적어도 6일 수 있다.
일부 실시예에서, N은 양의 정수로서 짝수이다.
일부 실시예에서, 복수의 메모리 스트링 각각은 채널 구조와 채널 구조 위의 드레인을 포함하고, 드레인은 각각의 비트 라인에 전기적으로 연결된다.
본 개시의 실시예는 3D 메모리 시스템을 제공한다. 3D 메모리 시스템은 메모리 스택, 복수의 메모리 스트링, 복수의 비트 라인, 및 복수의 주변 소자를 포함한다. 메모리 스택은 기판 위의 절연 구조에 복수의 인터리빙된 도체층과 절연층을 포함하고 있을 수 있다. 복수의 메모리 스트링은 평면도에서 메모리 영역의 제1 횡방향과 제2 횡방향을 따라 메모리 스택으로 연장될 수 있고, 복수의 메모리 스트링 각각은 기판으로 수직으로 연장된다. 복수의 비트 라인은 복수의 메모리 스트링 위에 있고 복수의 메모리 스트링에 전기적으로 연결될 수 있다. 일부 실시예에서, 복수의 비트 라인 중 적어도 하나가 복수의 메모리 스트링 중 하나에 전기적으로 연결된다. 복수의 주변 소자가 복수의 메모리 스트링에 전기적으로 연결될 수 있다.
일부 실시예에서, 복수의 메모리 스트링 각각은 복수의 비트 라인 중 서로 다른 하나의 비트 라인에 전기적으로 연결된다.
일부 실시예에서, 3D 메모리 시스템은 메모리 영역의 경계를 따라 횡방향으로 연장되는 적어도 하나의 슬릿 구조를 더 포함한다.
일부 실시예에서, 복수의 메모리 스트링은 제1 횡방향과 제2 횡방향을 따라 메모리 영역으로 연장되는 어레이로 배열된다. 제1 횡방향은 제2 횡방향에 수직일 수 있다. 일부 실시예에서, 복수의 비트 라인은 제1 방향을 따라 배열되어 제2 횡방향을 따라 연장되고, 서로 평행하다. 평면도에서, 제1 횡방향을 따라 채널 피치에 배열된 비트 라인의 수가 제2 횡방향을 따라 비트 라인에 전기적으로 연결된 메모리 스트링의 수와 동일하다.
일부 실시예에서, 어레이는 제1 방향을 따라 각각 횡방향으로 연장되는 2개의 슬릿 구조 사이에 배열된다. 일부 실시예에서, 평면도에서, 채널 피치에 배열된 비트 라인의 수가 채널 피치 내의 메모리 스트링으로서 2개의 슬릿 구조 사이의 메모리 스트링의 수와 동일하다.
일부 실시예에서, 평면도에서, 채널 피치 내의 비트 라인들은 균등하게 이격되어 있다. 제1 횡방향을 따르는 비트 라인 피치가 명목상 채널 피치의 1/N과 동일하고, N은 채널 피치 내의 비트 라인의 수이다.
일부 실시예에서, 어레이는 제2 횡방향을 따라 적어도 6개의 스트링 행을 포함한다.
일부 실시예에서, N은 양의 정수로서 짝수이다.
일부 실시예에서, 복수의 메모리 스트링 각각은 채널 구조와 채널 구조 위의 드레인을 포함한다. 드레인은 각각의 비트 라인에 전기적으로 연결될 수 있다.
일부 실시예에서, 평면도에서, 어떠한 절단 구조도 메모리 영역 내의 복수의 메모리 스트링과 중첩하지 않고, 메모리 영역은 핑거이다.
일부 실시예에서, 메모리 영역에서 제1 도체층이 연장되는 방향을 따라, 제1 도체층이 연속적으로 연장된다.
본 개시의 실시예는 3D 메모리 시스템을 제공한다. 3D 메모리 시스템은 메모리 스택, 복수의 메모리 스트링, 절단 구조, 복수의 비트 라인, 및 복수의 주변 소자를 포함한다. 메모리 스택은 기판 위의 절연 구조에 복수의 인터리빙된 도체층과 절연층을 포함하고 있을 수 있다. 복수의 메모리 스트링은 평면도에서 제1 횡방향과 제2 횡방향을 따라 메모리 스택으로 연장될 수 있고, 복수의 메모리 스트링 각각은 기판으로 수직으로 연장된다. 절단 구조는 평면도에서 복수의 메모리 스트링 중 적어도 하나와 중첩할 수 있고, 복수의 메모리 스트링을 제2 횡방향을 따라 제1 부분과 제2 부분으로 분할할 수 있다. 복수의 비트 라인은 복수의 메모리 스트링 위에 있을 수 있고 복수의 비트 라인에 전기적으로 연결될 수 있다. 복수의 비트 라인 각각은 서로 평행할 수 있다. 복수의 메모리 스트링 중 적어도 하나의 메모리 스트링 위의 비트 라인의 수가 적어도 3일 수 있다. 복수의 주변 소자가 복수의 메모리 스트링에 전기적으로 연결될 수 있다.
일부 실시예에서, 복수의 메모리 스트링의 제1 부분과 제2 부분은, 제2 횡방향을 따라 동일한 수의 스트링 행을 포함하고 제1 횡방향을 따라 동일한 수의 스트링 열을 포함한다. 일부 실시예에서, 복수의 비트 라인 각각은, 제1 부분에 있는 하나의 메모리 스트링과 제2 부분에 있는 다른 메모리 스트링에 전기적으로 연결된다.
일부 실시예에서, 복수의 메모리 스트링은 제1 횡방향과 제2 횡방향을 따라 연장되는 어레이로 배열된다. 일부 실시예에서, 복수의 메모리 스트링의 제1 부분과 제2 부분 각각은 제2 횡방향을 따라 짝수의 스트링 행을 포함한다.
일부 실시예에서, 평면도에서, 제1 부분과 제2 부분 각각은 제2 횡방향을 따라 N개의 스트링 행을 포함한다. 채널 피치가 제1 횡방향을 따라 배열된 N개의 비트 라인을 포함할 수 있다. 비트 라인 피치가 명목상 제1 횡방향을 따라 채널 피치의 1/N일 수 있고, N은 적어도 6이다.
일부 실시예에서, N은 양의 정수로서 짝수이다.
복수의 메모리 스트링 각각은 채널 구조와 채널 구조 위의 드레인을 포함하고, 드레인은 각각의 비트 라인에 전기적으로 연결된다.
특정 실시예에 대한 앞의 설명은 본 개시의 일반적인 개념을 벗어나지 않으면서 과도한 실험 없이 다른 사람들이 당해 기술 분야의 기술 내에서 지식을 적용하여 특정 실시예와 같은 다양한 적용을 용이하게 수정하거나 및/또는 적응할 수 있도록, 본 개시의 일반적인 특성을 드러낼 것이다. 그러므로, 이러한 적응과 수정은 본 명세서에 제시된 교시와 지침에 기초하여, 개시된 실시예의 등가물의 의미와 범위 안에 있기 위한 것이다. 당업자가 교시와 지침을 고려하여 본 명세서의 용어 또는 어구를 해석할 수 있도록, 본 명세서의 어구 또는 용어는 설명을 위한 것이지 제한을 위한 것이 아니라고 이해해야 한다.
앞에서는 지정된 기능들과 지정된 기능들의 관계의 구현을 나타내는 기능 빌딩 블록의 도움으로 본 개시의 실시예를 설명하였다. 본 명세세에서는 설명의 편의를 위해 이러한 기능 빌딩 블록의 경계를 임의로 정의하였다. 지정된 기능들과 지정된 기능들의 관계를 적절하게 수행하는 한 대체 경계를 정의할 수 있다.
발명의 내용과 요약서는 발명자에 의해 고려된 바와 같이 본 개시의 모든 예시적인 실시예가 아니라 하나 이상의 실시예를 제공할 수 있고, 따라서 본 개시와 첨부된 청구범위를 어떤 식으로든 제한하려는 것이 아니다.
본 개시의 폭과 범위는 전술한 예시적인 실시예 중 어느 것에 의해서도 제한되어서는 안 되며, 다음의 청구범위와 그 균등물에 따라서만 정의되어야 한다.
Claims (34)
- 3차원(three-dimensional, 3D) 메모리 소자로서,
기판;
평면도에서 제1 횡방향과 제2 횡방향을 따라 연장되는 복수의 메모리 스트링 - 상기 복수의 메모리 스트링 각각은 메모리 영역에서 상기 기판 위로 수직으로 연장됨 -;
상기 제2 횡방향을 따라 상기 복수의 메모리 스트링 위로 연장되는 복수의 비트 라인 - 상기 복수의 비트 라인은 명목상 서로 평행함 -; 및
평면도에서 상기 복수의 메모리 스트링 중 적어도 하나와 중첩하고, 상기 제2 횡방향을 따라 상기 복수의 메모리 스트링을 제1 부분과 제2 부분으로 분할하는 절단 구조(cut structure) - 상기 복수의 메모리 스트링 중 적어도 하나의 메모리 스트링 위의 비트 라인의 수가 적어도 3임 -
를 포함하는 3차원(3D) 메모리 소자. - 제1항에 있어서,
상기 복수의 메모리 스트링의 제1 부분과 제2 부분은, 상기 제2 횡방향을 따라 동일한 수의 스트링 행을 포함하고 상기 제1 횡방향을 따라 동일한 수의 스트링 열을 포함하며;
상기 복수의 비트 라인 각각은, 상기 제1 부분에 있는 하나의 메모리 스트링과 상기 제2 부분에 있는 다른 메모리 스트링과 전기적으로 연결되는, 3차원(3D) 메모리 소자. - 제2항에 있어서,
상기 복수의 메모리 스트링은 상기 제1 횡방향과 상기 제2 횡방향을 따라 연장되는 어레이(array)로 배열되고;
상기 복수의 메모리 스트링의 제1 부분과 제2 부분 각각은 상기 제2 횡방향을 따라 짝수의 스트링 행을 포함하는, 3차원(3D) 메모리 소자. - 제3항에 있어서,
평면도에서,
상기 제1 부분과 상기 제2 부분 각각은 상기 제2 횡방향을 따라 N개의 스트링 행을 포함하고;
채널 피치(channel pitch)가 상기 제1 횡방향을 따라 배열된 N개의 비트 라인을 포함하며;
비트 라인 피치가 명목상 상기 제1 횡방향을 따라 상기 채널 피치의 1/N이고, N은 적어도 6인, 3차원(3D) 메모리 소자. - 제4항에 있어서,
N은 양의 정수로서 짝수인, 3차원(3D) 메모리 소자. - 제1항에 있어서,
상기 복수의 메모리 스트링 각각은 채널 구조와 상기 채널 구조 위의 드레인을 포함하고, 상기 드레인은 각각의 비트 라인에 전기적으로 연결되는, 3차원(3D) 메모리 소자. - 3차원(three-dimensional, 3D) 메모리 시스템으로서,
기판 위의 절연 구조에 복수의 인터리빙된 도체층과 절연층을 포함하고 있는 메모리 스택;
평면도에서 메모리 영역의 제1 횡방향과 제2 횡방향을 따라 상기 메모리 스택에서 연장되는 복수의 메모리 스트링 - 상기 복수의 메모리 스트링 각각은 상기 기판으로 수직으로 연장됨 -;
상기 복수의 메모리 스트링 위에 있고 상기 복수의 메모리 스트링에 전기적으로 연결된 복수의 비트 라인 - 상기 복수의 비트 라인 중 적어도 하나가 상기 복수의 메모리 스트링 중 하나에 전기적으로 연결됨 -; 및
상기 복수의 메모리 스트링에 전기적으로 연결된 복수의 주변 소자(peripheral device)
를 포함하는 3차원(3D) 메모리 시스템. - 제7항에 있어서,
상기 복수의 메모리 스트링 각각은 상기 복수의 비트 라인 중 서로 다른 하나의 비트 라인에 전기적으로 연결되는, 3차원(3D) 메모리 시스템. - 제8항에 있어서,
상기 메모리 영역의 경계를 따라 횡방향으로 연장되는 적어도 하나의 슬릿 구조
를 더 포함하는 3차원(3D) 메모리 시스템. - 제9항에 있어서,
평면도에서, 어떠한 절단 구조도 상기 메모리 영역 내의 상기 복수의 메모리 스트링과 중첩하지 않고, 상기 메모리 영역은 핑거(finger)이며;
상기 메모리 영역에서 제1 도체층이 연장되는 방향을 따라, 상기 제1 도체층이 연속적으로 연장되는, 3차원(3D) 메모리 시스템. - 삭제
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