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KR102579595B1 - 슬라이서의 동작 전류를 제어하기 위한 안정화된 고주파 피킹을 갖는 프로그래밍 가능한 연속 시간 선형 이퀄라이저 - Google Patents

슬라이서의 동작 전류를 제어하기 위한 안정화된 고주파 피킹을 갖는 프로그래밍 가능한 연속 시간 선형 이퀄라이저 Download PDF

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KR102579595B1
KR102579595B1 KR1020217010333A KR20217010333A KR102579595B1 KR 102579595 B1 KR102579595 B1 KR 102579595B1 KR 1020217010333 A KR1020217010333 A KR 1020217010333A KR 20217010333 A KR20217010333 A KR 20217010333A KR 102579595 B1 KR102579595 B1 KR 102579595B1
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gate
voltage
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아르민 타잘리
크리스토프 월터
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칸도우 랩스 에스에이
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Abstract

액티브 부하 회로 - 액티브 부하 회로는, 부하 트랜지스터의 쌍 및 부하 트랜지스터의 쌍의 게이트에 각각 연결되는 액티브 저항기의 쌍의 저항 값에 의해 부분적으로 결정되는 주파수 응답 특성에 따라 액티브 부하 회로에 대한 고주파 피킹을 제공하는 고주파 이득 스테이지를 구비함 - 를 구동하는 차동 증폭기, 및 부하 트랜지스터의 쌍의 게이트에서의 프로세스 및 온도 변동(PVT) 의존 전압을 담당할 액티브 저항기의 쌍의 저항 값을 안정화시키기 위해 액티브 저항기의 게이트에서 PVT 의존 제어 전압을 생성하는 것에 의해 고주파 이득 스테이지의 고주파 피킹을 안정화시키도록 구성되는 바이어스 회로를 포함하는 방법 및 시스템이 설명된다.

Description

슬라이서의 동작 전류를 제어하기 위한 안정화된 고주파 피킹을 갖는 프로그래밍 가능한 연속 시간 선형 이퀄라이저
관련 출원에 대한 교차 참조
본 출원은 Armin Tajalli라는 이름으로 2018년 9월 10일자로 출원된 발명의 명칭이 "Programmable Continuous Time Linear Equalizer for Controlling Operating Current of a Slicer"인 미국 가출원 번호 제62/729,404호의 이점을 주장하는데, 이 가출원은 모든 목적을 위해 그 전체가 참조에 의해 본원에 통합된다.
참고 문헌
다음의 선행 출원은 모든 목적을 위해 그들 전체가 참조에 의해 본원에 통합된다:
Harm Cronie 및 Amin Shokrollahi의 이름으로 2010년 5월 20일자로 출원된, 발명의 명칭이 "Orthogonal Differential Vector Signaling"인 출원 제12/784,414호의 미국 특허 공개 공보 제2011/0268225호(이하, [Cronie I]).
Harm Cronie 및 Amin Shokrollahi의 이름으로 2010년 12월 30일자로 출원된, 발명의 명칭이 "Power and Pin Efficient Chip-to-Chip Communications with Common-Mode Resilience and SSO Resilience"인 출원 제12/982,777호의 미국 특허 공개 공보 제2011/0302478호(이하 "Cronie II").
Armin Tajalli, Harm Cronie, 및 Amin Shokrollahi의 이름으로 2012년 7월 5일자로 출원된, 발명의 명칭이 "Methods and Circuits for Efficient Processing and Detection of Balanced Codes"인 미국 특허 출원 번호 제13/542,599호(이하 "Tajalli I"로 칭해짐).
이하 [Holden I]로서 식별되는, Brian Holden, Amin Shokrollahi 및 Anant Singh의 이름으로 2013년 3월 15일자로 출원된, 발명의 명칭이 "Methods and Systems for Skew Tolerance in and Advanced Detectors for Vector Signaling Codes for Chip-to-Chip Communication"인 미국 특허 출원 번호 제13/842,740호;
이하 [Shokrollahi III]으로서 식별되는, Amin Shokrollahi, Brian Holden, 및 Richard Simpson의 이름으로 2014년 2월 28일자로 출원된, 발명의 명칭이 "Clock Embedded Vector Signaling Codes"인 미국 특허 가출원 제61/946,574호.
이하 [Shokrollahi II]로서 식별되는, Amin Shokrollahi, Ali Hormati, 및 Roger Ulrich의 이름으로 2015년 8월 4일자로 출원된, 발명의 명칭이 "Method and Apparatus for Low Power Chip-to-Chip Communications with Constrained ISI Ratio"인 미국 특허 출원 번호 제14/612,241호.
이하 [Ulrich I]로서 식별되는, Roger Ulrich 및 Peter Hunt의 이름으로 2013년 5월 15일자로 출원된, 발명의 명칭이 "Circuits for Efficient Detection of Vector Signaling Codes for Chip-to-Chip Communications using Sums of Differences"인 미국 특허 출원 제13/895,206호.
이하 [Holden II]로서 식별되는, Brian Holden 및 Amin Shokrollahi의 이름으로 2015년 8월 3일자로 출원된, 발명의 명칭이 "Orthogonal Differential Vector Signaling Codes with Embedded Clock"인 미국 특허 출원 번호 제14/816,896호.
이하 [Stewart I]로서 식별되는, Richard Simpson, Andrew Stewart, 및 Ali Hormati의 이름으로 2015년 10월 29일자로 출원된, 발명의 명칭이 "Clock Data Alignment System for Vector Signaling Code Communications Link"인 미국 특허 출원 번호 제14/926,958호.
이하 [Tajalli II]로 식별되는, Armin Tajalli의 이름으로 2015년 10월 28일자로 출원된, 발명의 명칭이 "Advanced Phase Interpolator"인 미국 특허 출원 번호 제14/925,686호.
이하 [Tajalli III]로서 식별되는, Armin Tajalli의 이름으로 2016년 1월 25일자로 출원된, 발명의 명칭이 "Voltage Sampler Driver with Enhanced High-Frequency Gain"인 미국 특허 가출원 제62/286,717호.
이하 [Tajalli IV]로서 식별되는, Armin Tajalli의 이름으로 2019년 6월 7일자로 출원된, 발명의 명칭이 "Passive Multi-Input Comparator for Orthogonal Codes on a Multi-Wire Bus"인 미국 특허 출원 번호 제16/435,412호.
발명의 분야
본 실시형태는 일반적으로 통신 시스템 회로에 관한 것으로, 특히, 칩 대 칩 통신을 위해 사용되는 고속 다중 와이어 인터페이스로부터 수신된 통신 신호를 검출하는 하나의 성분으로서, 제공된 클록 신호에 대한 수신된 신호 전압의 즉각적인 측정을 획득하는 것에 관한 것이다.
현대의 디지털 시스템에서, 디지털 정보는 신뢰 가능하고 효율적인 방식으로 프로세싱되어야 한다. 이러한 맥락에서, 디지털 정보는 이산적인, 즉 불연속적인 값으로 이용 가능한 정보로서 이해되어야 한다. 비트, 비트의 모음(collection)뿐만 아니라, 또한 유한 집합(finite set)으로부터의 숫자도 디지털 정보를 나타내기 위해 사용될 수 있다.
대부분의 칩 대 칩, 또는 디바이스 대 디바이스 통신 시스템에서, 통신은 집성 대역폭(aggregate bandwidth)을 증가시키기 위해 복수의 배선을 통해 발생한다. 단일의 또는 쌍의 이들 배선은 채널 또는 링크로 칭해질 수도 있으며 다수의 채널은 전자 컴포넌트 사이에서 통신 버스를 생성한다. 물리적 회로부(circuitry) 레벨에서, 칩 대 칩 통신 시스템에서, 버스는, 통상적으로, 칩과 마더보드 사이의 패키지에서, 인쇄 회로 기판(printed circuit board; "PCB") 보드 상에서, 또는 PCB 사이의 케이블 및 커넥터에서, 전기적 도체로 구성된다. 고주파 애플리케이션에서, 마이크로스트립 또는 스트립라인 PCB 트레이스가 사용될 수도 있다.
버스 와이어를 통해 신호를 송신하기 위한 일반적인 방법은 싱글 엔드형(single-ended) 및 차동 시그널링 방법을 포함한다. 고속 통신을 필요로 하는 애플리케이션에서, 그들 방법은, 특히 고속 통신에서, 전력 소비 및 핀 효율성(pin-efficiency)의 관점에서 추가로 최적화될 수 있다. 더욱 최근에는, 칩 대 칩 통신 시스템의 전력 소비, 핀 효율성 및 노이즈 강건성 사이의 트레이드오프(trade-off)를 추가로 최적화하기 위해 벡터 시그널링 방법이 제안되었다. 그들 벡터 시그널링 시스템에서, 송신기에서의 디지털 정보는, 송신 채널 속성 및 통신 시스템 설계 제약에 기초하여 전력 소비, 핀 효율성 및 속도 트레이드오프를 최적화하기 위해 선택되는 벡터 코드워드의 형태로 상이한 표현 공간으로 변환된다. 본원에서, 이 프로세스는 "인코딩"으로 지칭된다. 인코딩된 코드워드는 송신기로부터 하나 이상의 수신기로 신호의 그룹으로서 전달된다. 수신기에서, 코드워드에 대응하는 수신된 신호(received signal)는 원래의 디지털 정보 표현 공간으로 다시 변환된다. 본원에서, 이 프로세스는 "디코딩"으로 지칭된다.
사용되는 인코딩 방법에 관계없이, 수신 디바이스로 제공되는 수신된 신호는, 송신 채널 지연, 간섭 및 노이즈에 관계없이, 원래의 송신된 값을 가장 잘 나타내는 간격에서 샘플링된다(또는 다르게는 그들 신호 값이 레코딩됨). 이 샘플링 또는 슬라이싱 동작의 타이밍은, 적절한 샘플 타이밍을 결정하는 관련된 클록 및 데이터 복구(Clock and Data Recovery; CDR) 타이밍 시스템에 의해 제어된다.
통신 시스템을 통해 송신되는 데이터 값을 신뢰성 있게 검출하기 위해, 수신기는 신중하게 선택된 시간에 수신된 신호 값 진폭을 정확하게 측정한다. 몇몇 실시형태에서, 수신된 신호의 값은 먼저 공지된 샘플 앤드 홀드(sample-and-hold) 또는 트랙 앤드 홀드(track-and-hold) 회로(또는 증폭 앤드 홀드(amplify-and-hold) 또는 통합 앤드 홀드(integrate-and-hold)와 같은 공지된 변형)를 사용하여 선택된 시간에 캡쳐되고, 그 다음, 결과적으로 나타나는 값은 공지된 전압 비교기 회로를 사용하여 하나 이상의 기준 값에 대해 측정된다. 다른 실시형태는 먼저 비교기를 사용하여 아날로그 신호를 "슬라이싱"하여 디지털 결과를 획득되고, 그 다음, 클록식 디지털 래치(clocked digital latch)를 사용하여 결과적으로 나타나는 이진 값을 디지털 방식으로 샘플링한다. 추가적인 실시형태는 시간 및 진폭 도메인 제약 둘 모두를 적용하도록 구성되는 회로를 활용하여, 특정한 시간에서의 그리고 제공된 기준 레벨과 관련한 입력 값을 나타내는 결과를 생성한다.
신호 샘플링 이전에, 송신 신호 손실을 보상하고 신뢰 가능한 검출을 위한 충분한 신호 진폭을 제공하기 위해, 종종 연속 시간 선형 등화기(Continuous Time Linear Equalizer; CTLE) 형태의 입력 증폭이 사용될 수도 있다. [Cronie I]에서 설명되는 바와 같이 직교 차동 벡터 시그널링(Orthogonal Differential Vector Signaling; ODVS)을 활용하는 시스템은, 일반적으로 "다중 입력 비교기(multi-input comparator)" 또는 MIC로 공지되어 있는 가중 선형 합산 엘리먼트를 사용하여 인코딩된 데이터 스트림을 복구하기 위해 다수의 입력 신호를 추가적으로 결합할 수도 있다.
많은 실시형태에서, 수신된 신호 소스는, 단일의 데이터 프로세싱 시스템이 유지할 수 있는 것보다 더 큰 레이트에서의 데이터 수신을 용이하게 하는 것(소위 다중 위상 수신기 아키텍쳐), 또는 클록 동기화, 테스트/진단 지원, 등등과 같은 보조 기능을 지원하는 것 중 어느 하나를 하기 위해, 다수의 샘플링 회로에 의해 측정될 수도 있다. 이들 실시형태에서, 예컨대 하나의 샘플러 내의 클록 스위칭으로부터의 에너지 누출은 샘플러 입력에서 과도 현상으로서 나타날 수도 있는데(본원에서 "킥백"으로서 설명됨), 이것은 그 다음 공통 입력 신호의 다른 샘플러 측정을 교란시킬 수도 있다. 이들 교란은, 각각의 수신 신호 소스가 다수의 샘플러를 구동해야만 하는 경우 확대되는데, 예는, 다중 위상 수신기 실시형태, 루프 언롤식(loop-unrolled) 또는 추론적 결정 피드백 이퀄라이제이션(Decision Feedback Equalization; DFE)을 활용하는 시스템, 또는 클록 데이터 복구(CDR) 또는 진단 육안경(diagnostic eye-scope)과 같은 보조 서비스를 포함한다. 상대적으로 약한 출력 구동 성능을 갖는 선형 프로세싱 회로는, 특히 전체 전력 소비를 최소화하려고 시도하는 시스템에서, 그러한 교란에 특히 취약하다. 샘플러 실시형태가, 그러한 샘플러와의 사용을 위해 최적화되는 CTLE 및 MIC 드라이버 실시형태와 함께, 설명되는데, 그 샘플러 실시형태는, 그들을 그러한 애플리케이션에서 특히 바람직하게 만드는 극도로 낮은 레벨의 킥백 에너지를 생성한다.
샘플링될 신호를 수신하고, 공통 노드의 쌍에서, 수신된 신호를 나타내는 차동 전류를 응답하여(responsively) 생성하기 위한, 복수의 샘플링 간격 신호 - 각각의 샘플링 간격 신호는 복수의 샘플링 위상의 대응하는 샘플링 위상에서 수신됨 - 를 수신하기 위한, 각각의 샘플링 위상에 대해, 샘플링 간격 신호를 수신하는 사전 충전 전계 효과 트랜지스터 (field-effect transistor; FET) 쌍을 사용하여 출력 노드의 대응하는 쌍을 사전 충전하기 위한, 공통 노드의 쌍에 연결되는 방전 FET 쌍 - FET 쌍은 샘플링 간격 신호를 수신하고 차동 전류가 출력 노드의 대응하는 쌍을 방전시키는 것을 선택적으로 가능하게 함 - 을 통해 출력 노드의 대응하는 쌍을 방전시키는 것에 의해 차동 출력 전압을 형성하기 위한, 그리고 차동 출력 전압을 래치하기 위한 방법 및 시스템이 설명된다.
도 1은 클록식 전압 샘플러 실시형태의 개략도이다.
도 2는 오프셋 전압 보상기를 더 포함하는 클록식 전압 샘플러 실시형태의 개략도이다.
도 3a, 도 3b, 및 도 3c는, 몇몇 실시형태에 따른, 벡터 시그널링 코드의 선형 디코딩을 더 포함하는 클록식 전압 샘플러 실시형태의 개략도이다.
도 4는 다른 클록식 전압 샘플러 실시형태의 개략도이다.
도 5는, 몇몇 실시형태에 따른, 낮은 입력 킥백을 갖는 다중 위상 샘플러의 블록도이다.
도 6a 및 도 6b는, 몇몇 실시형태에 따른, 샘플링 간격 신호를 묘사하는 타이밍 다이어그램이다.
도 7은, 몇몇 실시형태에 따른, 방법의 플로우차트이다.
도 8은 입력 드라이버 및 샘플러 조합의 개략도이다.
도 9는, 몇몇 실시형태에 따른, 방법의 플로우차트이다.
통신 시스템을 통해 송신되는 데이터 값을 신뢰성 있게 검출하기 위해, 통신 수신기는 신중하게 선택되는 시간에서, 통상적으로 전이 사이의 그 수신된 신호의 안정성의 기간의 중심 또는 그 부근에서, 자신의 수신된 신호 값 진폭을 정확하게 측정한다. 이 지점은 일반적으로 "눈(eye)의 중심"(신호 진폭 대 클록 간격의 널리 공지된 "아이 다이어그램(eye diagram)"을 지칭함)으로서 설명되며, 그 바람직한 샘플링 시간에 발생하도록 구성되는 로컬 "수신 클록"의 사용에 의해 통상적으로 결정된다. 샘플링 타이밍을 최적화하기 위해 클록 데이터 정렬(Clock Data Alignment; CDA) 시스템이 샘플 타이밍 대 수신 신호 안정성 시간을 측정하고 그것을 점진적으로 조정하기 때문에, 그러한 수신 클록 타이밍의 생성 및 지속적인 제어는 본 기술 분야에서 잘 이해된다.
몇몇 실시형태에서, 수신된 신호의 값은 먼저 샘플 앤드 홀드 또는 트랙 앤드 홀드 회로를 사용하여 선택된 시간에 캡쳐되고, 그 다음, 결과적으로 나타나는 값은 공지된 전압 비교기 회로를 사용하여 하나 이상의 기준 값에 대해 측정된다. 대안적인 실시형태에서, 신호 진폭은 전압 비교기를 사용하여 연속적으로 측정되는데, 디지털 결과는, 그 다음, 클록식 디지털 래치를 사용하여 시간에서 샘플링된다.
다른 실시형태는 시간 및 진폭 도메인 제약 둘 모두를 적용할 수 있는 회로를 활용하여, 특정한 시간에서의 그리고 제공된 기준 레벨과 관련한 입력 값을 나타내는 결과를 생성한다.
특히, [Cronie I], [Cronie II], 및 [Shokrollahi II]에서 설명되는 타입의 벡터 시그널링 코드는, [Holden I] 및 [Tajalli I]에서 설명되는 바와 같은 소위 다중 입력 비교기(Multi-Input Comparator; MIC)를 사용하여 효율적으로 디코딩될 수도 있다. 하나의 실시형태에서, 각각의 MIC는 다음 형태의 아날로그 계산을 수행하는데
Figure 112021040700480-pct00001
여기서 (x0, x1, ..., xm-1)은 수신된 벡터 신호 코드 값이고, a0, a1, ..., am-1은 각각의 입력과 관련되는 "가중 인자"이고, 부호 함수는 다음과 같이 정의된다:
x > 0이면 sign(x) = +1이고, x < 0이면 sign(x) = -1이며, x = 0이면 sign(x)는 정의되지 않는다.
[Holden I]은, 식 1 다수의 양의 입력 및 다수의 음의 입력을 갖는 차동 증폭기 구조에서 효율적으로 구체화될 수도 있다는 것을 또한 교시하는데, 각각의 그러한 입력 구조는 식 1의 하나의 엘리먼트를 나타낸다. [Ulrich I]은, 그러한 입력 구조에서의 가중 인자가 집적 회로 실시형태에서 스케일링된 트랜지스터 차원으로서, 또는 대안적으로 가중 인자의 세트가 정수 값으로서 표현될 수도 있는 병렬식 다중 트랜지스터 인스턴스로서 효율적으로 표현될 수도 있다는 것을 또한 교시한다.
벡터 시그널링 코드 수신기에서, 각각의 서브채널은, 서브채널을 디코딩하기 위한 믹싱 또는 가중된 합산 연산, 결과적으로 나타나는 출력의 샘플링, 및 후속하여 구현예 고유의 데이터 프로세싱을 수행하는 MIC로 구성된다. 높은 데이터 레이트에서, 디코더의 수신된 심볼 레이트와 보조를 맞추기 위해 데이터 프로세싱의 네 개 이상의 위상이 구현될 수도 있는데, 각각의 위상은 그 자신의 샘플러를 통상적으로 활용한다.
따라서, 단일의 수신된 신호 소스는, 단일의 데이터 프로세싱 시스템이 유지할 수 있는 것보다 더 큰 레이트에서의 데이터 수신을 용이하게 하는 것, 또는 클록 동기화, 테스트/진단 지원, 등등과 같은 보조 기능을 지원하는 것 중 어느 하나를 하기 위해, 다수의 샘플링 회로에 의해 측정될 수도 있다. 이들 실시형태에서, 예컨대 하나의 샘플러 내의 클록 스위칭으로부터의 에너지 누출은 샘플러 입력에서 과도 현상으로서 나타날 수도 있는데(본원에서 "킥백"으로서 설명됨), 이것은 그 다음 공통 입력 신호의 다른 샘플러 측정을 교란시킬 수도 있다. 샘플러 실시형태가 설명되는데, 그 샘플러 실시형태는, 그들을 그러한 애플리케이션에서 특히 바람직하게 만드는 극도로 낮은 레벨의 킥백 에너지를 생성한다.
낮은 킥백 샘플러
많은 실시형태에서, 수신된 신호 소스는, 단일의 데이터 프로세싱 시스템이 유지할 수 있는 것보다 더 큰 레이트에서의 데이터 수신을 용이하게 하는 것(소위 다중 위상 수신기 아키텍쳐), 또는 클록 동기화, 테스트/진단 지원, 등등과 같은 보조 기능을 지원하는 것 중 어느 하나를 하기 위해, 다수의 샘플링 회로에 의해 측정될 수도 있다. 그러한 실시형태에서, 예컨대 하나의 샘플러 내의 클록 스위칭으로부터의 에너지 누출은 샘플러 입력에서 과도 현상으로서 나타날 수도 있는데(본원에서 "킥백"으로서 설명됨), 이것은 그 다음 공통 입력 신호의 다른 샘플러 측정을 교란시킬 수도 있다. 샘플러 실시형태가 하기에서 설명되는데, 그 샘플러 실시형태는, 그들을 그러한 애플리케이션에서 특히 바람직하게 만드는 극도로 낮은 레벨의 킥백 에너지를 생성한다.
도 1은 극도로 낮은 킥백 에너지를 자신의 입력에 제공하는 클록식 샘플러 실시형태에 대한 개략도이다. CK가 낮은 경우, 중앙 두 개의 방전 전계 효과 트랜지스터(FET)(114, 116)는 오프되고, 두 개의 사전 충전 PMOS FET(104, 106)는 턴온되어 출력 노드(드레인 단자)에서 114 및 116의 기생 커패시턴스를 충전한다. 출력 노드 둘 모두가 충전되면, OR 게이트 래치(110)에 대한 입력 둘 모두는 로직 1을 나타내는 하이 전압이고, 그에 의해, OUT(출력) ph #1의 출력 둘 모두로 하여금 더 낮은 전압 로직 0이 되게 한다. VIP(Vin+) 및 VIN(Vin-)은, 각각, 테일 전류 소스(tail current source)(122,124)에 인가된다. 일단 CK가 하이가 되면, PMOS 사전 충전지 FET(104, 106)는 턴오프되고 NMOS 방전 FET(114,116)는 턴온된다. Vin의 극성에 따라, VIP가 하이일 것이거나 또는 VIN이 하이일 것이다. 어느 하나가 하이인 것은 FET(122) 또는 FET(124)로 하여금 전류를 도통시키고, 그에 의해, FET(114)(VIP가 하이인 경우) 또는 FET(116)(VIN이 하이인 경우) 중 어느 하나의 각각의 출력 노드를 방전시킨다. 각각의 출력 노드가 로직 0으로 전이함에 따라, 래치 (110)의 대응하는 NOR 게이트는 로직 1로 전이할 것이다. 예를 들면, VIP가 하이인 경우, FET(122)는 전류를 도통시키고 방전 FET(114)의 드레인 출력 노드를 방전시켜, 래치(110)의 저부 NOR 게이트에 대한 입력 둘 모두로 하여금 0이 되게 하여, 자신의 출력으로 하여금 1로 토글되게 하는데, 이것은 로직 0 출력을 가지도록 래치(110)의 상단 NOR 게이트를 또한 잠근다. 유사하게, FET(112, 118, 102, 108)는 래치 (120)와 동일한 방식으로 동작하지만, 그러나 타이밍은 클록 위상(
Figure 112021040700480-pct00002
)과 관련된다. 게다가, 상기에서 설명되는 PMOS/NMOS 구성은 제한적인 것으로 간주되어서는 안되며, 몇몇 실시형태에서는 반대가 될 수도 있다.
샘플러(100)는 본질적으로 2 위상에 맞춰지며(two-phased), 상보적 클록(CK 및 (CK)-)의해 제어되고, 차동 신호 입력(VIP 및 VIN)을 샘플링하고 디지털 결과(OUTPh#1 및 OUTPh#2)를 생성한다. 회로 대칭성은 잠재적인 클록 관련 노이즈 주입으로 하여금 상쇄되게 하거나, 또는 덜 문제가 되는 공통 모드 입력 교란으로서 나타나게 한다. 노드 A와 노드 B가 가상 접지 레벨에 있고 따라서 전압 스윙을 거의 경험하지 않기 때문에, 그들은 샘플러 출력 또는 클록 입력으로부터 기생 경로를 통해 야기되는 노이즈에 상대적으로 면역성이 있다. 노드 A 및 B가 출력 노드와의 분리에 기인하여 적은 양의 전압 스윙을 경험하기 때문에, 입력 신호(VIP 및 VIN)에 도입되는 입력 킥 백의 양은 감소된다. 게다가, VIP 및 VIN 입력과 관련되는 트랜지스터의 밀러(Miller) 커패시턴스는 극도로 낮고 일정하여, 입력 킥백을 더욱 감소시킨다.
입력(VIP 및 VIN) 중 하나는 대안적으로 기준 전압 입력으로서 사용되고 다른 하나는 싱글 엔드형 수신된 신호 입력으로서 사용될 수도 있다.
도 5는, 몇몇 실시형태에 따른, 낮은 입력 킥백을 갖는 다중 위상 샘플러를 예시한다. 도시되는 바와 같이, 다중 위상 샘플러는 샘플링될 신호를 수신하도록, 그리고, 공통 노드(504)의 쌍에서, 수신된 신호를 나타내는 차동 전류를 응답하여 생성하도록 구성되는 차동 전류 생성기(503)를 포함한다. 장치는 심볼 클록을 수신하도록 그리고 복수의 샘플링 간격 위상 출력 상에서 샘플링 간격 신호(P1, P2, ..., Pn)을 응답하여 생성하도록 구성되는 샘플링 간격 신호 생성기(505)를 더 포함한다. 장치는 복수의 샘플러(510a/510b/.../510n)를 더 포함하는데, 각각의 샘플러는 공통 노드(504)의 쌍에 연결된다. 몇몇 실시형태에서, 각각의 샘플러는 출력 노드의 쌍을 사전 충전하기 위해 복수의 샘플링 간격 위상 출력 중 하나에 연결되는 제어 입력을 갖는 사전 충전 FET 쌍을 포함한다. 게다가, 각각의 샘플러는 FET 쌍을 포함할 수도 있는데, FET 쌍의 각각의 FET는 공통 노드의 쌍 중 대응하는 공통 노드에 연결되고, FET 쌍은 복수의 샘플링 간격 위상 출력 중 하나에 연결되는 제어 입력을 구비하며 차동 전류가 출력 노드의 쌍을 방전시키는 것을 선택적으로 가능하게 하도록 구성되어, 차동 출력 전압을 형성한다. 샘플러는 FET 쌍의 출력 노드에 연결되는 래치를 더 포함하는데, 래치는 차동 출력 전압을 래치하여 출력(Out Ph#1, 등등)을 형성하도록 구성된다.
도 1에서 주어지는 예를 참조하면, 도 1의 개략도는 2 개의 샘플러를 포함한다는 것이 관찰될 수도 있다. 제1 샘플러는 샘플링 간격 신호(CK)에 연결되는 사전 충전 FET 쌍(104/106)을 포함하고, 샘플링될 신호(VIN/VIP)를 수신하는 전류 소스(122 및 124)로 구성되는 차동 전류 생성기를 사용하여 래치(110)에 연결되는 출력 노드를 방전시키기 위해 샘플링 간격 신호(CK)에 연결되는 방전 FET 쌍(114/116)을 포함한다. 유사하게, 도 1은 샘플링 간격 신호(
Figure 112021040700480-pct00003
)를 수신하는 제2 샘플러를 포함하는데, 제2 샘플러는 사전 충전 FET 쌍(102/108), FET 쌍(112/118), 및 래치(120)로 구성된다.
설명된 아키텍쳐는 동일한 샘플링 회로 내에서 추가적인 샘플링 위상을 지원하도록 확장될 수도 있다. 도 4는 도 1의 노드 A 및 노드 B에 연결되는 100의 2 위상 트랜지스터 엘리먼트가 복제되는 다른 실시형태의 개략도이다. 결과적으로 나타나는 4 위상 클록 샘플러 실시형태(400)에서, 클록 위상(P1, P2, P3 및 P4)은 네 개의 비 중첩 클록 위상인데, 각각은 각각의 차동 출력(OUT Ph#1, OUT Ph#2, OUT Ph#3, OUT Ph#4)에 대한 샘플 타이밍을 제어한다. 이들 예에 의해 예시되는 바와 같이 적절한 수의 트랜지스터 구조를 유사하게 복제하는 것에 의해 다른 수의 샘플링 위상이 지원될 수도 있다.
도 6a 및 도 6b는, 몇몇 실시형태에 따른, 샘플링 간격 신호에 대한 타이밍 다이어그램을 예시한다. 도시되는 바와 같이, 도 6a는, 도 1에 따른, 샘플링 간격 신호(CK 및
Figure 112021040700480-pct00004
)를 예시한다. 도시되는 바와 같이, 샘플링 간격 신호(CK 및
Figure 112021040700480-pct00005
)는 50 % 듀티 사이클 및 180도 위상 차이를 갖는 클록 신호이고, 중첩되지 않는다. 도 6b는 도 4에 따른 4 개의 샘플링 간격 신호(P1/P2/P3/P4)의 세트를 예시한다. 도시되는 바와 같이, 각각의 샘플링 간격 신호(P1/P2/P3/P4)는 25 %의 듀티 사이클을 가지며 따라서 중첩되지 않는다. 몇몇 실시형태에서, 위상의 주어진 수(n)에 대해, 각각의 샘플링 간격의 듀티 사이클은
Figure 112021040700480-pct00006
일 수도 있다. 몇몇 실시형태에서, 샘플링 간격 신호 생성기는 다중 배선 버스 상에서의 신호 전이, 또는 다양한 다른 방식의 클록 데이터 복구(CDR)로부터 유도되는, 직교 인코딩 실시형태에서 서브채널에 임베딩되는 다중 배선 버스의 별개의 와이어 상에서 수신될 수도 있는 수신된 심볼 클록 상에서 동작할 수도 있다. 몇몇 실시형태에서, 심볼 클록은, 도 6a에서와 같이, 직접 사용될 수도 있고, 한편, 대안적인 실시형태는 도 6b의 샘플링 간격 신호(P1/P2/P3/P4)와 같은 비 중첩 신호를 생성할 수도 있다.
도 7은, 몇몇 실시형태에 따른, 방법(700)의 플로우차트를 묘사한다. 도시되는 바와 같이, 방법(700)은, 샘플링될 신호를 수신하는 것 및 응답하여, 공통 노드의 쌍에서, 수신된 신호를 나타내는 차동 전류를 생성하는 것에 의해 단계(702)에서 시작한다. 또한, 복수의 샘플링 간격 신호가 수신되는데(704), 각각의 샘플링 간격 신호는 복수의 샘플링 위상의 대응하는 샘플링 위상에서 수신된다. 예를 들면, 도 1에서 도시되는 바와 같이, 샘플링 위상(OUT Ph#1)은 샘플링 간격 신호(CK)를 수신하고, 한편 샘플링 위상(OUT Ph#2)은 샘플링 간격 신호(
Figure 112021040700480-pct00007
)를 수신한다. 각각의 샘플링 단계에 대해, 출력 노드의 대응하는 쌍은 샘플링 간격 신호를 수신하는 사전 충전 FET 쌍을 사용하여 사전 충전된다(706). 도 1에서, 사전 충전 FET 쌍은 FET(104 및 106)를 포함할 수도 있다. 차동 출력 전압은, 공통 노드의 쌍에 연결되는 FET 쌍(114/116)과 같은 방전 FET 쌍을 통해 출력 노드의 대응하는 쌍을 방전시키는 것에 의해 형성되는데(708), FET 쌍은 샘플링 간격 신호를 수신하고 차동 전류가 출력 노드의 대응하는 쌍을 방전시키는 것을 선택적으로 가능하게 한다. 마지막으로, 차동 출력 전압은, 예를 들면, SR 래치(110)를 사용하여 래치된다(710).
몇몇 실시형태에서, 샘플링될 수신된 신호는 도 1에서 도시되는 VIN/VIP와 같은 차동 입력 신호이다. 대안적으로, 샘플링될 수신된 신호는 도 3a에서 도시되는 신호 성분(Vin1/Vin2/Vin3/Vin4)과 같은, 벡터 시그널링 코드의 코드워드의 심볼에 대응하는 복수의 신호 성분을 포함한다. 몇몇 실시형태에서, 차동 전류를 생성하는 것은 샘플링될 수신된 신호의 신호 성분의 선형 조합을 형성하는 것을 포함한다. 도 3a 내지 도 3c는 선형 조합을 형성하기 위한 그러한 회로를 예시한다. 구체적으로, 도 3a는 (Vin1 + Vin2) - (Vin3 + Vin4)의 선형 조합을 예시한다. 그러한 실시형태에서, 선형 조합은 복수의 전류 소스를 사용하여 형성된다. 몇몇 실시형태에서, 복수의 전류 소스 각각은, 도 3a 및 도 3b에서 도시되는 바와 같이, 동일한 크기를 갖는다. 대안적으로, 복수의 전류 소스 중 제1 전류 소스는 복수의 전류 소스 중 제2 전류 소스보다 더 큰 크기를 갖는다. 그러한 실시형태는 도 3c에 의해 예시되는데, 여기서 350에 의해 묘사되는 전류 소스는, 1x의 크기를 각각 갖는 트랜지스터(310 및 320)에 의해 묘사되는 전류 소스의 2x의 크기를 갖는다.
몇몇 실시형태에서, 공통 노드의 쌍은 출력 노드의 쌍으로부터 샘플링될 수신된 신호를 분리하기 위한 가상 접지이다.
몇몇 실시형태에서, 방법은, 방법은, 예를 들면 도 2에서 도시되는 바와 같이, 공통 노드의 쌍에 오프셋 전압을 주입하는 것을 더 포함한다.
몇몇 실시형태에서, 복수의 샘플링 간격 신호는, 도 6a 및 도 6b에서 도시되는 바와 같이, 중첩되지 않는다.
오프셋 전압 보상
도 2는 도 1의 클록식 전압 샘플러를 오프셋 전압 보상 회로와 결합하는 실시형태의 개략도이다. 도시되는 바와 같이, 오프셋 전압 보상 회로는 차동 오프셋 FET 쌍(210/220)의 형태를 취한다. 샘플러(100)는 도 1의 회로와 실질적으로 동일한데, 오프셋 전압 보상기(200)는 보정 전압(VOS+ 및 VOS-)을 노드 A 및 노드 B에서 100의 공통 노드의 쌍에 주입한다. 전압(VB)은 오프셋 전압 보상기(200)에 바이어스 전류를 제공하고, PMOS 측 전류가 200 내에서 NMOS 측 전류를 초과하지 않도록 선택되어야 한다. VB는 또한 샘플러 이득에 대한 이차 제어 효과를 가지는데, 200에서의 NMOS 전류에 비해 낮은 PMOS 전류는 100에서의 낮은 이득과 상관되고, 200에서의 유사한 PMOS 및 NMOS 전류는 100에서의 더 높은 이득과 상관된다.
두 개의 프로세싱 위상에 결과를 제공하는 단일의 샘플러(100)에 대한 단일 오프셋 전압 보정 회로(200)의 사용은, 프로세싱 위상마다 샘플러마다 하나의 보정 회로를 필요로 하는 공지된 기술 방법과 비교하여, 전체 샘플러 시스템에 대한 더 낮은 전력 활용으로 귀결된다.
보정 전압은, 예컨대 컴포넌트 미스매치 또는 드리프트에 의해 야기되는 회로 불균형을 보상하기 위해, 회로 파라미터를 조정하기 위해 사용될 수도 있다. 대안적으로, 적어도 하나의 실시형태에서 보정 전압은 샘플러 출력 결과에 대한 스위칭 지점을 제어하기 위해 의도적으로 도입되는 신호 측정 임계치를 포함한다. 추가적인 실시형태에서, 보정 전압은, 예컨대 결정 피드백 보상(Decision Feedback Compensation; DFE) 시스템에 의해 생성되는, 통신 네트워크 보상 값을 포함한다.
결합된 선형 디코더 및 샘플러
도 1의 클록식 전압 샘플러는, 벡터 시그널링 코드 입력을 믹싱하고(즉, 디코딩하고) 디코딩된 결과를 샘플링하는 단일의 회로를 생성하기 위해 다중 입력 비교기(MIC)의 기능성과 또한 결합될 수도 있다. 도 3a는, 다수의 병렬식 입력 트랜지스터(310, 320, 330, 340)가, 벡터 시그널링 코드 입력(Vin1, Vin2, Vin3, 및 Vin4)으로서 각각 도시되는, 샘플링될 수신 신호의 신호 성분을 수용하는 하나의 그러한 실시형태의 개략도이다. 출력을 형성하기 위해 신호 성분의 선형 조합이 형성될 수도 있다. 도 3a에서 도시되는 바와 같이, 선형 조합은 식 (Vin1 + Vin2) - (Vin3 + Vin4)에 의해 표현된다. 게다가, [Holden I], [Ulrich I] 및 [Tajalli I]에서 교시되는 바와 같이, 추가적인 입력을 지원하는 것, 또는 특정한 입력에 대한 정수 비율 가중 함수(integer ratio weighting function)를 제공하는 것 중 어느 하나를 하기 위해, 추가적인 병렬식 트랜지스터가 노드 A 및/또는 노드 B에 접속될 수도 있다. 도 3b는 Vin3에 2의 가중치를 적용하기 위해 Vin3을 수용하는 트랜지스터(330 및 340) 둘 모두의 사용을 예시하는 개략도이고, 한편 Vin1 및 Vin2 각각은 1의 가중치를 갖는다. 그러한 만큼, 도 3b의 회로에 의해 수행되는 선형 조합은 (Vin1 + Vin2) - (2·Vin3)이다. 몇몇 실시형태에서, 각각의 노드 A 및 노드 B에 연결되는 가중치의 합은 동일한데, 균형 잡힌 상태를 나타낸다. 도 3c는 가중치를 활용하는 추가적인 실시형태를 예시하는데, 여기서 1의 가중치를 각각 갖는 트랜지스터(330 및 340)는 Vin3을 수신하며 2의 가중치를 갖는 단일의 트랜지스터(350)에 의해 대체된다. 그러한 실시형태에서, 트랜지스터(350)는, Vin1 및 Vin2에 1의 가중치를 각각 적용하는 트랜지스터(310 및 320)와는 상이한 특성을 가질 수도 있다. 그러한 특성은, 예를 들면, 상이한 트랜지스터 폭/길이를 포함할 수도 있다. 도 3b와 유사하게, 도 3c에 의해 묘사되는 회로는 (Vin1 + Vin2) - (2·Vin3)의 선형 조합을 나타낸다. 몇몇 실시형태에서, 300은, 예를 들면, DFE 보정을 지원하기 위해 노드 A 및 노드 B에 오프셋 전압 보정을 주입하기 위해 도 2의 200과 결합될 수도 있다.
매치된 CTLE/믹서 및 샘플러
도 8은, 입력 바이어스를 효율적으로 구동하는 것 및 하나 이상의 샘플러 엘리먼트에 제공하는 것 및 둘 모두를 하도록 최적화되는, MIC와 같은 다수의 입력 신호 믹싱을 옵션 사항으로 또한 제공하는 구성 가능한 CTLE 회로를 도시한다. 최소 실시형태는 단일의 차동 트랜지스터 입력 쌍을 액티브 부하로서 작용하는 부하 트랜지스터의 쌍과 통합한다. 도 8에서, 차동 입력 쌍(810)에 대한 테일 회로(tail circuit)는 액티브 부하 트랜지스터(821 및 822)로서 도시되는 전류 싱크인데, 이들은 주파수 의존 이득 또는 "이득 피킹(gain peaking)" 기능을 제공하기 위해 저항기/커패시터 네트워크(840b)를 추가적으로 활용한다.
액티브 부하 회로에 대한 고주파 피킹은, 부하 트랜지스터(821 및 822)의 쌍의 게이트에 각각 연결되는 액티브 저항기(841)의 쌍의 저항 값에 의해 부분적으로 결정되어, 소망되는 CTLE 주파수 응답 특성을 생성한다. 바이어스 회로(803)는 고정된 바이어스 전류(IBCtle)로서 도시되는 차동 증폭기에 대한 작동 전류를 설정하는데, 제2 바이어스 회로(830)는, 액티브 저항기(841)의 게이트에서 프로세스 및 온도 변동(process-and-temperature variation; PVT) 의존 제어 전압(Vrb)을 생성하여 액티브 저항기(841)의 소스에서 PVT 의존 전압에 대해 액티브 저항기(841)에 걸쳐 일정한 Vgs를 유지하고, 따라서, 안정적인 저항 값을 유지하는 것에 의해, 고주파 이득 스테이지의 고주파 피킹을 안정화시킨다.
[Ulrich I] 및 [Shokrollahi II]에 의해 이전에 상세하게 설명된 바와 같이, ODVS 검출은, 다중 입력 비교기에서와 같이, 입력 신호의 가중된 믹싱에 의해 수행될 수도 있다. 또 다른 실시형태에서, 이러한 믹싱은 차동 증폭기(810)의 다수의 인스턴스를 사용하여 수행되는데, 각각의 인스턴스는 입력 신호(Vin<5:0>) 중 하나를 수용하고, 다수의 차동 쌍의 출력은 본질적으로 병렬로 연결된다. 소망되는 가중 함수는 입력 신호마다 810의 다수의 인스턴스, 예를 들면, 2의 가중치에 대한 두 개의 인스턴스, 1의 가중치에 대한 하나의 인스턴스, 제로의 가중치에 대한 제로 인스턴스의 사용에 의해 제공된다. 음의 가중치는 811 및 812에 인가되는 차동 입력 신호를 반전시키는 것에 의해 구현될 수도 있다. 대안적으로, 입력 신호(Vin<5:0>)는 [Tajalli IV]에서 설명되는 바와 같이 패시브(passive) MIC를 사용하여 부분적으로 결합될 수도 있다. [Tajalli IV]에서 설명되는 바와 같은 패시브 MIC는, 입력 신호의 아날로그 합산을 생성하기 위해, 그리고 차동 증폭기(810)로 제공될 출력으로서 차동 신호를 생성하기 위해 저항 네트워크(resistive network)를 활용하는데, 그 차동 신호는 슬라이싱 회로에 의해 후속하여 슬라이스될 수도 있다. 더구나, 상이한 임계치를 갖는 추가적인 슬라이싱 회로(예를 들면, 도 8에서 슬라이서의 트랜지스터(871 및 872)에 병렬로 연결되는 오프셋 차동 쌍을 통해 구현됨, 도시되지 않음)는, 두 개보다 더 많은 가능한 값을 갖는 차동 증폭기(810)에 제공되는 차동 입력의 다중 레벨 검출을 수행하기 위해, 통합될 수도 있다. 이것의 한 가지 특별한 애플리케이션은 펄스 진폭 변조(pulse amplitude modulation; PAM) 신호를 검출하는 것이다.
CTLE 차동 증폭기(810)에 대한 동작 전류는 트랜지스터(801 및 802)로 구성되는 전류 미러에 의해 설정되는데, 그 미러는, 여기서 값(IBCtle)을 갖는 것으로 도시되는, 고정된 바이어스 기준 전류(803)를 미러링한다. 바이어스 트랜지스터(801 및 802)의 기하학적 형상 및 기능적 특성은 차동 입력 트랜지스터(811 및 812)의 것들과 동일해야 하고, PVT에 대한 회로 동작 변동을 감소시켜야 한다.
잘 이해되는 바와 같이, CTLE 회로의 주파수 의존적 작은 신호 이득은 두 개 이상의 주파수 범위 또는 도메인으로 분류되는데, 도메인 사이의 전이는 특정한 "차단 주파수"에서 발생한다. 도 8의 회로의 경우, 제1 저주파 도메인에서의 작은 신호 이득은, 입력 차동 쌍 트랜지스터(811/812)와 액티브 부하 트랜지스터(821/822) 사이의 트랜지스터 트랜스컨덕턴스(Gm)의 비율에 의해 주로 결정된다. 유사하게, 제2 고주파 도메인에서의 작은 신호 이득은, 바이어스 회로(830)에 의해 생성되는 바이어스 전압, PVT 의존 제어 전압(Vrb)에 의해 결정되는 액티브 부하(821/822)의 유효 부하 임피던스를 곱한 입력 트랜지스터(811/812)의 트랜스컨덕턴스에 의해 주로 결정된다. 두 동작 도메인 사이의 차단 주파수는, 고주파 피킹 회로(840b)의 RC 시상수의 함수인데, 여기서 R의 유효 값은 액티브 저항기(841)의 채널 저항을 제어하는 Vrb에 의해 또한 결정된다.
도 8에서 도시되는 바와 같이, 어느 하나의 액티브 부하 트랜지스터(821/822)에 연결되는 각각의 고주파 피킹 회로(840b)는 도 8에서 도시되는 대표적인 회로(840a)의 형태를 취할 수도 있는데, 여기서 840a에서의 액티브 저항기(841)는, 고주파 이득 스테이지(840b)의 각각의 인스턴스에서 도시되는 저항기에 대응하고, 유사하게, 840a에서의 액티브 커패시터(842)는 고주파 이득 스테이지(840b)의 각각의 인스턴스에서 도시되는 커패시터에 대응한다. 따라서, 화살표에 의해 나타내어지는 840a의 출력은, 대응하는 액티브 부하 트랜지스터(821/822)에 대한 각각의 고주파 이득 스테이지(840b)의 연결을 나타낸다. 더구나, 도 8은 관련된 바이어스 전압 공급부(830)를 포함한다. 동작에서, 바이어스 전압 공급부(830)에 통합되는 전류 소스(831)는 전류 소스(803)의 고정된 바이어스 전류의 스케일링된 버전(IBCtle/N)을 생성하고, 고정된 바이어스 전류의 스케일링된 버전은 CTLE 차동 증폭기(810)의 액티브 부하 트랜지스터(821 또는 822)에 미러링된다. 복제 액티브 저항기(replica active resistor; 832) 및 복제 부하 트랜지스터(replica load transistor; 833)를 포함하는 바이어스 전압 공급 트랜지스터의 기하학적 형상 및 기능적 특성은 트랜지스터(841, 821, 및 822)의 것들과 동일해야 하며, PVT에 대한 복제 부하 트랜지스터(833)에서의 게이트 대 소스 전압(Vgs)의 변동이, 대응하는 보상을 복제 액티브 저항기(832)에 의해 생성되는 Vrb에 도입하여, 액티브 저항기(841) 및 액티브 부하 트랜지스터(821 및 822)에서의 Vgs의 필적하는 PVT 변동을 무효화하는 것을 허용해야 한다.
고주파 이득 스테이지(840b)에 의해 인출되는 전류가 없기 때문에, 고주파 이득 스테이지(840b)의 다수의 인스턴스는 바이어스 회로(830)의 단일의 인스턴스에 의해 생성되는 PVT 의존 제어 전압에 의해 구동될 수도 있다. 도 8에서 예시되는 예에서, 저항기/커패시터 고주파 이득 스테이지(840a)의 두 개의 인스턴스(840b)가 존재하는데, 840b의 각각의 인스턴스는 상기에서 설명되는 바와 같이 액티브 부하 트랜지스터(821 또는 822) 중 어느 하나에 연결되고, 따라서, IBCtle/N에 대한 "N"은 2이다. 액티브 저항기(841)의 임피던스는 회로의 주파수 의존 이득 특성과 관련되는 R/C 네트워크에서 저항기로서 기능하는데, 트랜지스터(842)의 커패시턴스는 커패시터로서 기능한다.
CTLE 이득 피킹의 구성 가능한 제어를 제공하는 편리한 실시형태는, 액티브 부하 트랜지스터(821 및 822)와 관련하여, 고주파 이득 회로(840b)의 다중 인스턴스를 병렬로 활용한다. 하나의 예로서, 도 8에서의 고주파 이득 회로(840b)의 각각의 인스턴스를, 네 개의 병렬 인스턴스로 대체하는 것(따라서 총 8 개의 인스턴스를 활용하되, 각각은 전류 소스(831)에 대해 "N = 8 값을 가짐), 동일한 DC 전류 특성을 유지하지만, 그러나 R/C 네트워크에서의 유효 커패시턴스를 네 배 증가시켜, CTLE의 전체 이득 피킹 효과를 증가시킨다. 하나의 그러한 실시형태는, 상이한 병렬 인스턴스에서 액티브 저항기(841)를 비활성화 또는 활성화하는 것에 의해 액티브 인스턴스의 수를 제어한다. 840b의 다른 실시형태는, 제한 없이, 저항성, 용량성, 또는 둘 모두의 엘리먼트에 대한 구성의 다른 공지된 수단을 활용할 수도 있다.
도 8에서 도시되는 바와 같이, 차동 증폭기(810)는 출력 노드의 차동 쌍 상에서 차동 출력 신호(Ctle+/Ctle-)를 생성하도록 구성된다. 몇몇 실시형태에서, 차동 출력 신호(Ctle+/Ctle-)는, 고주파 이득 스테이지(840b)에 의해 구성되는 바와 같이 주파수 선택 이득에 의해 증폭되는 입력(Vin<5:0>의 적절하게 가중된 혼합물(즉, 아날로그 선형 조합)을 나타낸다. 몇몇 그러한 실시형태에서, 차동 증폭기(810)는, 복수의 상호 직교 서브채널 벡터의 각각의 서브채널 벡터에 따라 입력 신호(Vin<5:0>)의 선형 조합을 생성하도록 구성되는 다중 입력 비교기(MIC)에 대응할 수도 있다. 몇몇 실시형태에서, MIC는 트랜지스터의 복수의 차동 쌍(예를 들면, 811/812의 복수 세트)에 대응할 수도 있다. 그러한 실시형태에서, 가중치는 트랜지스터(811/812)의 치수, 또는 Vin<5:0>으로부터 동일한 입력 신호를 수신하는 병렬로 연결되는 다수의 트랜지스터를 통해 적용될 수도 있다. 대안적으로, 선형 조합의 일부는 [Tajalli IV]에서 설명되는 바와 같이 패시브 MIC 회로에 의해 생성될 수도 있는데, 패시브 MIC는 차동 증폭기(810)에 직접적으로 제공되는 차동 출력 신호를 생성한다. 대안적인 실시형태에서, 차동 증폭기(810)는 차동 제로 비복귀(non-return-to-zero; NRZ) 신호, 또는 PAM-3, PAM-4, 또는 다른 PAM-M 신호를 포함하는 그러나 이들로 제한되지는 않는 다양한 다른 타입의 차동 신호를 수신할 수도 있다. 그러한 다중 레벨 PAM 실시형태에서, 상이한 임계치를 갖는 추가적인 슬라이싱 회로는 다중 레벨을 검출하기 위해 CTLE 회로에 연결될 수도 있다. 이들 차동 출력 신호는 또한, 하기에서 더욱 상세하게 설명되는 바와 같이, IBCtle에 의해 결정되는 바와 같은, 후속하는 슬라이서 입력 스테이지에 대한 소망되는 입력 바이어스 레벨을 통합한다
예시된 슬라이서 입력은 종래의 동적 적분기/샘플러이다. 차동 출력 노드(Integ000 및 Integ180)는 클록 신호(Ck 및 CkB)에 의해 결정되는 제1 클록 위상 동안 트랜지스터(851, 852, 853, 854)에 의해 사전 충전되는 것에 의해 초기화된다. 제2 클록 위상에서, 트랜지스터(861, 862, 863, 864)는, 선형 결합기/CTLE의 믹싱된 그리고 증폭된 출력에 비례하는 전류 싱크(871 및 872)에 의해 제어되는 레이트에서 사전 충전된 노드를 드레인하고, 따라서 소망되는 통합된 샘플링 함수를 제공한다. 대안적인 실시형태는 차동 출력 노드(Integ000 및 Integ180)를 사전 방전할 수도 있고, 후속하여, 입력 신호(Ctle+/Ctle-)에 따라 차동 출력 노드를 충전할 수도 있다는 것을 유의해야 한다. 저주파에서 커패시터(842)가 본질적으로 개방 회로로서 작용한다는 것을 관찰하면, 액티브 저항기(841)을 통한 AC 전류 흐름도 DC 전류 흐름도 없을 것이다는 것을 알 수도 있는데, 그 양단의 전압 강하가 본질적으로 제로이다는 것 및 따라서 바이어스 회로(830)에 의한 트랜지스터(821 및 822)에 대한 Vgs의 이전에 설명된 PVT 보상이 트랜지스터(871 및 872)에 대한 Vgs의 필적하는 제어를 또한 제공하여, PVT를 통한 슬라이서 회로 전류 싱크의 동작 지점을 또한 안정화시킨다는 것을 암시한다. 다시 말하면, 저주파에서, 액티브 부하 트랜지스터(821 및 822)의 게이트에서의 전압은 슬라이싱 회로에서 트랜지스터 (871 및 872)의 게이트에서의 전압과 동일하다. 따라서, 액티브 부하 트랜지스터(821/822)에서 흐르는 전류는 슬라이서 전류 디바이스(871/872)에 효과적으로 미러링된다. 따라서, 고정된 바이어스 기준 전류(803)는 슬라이서 전류에 대한 기준을 간접적으로 또한 제공한다. 이 안정화는 샘플러 회로의 유효 통합 시간에서의 변동을 또한 감소시키고, 따라서 샘플링된 출력에서의 변동을 감소시킬 수도 있다.
하나의 실시형태에서, PMOS 트랜지스터(801, 802, 및 851, 852, 853, 854)는 차동 쌍(811/812, 861/862, 및 863/864)의 트랜지스터와 마찬가지로, 동일한 사이즈 및 특성을 갖는다. 유사하게, NMOS 트랜지스터(821, 822, 871, 872, 832, 833, 841)는 동일한 사이즈 및 특성을 갖는다. 이러한 밀접한 매칭은, 선형 연속 시간 CTLE 회로와 동적 슬라이서 입력 회로 사이의 강력한 토폴로지 유사성과 함께, 온도 및 전압에 대한 회로 특성의 근접 추적을 용이하게 한다. 결과적으로, CTLE 입력 회로에 대한 전류 소스(803)에 의해 설정되는 바이어스 레벨은 다양한 전압 및 온도에 걸쳐 슬라이서 입력에 의해 요구되는 입력 바이어스 레벨에 잘 매칭된다. 몇몇 실시형태에서, 이러한 근접 매칭은 (예를 들면, 슬라이서 임계치의) 백그라운드 교정이 제거되는 것 또는 덜 빈번하게 수행되는 것을 허용하여, 더 낮은 전체 시스템 전력 소비로 이어질 수도 있다.
도 9는, 몇몇 실시형태에 따른, 방법(900)의 플로우차트이다. 도 9에서 도시되는 바와 같이, 방법(900)은 차동 증폭기(810)를 사용하여 액티브 부하 회로를 구동(902)하는 것을 포함하는데, 액티브 부하 회로는, 부하 트랜지스터(821/822)의 쌍 및 부하 트랜지스터(821/822)의 쌍의 게이트에 각각 연결되는 액티브 저항기(841)의 쌍의 저항 값에 의해 부분적으로 결정되는 주파수 응답 특성에 따라 액티브 부하 회로에 대한 고주파 피킹을 제공하는 고주파 이득 스테이지(840b)를 구비한다. 방법(900)은, 부하 트랜지스터의 쌍의 게이트에서의 PVT 의존 전압을 담당할 액티브 저항기의 쌍의 저항 값을 안정화시키기 위해, 바이어스 회로(830)를 사용하여, 액티브 저항기(841)의 게이트에서 프로세스 및 온도 변동(PVT) 의존 제어 전압(Vrb)을 생성하는 것(904)을 더 포함하는데, PVT 의존 제어 전압은 고주파 이득 스테이지의 고주파 피킹을 안정화시킨다.
용어 "회로"는, 다른 것들 중에서도, 액티브 및/또는 패시브이며, 소망되는 기능을 제공하기 위해 또는 수행하기 위해 함께 커플링되는 단일의 컴포넌트 또는 다수의 컴포넌트를 의미할 수도 있다는 것을 유의해야 한다. 용어 "회로부"는, 다른 것들 중에서도, 회로, 그러한 회로의 그룹, 하나 이상의 프로세서, 하나 이상의 상태 머신, 소프트웨어를 구현하는 하나 이상의 프로세서, 하나 이상의 게이트 어레이, 프로그래밍 가능한 게이트 어레이 및/또는 필드 프로그래머블 게이트 어레이, 또는 하나 이상의 회로(통합되든 또는 그렇지 않든 간에), 하나 이상의 상태 머신, 하나 이상의 프로세서, 소프트웨어를 구현하는 하나 이상의 프로세서, 하나 이상의 게이트 어레이, 프로그래머블 게이트 어레이 및/또는 필드 프로그래머블 게이트 어레이의 조합을 의미할 수도 있다.
본원에서 개시되는 다양한 회로 및 회로부는 컴퓨터 지원 설계 도구를 사용하여 설명될 수도 있고, 예를 들면, 그들의 거동, 레지스터 전송, 로직 컴포넌트, 트랜지스터, 레이아웃 기하학적 형상, 및/또는 다른 특성의 관점에서, 다양한 컴퓨터 판독 가능 매체에서 구체화되는 데이터 및/또는 명령어로서 표현(또는 묘사)될 수도 있다는 것을 또한 유의해야 한다. 그러한 회로 표현이 구현될 수도 있는 파일 및 다른 오브젝트의 포맷은, C, Verilog(베릴로그), 및 HLDL과 같은 거동 언어(behavioral language)를 지원하는 포맷, RTL과 같은 레지스터 레벨 디스크립션 언어(register level description language)를 지원하는 포맷, 및 GDSII, GDSIII, GDSIV, CIF, MEBES 및 임의의 다른 적절한 포맷 및 언어와 같은 기하학적 형상 디스크립션 언어(geometry description language)를 지원하는 포맷을 포함하지만, 그러나 이들로 제한되지는 않는다. 그러한 포맷의 데이터 및/또는 명령어가 구체화될 수도 있는 컴퓨터 판독 가능 매체는, 다양한 형태의 불휘발성 저장 매체(예를 들면, 광학, 자기 또는 반도체 저장 매체) 및 그러한 포맷의 데이터 및/또는 명령어를, 무선, 광학, 또는 유선 시그널링 매체 또는 이들의 임의의 조합을 통해 전달하기 위해 사용될 수도 있는 반송파(carrier wave)를 포함하지만, 그러나 이들로 제한되지는 않는다. 반송파에 의한 그러한 포맷의 데이터 및/또는 명령어의 전달의 예는, 하나 이상의 데이터 전송 프로토콜(예를 들면, HTTP, FTP, SMTP, 등등)을 통한 인터넷 및/또는 다른 컴퓨터 네트워크를 통한 전송(업로드, 다운로드, 전자 메일, 등등)을 포함하지만, 그러나 이들로 제한되지는 않는다. 설명되는 실시형태는 또한, 본원에서 설명되는 회로부의 그러한 표현, 및/또는 그에 의해 구현되는 기술에 관한 것이고, 그러한 만큼, 본 실시형태의 범위 내에 속하도록 의도된다.
또한, 본원에서 개시되는 다양한 회로 및 회로부뿐만 아니라, 기술은, 컴퓨터 지원 설계, 시뮬레이션 및/또는 테스트 도구를 사용하는 시뮬레이션 및 시뮬레이션 명령어 기반의 표현을 통해 표현될 수도 있다. 본원에서 설명되는 회로부의 시뮬레이션, 및/또는 그에 의해 구현되는 기술은, 컴퓨터 시스템에 의해 구현될 수도 있는데, 여기에서 그러한 회로부의 특성과 동작, 및 그에 의해 구현되는 기술은 컴퓨터 시스템을 통해 시뮬레이팅, 모방, 복제, 분석, 및/또는 예측된다. 본원에서 설명되는 디바이스 및/또는 회로부, 및/또는 그에 의해 구현되는 기술의 시뮬레이션 및 테스트는 본 실시형태의 범위 내에 속하도록 의도된다. 그러한 시뮬레이션 및/또는 테스트 도구에 대응하는 컴퓨터 판독 가능 매체 및 데이터도 또한 본 실시형태의 범위 내에 속하도록 의도된다.

Claims (15)

  1. 장치에 있어서,
    액티브 부하 회로(active load circuit)를 구동하는 차동 증폭기 - 상기 차동 증폭기는 상기 액티브 부하 회로에 연결되는 출력 노드의 차동 쌍 상에서 차동 출력 신호를 생성하도록 구성됨 - ;
    부하 트랜지스터 쌍 및 고주파 이득 스테이지를 갖는 상기 액티브 부하 회로 - 상기 고주파 이득 스테이지는, 액티브 저항기 쌍 및 액티브 커패시터 쌍을 포함하고, 상기 부하 트랜지스터 쌍의 게이트에 각각 연결되는 상기 액티브 저항기 쌍의 저항 값에 의해 부분적으로 결정되는 주파수 응답 특성에 따라 상기 액티브 부하 회로에 대한 고주파 피킹(high frequency peaking)을 제공함 - ;
    상기 출력 노드의 차동 쌍에 연결되는 슬라이서 전류 디바이스 - 상기 슬라이서 전류 디바이스는 비 중첩 위상을 갖는 통합된 샘플링 출력을 제공하도록 상기 차동 출력 신호를 통합하기 위한 전류를 생성하고, 상기 슬라이서 전류 디바이스는 상기 액티브 부하 회로를 통한 DC 전류 흐름을 미러링하기 위해 상기 출력 노드의 차동 쌍을 통해 기준 전압(reference voltage)을 획득함 - 를 갖는 슬라이서 회로; 및
    상기 부하 트랜지스터 쌍의 상기 게이트에서의 프로세스 및 온도 변동(process-and-temperature variation; PVT) 의존(PVT-dependent) 전압을 담당할 상기 액티브 저항기 쌍의 상기 저항 값 및 상기 고주파 이득 스테이지의 상기 액티브 커패시터 쌍에서의 전압을 안정화시키기 위해 상기 액티브 저항기로서의 역할을 하는 트랜지스터의 게이트에서 PVT 의존 제어 전압 - 상기 PVT 의존 제어 전압은 상기 슬라이서 회로의 적분 시간(integration time)을 추가로 안정화시킴 - 을 생성하는 것에 의해 상기 고주파 이득 스테이지의 상기 고주파 피킹을 안정화시키도록 구성되는 바이어스 회로
    를 포함하는, 장치.
  2. 제1항에 있어서,
    상기 바이어스 회로는 상기 부하 트랜지스터에 매칭되는 복제 부하 트랜지스터(replica load transistor)를 포함하고, 상기 복제 부하 트랜지스터는 상기 부하 트랜지스터 쌍의 상기 게이트에서 상기 PVT 의존 전압을 추적하도록 구성되는 것인, 장치.
  3. 제1항에 있어서,
    상기 바이어스 회로는 상기 액티브 저항기 쌍에 매칭되는 복제 액티브 저항기(replica active resistor)를 포함하고, 상기 복제 액티브 저항기는 상기 액티브 저항기의 상기 게이트에서 상기 PVT 의존 제어 전압을 생성하도록 구성되는 것인, 장치.
  4. 제1항에 있어서,
    상기 고주파 이득 스테이지는 병렬로 연결되는 복수의 액티브 저항기를 포함하는 것인, 장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 차동 증폭기는, 적어도 세 개의 입력 신호의 세트를 수신하도록 그리고 상기 적어도 세 개의 입력 신호의 세트의 선형 조합을 형성하는 것에 의해 응답하여 상기 차동 출력 신호를 생성하도록 구성되는 다중 입력 비교기(multi-input comparator; MIC)이고, 상기 적어도 세 개의 입력 신호의 세트 및 상기 선형 조합은 복수의 상호 직교 서브채널 벡터의 각자의 서브채널 벡터와 관련되는 것인, 장치.
  7. 삭제
  8. 제1항에 있어서,
    상기 액티브 저항기의 상기 게이트에서의 상기 PVT 의존 제어 전압은 상기 부하 트랜지스터의 상기 게이트에서의 상기 PVT 의존 전압에 대해 상기 액티브 저항기 양단에서 일정한 게이트-소스 전압을 유지하는 것인, 장치.
  9. 방법에 있어서,
    차동 증폭기를 사용하여 액티브 부하 회로를 구동하는 단계 - 상기 차동 증폭기는 상기 액티브 부하 회로에 연결되는 출력 노드의 차동 쌍 상에서 차동 출력 신호를 생성하고, 상기 액티브 부하 회로는, 부하 트랜지스터 쌍 및 고주파 이득 스테이지를 갖고, 상기 고주파 이득 스테이지는, 액티브 저항기 쌍 및 액티브 커패시터 쌍을 포함하고, 상기 부하 트랜지스터 쌍의 게이트에 각각 연결되는 상기 액티브 저항기 쌍의 저항 값에 의해 부분적으로 결정되는 주파수 응답 특성에 따라 상기 액티브 부하 회로에 대한 고주파 피킹을 제공함 - ;
    슬라이서 전류 디바이스 - 상기 슬라이서 전류 디바이스는, 상기 액티브 부하 회로를 통한 DC 전류 흐름을 미러링하도록 상기 출력 노드의 차동 쌍을 통해 기준 전압을 획득하기 위해 상기 출력 노드의 차동 쌍에 연결됨 - 를 갖는 슬라이서 회로를 사용하여 비 중첩 위상을 갖는 통합된 샘플링 출력을 제공하도록 상기 차동 출력 신호를 통합하기 위한 전류를 생성하는 단계; 및
    상기 부하 트랜지스터 쌍의 상기 게이트에서의 프로세스 및 온도 변동(PVT) 의존 전압을 담당할 상기 액티브 저항기 쌍의 상기 저항 값 및 상기 고주파 이득 스테이지의 상기 액티브 커패시터 쌍에서의 전압을 안정화시키기 위해, 바이어스 회로를 사용하여, 상기 액티브 저항기로서의 역할을 하는 트랜지스터의 게이트에서 PVT 의존 제어 전압 - 상기 PVT 의존 제어 전압은 상기 고주파 이득 스테이지의 상기 고주파 피킹을 안정화시키고, 상기 PVT 의존 제어 전압은 상기 슬라이서 회로의 적분 시간을 추가로 안정화시킴 - 을 생성하는 단계
    를 포함하는, 방법.
  10. 제9항에 있어서,
    상기 PVT 의존 제어 전압을 생성하는 단계는, 상기 바이어스 회로에서 복제 부하 트랜지스터를 사용하여 상기 부하 트랜지스터 쌍의 상기 게이트에서의 상기 PVT 의존 전압을 추적하는 단계를 포함하고, 상기 복제 부하 트랜지스터는 상기 부하 트랜지스터 쌍에 매칭되는 것인, 방법.
  11. 제9항에 있어서,
    상기 PVT 의존 제어 전압은 상기 액티브 저항기 쌍에 매칭되는 상기 바이어스 회로의 복제 액티브 저항기에 의해 생성되는 것인, 방법.
  12. 삭제
  13. 제9항에 있어서,
    상기 차동 출력 신호를 생성하는 단계는, 다중 입력 비교기(MIC)에서 적어도 세 개의 입력 신호의 세트를 수신하는 단계 및 상기 적어도 세 개의 입력 신호의 세트의 선형 조합으로서 상기 차동 출력 신호를 응답하여 생성하는 단계를 포함하고, 상기 적어도 세 개의 입력 신호의 세트 및 상기 선형 조합은 복수의 상호 직교 서브채널 벡터의 각각의 서브채널 벡터와 관련되는 것인, 방법.
  14. 삭제
  15. 제9항에 있어서,
    상기 액티브 저항기의 상기 게이트에서의 상기 PVT 의존 제어 전압은 상기 부하 트랜지스터의 상기 게이트에서의 상기 PVT 의존 전압에 대해 상기 액티브 저항기 양단에서 일정한 게이트-소스 전압을 유지하는 것인, 방법.
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