JP5623883B2 - 差動増幅器及びデータドライバ - Google Patents

Description

本発明は差動増幅器及びデータドライバに関し、特に２つの入力電圧の中間電圧を出力する内挿機能を有する差動増幅器及びこの差動増幅器を複数有するデータドライバに関する。

近年、液晶表示装置や有機発光ダイオード表示装置等の薄型の表示装置が多く製品化されている。この表示装置の駆動方式の１つにアクティブマトリクス方式がある。一般に、アクティブマトリクス駆動方式の薄型表示装置は、走査線とデータ線が格子状に配線され、交差部に画素スイッチ（薄膜トランジスタ）と表示素子部を含む単位画素が配置された表示パネルと、各単位画素の画素スイッチのオン、オフを制御する走査信号を各走査線に出力するゲートドライバと、映像データに対応した階調電圧信号を各データ線に出力するデータドライバと、を備える。上記表示装置は、走査信号により画素スイッチがオンとなるときに、各データ線の階調電圧信号が表示素子部に印加され、該階調電圧信号に応じて表示素子部の輝度が変化することで画像を表示するものである。

液晶表示装置では、表示パネルは液晶が２つの基板間に封入された構造からなり、各単位画素の表示素子部では、画素スイッチを介して印加される階調電圧信号に応じて液晶の透過率が制御されて輝度が変化する。そして表示パネルの背面に光源としてバックライトを備えている。一方、有機発光ダイオード表示装置では、表示パネルは、各単位画素に、表示素子として有機膜で形成される有機発光ダイオードと、有機発光ダイオードの駆動電流を制御する電流制御素子（薄膜トランジスタ）を更に備える。各単位画素の表示素子部では、画素スイッチを介して印加される階調電圧信号に応じて有機発光ダイオードの駆動電流が制御され、該駆動電流に応じて有機発光ダイオードが発光して輝度が変化する。なお、有機発光ダイオード表示装置には、データ線に有機発光ダイオードの駆動電流を直接供給するものもあるが、本発明ではデータ線の階調電圧信号を供給する構成に限定する。

上記表示装置において、１画面分のデータの書き換えは、１フレーム期間（６０Ｈｚ駆動時は通常、約０．０１７秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択（画素スイッチがオン）され、選択期間内に、各データ線より階調電圧信号が画素スイッチを介して表示素子部に供給される。１選択期間は、およそ１フレーム期間を走査線数で割った時間とされる。データドライバは、上記選択期間ごとに映像データに応じた階調電圧信号を各データ線に出力する。以下では、アクティブマトリクス型表示装置を駆動するデータドライバと、データドライバの出力回路に用いられる差動増幅器について説明する。

データドライバは、外部から印加されるγ電圧を抵抗で分圧して階調特性に対応した参照電圧を生成し、入力される映像デジタルデータに基づき、Ｄ／Ａコンバータによって対応する参照電圧を選択する。選択された参照電圧は電圧フォロアの差動増幅器（以下出力アンプとする）に入力される。Ｄ／Ａコンバータ及び差動増幅器（出力アンプ）は、表示パネルのデータ線数に対応して複数個設けられ、データ線ごとに映像データに対応した階調電圧信号を表示パネルのデータ線に出力する。

近年、テレビやパソコン用ディスプレイに使用される表示装置では、大画面化・高精細化が進んでいる。それに伴い表示パネルのデータ線の負荷容量は増加し、データドライバには、より大きな容量負荷（データ線）を、より高速に駆動する能力が必要となってきている。また、カラー表示に関しては多色化（多階調化）が進み、ＲＧＢカラーの各６ビット映像デジタルデータによる２６万色表示から８ビットによる１６７０万色、さらに１０ビットによる１０億色へと移行しつつある。

この映像デジタルデータのビット数増加により、データドライバから出力される階調電圧レベル数も、６ビットで６４階調、８ビットで２５６階調、１０ビットで１０２４階調と増加することになる。階調数の増加は、階調間電圧差の最小値が小さくなるため、出力アンプには出力電圧精度の向上が要求され、出力偏差などの特性規格がより厳しくなってきている。

また、多ビット映像データに対応したデータドライバは、階調数に対応して設けられた複数の参照電圧の中から映像データに対応する電圧を選択するＤ／Ａコンバータの回路規模（素子数）が増加し、データドライバＬＳＩのチップ面積の増加（コスト高）を招く要因にもなっている。Ｄ／Ａコンバータの回路規模の増加を抑制する手段の一つとして、内挿機能を有するアンプ（以下内挿アンプと称す）を用いることが特許文献１に開示されている。

特許文献１に記載のデータドライバ１００のブロック図を図９に示す。図９に示すように、データドライバ１００は、ラッチアドレスセレクタ１８１、ラッチ１８２、参照電圧発生回路１８６、デコーダ（例えば、Ｄ／Ａコンバータ）１８７、出力アンプ１８８を有する。データドライバ１００では、出力アンプ１８８として内挿アンプを用いる。ここで、出力アンプ１８８は、入力電圧Ｖｉｎ１、Ｖｉｎ２を１対１で内挿する。つまり、出力アンプ１８８は、入力電圧Ｖｉｎ１、Ｖｉｎ２が同一電圧のときは出力電圧Ｖｏｕｔとして入力電圧Ｖｉｎ１（又は入力電圧Ｖｉｎ２）を出力する。一方、出力アンプ１８８は、入力電圧Ｖｉｎ１、Ｖｉｎ２が異なるときは入力電圧Ｖｉｎ１と入力電圧Ｖｉｎ２との中間電圧を出力する。内挿機能をもつ出力アンプ備えることで、デコーダ１８７は、２階調おきの階調電圧に対応する参照電圧（Ｖ０、Ｖ２、Ｖ４、・・・、Ｖ２ｎ）から、映像データに応じて同一又は隣り合う２つの参照電圧を選択する構成とすることができる。これにより、デコーダ１８７が選択する参照電圧数を約半分にすることができるため、デコーダ１８７の回路規模（素子数）を削減することができる。

内挿機能をもつ出力アンプ１８８の回路図を図１０に示す。図１０に示す出力アンプ１８８は、特許文献２（特許文献２の図１を帰還型アンプとした構成）を基本構成としている。出力アンプ１８８は、差動入力部２１０と、出力増幅部２１１を有する。差動入力部２１０は、ＮＭＯＳトランジスタで構成された２組のＮｃｈ差動対とＰＭＯＳトランジスタで構成された２組のＰｃｈ差動対を有する。出力増幅部２１１は、低電圧カスコードカレントミラー２５０、２８０、連絡段（浮遊電流源）２６０、２７０、出力トランジスタ２９１、２９２を有する。

低電圧カスコードカレントミラー２５０は、ＰＭＯＳトランジスタ２５１〜２５４により構成され、出力対が共通接続された２組のＮｃｈ差動対の差動電流出力を受ける。低電圧カスコードカレントミラー２８０は、ＮＭＯＳトランジスタ２８１〜２８４により構成され、出力対が共通接続された２組のＰｃｈ差動対の差動電流出力を受ける。連絡段２６０は、低電圧カスコードカレントミラー２５０の出力（ＰＭＯＳトランジスタ２５４のドレイン）と低電圧カスコードカレントミラー２８０の出力（ＮＭＯＳトランジスタ２８４のドレイン）とを接続する。連絡段２７０は、低電圧カスコードカレントミラー２５０の入力（ＰＭＯＳトランジスタ２５３のドレイン）と低電圧カスコードカレントミラー２８０の入力（ＮＭＯＳトランジスタ２８３のドレイン）とを接続する。出力トランジスタ２９１は、ドレインが出力端子に接続され、ゲートが低電圧カスコードカレントミラー２５０の出力と連絡段２６０の接続点に接続され、ソースが高電位側電源ＶＤＤに接続されたＰＭＯＳトランジスタで構成され、出力トランジスタ２９２は、ドレインが出力端子に接続され、ゲートが低電圧カスコードカレントミラー２８０の出力と連絡段２６０の接続点に接続され、ソースが低電位側電源ＶＳＳに接続されたＮＭＯＳトランジスタで構成される。この出力アンプ１８８は、差動入力部がＮｃｈ差動対とＰｃｈ差動対を有するため、入力電圧が電源付近とされ一方の差動対が停止する場合においてもいずれか一方の差動対が動作し、電源電圧と同じ電圧範囲で出力増幅動作が可能なアンプ（Ｒａｉｌ−ｔｏ−Ｒａｉｌアンプと称す）を構成する。

なお、図１０に示した出力アンプ１８８の差動入力部２１０は、２組のＮｃｈ差動対（（２２１、２２２）、（２２３、２２４））と、２組のＰｃｈ差動対（（２２５、２２６）、（２２７、２２８））とで構成される。そして、４つの差動対はそれぞれ、個別の電流源（２３１、２３２、２３３、２３４）で駆動される。１組目のＮｃｈ差動対（２２１、２２２）とＰｃｈ差動対（２２５、２２６）は、入力対の第１入力端子（トランジスタ２２１、２２５のゲート）に入力電圧Ｖｉｎ１が入力され、第２入力端子（トランジスタ２２２、２２６のゲート）に出力電圧Ｖｏｕｔが入力される。２組目のＮｃｈ差動対（２２３、２２４）とＰｃｈ差動対（２２７、２２８）は、入力対の第１入力端子（トランジスタ２２３、２２７のゲート）に入力電圧Ｖｉｎ２が入力され、第２入力端子（トランジスタ２２４、２２８のゲート）に出力電圧Ｖｏｕｔが入力される。また、Ｎｃｈ差動対（２２１、２２２）、（２２３、２２４）は出力対がそれぞれ共通接続される。そして、出力対の一方のノードＮ２０１がカレントミラー２５０の出力側ノード（ＰＭＯＳトランジスタ２５２、２５４の接続点）に接続され、出力対の他方のノードＮ２０２がカレントミラー２５０の入力側ノード（ＰＭＯＳトランジスタ２５１、２５３の接続点）に接続される。また、Ｐｃｈ差動対（２２５、２２６）、（２２７、２２８）も出力対がそれぞれ共通接続される。そして、出力対の一方のノードＮ２０３がカレントミラー２８０の出力側ノード（ＮＭＯＳトランジスタ２８２、２８４の接続ノード）に接続され、出力対の他方のノードＮ２０４がカレントミラー２８０の入力側ノード（ＮＭＯＳトランジスタ２８１、２８３の接続ノード）に接続される。

ここでＮｃｈ差動対（２２１、２２２）、（２２３、２２４）に着目する。Ｎｃｈ差動対を構成するトランジスタサイズが等しいとすると、ＮＭＯＳトランジスタ２２１〜２２４のドレイン電流Ｉ（２２１）、Ｉ（２２２）、Ｉ（２２３）、Ｉ（２２４）は以下で与えられる。
Ｉ（２２１）＝（β／２）（Ｖｉｎ１−Ｖｓ１−ＶＴＨ））＾２ ・・・（１）
Ｉ（２２２）＝（β／２）（Ｖｏｕｔ−Ｖｓ１−ＶＴＨ））＾２ ・・・（２）
Ｉ（２２３）＝（β／２）（Ｖｉｎ２−Ｖｓ２−ＶＴＨ））＾２ ・・・（３）
Ｉ（２２４）＝（β／２）（Ｖｏｕｔ−Ｖｓ２−ＶＴＨ））＾２ ・・・（４）
ただし、βは利得係数であり、β（＝μ（Ｗ／Ｌ）（εｘ／ｔｏｘ）、ただしμは電子の実効移動度、εｘはゲート絶縁膜の誘電率、ｔｏｘはゲート絶縁膜の膜厚、Ｗはチャネル幅、Ｌはチャネル長）、ＶＴＨは閾値電圧、Ｖｓ１及びＶｓ２は差動対（２２１、２２２）、（２２３、２２４）のそれぞれの共通ソース電圧である。

Ｎｃｈ差動対（２２１、２２２）、（２２３、２２４）の共通出力対の一方のノードＮ２０１の出力電流（Ｉ（２２１）＋Ｉ（２２３））はカレントミラー２５０の出力側ノード（ＰＭＯＳトランジスタ２５２、２５４の接続点）を介してカレントミラー２５０の出力電流に連結され、共通出力対の他方のノードＮ２０２の出力電流（Ｉ（２２２）＋Ｉ（２２４））はカレントミラー２５０の入力側ノード（ＰＭＯＳトランジスタ２５１、２５３の接続点）を介してカレントミラー２５０の入力電流に連結される。出力アンプ１８８は、カレントミラー２５０の入力電流と出力電流が等しくなるように出力電圧Ｖｏｕｔを制御する。つまり、ドレイン電流Ｉ（２２１）〜Ｉ（２２４）は以下の関係を有する。
Ｉ（２２１）＋Ｉ（２２３）＝Ｉ（２２２）＋Ｉ（２２４） ・・・（５）

また、Ｎｃｈ差動対（２２１、２２２）、（２２３、２２４）をそれぞれ駆動する電流源２３１、２３２の出力電流を同一電流とする。これにより、ドレイン電流Ｉ（２２１）〜Ｉ（２２４）は以下の関係を有する。
Ｉ（２２１）＋Ｉ（２２２）＝Ｉ（２２３）＋Ｉ（２２４） ・・・（６）

そして、式（５）と式（６）より、以下の式（７）と式（８）が導き出される。
Ｉ（２２１）＝Ｉ（２２４） ・・・（７）
Ｉ（２２２）＝Ｉ（２２３） ・・・（８）

ここで式（１）乃至（４）を式（７）及び式（８）に代入し、Ｖｓ１、Ｖｓ２を消去すると、式（９）が導き出される。
Ｖｏｕｔ＝（Ｖｉｎ１＋Ｖｉｎ２）／２ ・・・（９）

Ｐｃｈ差動対（２２５、２２６）、（２２７、２２８）についても、同様の計算を行うことで式（９）と同等の関係式が得られる。すなわち、図１０の出力アンプ１８８は、２つの入力電圧Ｖｉｎ１、Ｖｉｎ２を受け、その中間電圧（内挿電圧）を出力することができる。なお、このような内挿アンプの入出力電圧特性については特許文献３等にも開示されている。

データドライバ１００では、図１０に示した出力アンプ１８８を用いることで、多ビット映像データを処理するデコーダ（例えば、Ｄ／Ａコンバータ）の回路規模の増加を抑制できる。しかし、出力アンプ１８８には電源電圧近傍の所定の電圧範囲で出力誤差が増加することが特許文献１において指摘されている。特許文献１においてこの課題を示す図として図１１のグラフが示されている。図１１に示すグラフは、出力アンプ１８８の２つの入力電圧Ｖｉｎ１、Ｖｉｎ２（Ｖｉｎ１＞Ｖｉｎ２）が０．２Ｖの電圧差を有する場合における出力設定電圧（出力期待値）と出力誤差の定常特性を示している。図１１に示す例では、低電位電源電圧側０．５Ｖ〜２Ｖ付近で出力誤差が正側に増加し、高電位電源電圧側１３Ｖ〜１４．５Ｖ付近で出力誤差が負側に増加している。この電源電圧付近の出力誤差の増加は、例えば低電位側電源電圧の近傍で２つの入力電圧Ｖｉｎ１、Ｖｉｎ２が低下すると、２つのＮｃｈ差動対のうち、低電位の入力電圧Ｖｉｎ２を受けるＮｃｈ差動対が先に停止し、次いで高電位の入力電圧Ｖｉｎ１を受けるＮｃｈ差動対が停止するときに生じる。この出力誤差の増加の原因は、それぞれのＮｃｈ差動対が停止する過程において、差動対を構成するトランジスタのゲート・ソース間電圧が低下してドレイン・ソース間電流が減少し、Ｎｃｈ差動対における上記式（１）乃至（８）の関係が崩れることにある。なお、２つのＮｃｈ差動対が共に停止すると、２つのＰｃｈ差動対による作用のみとなり、出力誤差は減少し正常出力となる。同様に、高電位側電源電圧の近傍で２つの入力電圧Ｖｉｎ１、Ｖｉｎ２が上昇すると、２つのＰｃｈ差動対のうち、高電位の入力電圧Ｖｉｎ１を受けるＰｃｈ差動対が先に停止し、次いで低電位の入力電圧Ｖｉｎ２を受けるＰｃｈ差動対が停止するときに出力誤差が増加する。

電源電圧近傍の上記出力誤差は、出力アンプ１８８の２つの入力電圧Ｖｉｎ１、Ｖｉｎ２の電圧差が大きいほど増大する。出力誤差が増大する電源電圧近傍の電圧範囲では図１０のような内挿アンプは高精度な電圧出力ができないという問題がある。

ここで、出力誤差が増大するメカニズムについて、本願発明者らによる分析を以下に示す。図１０に示した出力アンプ１８８において出力誤差が増大するメカニズムを説明するための差動増幅器の出力設定電圧（出力期待値）と出力電圧誤差の定常特性を示すグラフを図１２に示す。図１２に示す動作例では、図１０の出力アンプ１８８の入力電圧Ｖｉｎ１、Ｖｉｎ２は、Ｖｉｎ１が入力電圧Ｖｉｎ２より電圧差ΔＶだけ高い電圧信号に設定されている（Ｖｉｎ１−Ｖｉｎ２＝ΔＶ、ΔＶ＞０）。また、図１２に示す動作例では、出力設定電圧は、入力電圧Ｖｉｎ１、Ｖｉｎ２の中間電圧：（Ｖｉｎ１＋Ｖｉｎ２）／２）に設定されている。

図１０の出力アンプ１８８のＮｃｈ差動対（２２１、２２２）、（２２３、２２４）は、内挿作用が正常に行われるときは、上記式（７）及び（８）の関係を満たしている。入力電圧Ｖｉｎ１が入力電圧Ｖｉｎ２より高電位のとき、電流Ｉ（２２１）、Ｉ（２２４）は、電流Ｉ（２２２）、Ｉ（２２３）より大きい。そして、本動作例では、電流Ｉ（２２１）〜Ｉ（２２４）は、Ｉ（２２１）＝Ｉ（２２４）＝Ｉｎ２、Ｉ（２２２）＝Ｉ（２２３）＝Ｉｎ１、Ｉｎ２＞Ｉｎ１という関係を有する。なお、合計電流（Ｉｎ１＋Ｉｎ２）は電流源２３１、２３２のそれぞれが出力する電流の電流値（同一電流値）に対応している。また、Ｐｃｈ差動対（２２５、２２６）、（２２７、２２８）も同様に、入力電圧Ｖｉｎ１がＶｉｎ２より高電位で内挿作用が正常に行われるとき、電流Ｉ（２２７）及びＩ（２２６）は、電流Ｉ（２２５）及びＩ（２２８）より大きい。そして、電流Ｉ（２２５）〜Ｉ（２２８）は、Ｉ（２２７）＝Ｉ（２２６）＝Ｉｐ２、Ｉ（２２５）＝Ｉ（２２８）＝Ｉｐ１、Ｉｐ２＞Ｉｐ１という関係を有する。なお、合計電流（Ｉｐ１＋Ｉｐ２）は電流源２３３、２３４のそれぞれが出力する電流の電流値（同一電流値）に対応している。また、Ｐｃｈ差動対の各電流はドレイン・ソース間電流の絶対値で表す。

図１２の（１）は、Ｎｃｈ差動対（２２１、２２２）、（２２３、２２４）の各トランジスタ１１１〜１１４の電流特性を表している。電流Ｉ（２２１）、Ｉ（２２２）は実線、電流Ｉ（２２３）、Ｉ（２２４）は破線で示した。Ｎｃｈ差動対の各トランジスタの電流は、高電位側電源電圧ＶＤＤに近い出力設定電圧の範囲において、Ｉ（２２１）＝Ｉ（２２４）＝Ｉｎ２、Ｉ（２２２）＝Ｉ（２２３）＝Ｉｎ１という状態で一定に保たれ、内挿作用は正常に行われる。一方、低電位側電源電圧ＶＳＳに近い出力設定電圧の範囲では、入力電圧Ｖｉｎ１、Ｖｉｎ２が低下して出力設定電圧が電圧Ｖｄまで低下すると、まず低電位側の入力電圧Ｖｉｎ２を受けるＮｃｈ差動対（２２３、２２４）の共通ソース端子が低電位側電源電圧ＶＳＳに達する。そして更に出力設定電圧が低下すると、Ｎｃｈ差動対（２２３、２２４）の共通ソース端子は低電位側電源電圧ＶＳＳより低下できないので、差動対（２２３、２２４）の入力電圧のみが低下（トランジスタ２２３、２２４のゲート・ソース間電圧が減少）する。これにより電流Ｉ（２２３）、Ｉ（２２４）は出力設定電圧がＶｄより低下するに伴って減少を始める。そして出力設定電圧が電圧Ｖｂで電流Ｉ（２２３）、Ｉ（２２４）はほぼゼロとなり、Ｎｃｈ差動対（２２３、２２４）は停止する。一方、入力電圧Ｖｉｎ１を受けるＮｃｈ差動対（２２１、２２２）の共通ソース端子は出力設定電圧が電圧Ｖｃで低電位側電源電圧ＶＳＳに達する。そして更に出力設定電圧が低下すると、Ｎｃｈ差動対（２２１、２２２）の入力電圧のみが低下（トランジスタ２２１、２２２のゲート・ソース間電圧が減少）する。これにより電流Ｉ（２２１）、Ｉ（２２２）は出力設定電圧がＶｃより低下するに伴って減少を始める。そして出力設定電圧が電圧Ｖａで電流Ｉ（２２１）、Ｉ（２２２）はほぼゼロとなり、Ｎｃｈ差動対（２２１、２２２）は停止する。なお、電圧ＶａとＶｂの電位差、電圧ＶｃとＶｄの電位差はΔＶに依存し、電圧Ｖｂ、Ｖｃの大小は、ΔＶやＮｃｈ差動対のトランジスタ特性により変化する。図１２では、Ｖｂ＜Ｖｃの例を示している。

図１２の（２）は、差動入力部２１０のノードＮ２０１、Ｎ２０２の出力電流差（Ｉ（Ｎ２０１）−Ｉ（Ｎ２０２））の特性（特性曲線Ｉｓｎ＿ｒｅｆ）を表している。出力電流Ｉ（Ｎ２０１）はＮｃｈ差動対の電流Ｉ（２２１）とＩ（２２３）の合計電流、出力電流Ｉ（Ｎ２０２）はＮｃｈ差動対の電流Ｉ（２２２）とＩ（２２４）の合計電流である。出力電流Ｉ（Ｎ２０１）及び出力電流Ｉ（２０２）は、それぞれ出力増幅部２１１のカレントミラー２５０の出力側ノードと入力側ノードの電流に結合されている。出力電流差（Ｉ（Ｎ２０１）−Ｉ（Ｎ２０２））は、内挿作用が正常に行われる定常特性では通常ゼロとなる。図１２の（２）では、出力電流差（Ｉ（Ｎ２０１）−Ｉ（Ｎ２０２））は、高電位側電源電圧ＶＤＤに近い出力設定電圧の範囲ではゼロとなるが、低電位側電源電圧ＶＳＳに近い出力設定電圧の範囲においては出力設定電圧が電圧Ｖｄ〜Ｖａの範囲で正側に増加する。この出力電流差（Ｉ（Ｎ２０１）−Ｉ（Ｎ２０２））の増加の原因は、Ｎｃｈ差動対の各電流の変化に依存する。具体的には、図１２の（１）において、出力設定電圧が電圧Ｖｄより低下すると、電流Ｉ（２２３）、Ｉ（２２４）がそれぞれ減少する。このとき電流Ｉ（２２４）の減少量の方が大きく、電流Ｉ（２２１）、Ｉ（２２２）は変化しないため、出力電流Ｉ（Ｎ２０１）よりＩ（Ｎ２０２）の減少量が大きくなり、出力電流差（Ｉ（Ｎ２０１）−Ｉ（Ｎ２０２））が正側に増加する。出力設定電圧が電圧Ｖｃより低下すると、電流Ｉ（２２３）、Ｉ（２２４）に加えて電流Ｉ（２２１）、Ｉ（２２２）もそれぞれ減少する。このとき、電流Ｉ（２２２）の減少量よりＩ（２２１）の減少量の方が大きい。すなわち出力電流差（Ｉ（Ｎ２０１）−Ｉ（Ｎ２０２））は、電流Ｉ（２２１）、Ｉ（２２２）、Ｉ（２２３）、Ｉ（２２４）の変化に依存し、出力設定電圧がＶｄからＶｃまで正側に増加し、ＶｃからＶｂまで増加量がピークとなり、ＶｂからＶａでは減少し、ＶａからＶＳＳではゼロに戻る。

図１２の（２）の差動入力部２１０のノードＮ２０１、Ｎ２０２の出力電流差（Ｉ（Ｎ２０１）−Ｉ（Ｎ２０２））の特性（特性曲線Ｉｓｎ＿ｒｅｆ）の正側への増加は図１２の（５）の出力電圧誤差の特性（特性曲線Ｖｅ＿ｒｅｆ）に影響を与える。これは例えば、差動入力部２１０の入力電圧Ｖｉｎ１、Ｖｉｎ２が出力電圧Ｖｏｕｔより高電位側に変化したときのＮｃｈ差動対（２２１、２２２）、（２２３、２２４）の応答作用から容易に理解できる。入力電圧Ｖｉｎ１、Ｖｉｎ２が出力電圧Ｖｏｕｔより高電位側に変化すると、Ｎｃｈ差動対（２２１、２２２）、（２２３、２２４）の電流Ｉ（２２１）、Ｉ（２２３）が増加し、電流Ｉ（２２２）、Ｉ（２２４）は減少する。これはすなわち出力電流Ｉ（Ｎ２０１）が増加し、出力電流Ｉ（Ｎ２０２）が減少する作用である。これにより出力増幅部２１１が作用して出力電圧Ｖｏｕｔが高電位側へ変化する。図１１の（２）では、出力設定電圧が電圧Ｖｄ〜Ｖａで出力電流差（Ｉ（Ｎ２０１）−Ｉ（Ｎ２０２））が正側に増加している。このため、図１１の（５）において、出力電圧Ｖｏｕｔは、出力電流差（Ｉ（Ｎ２０１）−Ｉ（Ｎ２０２））の正側への増加に応じて高電位側への変動作用を受けるため、高電位側（正側）へ出力誤差が発生する。

図１２の（３）は、Ｐｃｈ差動対（２２５、２２６）、（２２７、２２８）の各トランジスタ２２５〜２２８の電流特性を表している。電流Ｉ（２２７）、Ｉ（２２８）は実線、電流Ｉ（２２５）、Ｉ（２２６）は破線で示す。各電流は各トランジスタのドレイン・ソース間電流の絶対値とする。Ｐｃｈ差動対の各トランジスタの電流は低電位側電源電圧ＶＳＳ側ではＩ（２２５）、Ｉ（２２８）はＩｐ１、Ｉ（２２６）、Ｉ（２２７）はＩｐ２で一定に保たれ、内挿作用は正常に行われる。一方、高電位側電源電圧ＶＤＤ側の出力設定電圧の範囲では、入力電圧Ｖｉｎ１、Ｖｉｎ２が上昇して出力設定電圧が電圧Ｖｅまで上昇すると、まず高電位の入力電圧Ｖｉｎ１を受けるＰｃｈ差動対（２２５、２２６）の共通ソース端子が電源電圧ＶＤＤに達する。そして更に出力設定電圧が上昇すると、Ｐｃｈ差動対（２２５、２２６）の共通ソース端子は電源電圧ＶＤＤより上昇できないので、差動対（２２５、２２６）の入力電圧のみが上昇（トランジスタ２２５、２２６のゲート・ソース間電圧の絶対値が減少）する。これにより電流Ｉ（２２５）、Ｉ（２２６）は出力設定電圧がＶｅより上昇するに伴って減少を始める。そして出力設定電圧が電圧Ｖｇで電流Ｉ（２２５）、Ｉ（２２６）はほぼゼロとなり、Ｐｃｈ差動対（２２５、２２６）は停止する。一方、入力電圧Ｖｉｎ２を受けるＰｃｈ差動対（２２７、２２８）の共通ソース端子は出力設定電圧が電圧Ｖｆで高電位側電源電圧ＶＤＤに達する。そして更に出力設定電圧が上昇すると、Ｐｃｈ差動対（２２７、２２８）のトランジスタ２２７、２２８のゲート・ソース間電圧の絶対値が減少する。これにより電流Ｉ（２２７）、Ｉ（２２８）は出力設定電圧が電圧Ｖｆより上昇するに伴って減少を始める。そして出力設定電圧が電圧Ｖｈで電流Ｉ（２２７）、Ｉ（２２８）はほぼゼロとなり、Ｐｃｈ差動対（２２７、２２８）は停止する。

図１２の（４）は、差動入力部２１０のノードＮ２０３、Ｎ２０４の出力電流差（Ｉ（Ｎ２０３）−Ｉ（Ｎ２０４））の特性（特性曲線Ｉｓｐ＿ｒｅｆ）を表している。出力電流Ｉ（Ｎ２０３）はＰｃｈ差動対の電流Ｉ（２２５）とＩ（２２７）の合計電流、出力電流Ｉ（Ｎ２０４）はＰｃｈ差動対の電流Ｉ（２２６）とＩ（２２８）の合計電流である。出力電流Ｉ（Ｎ２０３）及び出力電流Ｉ（Ｎ２０４）は、それぞれ出力増幅部２１１のカレントミラー２８０の出力側ノードと入力側ノードの電流に結合されている。出力電流差（Ｉ（Ｎ２０３）−Ｉ（Ｎ２０４））は、内挿作用が正常に行われる定常特性では通常ゼロとなる。図１２の（４）では、出力電流差（Ｉ（Ｎ２０３）−Ｉ（Ｎ２０４））は、低電位側電源電圧ＶＳＳに近い出力設定電圧の範囲ではゼロとなるが、高電位側電源電圧ＶＤＤに近い出力設定電圧の範囲において出力設定電圧が電圧Ｖｅ〜Ｖｈの範囲では正側に増加する。この出力電流差（Ｉ（Ｎ２０３）−Ｉ（Ｎ２０４））の増加の原因は、Ｐｃｈ差動対の各電流の変化に依存する。すなわち出力電流差（Ｉ（Ｎ２０３）−Ｉ（Ｎ２０４））は、図１２の（３）の電流Ｉ（２２５）、Ｉ（２２６）、Ｉ（２２７）、Ｉ（２２８）の変化に依存し、出力設定電圧がＶｅからＶｆまで正側に増加し、ＶｆからＶｇまで増加量がピークとなり、ＶｇからＶｈでは減少し、ＶｈからＶＤＤではゼロに戻る。

図１２の（４）の差動入力部２１０のノードＮ２０３、Ｎ２０４の出力電流差（Ｉ（Ｎ２０３）−Ｉ（Ｎ２０４））の特性（特性曲線Ｉｓｐ＿ｒｅｆ）は図１２の（５）の出力電圧誤差の特性（特性曲線Ｖｅ＿ｒｅｆ）に影響を与える。これは例えば、差動入力部２１０の入力電圧Ｖｉｎ１、Ｖｉｎ２が出力電圧Ｖｏｕｔより低電位側に変化したときのＰｃｈ差動対（２２５、２２６）、（２２７、２２８）の応答作用から容易に理解できる。入力電圧Ｖｉｎ１、Ｖｉｎ２が出力電圧Ｖｏｕｔより低電位側に変化すると、Ｐｃｈ差動対（２２５、２２６）、（２２７、２２８）の電流Ｉ（２２５）、Ｉ（２２７）が増加し、電流Ｉ（２２６）、Ｉ（２２８）は減少する。これはすなわち出力電流差Ｉ（Ｎ２０３）が増加し、出力電流差Ｉ（Ｎ２０４）が減少する作用である。これにより出力増幅部２１１が作用して出力電圧Ｖｏｕｔが低電位側へ変化する。すなわち、図１２の（４）では、出力設定電圧が電圧Ｖｅ〜Ｖｈで出力電流差（Ｉ（Ｎ２０３）−Ｉ（Ｎ２０４））が正側に増加している。このため、図１２の（５）において、出力電圧Ｖｏｕｔは、出力電流差（Ｉ（Ｎ２０３）−Ｉ（Ｎ２０４））の正側への増加に応じて低電位側への変動作用を受けるため、低電位側（負側）へ出力誤差が発生する。

以上、図１４の内挿アンプにおける出力誤差増大のメカニズムを説明した。すなわち図１０の出力アンプ１８８における電源電圧近傍の出力誤差は、定常特性において差動入力部２１０のＮｃｈ差動側の出力電流差（Ｉ（Ｎ２０１）−Ｉ（Ｎ２０２））及びＰｃｈ差動側の出力電流差（Ｉ（Ｎ２０３）−Ｉ（Ｎ２０４））の増加に対応して発生する。そして図１２の（５）の出力電圧Ｖｏｕｔの出力誤差の定常特性は、図１１の出力誤差の定常特性と合致している。

そこで、特許文献１では、出力誤差の増大を防止する技術が提案されている。特許文献１に開示される出力アンプ３００のブロック図を図１３に示す。図１３に示す出力アンプ３００は、内挿アンプ３０１、判別部３０２、差動対制御部３０３を有する。判別部３０２は、出力電圧Ｖｏｕｔ等を被判別信号として、出力電圧が内挿アンプの出力誤差が増大する電圧範囲を含むか否かを判別して判別信号を出力する。差動対制御部３０３は、判別信号により、出力電圧Ｖｏｕｔが内挿アンプの出力誤差が増大する電圧範囲に含まれるという判別結果を示すときに差動対を停止させる。差動対制御部３０３は、具体的には図１４に示すように、差動対を駆動する電流源を停止させる。例えば、低電位側電源電圧近傍の出力誤差が増大する電圧範囲では、差動対制御部３０３により２つのＮｃｈ差動対を駆動する電流源３３１、３３２を非活性（停止）とする。また、高電位側電源電圧近傍の出力誤差が増大する電圧範囲では、差動対制御部３０３により２つのＰｃｈ差動対を駆動する電流源３３３、３３４を非活性（停止）とする。これにより、電源電圧近傍では出力誤差増大の作用を生じるＮｃｈ又はＰｃｈ差動対が停止され、出力誤差の増大を防止できる。

特開２００６−０５０２９６号公報 特開平６−３２６５２９号公報 特開２０００−１８３７４７号公報

しかしながら、特許文献１に記載の内挿アンプでは、各差動対を駆動する電流源の活性、非活性を制御するために、差動対の数に対応した数のスイッチ（例えば、図１４では４個のスイッチ）が少なくとも必要とされる。更に、判別部３０２としてコンパレータ等の回路が必要とされる。このため、内挿アンプ１個あたりに追加される素子数が多く、内挿アンプの面積が増加するという問題がある。

本発明にかかる差動増幅器は、第１の入力電圧（Ｖｉｎ１）と第２の入力電圧（Ｖｉｎ２）との間の信号レベルを有する出力電圧（Ｖｏｕｔ）を出力する差動増幅器であって、前記第１の入力電圧及び前記第２の入力電圧の一方と前記出力電圧（Ｖｏｕｔ）との差に基づき第１の電流ノード対（Ｎ１、Ｎ２）に第１の差動電流を出力し、第１導電型トランジスタで形成される第１の差動対（３１、３２）と、前記第１の入力電圧及び前記第２の入力電圧の他方と前記出力電圧との差に基づき前記第１の電流ノード対（Ｎ１、Ｎ２）に第２の差動電流を出力し、前記第１導電型トランジスタで形成される第２の差動対（３３、３４）と、前記第１の入力電圧及び前記第２の入力電圧の前記一方と前記出力電圧との差に基づき第２の電流ノード対（Ｎ３、Ｎ４）に第３の差動電流を出力し、第２導電型トランジスタで形成される第３の差動対（３５、３６）と、前記第１の入力電圧及び前記第２の入力電圧の前記他方と前記出力電圧との差に基づき前記第２の電流ノード対（Ｎ３、Ｎ４）に第４の差動電流を出力し、前記第２導電型トランジスタで形成される第４の差動対（３７、３８）と、第１の電源電圧（ＶＳＳ）を供給する第１の電源と前記第１の差動対（３１、３２）との間に設けられ、前記第１の差動対に動作電流を供給する第１の電流源（４１）と、前記第１の電源と前記第２の差動対（３３、３４）との間に設けられ、前記第２の差動対に動作電流を供給する第２の電流源（４２）と、第２の電源電圧（ＶＤＤ）を供給する第２の電源と前記第３の差動対（３５、３６）との間に設けられ、前記第３の差動対に動作電流を供給する第３の電流源（４３）と、前記第２の電源と前記第４の差動対（３７、３８）との間に設けられ、前記第４の差動対に動作電流を供給する第４の電流源（４４）と、前記第１、第２の入力電圧と前記出力電圧に基づき前記第１の差動対（３１、３２）及び前記第２の差動対（３３、３４）にそれぞれ流れる電流量が前記第１の電流源（４１）及び前記第２の電流源（４２）により設定される動作電流よりも小さくなる第１の動作範囲において、前記第１の差動対に供給される動作電流の変化点を制御する第１の制御回路（５１）と、前記第１、第２の入力電圧と前記出力電圧に基づき前記第３の差動対（３５、３６）及び前記第４の差動対（３７、３８）にそれぞれ流れる電流量が前記第３の電流源（４３）及び前記第４の電流源（４４）により設定される動作電流よりも小さくなる第２の動作範囲において、前記第３の差動対又は前記第４の差動対に供給される動作電流の変化点を制御する第２の制御回路（５２）と、前記第１の電流ノード対（Ｎ１、Ｎ２）から出力される前記第１及び第２の差動電流を合成した差動電流出力と、前記第２の電流ノード対（Ｎ３、Ｎ４）から出力される前記第３及び第４の差動電流を合成した差動電流出力と、に基づき前記出力電圧（Ｖｏｕｔ）を生成する出力増幅部（１１）と、を有する。

本発明にかかる差動増幅器では、出力誤差が増大する第１の動作範囲及び第２の動作範囲において、第１、第２の制御回路が出力誤差の原因となる第１及び第２の出力ノード対の差動電流出力の電流差の増加を抑制する。つまり、本発明にかかる差動増幅器では、第１、第２の制御回路により、第１の動作範囲及び第２の動作範囲において、第１の入力電圧と第２の入力電圧のうち最寄りの電源電圧との電圧差が大きい入力電圧を受ける差動対に供給される電流源からの動作電流の変化点を制御することで、第１及び第２の出力ノード対の差動電流出力の電流差の増加を抑制して出力誤差の増大を防止することができる。また、本発明にかかる差動増幅器では、第１、第２の制御回路は、素子数の少ない単純回路で構成できるため小面積で実現できる。

本発明にかかる差動増幅器では、回路規模の増大を抑制しながら、出力誤差の増大を防止することができる。

実施の形態１にかかる差動増幅器の回路図である。 実施の形態１にかかる差動増幅器の出力期待値と出力誤差の定常特性を示すグラフである。 実施の形態１にかかる差動増幅器の出力期待値と出力誤差の定常特性を示すグラフである。 実施の形態２にかかる差動増幅器の回路図である。 実施の形態２にかかる差動増幅器の出力期待値と出力誤差の定常特性を示すグラフである。 実施の形態２にかかる差動増幅器の出力期待値と出力誤差の定常特性を示すグラフである。 実施の形態３にかかる差動増幅器の回路図である。 実施の形態４にかかる差動増幅器の回路図である。 特許文献１にかかるデータドライバのブロック図である。 特許文献１にかかる出力アンプの回路図である。 特許文献１にかかる出力アンプの出力期待値と出力誤差の定常特性を示すグラフである。 特許文献１にかかる出力アンプの出力誤差が増大するメカニズムを説明するための差動増幅器の出力期待値と出力誤差の定常特性を示すグラフである。 特許文献１に記載の出力アンプのブロック図である。 図１３に記載の出力アンプの詳細なブロック図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本実施の形態にかかる差動増幅器は、２つの入力電圧を１対１で内挿した内挿電圧を出力する内挿アンプである。つまり、本実施の形態にかかる差動増幅器は、データドライバ等に用いることでＤ／Ａコンバータ等の素子数を削減することができる。

本実施の形態にかかる差動増幅器１の回路図を図１に示す。図１に示すように、差動増幅器１は、差動入力部１０と、出力増幅部１１を有する。差動入力部１０は、入力端子Ｔ１、Ｔ２に供給される２つの入力電圧Ｖｉｎ１、Ｖｉｎ２と、出力端子Ｔ３から出力される出力電圧Ｖｏｕｔとの差に基づき差動電流を出力する。出力増幅部１１は、差動電流出力に応じて出力電圧Ｖｏｕｔを生成する。また、差動増幅器１は、出力増幅部１１が生成した出力電圧Ｖｏｕｔを差動入力部１０に帰還する負帰還構成を有する。また、差動増幅器１に入力される入力電圧Ｖｉｎ１、Ｖｉｎ２は、入力電圧Ｖｉｎ１が入力電圧Ｖｉｎ２よりも高くなるか、又は、入力電圧Ｖｉｎ１、Ｖｉｎ２が同一電圧となるような電圧関係を有する。

差動入力部１０は、第１の差動対２１〜第４の差動対２４、第１の電流源４１〜第４の電流源４４、第１の制御回路５１、第２の制御回路５２を有する。第１の差動対２１〜第４の差動対２４には、入力電圧Ｖｉｎ１と入力電圧Ｖｉｎ２とのいずれの電圧も入力されうる。しかし、以下の説明では、入力電圧Ｖｉｎ１が第１の差動対２１及び第３の差動対２３に入力され、入力電圧Ｖｉｎ２が第２の差動対２２及び第４の差動対２４に入力されるものとする。

第１の差動対２１は、入力電圧Ｖｉｎ１と出力電圧Ｖｏｕｔとの差に基づき第１の電流ノード対に第１の差動電流を出力する。図１では、第１の電流ノード対は、電流ノードＮ１及び電流ノードＮ２により構成される。また、第１の差動対２１には、第１導電型トランジスタ（例えば、Ｎ型のＭＯＳトランジスタ）で形成される。図１に示す例では、第１の差動対２１は、第１の差動入力トランジスタ（例えば、ＮＭＯＳトランジスタ３１）、第２の差動入力トランジスタ（例えば、ＮＭＯＳトランジスタ３２）を有する。そして、ＮＭＯＳトランジスタ３１、３２の第１端子（例えば、ソース）は共通接続される。ＮＭＯＳトランジスタ３１の制御端子（例えば、ゲート）には、入力電圧Ｖｉｎ１が与えられる。ＮＭＯＳトランジスタ３２の制御端子には、出力電圧Ｖｏｕｔが与えられる。ＮＭＯＳトランジスタ３１の第２端子（例えば、ドレイン）は、電流ノードＮ１に接続される。ＮＭＯＳトランジスタ３２の第２端子は、電流ノードＮ２に接続される。なお、ＮＭＯＳトランジスタ３１に流れる電流をＩ（３１）で表し、ＮＭＯＳトランジスタ３２に流れる電流をＩ（３２）で表した場合、第１の差動電流は、電流Ｉ（３１）と電流Ｉ（３２）とを含む。

第１の電流源４１は、第１の電源電圧（例えば、低電位側電源電圧ＶＳＳ）を供給する第１の電源（低電位側電源）と第１の差動対２１との間に設けられる。そして、第１の電流源４１は、第１の差動対２１に動作電流を供給する。

第２の差動対２２は、入力電圧Ｖｉｎ２と出力電圧Ｖｏｕｔとの差に基づき第１の電流ノード対（Ｎ１、Ｎ２）に第２の差動電流を出力する。第２の差動対２２には、第１導電型トランジスタ（例えば、Ｎ型のＭＯＳトランジスタ）で形成される。図１に示す例では、第２の差動対２２は、第３の差動入力トランジスタ（例えば、ＮＭＯＳトランジスタ３３）、第４の差動入力トランジスタ（例えば、ＮＭＯＳトランジスタ３４）を有する。そして、ＮＭＯＳトランジスタ３３、３４の第１端子（例えば、ソース）は共通接続される。ＮＭＯＳトランジスタ３３の制御端子（例えば、ゲート）には、入力電圧Ｖｉｎ２が与えられる。ＮＭＯＳトランジスタ３４の制御端子には、出力電圧Ｖｏｕｔが与えられる。ＮＭＯＳトランジスタ３３の第２端子（例えば、ドレイン）は、電流ノードＮ１に接続される。ＮＭＯＳトランジスタ３４の第２端子は、電流ノードＮ２に接続される。なお、ＮＭＯＳトランジスタ３３に流れる電流をＩ（３３）で表し、ＮＭＯＳトランジスタ３４に流れる電流をＩ（３４）で表した場合、第２の差動電流は、電流Ｉ（３３）と電流Ｉ（３４）とを含む。

第２の電流源４２は、第１の電源電圧（例えば、低電位側電源電圧ＶＳＳ）を供給する第１の電源（低電位側電源）と第２の差動対２２との間に設けられる。そして、第２の電流源４２は、第２の差動対２２に動作電流を供給する。

ここで、第１の差動対２１が出力する第１の差動電流と第２の差動対２２が出力する第２の差動電流は、第１の電流ノード対（Ｎ１、Ｎ２）において合成される。つまり、電流ノードＮ１には電流Ｉ（３１）と電流Ｉ（３３）を合成した第１の出力電流Ｉ（Ｎ１）（＝Ｉ（３１）＋Ｉ（３３））が生成され、電流ノードＮ２には電流Ｉ（３２）と電流Ｉ（３４）を合成した第２の出力電流Ｉ（Ｎ２）（＝Ｉ（３２）＋Ｉ（３４））が生成される。第１の出力電流Ｉ（Ｎ１）と第２の出力電流Ｉ（Ｎ２）は、差動入力部１０のＮｃｈ差動対側の第１の電流ノード対（Ｎ１、Ｎ２）における差動電流出力をなしている。

第３の差動対２３は、入力電圧Ｖｉｎ１と出力電圧Ｖｏｕｔとの差に基づき第２の電流ノード対に第３の差動電流を出力する。図１に示す例では、第２の電流ノード対は、電流ノードＮ３及び電流ノードＮ４により構成される。また、第３の差動対２３には、第２導電型トランジスタ（例えば、Ｐ型のＭＯＳトランジスタ）で形成される。図１に示す例では、第３の差動対２３は、第５の差動入力トランジスタ（例えば、ＰＭＯＳトランジスタ３５）、第６の差動入力トランジスタ（例えば、ＰＭＯＳトランジスタ３６）を有する。そして、ＰＭＯＳトランジスタ３５、３６の第１端子（例えば、ソース）は共通接続される。ＰＭＯＳトランジスタ３５の制御端子（例えば、ゲート）には、入力電圧Ｖｉｎ１が与えられる。ＰＭＯＳトランジスタ３６の制御端子には、出力電圧Ｖｏｕｔが与えられる。ＰＭＯＳトランジスタ３５の第２端子（例えば、ドレイン）は、電流ノードＮ３に接続される。ＰＭＯＳトランジスタ３６の第２端子は、電流ノードＮ４に接続される。なお、ＰＭＯＳトランジスタ３５に流れる電流をＩ（３５）で表し、ＰＭＯＳトランジスタ３６に流れる電流をＩ（３６）で表した場合、第３の差動電流は、電流Ｉ（３５）と電流Ｉ（３６）とを含む。

第３の電流源４３は、第２の電源電圧（例えば、高電位側電源電圧ＶＤＤ）を供給する第２の電源（高電位側電源）と第３の差動対２３との間に設けられる。そして、第３の電流源４３は、第３の差動対２３に動作電流を供給する。

第４の差動対２４は、入力電圧Ｖｉｎ２と出力電圧Ｖｏｕｔとの差に基づき第２の電流ノード対（Ｎ３、Ｎ４）に第４の差動電流を出力する。第４の差動対２４には、第２導電型トランジスタ（例えば、Ｐ型のＭＯＳトランジスタ）で形成される。図１に示す例では、第４の差動対２４は、第７の差動入力トランジスタ（例えば、ＰＭＯＳトランジスタ３７）、第８の差動入力トランジスタ（例えば、ＰＭＯＳトランジスタ３８）を有する。そして、ＰＭＯＳトランジスタ３７、３８の第１端子（例えば、ソース）は共通接続される。ＰＭＯＳトランジスタ３７の制御端子（例えば、ゲート）には、入力電圧Ｖｉｎ２が与えられる。ＰＭＯＳトランジスタ３８の制御端子には、出力電圧Ｖｏｕｔが与えられる。ＰＭＯＳトランジスタ３７の第２端子（例えば、ドレイン）は、電流ノードＮ３に接続される。ＰＭＯＳトランジスタ３８の第２端子は、電流ノードＮ４に接続される。なお、ＰＭＯＳトランジスタ３７に流れる電流をＩ（３７）で表し、ＰＭＯＳトランジスタ３８に流れる電流をＩ（３８）で表した場合、第４の差動電流は、電流Ｉ（３７）と電流Ｉ（３８）とを含む。

第４の電流源４４は、第２の電源電圧（例えば、高電位側電源電圧ＶＤＤ）を供給する第２の電源（高電位側電源）と第４の差動対２４との間に設けられる。そして、第４の電流源４４は、第４の差動対２４に動作電流を供給する。

ここで、第３の差動対２３が出力する第３の差動電流と第４の差動対２４が出力する第４の差動電流は、第２の電流ノード対（Ｎ３、Ｎ４）において合成される。つまり、電流ノードＮ３には電流Ｉ（３５）と電流Ｉ（３７）を合成した第３の出力電流Ｉ（Ｎ３）（＝Ｉ（３５）＋Ｉ（３７））が生成され、電流ノードＮ４には電流Ｉ（３６）と電流Ｉ（３８）を合成した第４の出力電流Ｉ（Ｎ４）（＝Ｉ（３６）＋Ｉ（３８））が生成される。第３の出力電流Ｉ（Ｎ３）と第４の出力電流Ｉ（Ｎ４）は、差動入力部１０のＰｃｈ差動対側の第２の電流ノード対（Ｎ３、Ｎ４）における差動電流出力をなしている。

第１の制御回路５１は、入力電圧Ｖｉｎ１、Ｖｉｎ２がＶｉｎ１≧Ｖｉｎ２であるとき、電圧Ｖｉｎ１、Ｖｉｎ２のうち第１の電源電圧（低電位側電源電圧ＶＳＳ）との電圧差が大きい電圧Ｖｉｎ１が入力される第１の差動対２１と第１の電流源４１との間に設けられる。そして、第１の制御回路５１は、入力電圧Ｖｉｎ１、Ｖｉｎ２と出力電圧Ｖｏｕｔに基づき第１の差動対２１及び第２の差動対２２のそれぞれに流れる電流量が第１の電流源４１及び第２の電流源４２により設定される動作電流よりも小さくなる第１の動作範囲において、第１の差動対２１に供給される動作電流の変化点を制御する。本実施の形態では、第１の制御回路５１として抵抗Ｒ１を用いる。抵抗Ｒ１は、入力電圧Ｖｉｎ１がＶｉｎ２より電圧差ΔＶだけ高電位とされた差動増幅器１の定常特性において、入力電圧Ｖｉｎ１、Ｖｉｎ２の低下に伴い、低電位の入力電圧Ｖｉｎ２を受ける第２の差動対２２のトランジスタ対の電流（Ｉ（３３）＋Ｉ（３４））が電流源４２で設定された電流より減少し始める変化点に、高電位の入力電圧Ｖｉｎ１を受ける第１の差動対２１のトランジスタ対の電流（Ｉ（３１）＋Ｉ（３２））が電流源４１で設定された電流より減少を始める変化点を近づけるような抵抗値に設定される。

第２の制御回路５２は、入力電圧Ｖｉｎ１、Ｖｉｎ２がＶｉｎ１≧Ｖｉｎ２であるとき、電圧Ｖｉｎ１、Ｖｉｎ２のうち第２の電源電圧（高電位側電源電圧ＶＤＤ）との電圧差が大きい電圧Ｖｉｎ２が入力される第４の差動対２４と第４の電流源４４との間に設けられる。そして、第２の制御回路５２は、入力電圧Ｖｉｎ１、Ｖｉｎ２と出力電圧Ｖｏｕｔに基づき第３の差動対２３及び第４の差動対２４にそれぞれ流れる電流量が第３の電流源４３及び第４の電流源４４により設定される動作電流よりも小さくなる第２の動作範囲において、第４の差動対２４に供給される動作電流の変化点を制御する。本実施の形態では、第２の制御回路５２として抵抗Ｒ２を用いる。抵抗Ｒ２は、入力電圧Ｖｉｎ１、Ｖｉｎ２の上昇に伴い、高電位の入力電圧Ｖｉｎ１を受ける第３の差動対２３のトランジスタ対の電流（Ｉ（３５）＋Ｉ（３６））が電流源４３で設定された電流より減少し始める変化点に、低電位の入力電圧Ｖｉｎ２を受ける第４の差動対２４のトランジスタ対の電流（Ｉ（３７）＋Ｉ（３８））が電流源４４で設定された電流より減少を始める変化点を近づけるような抵抗値に設定される。

出力増幅部１１は、第１のカレントミラー６０、第１の連絡回路７０、第２の連絡回路７２、第２のカレントミラー８０を有する。

第１のカレントミラー６０は、第２の電源（例えば、高電位側電源）に接続される第２導電型の第１のトランジスタ対を有し、第１のトランジスタ対に第１の電流ノード対が接続される。また、第１のカレントミラー６０は、第２導電型のトランジスタで構成される第３のトランジスタ対を有する。ここで、第１のトランジスタ対は、第１のミラートランジスタ（例えば、ＰＭＯＳトランジスタ６１）と第２のミラートランジスタ（例えば、ＰＭＯトランジスタ６２）を有する。第３のトランジスタ対は、第３のミラートランジスタ（例えば、ＰＭＯＳトランジスタ６３）、第４のミラートランジスタ（例えば、ＰＭＯＳトランジスタ６４）を有する。

ＰＭＯＳトランジスタ６１、６２は、第１端子（例えば、ソース）が高電位側電源に共通に接続され、制御端子（例えば、ゲート）が共通接続される。第１の電流ノード対（Ｎ１、Ｎ２）の一方のノード（例えば、電流ノードＮ１）は、ＰＭＯＳトランジスタ６２の第２端子（例えば、ドレイン）に接続され、第１の電流ノード対（Ｎ１、Ｎ２）の他方のノード（例えば、電流ノードＮ２）は、ＰＭＯＳトランジスタ６１の第２端子（例えば、ドレイン）に接続される。

ＰＭＯＳトランジスタ６３は、第１端子（例えば、ソース）がＰＭＯＳトランジスタ６１の第２端子（例えば、ドレイン）に接続される。ＰＭＯＳトランジスタ６４は、第１端子（例えば、ソース）がＰＭＯＳトランジスタ６２の第２端子（例えば、ドレイン）に接続され、制御端子（例えば、ゲート）がＰＭＯＳトランジスタ６３のゲートと接続される。ＰＭＯＳトランジスタ６３、６４のゲートには第１のバイアス電圧ＢＰ１が印加される。ＰＭＯＳトランジスタ６３のドレインは、第１のカレントミラー６０の入力ノードとなっており、ＰＭＯＳトランジスタ６１、６２の共通ゲートと接続される。ＰＭＯＳトランジスタ６４のドレインは、第１のカレントミラー６０の出力ノードとなっている。

第２のカレントミラー８０は、第１の電源（例えば、低電位側電源）に接続される第１導電型の第２のトランジスタ対を有し、第２のトランジスタ対に第２の電流ノード対（Ｎ３、Ｎ４）が接続される。また、第２のカレントミラー８０は、第１導電型のトランジスタで構成される第４のトランジスタ対を有する。ここで、第２のトランジスタ対は、第５のミラートランジスタ（例えば、ＮＭＯＳトランジスタ８１）と第６のミラートランジスタ（例えば、ＮＭＯトランジスタ８２）を有する。第４のトランジスタ対は、第７のミラートランジスタ（例えば、ＮＭＯＳトランジスタ８３）、第８のミラートランジスタ（例えば、ＮＭＯＳトランジスタ８４）を有する。

ＮＭＯＳトランジスタ８１、８２は、第１端子（例えば、ソース）が低電位側電源に共通に接続され、制御端子（例えば、ゲート）が共通接続される。第２の電流ノード対（Ｎ３、Ｎ４）の一方のノード（例えば、電流ノードＮ３）は、ＮＭＯＳトランジスタ８２の第２端子（例えば、ドレイン）に接続され、第２の電流ノード対（Ｎ３、Ｎ４）の他方のノード（例えば、電流ノードＮ４）は、ＰＭＯＳトランジスタ８１の第２端子（例えば、ドレイン）に接続される。

ＮＭＯＳトランジスタ８３は、第１端子（例えば、ソース）がＮＭＯＳトランジスタ８１の第２端子（例えば、ドレイン）に接続される。ＮＭＯＳトランジスタ８４は、第１端子（例えば、ソース）がＮＭＯＳトランジスタ８２の第２端子（例えば、ドレイン）に接続され、制御端子（例えば、ゲート）がＮＭＯＳトランジスタ８３のゲートと接続される。ＮＭＯＳトランジスタ８３、８４の共通ゲートには第２のバイアス電圧ＢＮ１が印加される。ＮＭＯＳトランジスタ８３のドレインは、第２のカレントミラー８０の入力ノードとなっており、ＮＭＯＳトランジスタ８１、８２の共通ゲートと接続される。ＮＭＯＳトランジスタ８４のドレインは、第２のカレントミラー８０の出力ノードとなっている。

第１の連絡回路７０は、第１のカレントミラー６０の入力ノード（ＰＭＯＳトランジスタ６３のドレイン）と第２のカレントミラー８０の入力ノード（ＮＭＯＳトランジスタ８３のドレイン）との間に接続される。第１の連絡回路７０は、電流源７１を有する。第２の連絡回路７２は、第１のカレントミラー６０の出力ノード（ＰＭＯＳトランジスタ６４のドレイン）と第２のカレントミラー８０の出力ノード（ＮＭＯＳトランジスタ８４のドレイン）との間に接続される。第２の連絡回路７２は、互いに並列に接続される第１導電型の第１のフローティングトランジスタ（例えば、ＮＭＯＳトランジスタ７３）と第２導電型の第２フローティングトランジスタ（例えば、ＰＭＯＳトランジスタ７４）を有する。そして、ＮＭＯＳトランジスタ７３の制御端子（例えば、ゲート）には、第３のバイアス電圧ＢＮ２が与えられる。ＰＭＯＳトランジスタ７４の制御端子（例えば、ゲート）には第４のバイアス電圧ＢＰ２が与えられる。

第１の出力トランジスタは、第２導電型のトランジスタ（例えば、ＰＭＯＳトランジスタ９１）である。ＰＭＯＳトランジスタ９１は、出力電圧Ｖｏｕｔが出力される出力端子Ｔ３と第２の電源（例えば、高電位側電源）との間に接続され、制御端子（例えば、ゲート）が第１のカレントミラー６０の出力ノードと第２の連絡回路７２の一端との接続点に接続される。

第２の出力トランジスタは、第１導電型のトランジスタ（例えば、ＮＭＯＳトランジスタ９２）である。ＮＭＯＳトランジスタ９２は、出力電圧Ｖｏｕｔが出力される出力端子Ｔ３と第１の電源（例えば、低電位側電源）との間に接続され、制御端子（例えば、ゲート）が第２のカレントミラー８０の出力ノードと第２の連絡回路７２の他端との接続点に接続される。

さらに、差動増幅器１は、コンデンサＣ１、Ｃ２を有する。コンデンサＣ１、Ｃ２は位相補償用コンデンサである。コンデンサＣ１は、出力端子Ｔ３と電流ノードＮ１との間に接続される。コンデンサＣ２は、出力端子Ｔ３と電流ノードＮ３との間に接続される。

続いて、実施の形態１にかかる差動増幅器１の動作について説明する。なお、以下の説明では、差動増幅器１の出力電圧の期待値（以下、出力設定電圧値と称す）として入力電圧Ｖｉｎ１、Ｖｉｎ２の中間電圧（（Ｖｉｎ１＋Ｖｉｎ２）／２）を設定する。なお、入力電圧Ｖｉｎ１、Ｖｉｎ２の電位差ΔＶ（＝Ｖｉｎ１−Ｖｉｎ２）を用いると、入力電圧Ｖｉｎ１は出力設定電圧よりもΔＶ／２だけ高い電圧、入力電圧Ｖｉｎ２は出力設定電圧よりΔＶ／２だけ低い電圧となる。また、以下の説明では、ＮＭＯＳトランジスタ３１〜３４に流れる電流をＩ（３１）〜Ｉ（３４）で表し、ＰＭＯＳトランジスタ３５〜３８に流れる電流の絶対値をＩ（３５）〜Ｉ（３８）で表す。

また、各実施の形態の説明では、第１の動作範囲と第２の動作範囲は、差動増幅器の定常特性に出力設定電圧に対して定義される。第１の動作範囲は、入力電圧Ｖｉｎ１、Ｖｉｎ２と出力電圧Ｖｏｕｔとの電圧差に基づき第１の差動対２１及び第２の差動対２２にそれぞれ流れる電流量が第１の電流源４１及び第２の電流源４２により設定される動作電流よりも小さくなる出力設定電圧の範囲である。より具体的には、入力電圧Ｖｉｎ１、Ｖｉｎ２が低下して低電位側電源電圧ＶＳＳに近づくと、第１の差動対２１及び第２の差動対２２の共通ソース端子の電圧が低下して、低電位側電源電圧ＶＳＳに到達する。更に入力電圧Ｖｉｎ１、Ｖｉｎ２が低下した場合、第１の差動対２１及び第２の差動対２２の共通ソース端子の電圧は低電位側電源電圧ＶＳＳより低下できないため、差動対を構成するトランジスタのゲート・ソース間電圧が低下して、差動対に流れる電流が対応する電流源で設定された電流値から減少する。更に入力電圧Ｖｉｎ１、Ｖｉｎ２が低下すると、第１の差動対２１及び第２の差動対２２のトランジスタ対はオフとなる。ここで、第１の差動対２１のトランジスタ対の電流（ＮＭＯＳトランジスタ３１、３２のドレイン・ソース間電流の合計）、及び、第２の差動対２１のトランジスタ対の電流（ＮＭＯＳトランジスタ３３、３４のドレイン・ソース間電流の合計）のうち少なくとも一方がそれぞれ対応する電流源で設定された電流値から減少しているか、又は第１の差動対２１及び第２の差動対２２のトランジスタ対がオフしている出力設定電圧の電圧範囲を第１の動作範囲と定義する。

また、第２の動作範囲は、入力電圧Ｖｉｎ１、Ｖｉｎ２と出力電圧Ｖｏｕｔに基づき第３の差動対２３及び第４の差動対２４にそれぞれ流れる電流量が第３の電流源４３及び第４の電流源４４により設定される動作電流よりも小さくなる出力設定電圧の範囲である。より具体的には、入力電圧Ｖｉｎ１、Ｖｉｎ２が上昇して高電位側電源電圧ＶＤＤに近づくと、第３の差動対２３及び第４の差動対２４の共通ソース端子の電圧が上昇して、高電位側電源電圧ＶＤＤに到達する。更に入力電圧Ｖｉｎ１、Ｖｉｎ２が上昇した場合、第３の差動対２３及び第４の差動対２４の共通ソース端子の電圧は高電位側電源電圧ＶＤＤより上昇できないため、差動対を構成するトランジスタのゲート・ソース間電圧が低下して、差動対に流れる電流が対応する電流源で設定された電流値から減少する。更に入力電圧Ｖｉｎ１、Ｖｉｎ２が上昇すると、第３の差動対２３及び第４の差動対２４のトランジスタ対はオフとなる。ここで、第３の差動対２３のトランジスタ対の電流（ＰＭＯＳトランジスタ３５、３６のドレイン・ソース間電流の合計）、及び、第４の差動対２４のトランジスタ対の電流（ＰＭＯＳトランジスタ３７、３８のドレイン・ソース間電流の合計）のうち少なくとも一方がそれぞれ対応する電流源で設定された電流値から減少しているか、又は第３の差動対２３及び第４の差動対２４のトランジスタ対がオフしている出力設定電圧の電圧範囲を第２の動作範囲と定義する。

第１の制御回路５１は、入力電圧Ｖｉｎ１、Ｖｉｎ２が所定の電圧差ΔＶ（＞０）を有するとき、出力設定電圧が第１の動作範囲で、入力電圧Ｖｉｎ１、Ｖｉｎ２の低下に応じて第１の差動対２１のトランジスタ３１、３２の動作電流（Ｉ（３１）＋Ｉ（３２））が減少を始める変化点を制御する。なお、トランジスタ３１、３２のソースは共通接続されているため、動作電流（Ｉ（３１）＋Ｉ（３２））の変化点と電流Ｉ（３１）、Ｉ（３２）のそれぞれの変化点は同一である。より具体的には、入力電圧Ｖｉｎ１、Ｖｉｎ２が低下に伴い、低電位側の入力電圧Ｖｉｎ２を受ける第２の差動対２２のトランジスタ対の電流（Ｉ（３３）＋Ｉ（３４））が電流源４２で設定された電流より減少し始める。このとき、第１の制御回路５１は、高電位側の入力電圧Ｖｉｎ１を受ける第１の差動対２１のトランジスタ対の電流（Ｉ（３１）＋Ｉ（３２））が電流源４１で設定された電流から減少を開始する変化点を第２の差動対側の電流減少の変化点に近づけるように制御する。これによって、第１の動作範囲における差動入力部１０の第１の出力電流と第２の出力電流の差（Ｉ（Ｎ１）−Ｉ（Ｎ２））の増加を抑制して、出力誤差の増加（正側）を抑制する。なお、第１の差動対２１と第２の差動対２２に流れる電流が減少する変化点は必ずしも一致していなくても構わない。入力電圧Ｖｉｎ１、Ｖｉｎ２が所定の電圧差ΔＶの取りうる値の範囲で、第１の差動対２１と第２の差動対２２に流れる電流が減少する変化点が十分近づくように制御されるのが好ましい。

第２の制御回路５２は、入力電圧Ｖｉｎ１、Ｖｉｎ２が所定の電圧差ΔＶ（＞０）を有するとき、出力設定電圧が第２の動作範囲で、入力電圧Ｖｉｎ１、Ｖｉｎ２の上昇に応じて第４の差動対２４のトランジスタ３７、３８の動作電流（Ｉ（３７）＋Ｉ（３８））が減少をはじめル変化点を制御する。なお、トランジスタ３７、３８のソースは共通接続されているため、動作電流（Ｉ（３７）＋Ｉ（３８））の変化点と電流Ｉ（３７）、Ｉ（３８）のそれぞれの変化点は同一である。より具体的には、入力電圧Ｖｉｎ１、Ｖｉｎ２の上昇に伴い、高電位側の入力電圧Ｖｉｎ１を受ける第３の差動対２３のトランジスタ対の電流（Ｉ（３５）＋Ｉ（３６））が電流源４３で設定された電流より減少し始める。このとき、第２の制御回路５２は、低電位側の入力電圧Ｖｉｎ２を受ける第４の差動対２４のトランジスタ対の電流（Ｉ（３７）＋Ｉ（３８））が電流源４４で設定された電流から減少を開始する変化点を第３の差動対側の電流減少の変化点に近づけるように制御する。これによって、第２の動作範囲における差動入力部１０の第３の出力電流と第４の出力電流の差（Ｉ（Ｎ３）−Ｉ（Ｎ４））の増加を抑制して、出力誤差の増加（負側）を抑制する。なお、第３の差動対２３と第４の差動対２４に流れる電流が減少する変化点は必ずしも一致していなくても構わない。入力電圧Ｖｉｎ１、Ｖｉｎ２が所定の電圧差ΔＶの取りうる値の範囲で、第３の差動対２３と第４の差動対２４に流れる電流が減少する変化点が十分近づくように制御されるのが好ましい。

続いて、上記において説明した実施の形態１にかかる差動増幅器１の動作について出力設定電圧と出力誤差の定常特性とのグラフを示して、より具体的に説明する。図２、図３に差動増幅器１の出力設定電圧と出力誤差の定常特性のグラフを示す。

まず、入力電圧Ｖｉｎ１、Ｖｉｎ２が異なる場合について図２を参照して説明する。図２では、入力電圧Ｖｉｎ１が入力電圧Ｖｉｎ２より電圧差ΔＶ（＞０）だけ高い電圧に設定される。図１の差動増幅器１の第１の差動対２１と第２の差動対２２は、内挿作用が正常に行われるときは、関連技術の出力アンプ１８８（図１０）の上記式（７）及び（８）と同様の関係を満たしている。入力電圧Ｖｉｎ１が入力電圧Ｖｉｎ２より高電位のとき、電流Ｉ（３１）、Ｉ（３４）は、電流Ｉ（３２）、Ｉ（３３）より大きい。電流Ｉ（３１）〜Ｉ（３４）は、Ｉ（３１）＝Ｉ（３４）＝Ｉｎ２、Ｉ（３２）＝Ｉ（３３）＝Ｉｎ１、Ｉｎ２＞Ｉｎ１という関係を有する。なお、合計電流（Ｉｎ２＋Ｉｎ１）は電流源４１、４２のそれぞれの電流値（同一電流値）に対応している。また、第３の差動対２３及び第４の差動対２４も第１の差動対２１及び第２の差動対２２と同様の電流関係を有する。つまり、入力電圧Ｖｉｎ１がＶｉｎ２より高電位で内挿作用が正常に行われるとき、電流Ｉ（３７）、Ｉ（３６）は、電流Ｉ（３５）、Ｉ（３８）より大きい。そして、電流Ｉ（３５）〜Ｉ（３８）は、Ｉ（３７）＝Ｉ（３６）＝Ｉｐ２、Ｉ（３５）＝Ｉ（３８）＝Ｉｐ１、Ｉｐ２＞Ｉｐ１という関係を有する。合計電流（Ｉｐ２＋Ｉｐ１）は電流源４３、４４のそれぞれの電流値（同一電流値）に対応している。なお、第３の差動対２３及び第４の差動対２４の各電流はドレイン・ソース間電流の絶対値で表す。なお、関連技術の出力アンプ１８８（図１０）の特性（図１２）との比較を容易にするため、図２の（２）、（４）及び（５）には、図１２の（２）、（４）及び（５）の特性を一点鎖線で示す

図２の（１）は、第１の差動対２１及び第２の差動対２２に流れる電流の特性を表している。電流Ｉ（３１）、Ｉ（３２）は実線、電流Ｉ（３３）、Ｉ（３４）は破線で示す。第１の差動対２１及び第２の差動対２２の各トランジスタに流れる電流は、出力設定電圧の範囲が高電位側電源電圧ＶＤＤに近い範囲では電流Ｉ（３１）、Ｉ（３４）はＩｎ２、電流Ｉ（３２）、Ｉ（３３）はＩｎ１で一定に保たれ、内挿作用は正常に行われる。一方、出力設定電圧の範囲が低電位側電源電圧ＶＳＳに近い範囲では、入力電圧Ｖｉｎ１、Ｖｉｎ２が低下して出力設定電圧が電圧Ｖｄまで低下すると、低電位の入力電圧Ｖｉｎ２を受ける第２の差動対２２の共通ソース端子が低電位側電源電圧ＶＳＳに達する。そして更に出力設定電圧が低下すると、第２の差動対２２の共通ソース端子は低電位側電源電圧ＶＳＳより低下できないので、第２の差動対２２のトランジスタ３３、３４のゲート・ソース間電圧が減少する。これにより電流Ｉ（３３）、Ｉ（３４）は出力設定電圧がＶｄより低下するに伴って減少を始める。ここで電圧Ｖｄは第２の差動対２２の動作電流が減少を開始する変化点となっている。そして、出力設定電圧が電圧Ｖｂで電流Ｉ（３３）、Ｉ（３４）はほぼゼロとなり、Ｎｃｈ差動対（３３、３４）は停止する。第１の動作範囲は、出力設定電圧が電圧Ｖｄから低電位側電源電圧ＶＳＳまでの範囲とされる。

一方、入力電圧Ｖｉｎ１を受ける第１の差動対２１の共通ソース端子は抵抗Ｒ１を介して電流源４１と接続されている。抵抗Ｒ１は、第１の動作範囲において、第２の差動対２２の動作電流が減少を開始する変化点（Ｖｄ）に、第１の差動対２１の動作電流が減少を開始する変化点を近づけるような抵抗値に設定されている。第１の差動対２１の動作電流が減少を開始する変化点は、電流源４１で設定される電流値と抵抗Ｒ１の抵抗値により定めることができる。図２では、第１の差動対２１の動作電流が減少を開始する変化点を電圧Ｖｄに設定した場合の例を示す。このような抵抗Ｒ１の設定において、入力電圧Ｖｉｎ１、Ｖｉｎ２が低下して出力設定電圧が電圧Ｖｄまで低下すると、抵抗Ｒ１と電流源４１との接続点電圧が低電位側電源電圧ＶＳＳに達する。そして、更に出力設定電圧が低下すると、抵抗Ｒ１と電流源４１との接続点電圧が低電位側電源電圧ＶＳＳより低下できないので、抵抗Ｒ１に流れる電流が減少するとともに第１の差動対２１のトランジスタ３１、３２のゲート・ソース間電圧も減少する。これにより電流Ｉ（３１）、Ｉ（３２）は出力設定電圧がＶｄより低下するに伴って減少を始める。そして出力設定電圧が電圧Ｖａで抵抗Ｒ１に流れる電流及び電流Ｉ（３１）、Ｉ（３２）はほぼゼロとなり、第１の差動対２１は停止する。すなわち、第１の差動対２１のトランジスタ対の電流減少開始電圧Ｖｄは、抵抗Ｒ１によって、関連技術（図１０）の電流減少開始電圧Ｖｃよりも高電位側となり、電流の減少の度合いが緩やかになる。

図２の（２）は、差動入力部１０の電流ノードＮ１、Ｎ２の出力電流差（Ｉ（Ｎ１）−Ｉ（Ｎ２））の特性（特性曲線Ｉｓｎ１）を表している。出力電流Ｉ（Ｎ１）は電流Ｉ（３１）とＩ（３３）の合計電流、出力電流Ｉ（Ｎ２）は電流Ｉ（３２）とＩ（３４）の合計電流である。出力電流Ｉ（Ｎ１）及び出力電流Ｉ（Ｎ２）は、出力増幅部１１のカレントミラー６０の出力側ノードに流れる電流と入力側ノードに流れる電流とそれぞれ合成される。出力電流差（Ｉ（Ｎ１）−Ｉ（Ｎ２））は、内挿作用が正常に行われる定常特性では通常ゼロとなる。図２の（２）では、出力電流差（Ｉ（Ｎ１）−Ｉ（Ｎ２））は、高電位側電源電圧ＶＤＤ側ではゼロとなるが、低電位側電源電圧ＶＳＳ近傍の出力設定電圧が電圧Ｖｄ〜Ｖａの範囲で正側に増加する。この出力電流差（Ｉ（Ｎ１）−Ｉ（Ｎ２））の増加は、図２の（１）の電流Ｉ（３１）〜Ｉ（３４）の変化に依存する。具体的には、図２の（１）において、出力設定電圧が電圧Ｖｄより低下すると、電流Ｉ（３３）、Ｉ（３４）がそれぞれ減少する。このとき、電流Ｉ（３３）の減少量より電流Ｉ（３４）の減少量の方が大きい。また、電流Ｉ（３１）、Ｉ（３２）も出力設定電圧が電圧Ｖｄより低下するとそれぞれ減少する。このとき、電流Ｉ（３２）の減少量より電流Ｉ（３１）の減少量の方が大きい。電流Ｉ（３１）〜Ｉ（３４）を演算した結果、出力電流差（Ｉ（Ｎ１）−Ｉ（Ｎ２））が正側に増加する。出力設定電圧がＶｂまで正側に増加して増加量がピークとなり、ＶｂからＶａで減少し、ＶａからＶＳＳではゼロに戻る。

図２の（２）より、差動増幅器１の出力電流差（Ｉ（Ｎ１）−Ｉ（Ｎ２））の増加（実線）は、抵抗Ｒ１が第１の動作範囲の第１の差動対２１の動作電流の減少開始の変化点を移動させたことにより、関連技術（図１２の（２））の出力電流差（Ｉ（Ｎ２０１）−Ｉ（Ｎ２０２））の増加（一点鎖線；特性曲線Ｉｓｎ＿ｒｅｆ）よりも小さく抑えられている。

なお、関連技術の図１２の説明において、出力電流差（Ｉ（Ｎ２０１）−Ｉ（Ｎ２０２））が正側に増加したとき、それに対応して出力誤差も高電位側（正側）へ増加することを説明した。したがって、図２の（２）の出力電流差（Ｉ（Ｎ１）−Ｉ（Ｎ２））の特性（特性曲線Ｉｓｎ１）に対応する図２の（５）の出力誤差（特性曲線Ｖｅ１）は、高電位側（正側）へ増加するものの、関連技術（図１２の（５））の出力誤差（一点鎖線；特性曲線Ｖｅ＿ｒｅｆ）よりも小さく抑えられる。

図２の（３）は、第３の差動対２３及び第４の差動対２４に流れる電流の特性を表している。電流Ｉ（３７）、Ｉ（３８）は実線、電流Ｉ（３５）、Ｉ（３６）は破線で示す。第３の差動対２３及び第４の差動対２４の各トランジスタの電流は低電位側電源電圧ＶＳＳ側ではＩ（３５）、Ｉ（３８）はＩｐ１、Ｉ（３６）、Ｉ（３７）はＩｐ２で一定に保たれ、内挿作用は正常に行われる。一方、高電位側電源電圧ＶＤＤ近傍では、入力電圧Ｖｉｎ１、Ｖｉｎ２が上昇して出力設定電圧が電圧Ｖｅまで上昇すると、高電位の入力電圧Ｖｉｎ１を受ける第３の差動対２３の共通ソース端子が高電位側電源電圧ＶＤＤに達する。そして更に出力設定電圧が上昇すると、第３の差動対２３の共通ソース端子は高電位側電源電圧ＶＤＤより上昇できないので、第３の差動対２３のトランジスタ３５、３６のゲート・ソース間電圧（絶対値）が減少する。これにより電流Ｉ（３５）、Ｉ（３６）は出力設定電圧がＶｅより上昇するに伴って減少を始める。そして、出力設定電圧が電圧Ｖｇで電流Ｉ（３５）、Ｉ（３６）はほぼゼロとなり、第３の差動対２３は停止する。第２の動作範囲は、出力設定電圧が電圧Ｖｅから高電位側電源電圧ＶＤＤまでの範囲とされる。また電圧Ｖｅは第３の差動対２３の動作電流が減少を開始する変化点となっている。

一方、入力電圧Ｖｉｎ２を受ける第４の差動対２４の共通ソース端子は抵抗Ｒ２を介して電流源４４と接続されている。抵抗Ｒ２は、第２の動作範囲において、第３の差動対２３の動作電流が減少を開始する変化点（Ｖｅ）に、第４の差動対２４の動作電流が減少を開始する変化点を近づけるような抵抗値に設定されている。第４の差動対２４の動作電流が減少を開始する変化点は、電流源４４で設定される電流値と抵抗Ｒ２の抵抗値により定めることができる。図２では、第４の差動対２４の動作電流が減少を開始する変化点を電圧Ｖｅに設定した場合の例を示す。このような抵抗Ｒ２の設定において、入力電圧Ｖｉｎ１、Ｖｉｎ２が上昇して出力設定電圧が電圧Ｖｅまで上昇すると、抵抗Ｒ２と電流源４４との接続点電圧が高電位側電源電圧ＶＤＤに達する。そして更に出力設定電圧が上昇すると、抵抗Ｒ２と電流源４４との接続点電圧が高電位側電源電圧ＶＤＤより上昇できないので、抵抗Ｒ２に流れる電流が減少するとともに第４の差動対２４のトランジスタ３７、３８のゲート・ソース間電圧（絶対値）も減少する。これにより電流Ｉ（３７）、Ｉ（３８）は出力設定電圧がＶｅより上昇するに伴って減少を始める。そして、出力設定電圧が電圧Ｖｈで抵抗Ｒ２に流れる電流及び電流Ｉ（３７）、Ｉ（３８）はほぼゼロとなり、第４の差動対２４はオフする。すなわち、第４の差動対２４のトランジスタ対の電流減少の開始電圧Ｖｅは、抵抗Ｒ２によって、関連技術（図１２の（３））の電流減少開始電圧Ｖｆよりも低電位側となり、電流の減少の度合いが緩やかになる。

図２の（４）は、差動入力部１０の電流ノードＮ３、Ｎ４の出力電流差（Ｉ（Ｎ３）−Ｉ（Ｎ４））の特性（特性曲線Ｉｓｐ１）を表している。出力電流Ｉ（Ｎ３）は電流Ｉ（３５）と電流Ｉ（３７）の合計電流、出力電流Ｉ（Ｎ４）は電流Ｉ（３６）とＩ（３８）の合計電流で、それぞれ出力増幅部１１のカレントミラー８０の出力側ノードと入力側ノードの電流に結合されている。出力電流差（Ｉ（Ｎ３）−Ｉ（Ｎ４））は、内挿作用が正常に行われる定常特性では通常ゼロとなる。図２の（４）では、出力電流差（Ｉ（Ｎ３）−Ｉ（Ｎ４））は、低電位側電源電圧ＶＳＳ側ではゼロとなるが、高電位側電源電圧ＶＤＤ近傍で、出力設定電圧が電圧Ｖｅ〜Ｖｈで正側に増加する。この出力電流差（Ｉ（Ｎ３）−Ｉ（Ｎ４））の増加は、図２の（３）の第３の差動対２３及び第４の差動対２４に流れる電流の変化に依存する。具体的には、図２の（３）において、出力設定電圧が電圧Ｖｅより上昇すると、電流Ｉ（３５）、Ｉ（３６）がそれぞれ減少する。このとき、電流Ｉ（３５）の減少量よりも電流Ｉ（３６）の減少量の方が大きい。また電流Ｉ（３７）、Ｉ（３８）も出力設定電圧が電圧Ｖｅより上昇するとそれぞれ減少する。電流Ｉ（３５）〜Ｉ（３８）の演算の結果、出力電流差（Ｉ（Ｎ３）−Ｉ（Ｎ４））が正側に増加する。出力設定電圧がＶｇまで正側に増加して増加量がピークとなり、ＶｇからＶｈで減少し、Ｖｈから高電位側電源電圧ＶＤＤまでの電圧範囲ではゼロに戻る。

図２の（４）より、図１の差動増幅器１の出力電流差（Ｉ（Ｎ３）−Ｉ（Ｎ４））の増加（実線）は、抵抗Ｒ２が第２の動作範囲の第４の差動対２４の動作電流の減少開始の変化点を移動させたことにより、関連技術（図１２の（４））の出力電流差（Ｉ（Ｎ２０３）−Ｉ（Ｎ２０４））の増加（一点鎖線；特性曲線Ｉｓｐ＿ｒｅｆ）よりも小さく抑えられている。

なお、関連技術の図１２の説明において、出力電流差（Ｉ（Ｎ２０３）−Ｉ（Ｎ２０４））が正側に増加したとき、それに対応して出力誤差も低電位側（負側）へ増加することを説明した。したがって、図２の（４）の出力電流差（Ｉ（Ｎ３）−Ｉ（Ｎ４））の特性（特性曲線Ｉｓｐ１）に対応する図２の（５）の出力誤差（特性曲線Ｖｅ１）の絶対値は、低電位側（負側）へ増加するものの、関連技術（図１２の（５））の出力誤差（一点鎖線；特性曲線Ｖｅ＿ｒｅｆ）の絶対値よりも小さく抑えられる。

以上、２つの入力電圧Ｖｉｎ１、Ｖｉｎ２が異なる場合において、抵抗Ｒ１、Ｒ２により図１の差動増幅器１の差動入力部１０の出力電流差の増加が第１及び第２の動作範囲で抑えられ、それにより出力誤差の増加が関連技術の出力アンプ１８８（図１０）より低減できることが示された。

次に、図１の差動増幅器１の２つの入力電圧Ｖｉｎ１、Ｖｉｎ２が同一電圧（ΔＶ＝０）の場合について図３を参照して説明する。入力電圧Ｖｉｎ１とＶｉｎ２が同一電圧のとき、出力電圧Ｖｏｕｔ＝Ｖｉｎ１（Ｖｉｎ２）となり、第１の差動対２１の電流Ｉ（３１）、Ｉ（３２）及び第２の差動対２２の電流Ｉ（３３）、Ｉ（３４）はそれぞれ同一電流となる。差動対２１、２２に電流源４１、４２で設定した動作電流が流れるときの、Ｉ（３１）〜Ｉ（３４）の電流を以下では電流Ｉｎ０と表す。また、第３の差動対２３の電流Ｉ（３５）、Ｉ（３６）及び第４の差動対２４のＩ（３７）、Ｉ（３８）はそれぞれ同一電流となる。差動対２３、２４に電流源４３、４４で設定した動作電流が流れるときの、I（３５）〜I（３８）の電流を以下では電流Ｉｐ０と表す。

図３の（１）は、第１の差動対２１及び第２の差動対２２に流れる電流の特性を表している。電流Ｉ（３１）、Ｉ（３２）は実線、電流Ｉ（３３）、Ｉ（３４）は破線で示す。第１の差動対２１及び第２の差動対２２に流れる電流Ｉ（３１）〜Ｉ（３４）は、高電位側電源電圧ＶＤＤ側においてはＩｎ０で一定に保たれる。一方、低電位側電源電圧ＶＳＳ近傍では、入力電圧Ｖｉｎ１（Ｖｉｎ２）が低下して出力設定電圧（＝Ｖｉｎ１）が電圧ＶＤまで低下すると、第１の差動対２１側の抵抗Ｒ１と電流源４１との接続点電圧が低電位側電源電圧ＶＳＳに達する。そして更に出力設定電圧が低下すると、抵抗Ｒ１に流れる電流が減少するとともに第１の差動対２１のトランジスタ３１、３２のゲート・ソース間電圧も減少する。これにより、電流Ｉ（３１）、Ｉ（３２）は出力設定電圧がＶＤより低下するに伴って減少を始める。そして出力設定電圧が電圧ＶＡで抵抗Ｒ１に流れる電流及び電流Ｉ（３１）、Ｉ（３２）はほぼゼロとなり、第１の差動対２１は停止する。入力電圧Ｖｉｎ１、Ｖｉｎ２が同一電圧の場合、出力設定電圧が電圧ＶＤから低電位側電源電圧ＶＳＳまでの範囲が第１の動作範囲となる。

一方、入力電圧Ｖｉｎ１（Ｖｉｎ２）が低下して出力設定電圧（＝Ｖｉｎ１）が電圧ＶＣまで低下すると、第２の差動対２２の共通ソース端子が低電位側電源電圧ＶＳＳに達する。そして更に出力設定電圧が低下すると、第２の差動対２２のトランジスタ３３、３４のゲート・ソース間電圧が減少する。これにより、電流Ｉ（３３）、Ｉ（３４）は出力設定電圧がＶＣより低下するに伴って減少を始める。そして出力設定電圧が電圧ＶＡで電流Ｉ（３３）、Ｉ（３４）はほぼゼロとなり、第２の差動対２２は停止する。すなわち、第１の差動対２１のトランジスタ対の電流減少の開始電圧ＶＤは、抵抗Ｒ１によって、第２の差動対２２の電流減少の開始電圧ＶＣよりも高電位側となり、電流の減少の度合いが緩やかになる。

図３の（２）は、差動入力部１０の電流ノードＮ１、Ｎ２の出力電流差（Ｉ（Ｎ１）−Ｉ（Ｎ２））の特性を表している。出力電流差（Ｉ（Ｎ１）−Ｉ（Ｎ２））は、図３の（１）の第１の差動対２１及び第２の差動対２２に流れる電流の変化に依存する。図３の（１）では、電流Ｉ（３１）、Ｉ（３２）と電流Ｉ（３３）、Ｉ（３４）は、出力設定電圧が電圧ＶＤ〜ＶＡで減少の仕方が異なるが、Ｉ（３１）＝Ｉ（３２）及びＩ（３３）＝Ｉ（３４）という関係を有するため、出力電流差（Ｉ（Ｎ１）−Ｉ（Ｎ２））は増加しない。したがって、図３の（２）の出力電流差（Ｉ（Ｎ１）−Ｉ（Ｎ２））の特性に対応する図３の（５）の出力誤差は、低電位側電源電圧ＶＳＳ近傍でも増加しない。

図３の（３）は、第３の差動対２３及び第４の差動対２４に流れる電流の特性を表している。電流Ｉ（３７）、Ｉ（３８）は実線、電流Ｉ（３５）、Ｉ（３６）は破線で示す。第３の差動対２３及び第４の差動対２４に流れる電流Ｉ（３５）〜Ｉ（３８）は、低電位側電源電圧ＶＳＳ側においてＩｐ０で一定に保たれる。一方、高電位側電源電圧ＶＤＤ近傍では、入力電圧Ｖｉｎ１（Ｖｉｎ２）が上昇して出力設定電圧（＝Ｖｉｎ１）が電圧ＶＥまで上昇すると、第４の差動対２４に接続される抵抗Ｒ２と電流源４４との接続点電圧が高電位側電源電圧ＶＤＤに達する。そして更に出力設定電圧が上昇すると、抵抗Ｒ２に流れる電流が減少するとともに第４の差動対２４のトランジスタ３７、３８のゲート・ソース間電圧も減少する。これにより電流Ｉ（３７）、Ｉ（３８）は出力設定電圧がＶＥより上昇するに伴って減少を始める。そして出力設定電圧が電圧ＶＨで抵抗Ｒ２に流れる電流及び電流Ｉ（３７）、Ｉ（３８）はほぼゼロとなり、第４の差動対２４は停止する。入力電圧Ｖｉｎ１、Ｖｉｎ２が同一電圧の場合、出力設定電圧が電圧ＶＥから高電位側電源電圧ＶＤＤまでの範囲が第２の動作範囲となる。

一方、入力電圧Ｖｉｎ１（Ｖｉｎ２）が上昇して出力設定電圧（＝Ｖｉｎ１）が電圧ＶＦまで上昇すると、第３の差動対２３の共通ソース端子が高電位側電源電圧ＶＤＤに達する。そして更に出力設定電圧が上昇すると、第３の差動対２３のトランジスタ３５、３６のゲート・ソース間電圧が減少する。これにより電流Ｉ（３５）、Ｉ（３６）は出力設定電圧がＶＦより上昇するに伴って減少を始める。そして出力設定電圧が電圧ＶＨで電流Ｉ（３５）、Ｉ（３６）はほぼゼロとなり、第３の差動対２３は停止する。すなわち、第４の差動対２３のトランジスタ対の電流減少の開始電圧ＶＥは、抵抗Ｒ２によって、第３の差動対２４の電流減少の開始電圧ＶＦよりも低電位側となり、電流の減少の度合いが緩やかになる。

図３の（４）は、差動入力部１０の電流ノードＮ３、Ｎ４の出力電流差（Ｉ（Ｎ３）−Ｉ（Ｎ４））の特性を表している。出力電流差（Ｉ（Ｎ３）−Ｉ（Ｎ４））は、図３の（３）の第３の差動対２３及び第４の差動対２４に流れる電流の変化に依存する。図３の（３）では、電流Ｉ（３５）、Ｉ（３６）と電流Ｉ（３７）、Ｉ（３８）は、出力設定電圧が電圧ＶＥ〜ＶＨで減少の仕方が異なるが、Ｉ（３５）＝Ｉ（３６）及びＩ（３７）＝Ｉ（３８）という関係を有するため、出力電流差（Ｉ（Ｎ３）−Ｉ（Ｎ４））は増加しない。したがって、図３の（４）の出力電流差（Ｉ（Ｎ３）−Ｉ（Ｎ４））の特性に対応する図３の（５）の出力誤差は、高電位側電源電圧ＶＤＤ近傍でも増加しない。

以上、２つの入力電圧Ｖｉｎ１、Ｖｉｎ２が同一の場合において、抵抗Ｒ１、Ｒ２による図１の差動増幅器１の差動入力部１０の出力電流差の増加はなく、出力誤差の増加も生じないことが示された。

上記説明より、実施の形態１にかかる差動増幅器１では、第１の制御回路５１及び第２の制御回路５２により、差動入力部１０の同一導電型の２組みの差動対により生成される２つの出力電流の差を低減する。これにより、差動増幅器１では、電源電圧近傍の出力誤差を低減することができる。また、差動増幅器１では、第１の制御回路５１及び第２の制御回路５２を抵抗Ｒ１、Ｒ２により構成する。つまり、差動増幅器１では、出力誤差を低減しながら、回路素子数の増大を抑制することができる。

実施の形態２
実施の形態２にかかる差動増幅器２の回路図を図４に示す。差動増幅器２は、差動増幅器１の第１の制御回路５１及び第２の制御回路５２の別の形態について示すものである。差動増幅器２では、第１の制御回路５１の別の形態である第１の制御回路５３と、第２の制御回路５２の別の形態である第２の制御回路５４と、を有する。なお、図４において、図１に示した差動増幅器１と同じ構成要素については、同一の符号を付して説明を省略する。また、図４では、図面を簡略化するために、出力増幅部１１の詳細について省略した。また、差動増幅器２に入力される入力電圧Ｖｉｎ１、Ｖｉｎ２も、図１と同様に、入力電圧Ｖｉｎ１が入力電圧Ｖｉｎ２よりも高くなるか、又は、入力電圧Ｖｉｎ１、Ｖｉｎ２が同一電圧となるような電圧関係を有する場合で説明する。このため、第１の制御回路５３は、電圧Ｖｉｎ１、Ｖｉｎ２のうち第１の電源電圧（低電位側電源電圧ＶＳＳ）との電圧差が大きい電圧Ｖｉｎ１が入力される第１の差動対２１と第１の電流源４１との間に設けられ、第２の制御回路５４は、電圧Ｖｉｎ１、Ｖｉｎ２のうち第２の電源電圧（高電位側電源電圧ＶＤＤ）との電圧差が大きい電圧Ｖｉｎ２が入力される第４の差動対２４と第４の電流源４４との間に設けられる。

第１の制御回路５３は、第１の補助トランジスタＴｒ１を有する。第１の補助トランジスタＴｒ１は、第１導電型のトランジスタ（例えば、ＮＭＯＳトランジスタ）である。そして、第１の補助トランジスタＴｒ１は、第１端子（例えば、ソース）が第１の電流源４１と第１の差動対２１とを接続する第１の接続ノード（例えば、第１の差動対２１の共通接続ノード）に接続され、制御端子（例えば、ゲート）に第１の制御電圧ＢＮＣが入力され、第２端子（例えば、ドレイン）に第１の電流供給端子（例えば、高電位側電源電圧ＶＤＤを供給する電源）が接続される。第１の補助トランジスタＴｒ１の第１端子と第２端子間の電流（ドレイン・ソース間電流）は、第１の制御電圧ＢＮＣと第１の接続ノードの電圧との差に基づき制御される。第１の補助トランジスタＴｒ１は、出力設定電圧が第１の動作範囲内で、入力電圧Ｖｉｎ１、Ｖｉｎ２の低下に応じて差動対２１の動作電流が減少を始める変化点を制御する。具体的には、出力設定電圧が第１の動作範囲内で、第１の差動対２１の共通ソース端子の下限電圧を第１の制御電圧ＢＮＣに基づき制御することにより、差動対２１の動作電流が減少を始める変化点を制御する。

第１の制御電圧ＢＮＣは、入力電圧Ｖｉｎ１、Ｖｉｎ２が所定の電圧差ΔＶ（＞０）を有するとき、入力電圧Ｖｉｎ１、Ｖｉｎ２が低下して、第２の差動対２２に流れる電流（Ｉ（３３）＋Ｉ（３４））が電流源４２で設定された電流より減少し始める変化点に、第１の差動対２１に流れる電流（Ｉ（３１）＋Ｉ（３２））が電流源４１で設定された電流より減少を始める変化点を近づけるような電圧値に設定される。第１の補助トランジスタＴｒ１がＮＭＯＳトランジスタで構成されるとき、第１の差動対２１の共通ソース端子の下限電圧は、第１の制御電圧ＢＮＣと第１の差動対２１の共通ソース端子の電圧との差に基づくＮＭＯＳトランジスタＴｒ１のドレイン・ソース電流が、電流源４１により設定される電流値と同一となる電圧として定めることができる。第１の差動対２１の共通ソース端子の下限電圧の制御に対応して、第１の差動対２１の動作電流の変化点が制御される。なお、第１の差動対２１と第２の差動対２２に流れる電流が減少する変化点は必ずしも一致していなくても構わない。入力電圧Ｖｉｎ１、Ｖｉｎ２が所定の電圧差ΔＶの取りうる値の範囲で、第１の差動対２１と第２の差動対２２に流れる電流が減少する変化点が十分近づくように制御されるのが好ましい。

第２の制御回路５４は、第２の補助トランジスタＴｒ２を有する。第２の補助トランジスタＴｒ２は、第２導電型のトランジスタ（例えば、ＰＭＯＳトランジスタ）である。そして、第２の補助トランジスタＴｒ２は、第１端子（例えば、ソース）が第４の電流源４４と第４の差動対２４とを接続する第２の接続ノード（例えば、第４の差動対２４の共通接続ノード）に接続され、制御端子（例えば、ゲート）に第２の制御電圧ＢＰＣが入力され、第２端子（例えば、ドレイン）に第２の電流供給端子（例えば、低電位側電源電圧ＶＳＳを供給する電源）が接続される。第２の補助トランジスタＴｒ２の第１端子と第２端子間の電流（ドレイン・ソース間電流）は、第２の制御電圧ＢＰＣと第２の接続ノードの電圧との差に基づき制御される。第２の補助トランジスタＴｒ２は、出力設定電圧が第２の動作範囲内で、入力電圧Ｖｉｎ１、Ｖｉｎ２の上昇に応じて差動対２４の動作電流が減少を始める変化点を制御する。具体的には、出力設定電圧が第２の動作範囲内で、第４の差動対２４の共通接続ノードの上限電圧を第２の制御電圧ＢＰＣに基づき制御することにより、差動対２４の動作電流が減少を始める変化点を制御する。

第２の制御電圧ＢＰＣは、入力電圧Ｖｉｎ１、Ｖｉｎ２が所定の電圧差ΔＶ（＞０）を有するとき、入力電圧Ｖｉｎ１、Ｖｉｎ２が上昇して、第３の差動対２３に流れる電流（Ｉ（３５）＋Ｉ（３６））が電流源４３で設定された電流より減少し始める変化点に、第４の差動対２４に流れる電流（Ｉ（３７）＋Ｉ（３８））が電流源４４で設定された電流より減少を始める変化点を近づけるような電圧値に設定される。第２の補助トランジスタＴｒ２がＰＭＯＳトランジスタで構成されるとき、第４の差動対２４の共通ソース端子の上限電圧は、第２の制御電圧ＢＰＣと第４の差動対２４の共通ソース端子の電圧との差に基づくＰＭＯＳトランジスタＴｒ２のドレイン・ソース電流が、電流源４４により設定される電流値と同一となる電圧として定めることができる。第４の差動対２４の共通ソース端子の上限電圧の制御に対応して、第４の差動対２４の動作電流の変化点が制御される。なお、第３の差動対２３と第４の差動対２４に流れる電流が減少する変化点は必ずしも一致していなくても構わない。入力電圧Ｖｉｎ１、Ｖｉｎ２が所定の電圧差ΔＶの取りうる値の範囲で、第３の差動対２３と第４の差動対２４に流れる電流が減少する変化点が十分近づくように制御されるのが好ましい。

図４の差動増幅器２における第１の制御回路５３及び第２の制御回路５４による出力誤差抑制のメカニズムについて図５、図６を参照して説明する。図５、図６は、図４の差動増幅器２の作用を説明する図である。図１の差動増幅器１と同様に、図４の差動増幅器２においても、入力電圧Ｖｉｎ１、Ｖｉｎ２は、入力電圧Ｖｉｎ１が入力電圧Ｖｉｎ２よりも高くなるか、又は、Ｖｉｎ１とＶｉｎ２が同一電圧となるような電圧関係を有し、どちらの場合でも電源電圧近傍の出力誤差の増加を抑制する作用を有する。

まず、入力電圧Ｖｉｎ１、Ｖｉｎ２が異なる場合について図５を参照して説明する。図５では、図４の差動増幅器２の入力電圧Ｖｉｎ１、Ｖｉｎ２は、Ｖｉｎ１がＶｉｎ２より電圧差ΔＶ（＞０）だけ高い電圧に設定されている。図４の差動増幅器２の第１の差動対２１及び第２の差動対２２は、内挿作用が正常に行われるときは、関連技術の出力アンプ１８８（１０）の上記式（７）及び（８）と同様の関係を満たしている。入力電圧Ｖｉｎ１が入力電圧Ｖｉｎ２より高電位のとき、電流Ｉ（３１）、Ｉ（３４）は、電流Ｉ（３２）、Ｉ（３３）より大きい。そして、電流Ｉ（３１）〜Ｉ（３４）は、Ｉ（３１）＝Ｉ（３４）＝Ｉｎ２、Ｉ（３２）＝Ｉ（３３）＝Ｉｎ１、Ｉｎ２＞Ｉｎ１という関係を有する。なお、合計電流（Ｉｎ２＋Ｉｎ１）は電流源４１、４２のそれぞれの電流値（同一電流値）に対応している。また、第３の差動対２３、第４の差動対２４も同様に、入力電圧Ｖｉｎ１が入力電圧Ｖｉｎ２より高電位で内挿作用が正常に行われるとき、電流Ｉ（３７）、Ｉ（３６）は、電流Ｉ（３５）及びＩ（３８）より大きい。そして、電流Ｉ（３５）〜Ｉ（３８）は、Ｉ（３７）＝Ｉ（３６）＝Ｉｐ２、Ｉ（３５）＝Ｉ（３８）＝Ｉｐ１、Ｉｐ２＞Ｉｐ１という関係を有する。合計電流（Ｉｐ２＋Ｉｐ１）は電流源４３、４４のそれぞれの電流値（同一電流値）に対応している。なお、第３の差動対２３及び第４の差動対２４に流れる電流はドレイン・ソース間電流の絶対値で表す。なお、関連技術の出力アンプ１８８（図１０）の特性（図１２）との比較を容易にするため、図５の（２）、（４）及び（５）には、図１２の（２）、（４）及び（５）の特性を一点鎖線で示す。

図５の（１）は、第１の差動対２１及び第２の差動対２２に流れる電流の特性を表している。電流Ｉ（３１）、Ｉ（３２）は実線、電流Ｉ（３３）、Ｉ（３４）は破線で示す。出力設定電圧が高電位側電源電圧ＶＤＤ側にある場合、第１の差動対２１及び第２の差動対に流れる電流Ｉ（３１）、Ｉ（３４）はＩｎ２で保たれ、第１の差動対２１及び第２の差動対に流れる電流Ｉ（３２）、Ｉ（３３）はＩｎ１に一定に保たれる。そして、第１の差動対２１及び第２の差動対２２の内挿作用は正常に行われる。一方、出力設定電圧が低電位側電源電圧ＶＳＳ近傍にある場合、入力電圧Ｖｉｎ１、Ｖｉｎ２が低下して出力設定電圧が電圧Ｖｄまで低下すると、低電位の入力電圧Ｖｉｎ２を受ける第２の差動対２２の共通ソース端子が低電位側電源電圧ＶＳＳに達する。そして更に出力設定電圧が低下すると、第２の差動対２２のトランジスタ３３、３４のゲート・ソース間電圧が減少する。これにより、電流Ｉ（３３）、Ｉ（３４）は出力設定電圧がＶｄより低下するに伴って減少を始める。そして、出力設定電圧が電圧Ｖｂで電流Ｉ（３３）、Ｉ（３４）はほぼゼロとなり、第２の差動対２２は停止する。第１の動作範囲は、出力設定電圧が電圧ＶｄからＶＳＳの範囲とされる。

一方、入力電圧Ｖｉｎ１を受ける第１の差動対２１の共通ソース端子は第１の補助トランジスタＴｒ１の制御電圧ＢＮＣにより下限電圧値が制御されている。制御電圧ＢＮＣは、第１の動作範囲において、第２の差動対２２の動作電流が減少を開始する変化点（Ｖｄ）に、第１の差動対２１の動作電流が減少を開始する変化点を近づけるような下限電圧値に設定される。図５では、第１の差動対２１の動作電流が減少を開始する変化点が電圧Ｖｄ付近となるように設定した場合の例を示す。入力電圧Ｖｉｎ１、Ｖｉｎ２が低下して出力設定電圧が電圧Ｖｄまで低下すると、第１の差動対２１の共通ソース端子も第１の補助トランジスタＴｒ１に制御される下限電圧値に達する。そして更に出力設定電圧が低下すると、第１の差動対２１のトランジスタ３１、３２のゲート・ソース間電圧が減少する。これにより、電流Ｉ（３１）、Ｉ（３２）は出力設定電圧がＶｄより低下するに伴って減少を始める。そして、出力設定電圧が電圧Ｖｂで電流Ｉ（３１）、Ｉ（３２）はほぼゼロとなり、第１の差動対２１は停止する。すなわち、第１の差動対２１のトランジスタ対の電流減少開始の変化点は、第１の補助トランジスタＴｒ１によって、第２の差動対２２のトランジスタ対の電流減少開始の変化点（Ｖｄ）にほぼ合わせることができる。

図５の（２）は、差動入力部１０の電流ノードＮ１、Ｎ２の出力電流差（Ｉ（Ｎ１）−Ｉ（Ｎ２））の特性（特性曲線Ｉｓｎ２）を表している。出力電流Ｉ（Ｎ１）は第１の差動対２１の電流Ｉ（３１）と第２の差動対２２の電流Ｉ（３３）の合計電流、出力電流Ｉ（Ｎ２）は第１の差動対の電流Ｉ（３２）と第２の差動対の電流Ｉ（３４）の合計電流で、それぞれ出力増幅部１１のカレントミラー６０の出力ノードと入力ノードの電流に結合されている。出力電流差（Ｉ（Ｎ１）−Ｉ（Ｎ２））は、内挿作用が正常に行われる定常特性では通常ゼロとなる。図５の（２）において、図５の（１）の第１の差動対２１及び第２の差動対２２に流れる電流の変化に依存した出力電流差（Ｉ（Ｎ１）−Ｉ（Ｎ２））は、高電位側電源電圧ＶＤＤ側ではゼロとなり、低電位側電源電圧ＶＳＳ近傍では、出力設定電圧が電圧Ｖｄ〜Ｖｂで若干の正側の増加があるものの十分小さい。

図５の（２）より、出力電流差（Ｉ（Ｎ１）−Ｉ（Ｎ２））の増加（実線）は、第１の補助トランジスタＴｒ１による第１の動作範囲の第１の差動対２１の電流特性により、関連技術（図１２の（２））の出力電流差（Ｉ（Ｎ１）−Ｉ（Ｎ２））の増加（一点鎖線；特性曲線Ｉｓｎ＿ｒｅｆ）よりも大幅に小さく抑えられている。

なお、関連技術の図１２の説明において、出力電流差（Ｉ（Ｎ１）−Ｉ（Ｎ２））が正側に増加したとき、それに対応して出力誤差も高電位側（正側）へ増加することを説明した。したがって、図５の（２）の出力電流差（Ｉ（Ｎ１）−Ｉ（Ｎ２））の特性（特性曲線Ｉｓｎ２）に対応する図５の（５）の出力誤差（特性曲線Ｖｅ２）は、高電位側（正側）へわずかな増加があるものの、関連技術（図１２の（５））の出力誤差（一点鎖線；特性曲線Ｖｅ＿ｒｅｆ）よりも大幅に小さく抑えられる。

図５の（３）は、第３の差動対２３及び第４の差動対２４に流れる電流の特性を表している。電流Ｉ（３７）、Ｉ（３８）は実線、電流Ｉ（３５）、Ｉ（３６）は破線で示す。出力設定電圧が低電位側電源電圧ＶＳＳ側にある場合、第３の差動対２３及び第４の差動対２４に流れる電流Ｉ（３５）、Ｉ（３８）はＩｐ１で保たれ、第３の差動対２３及び第４の差動対２４に流れる電流Ｉ（３６）、Ｉ（３７）はＩｐ２に一定に保たれる。そして、第３の差動対２３及び第４の差動対２４の内挿作用は正常に行われる。一方、高電位側電源電圧ＶＤＤ近傍では、入力電圧Ｖｉｎ１、Ｖｉｎ２が上昇して出力設定電圧が電圧Ｖｅまで上昇すると、高電位の入力電圧Ｖｉｎ１を受ける第３の差動対２３の共通ソース端子が高電位側電源電圧ＶＤＤに達する。そして更に出力設定電圧が上昇すると、第３の差動対２３のトランジスタ３５、３６のゲート・ソース間電圧（絶対値）が減少する。これにより、電流Ｉ（３５）、Ｉ（３６）は出力設定電圧がＶｅより上昇するに伴って減少を始める。そして、出力設定電圧が電圧Ｖｇで電流Ｉ（３５）、Ｉ（３６）はほぼゼロとなり、第３の差動対（３５、３６）は停止する。第２の動作範囲は、出力設定電圧が電圧ＶｅからＶＤＤの範囲とされる。電圧Ｖｅは第３の差動対２３の動作電流が減少を開始する変化点となっている。

一方、入力電圧Ｖｉｎ２を受ける第４の差動対２４の共通ソース端子は第２の補助トランジスタＴｒ２の制御電圧ＢＰＣにより上限電圧値が制御されている。制御電圧ＢＰＣは、第２の動作範囲において、第３の差動対２３の動作電流が減少を開始する変化点（Ｖｅ）に、第４の差動対２４の動作電流が減少を開始する変化点を近づけるような上限電圧値に設定される。図５では、第４の差動対２４の動作電流が減少を開始する変化点が電圧Ｖｅ付近となるように設定した場合の例を示す。入力電圧Ｖｉｎ１、Ｖｉｎ２が上昇して出力設定電圧が電圧Ｖｅまで上昇すると、第４の差動対２４の共通ソース端子も第２の補助トランジスタＴｒ２に制御される上限電圧値に達する。そして更に出力設定電圧が上昇すると、第４の差動対２４のトランジスタ３７、３８のゲート・ソース間電圧も減少する。これにより、電流Ｉ（３７）、Ｉ（３８）は出力設定電圧がＶｅより上昇するに伴って減少を始める。そして出力設定電圧が電圧Ｖｇで電流Ｉ（３７）、Ｉ（３８）はほぼゼロとなり、第４の差動対２４は停止する。すなわち、第４の差動対２４のトランジスタ対の電流減少開始の変化点は、第２の補助トランジスタＴｒ２によって、第３の差動対２３のトランジスタ対の電流減少開始の変化点（Ｖｅ）にほぼ合わせることができる。

図５の（４）は、差動入力部１０の電流ノードＮ３、Ｎ４の出力電流差（Ｉ（Ｎ３）−Ｉ（Ｎ４））の特性（特性曲線Ｉｓｐ２）を表している。出力電流Ｉ（Ｎ３）は第３の差動対２３の電流Ｉ（３５）と第４の差動対２４の電流Ｉ（３７）の合計電流、出力電流Ｉ（Ｎ４）は第３の差動対の電流Ｉ（３６）と第４の差動対２４の電流Ｉ（３８）の合計電流で、それぞれ出力増幅部１１のカレントミラー８０の出力側ノードと入力側ノードの電流に結合されている。出力電流差（Ｉ（Ｎ３）−Ｉ（Ｎ４））は、内挿作用が正常に行われる定常特性では通常ゼロとなる。図５の（４）において、図５の（３）のＰｃｈ差動対の各電流の変化に依存した出力電流差（Ｉ（Ｎ３）−Ｉ（Ｎ４））は、低電位側電源電圧ＶＳＳ側ではゼロとなり、高電位側電源電圧ＶＤＤ近傍では、出力設定電圧が電圧Ｖｅ〜Ｖｇで若干の正側の増加があるものの十分小さい。

図５の（４）より、出力電流差（Ｉ（Ｎ３）−Ｉ（Ｎ４））の増加（実線）は、第２の補助トランジスタＴｒ２による第２の動作範囲の第４の差動対２４の電流特性により、関連技術（図１２の（４））の出力電流差（Ｉ（Ｎ３）−Ｉ（Ｎ４））の増加（一点鎖線；特性曲線Ｉｓｐ＿ｒｅｆ）よりも大幅に小さく抑えられている。

なお、関連技術の図１２の説明において、出力電流差（Ｉ（Ｎ３）−Ｉ（Ｎ４））が正側に増加したとき、それに対応して出力誤差も低電位側（負側）へ増加することを説明した。したがって、図５の（４）の出力電流差（Ｉ（Ｎ３）−Ｉ（Ｎ４））の特性（特性曲線Ｉｓｐ２）に対応する図５の（５）の出力誤差（特性曲線Ｖｅ２）は、低電位側（負側）へ増加するものの、関連技術（図１２の（５））の出力誤差（一点鎖線；特性曲線Ｖｅ＿ｒｅｆ）よりも大幅に小さく抑えられる。

以上、２つの入力電圧Ｖｉｎ１、Ｖｉｎ２が異なる場合において、第１の補助トランジスタＴｒ１及び第２の補助トランジスタＴｒ２により図４の差動増幅器２の差動入力部１０の出力電流差の増加が第１及び第２の動作範囲で十分小さく抑えられ、それにより出力誤差の増加が関連技術（図１０）の出力アンプ１８８より大幅に低減できることが示された。

次に、図４の差動増幅器２の入力電圧Ｖｉｎ１、Ｖｉｎ２が同一電圧（ΔＶ＝０）の場合について図６を参照して説明する。入力電圧Ｖｉｎ１とＶｉｎ２が同一電圧のとき、出力電圧Ｖｏｕｔ＝Ｖｉｎ１（Ｖｉｎ２）となり、第１の差動対２１の電流Ｉ（３１）、Ｉ（３２）及び第２の差動対２２の電流Ｉ（３３）、Ｉ（３４）はそれぞれ同一電流となる。差動対２１、２２に電流源４１、４２で設定した動作電流が流れるときの、I（３１）〜I（３４）の電流を電流Ｉｎ０とする。また、第３の差動対２３の電流Ｉ（３５）、Ｉ（３６）及び第４の差動対２４のＩ（３７）、Ｉ（３８）はそれぞれ同一電流となる。差動対２３、２４に電流源４３、４４で設定した動作電流が流れるときの、I（３５）〜I（３８）の電流を電流Ｉｐ０とする。

図６の（１）は、第１の差動対２１及び第２の差動対２２に流れる電流の特性を表している。電流Ｉ（３１）、Ｉ（３２）は実線、電流Ｉ（３３）、Ｉ（３４）は破線で示す。出力設定電圧が高電位側電源電圧ＶＤＤ側にある場合、第１の差動対２１及び第２の差動対２２に流れる電流Ｉ（３１）〜Ｉ（３４）はＩｎ０に一定に保たれる。一方、出力設定電圧が低電位側電源電圧ＶＳＳ近傍にある場合、入力電圧Ｖｉｎ１（Ｖｉｎ２）が低下して出力設定電圧（＝Ｖｉｎ１）が電圧ＶＤまで低下すると、第１の差動対２１の共通ソース端子が第１の補助トランジスタＴｒ１に制御される下限電圧値に達する。そして更に出力設定電圧が低下すると、第１の差動対２１のトランジスタ３１、３２のゲート・ソース間電圧が減少する。これにより、電流Ｉ（３１）、Ｉ（３２）は出力設定電圧がＶＤより低下するに伴って減少を始める。そして、出力設定電圧が電圧ＶＢで電流Ｉ（３１）、Ｉ（３２）はほぼゼロとなり、第１の差動対２１は停止する。入力電圧Ｖｉｎ１、Ｖｉｎ２が同一電圧の場合、出力設定電圧が電圧ＶＤから低電位側電源電圧ＶＳＳまでの範囲が第１の動作範囲となる。

一方、入力電圧Ｖｉｎ１（Ｖｉｎ２）が低下して出力設定電圧（＝Ｖｉｎ１）が電圧ＶＣまで低下すると、第２の差動対２２の共通ソース端子が低電位側電源電圧ＶＳＳに達する。そして更に出力設定電圧が低下すると、第２の差動対２２のトランジスタ３３、３４のゲート・ソース間電圧が減少する。これにより、電流Ｉ（３３）、Ｉ（３４）は出力設定電圧がＶＣより低下するに伴って減少を始める。そして出力設定電圧が電圧ＶＡで電流Ｉ（３３）、Ｉ（３４）はほぼゼロとなり、第２の差動対２２は停止する。すなわち、第１の差動対２１のトランジスタ対の電流減少の開始電圧ＶＤは、第１の補助トランジスタＴｒ１によって、第２の差動対２２の電流減少の開始電圧ＶＣよりも高電位側となり、第１の差動対２１の停止電圧（ＶＢ）も第２の差動対２２の停止電圧（ＶＡ）より高電位側となる。

図６の（２）は、差動入力部１０の電流ノードＮ１、Ｎ２の出力電流差（Ｉ（Ｎ１）−Ｉ（Ｎ２））の特性を表している。出力電流差（Ｉ（Ｎ１）−Ｉ（Ｎ２））は、図６の（１）の第１の差動対２１及び第２の差動対２２に流れる電流の変化に依存する。図６の（１）では、電流Ｉ（３１）、Ｉ（３２）と電流Ｉ（３３）、Ｉ（３４）は、出力設定電圧が電圧ＶＤ〜ＶＡで減少の仕方が異なるが、Ｉ（３１）＝Ｉ（３２）及びＩ（３３）＝Ｉ（３４）という関係を有するため、出力電流差（Ｉ（Ｎ１）−Ｉ（Ｎ２））は増加しない。したがって、図６の（２）の出力電流差（Ｉ（Ｎ１）−Ｉ（Ｎ２））の特性に対応する図６の（５）の出力誤差は、低電位側電源電圧ＶＳＳ近傍でも増加しない。

図６の（３）は、第３の差動対２３及び第４の差動対２４に流れる電流の特性を表している。電流Ｉ（３７）、Ｉ（３８）は実線、電流Ｉ（３５）、Ｉ（３６）は破線で示す。出力設定電圧が低電位側電源電圧ＶＳＳ側にある場合、第３の差動対２３及び第４の差動対２４に流れる電流Ｉ（３１）〜Ｉ（３４）はＩｐ０で一定に保たれる。一方、出力設定電圧が高電位側電源電圧ＶＤＤ近傍にある場合、入力電圧Ｖｉｎ１（Ｖｉｎ２）が上昇して出力設定電圧（＝Ｖｉｎ１）が電圧ＶＥまで上昇すると、第４の差動対２４の共通ソース端子が第２の補助トランジスタＴｒ２に制御される上限電圧値に達する。そして更に出力設定電圧が上昇すると、第４の差動対２４のトランジスタ３７、３８のゲート・ソース間電圧が減少する。これにより、電流Ｉ（３７）、Ｉ（３８）は出力設定電圧がＶＥより上昇するに伴って減少を始める。そして、出力設定電圧が電圧ＶＧで電流Ｉ（３７）、Ｉ（３８）はほぼゼロとなり、第４の差動対２４は停止する。入力電圧Ｖｉｎ１、Ｖｉｎ２が同一電圧の場合、出力設定電圧が電圧ＶＥから高電位側電源電圧ＶＤＤまでの範囲が第２の動作範囲となる。

一方、入力電圧Ｖｉｎ１（Ｖｉｎ２）が上昇して出力設定電圧（＝Ｖｉｎ１）が電圧ＶＦまで上昇すると、第３の差動対２３の共通ソース端子が高電位側電源電圧ＶＤＤに達する。そして更に出力設定電圧が上昇すると、第３の差動対２３のトランジスタ３５、３６のゲート・ソース間電圧が減少する。これにより電流Ｉ（３５）、Ｉ（３６）は出力設定電圧がＶＦより上昇するに伴って減少を始める。そして出力設定電圧が電圧ＶＨで電流Ｉ（３５）、Ｉ（３６）はほぼゼロとなり、第３の差動対２３は停止する。すなわち、第４の差動対２４のトランジスタ対の電流減少の開始電圧ＶＥは、第２の補助トランジスタＴｒ２によって、第３の差動対２３の電流減少の開始電圧ＶＦよりも低電位側となり、第４の差動対２４の停止電圧（ＶＧ）も第３の差動対２３の停止電圧（ＶＨ）より低電位側となる。

図６の（４）は、差動入力部１０の電流ノードＮ３、Ｎ４の出力電流差（Ｉ（Ｎ３）−Ｉ（Ｎ４））の特性を表している。出力電流差（Ｉ（Ｎ３）−Ｉ（Ｎ４））は、図６の（３）の第３の差動対２３及び第４の差動対２４に流れる電流の変化に依存する。図６の（３）では、電流Ｉ（３５）、Ｉ（３６）と電流Ｉ（３７）、Ｉ（３８）は、出力設定電圧が電圧ＶＥ〜ＶＨで減少の仕方が異なるが、Ｉ（３５）＝Ｉ（３６）及びＩ（３７）＝Ｉ（３８）のため、出力電流差（Ｉ（Ｎ３）−Ｉ（Ｎ４））は増加しない。したがって、図６の（４）の出力電流差（Ｉ（Ｎ３）−Ｉ（Ｎ４））の特性に対応する図６の（５）の出力誤差は、高電位側電源電圧ＶＤＤ近傍でも増加しない。

以上、入力電圧Ｖｉｎ１、Ｖｉｎ２が同一の場合において、第１の補助トランジスタＴｒ１及び第２の補助トランジスタＴｒ２による図４の差動増幅器２の差動入力部１０の出力電流差の増加はなく、出力誤差の増加も生じないことが示された。

上記説明より、実施の形態２にかかる差動増幅器２では、実施の形態１とは異なる形態の第１の制御回路５３及び第２の制御回路５４によって、電源電圧近傍の出力誤差を低減する。この第１の制御回路５３及び第２の制御回路５４は、トランジスタ１つで構成できる。そのため、差動増幅器２においても、実施の形態１にかかる差動増幅器１と同様に回路規模の増大を抑制しながら出力誤差の低減を実現できる。

実施の形態３
実施の形態３にかかる差動増幅器３の回路図を図７に示す。図７に示すように差動増幅器３は、出力増幅部１１の別の形態となる出力増幅部１１ａを有する。なお、図７に示す差動増幅器３では、実施の形態１と同じ構成要素については図１の差動増幅器１と同じ符号を付して説明を省略する。

出力増幅部１１ａは、第１のカレントミラー６０及び第２のカレントミラー８０に代えて第１のカレントミラー６０ａ及び第２のカレントミラー８０ａを有する。第１のカレントミラー６０ａは、第１のカレントミラー６０からＰＭＯＳトランジスタ６３、６４を除いたものである。また、第２のカレントミラー８０ａは、第２のカレントミラー８０からＮＭＯＳトランジスタ８３、８４を除いたものである。

より具体的には、第１のカレントミラー６０ａは、第２の電源（例えば、高電位側電源）に接続される第２導電型の第１のトランジスタ対を有し、第１のトランジスタ対に第１の電流ノード対（Ｎ１、Ｎ２）が接続され、第１の電流ノード対（Ｎ１、Ｎ２）から出力される差動電流出力を受ける。ここで、第１のトランジスタ対は、第１のミラートランジスタ（例えば、ＰＭＯＳトランジスタ６１）と第２のミラートランジスタ（例えば、ＰＭＯトランジスタ６２）を有する。

ＰＭＯＳトランジスタ６１、６２は、第１端子（例えば、ソース）が高電位側電源に共通に接続され、制御端子（例えば、ゲート）が共通接続される。第１の電流ノード対（Ｎ１、Ｎ２）の一方のノード（例えば、電流ノードＮ１）は、ＰＭＯＳトランジスタ６２の第２端子（例えば、ドレイン）に接続され、第１の電流ノード対（Ｎ１、Ｎ２）の他方のノード（例えば、電流ノードＮ２）は、ＰＭＯＳトランジスタ６１の第２端子（例えば、ドレイン）に接続される。ＰＭＯＳトランジスタ６１のドレインは、第１のカレントミラー６０ａの入力ノードとなっており、ＰＭＯＳトランジスタ６１のゲートと接続される。ＰＭＯＳトランジスタ６２のドレインは、第１のカレントミラー６０ａの出力ノードとなっている。

第２のカレントミラー８０ａは、第１の電源（例えば、低電位側電源）に接続される第１導電型の第２のトランジスタ対を有し、第２のトランジスタ対に第２の電流ノード対（Ｎ３、Ｎ４）が接続され、第２の電流ノード対（Ｎ３、Ｎ４）から出力される差動電流出力を受ける。ここで、第２のトランジスタ対は、第３のミラートランジスタ（例えば、ＮＭＯＳトランジスタ８１）と第４のミラートランジスタ（例えば、ＮＭＯトランジスタ８２）を有する。

ＮＭＯＳトランジスタ８１、８２は、第１端子（例えば、ソース）が低電位側電源に共通に接続され、制御端子（例えば、ゲート）が共通接続される。第２の電流ノード対（Ｎ３、Ｎ４）の一方のノード（例えば、電流ノードＮ３）は、ＮＭＯＳトランジスタ８２の第２端子（例えば、ドレイン）に接続され、第２の電流ノード対（Ｎ３、Ｎ４）の他方のノード（例えば、電流ノードＮ４）は、ＰＭＯＳトランジスタ８１の第２端子（例えば、ドレイン）に接続される。ＮＭＯＳトランジスタ８１のドレインは、第２のカレントミラー８０ａの入力ノードとなっており、ＮＭＯＳトランジスタ８１のゲートと接続される。ＮＭＯＳトランジスタ８２のドレインは、第２のカレントミラー８０ａの出力ノードとなっている。

出力増幅部１１ａを上記のような構成としても、出力増幅部１１と同様の動作を行うことが可能である。また、出力増幅部１１ａは、出力増幅部１１よりも回路素子数が少ないため、出力増幅部１１ａを用いることで差動増幅器３の回路素子数を削減することができる。なお、差動増幅器３では、差動入力部１０の構成が差動増幅器１と同じであるため、差動増幅器１と同様に出力誤差を抑制することが可能である。また、図７の差動増幅器３において、差動入力部１０を、差動増幅器２（図４）の差動入力部１０ａに置き換えてもよい。

実施の形態４
実施の形態４にかかる差動増幅器４の回路図を図８に示す。なお、図８に示す差動増幅器４において、図１に示す差動増幅器１と同じ構成要素については図１と同じ符号を付して説明を省略する。

図８に示すように、差動増幅器４では、差動入力部１０に代えて差動入力部１０ｂを有する。差動入力部１０ｂでは、第２の制御回路５２が設けられる位置が実施の形態１にかかる差動入力部１０とは異なる。

図８の差動入力部１０ｂの構成において、低電位側電源電圧ＶＳＳ近傍の第１の動作範囲を含む差動入力部１０ｂの動作範囲において、入力電圧Ｖｉｎ１、Ｖｉｎ２が異なるときにはＶｉｎ１＞Ｖｉｎ２とされる。一方、高電位側電源電圧ＶＤＤ近傍の第２の動作範囲を含む差動入力部１０ｂの動作範囲において、入力電圧Ｖｉｎ１、Ｖｉｎ２が異なるときには、Ｖｉｎ１＜Ｖｉｎ２とされる。このため、差動入力部１０ｂでは、第１の制御回路５１は、電圧Ｖｉｎ１、Ｖｉｎ２のうち第１の電源電圧（低電位側電源電圧ＶＳＳ）との電圧差が大きい電圧Ｖｉｎ１が入力される第１の差動対２１と第１の電流源４１との間に設けられるが、第２の制御回路５２は、電圧Ｖｉｎ１、Ｖｉｎ２のうち第２の電源電圧（高電位側電源電圧ＶＤＤ）との電圧差が大きい電圧Ｖｉｎ１が入力される第３の差動対２３と第３の電流源４３との間に設けられる。すなわち、差動入力部１０ｂでは、第２の制御回路５２が第３の差動対２３と第３の電流源４３との間に設けられる。

図８の第２の制御回路５２の作用は、図１の制御回路５２の作用の説明において、Ｖｉｎ１とＶｉｎ２とを読み替え、第３の差動対２３（トランジスタ３５、３６）と第４の差動対２４（トランジスタ３７、３８）を読み替えたものに対応する。したがって図２（３）及び図３（３）においても、Ｐｃｈ差動対の電流Ｉ（３５）、Ｉ（３６）を電流Ｉ（３７）、Ｉ（３８）に読み替える。すなわち、電流Ｉ（３５）、Ｉ（３６）の特性が実線となり、電流Ｉ（３７）、Ｉ（３８）の特性が破線に入れ替わる。これにより、図２（４）における、電流ノードＮ３、Ｎ４の出力電流差（Ｉ（Ｎ３）−Ｉ（Ｎ４））の第２の動作範囲の正側への増加は、負側への増加となる。また、図２（５）における、第２の動作範囲の低電位側（負側）の出力誤差は、高電位側（正側）の出力誤差となる。なお、第１の動作範囲の各特性は変わらない。

特に液晶表示装置のデータドライバでは、電源電圧ＶＤＤ、ＶＳＳ間の中間電圧をＶＣＯＭとし、ＶＣＯＭ〜ＶＤＤ間を正極とし、ＶＣＯＭ〜ＶＳＳ間を負極とし、正極と負極のそれぞれで階調電圧を出力する構成とされている。このような場合には、正極階調電圧を出力する場合と負極階調電圧を出力する場合とで差動増幅器に入力する入力電圧Ｖｉｎ１、Ｖｉｎ２の大小関係を極性毎独立にできる。したがって、入力電圧Ｖｉｎ１、Ｖｉｎ２が異なるとき、正極階調電圧と負極階調電圧ともにＶｉｎ１＞Ｖｉｎ２とするときは、実施の形態１の差動増幅器１が適用され、一方、正極階調電圧ではＶｉｎ１＞Ｖｉｎ２、負極階調電圧ではＶｉｎ１＜Ｖｉｎ２とするときには実施の形態４の差動増幅器４が適用される。実施の形態１と４のいずれにおいても、第１、第２の制御回路５１、５２は、第１の動作範囲及び第２の動作範囲において、入力電圧Ｖｉｎ１、Ｖｉｎ２のうちそれぞれの動作範囲で最寄りとなる電源電圧との電圧差が大きい入力電圧を受ける差動対に供給される電流源からの動作電流の変化点を制御するように設けられている。なお、実施の形態４にかかる第１の制御回路５１及び第２の制御回路５２として実施の形態２にかかる第１の制御回路５３及び第２の制御回路５４を用いることも可能である。

以上、実施形態１〜４において、アクティブマトリクス型表示装置を駆動するデータドライバの出力回路に好適な差動増幅器について説明した。実施形態１〜４の各差動増幅器は、図９のデータドライバの出力アンプ１８８に置き換え可能で、差動増幅器の内挿出力における電源電圧近傍の電圧範囲での出力誤差の増加を抑え、高精度な電圧出力が可能となる。実施形態１〜４の各差動増幅器を適用したデータドライバは、アクティブマトリクス型表示装置（液晶表示装置や有機発光ダイオード表示装置等）に用いることできる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、第１の連絡回路７０及び第２の連絡回路７２の回路構成は、一例であり、適宜構成を変更することが可能である。

１〜４ 差動増幅器
１０、１０ａ、１０ｂ 差動入力部
１１、１１ａ 出力増幅部
２１〜２４ 差動対
３１〜３４ ＮＭＯＳトランジスタ
３５〜３８ ＰＭＯＳトランジスタ
４１〜４４ 電流源
５１〜５４ 制御回路
６０、６０ａ、８０、８０ａ カレントミラー
６１〜６４ ＰＭＯＳトランジスタ
７０、７２ 連絡回路
７１ 電流源
７３ ＮＭＯＳトランジスタ
７４ ＰＭＯＳトランジスタ
８１〜８４ ＮＭＯＳトランジスタ
９１、９２ 出力トランジスタ
Ｃ１、Ｃ２ コンデンサ
ＬＳＩ データドライバ
Ｎ１〜Ｎ４ 電流ノード
Ｒ１、Ｒ２ 抵抗
Ｔｒ１、Ｔｒ２ 補助トランジスタ

Claims (12)

1. 第１の入力電圧と第２の入力電圧との間の信号レベルを有する出力電圧を出力する差動増幅器であって、
   前記第１の入力電圧及び前記第２の入力電圧の一方と前記出力電圧との差に基づき第１の電流ノード対に第１の差動電流を出力し、第１導電型トランジスタで形成される第１の差動対と、
   前記第１の入力電圧及び前記第２の入力電圧の他方と前記出力電圧との差に基づき前記第１の電流ノード対に第２の差動電流を出力し、前記第１導電型トランジスタで形成される第２の差動対と、
   前記第１の入力電圧及び前記第２の入力電圧の前記一方と前記出力電圧との差に基づき第２の電流ノード対に第３の差動電流を出力し、第２導電型トランジスタで形成される第３の差動対と、
   前記第１の入力電圧及び前記第２の入力電圧の前記他方と前記出力電圧との差に基づき前記第２の電流ノード対に第４の差動電流を出力し、前記第２導電型トランジスタで形成される第４の差動対と、
   第１の電源電圧を供給する第１の電源と前記第１の差動対との間に設けられ、前記第１の差動対に動作電流を供給する第１の電流源と、
   前記第１の電源と前記第２の差動対との間に設けられ、前記第２の差動対に動作電流を供給する第２の電流源と、
   第２の電源電圧を供給する第２の電源と前記第３の差動対との間に設けられ、前記第３の差動対に動作電流を供給する第３の電流源と、
   前記第２の電源と前記第４の差動対との間に設けられ、前記第４の差動対に動作電流を供給する第４の電流源と、
   前記第１、第２の入力電圧と前記出力電圧に基づき前記第１の差動対及び前記第２の差動対にそれぞれ流れる電流量が前記第１の電流源及び前記第２の電流源により設定される動作電流よりも小さくなる第１の動作範囲において、前記第１の差動対に供給される動作電流の変化点を制御する第１の制御回路と、
   前記第１、第２の入力電圧と前記出力電圧に基づき前記第３の差動対及び前記第４の差動対にそれぞれ流れる電流量が前記第３の電流源及び前記第４の電流源により設定される動作電流よりも小さくなる第２の動作範囲において、前記第３の差動対又は前記第４の差動対に供給される動作電流の変化点を制御する第２の制御回路と、
   前記第１の電流ノード対から出力される前記第１及び第２の差動電流を合成した差動電流出力と、前記第２の電流ノード対から出力される前記第３及び第４の差動電流を合成した差動電流出力と、に基づき前記出力電圧を生成する出力増幅部と、を有し、
   前記第１の制御回路は、第１導電型であって、前記第１の電流源と前記第１の差動対とを接続する接続ノードに第１端子が接続され、制御端子に第１の制御電圧が入力され、第１の電流供給端子に第２端子が接続される第１の補助トランジスタを有し、
   前記第２の制御回路は、第２導電型であって、前記第３の電流源と前記第４の差動対との接続ノード又は前記第４の電流源と前記第４の差動対との接続ノードに第１端子が接続され、制御端子に第２の制御電圧が入力され、第２の電流供給端子に第２端子が接続される第２の補助トランジスタを有し、
   前記第１の補助トランジスタの第１端子と第２端子間の電流が、前記第１の制御電圧と前記第１の補助トランジスタの第１端子の電圧との差に基づき制御され、前記第２の補助トランジスタの第１端子と第２端子間の電流が、前記第２の制御電圧と前記第２の補助トランジスタの第１端子の電圧との差に基づき制御される差動増幅器。
2. 前記第１の入力電圧と前記第２の入力電圧は、同一又は所定の電圧差を有する電圧信号である請求項１に記載の差動増幅器。
3. 前記第１の制御回路は、前記第１の入力電圧及び前記第２の入力電圧の変化に対する定常特性において、前記第１の入力電圧及び前記第２の入力電圧が所定の電圧差を有するときに、前記第１の動作範囲において、前記第１の差動対に流れる動作電流を制御することで前記第１の電流ノード対から出力される差動電流出力の電流差の変動を抑制し、
   前記第２の制御回路は、前記第１の入力電圧及び前記第２の入力電圧の変化に対する定常特性において、前記第１の入力電圧及び前記第２の入力電圧が所定の電圧差を有するときに、前記第２の動作範囲において、前記第３の差動対又は前記第４の差動対に流れる動作電流を制御することで前記第２の電流ノード対から出力される差動電流出力の電流差の変動を抑制する請求項１又は２に記載の差動増幅器。
4. 前記第１及び第２の差動対は、それぞれ、第１端子が共通接続され、制御端子が入力対とされる第１導電型のトランジスタ対により構成され、
   前記第３及び第４の差動対は、それぞれ、第１端子が共通接続され、制御端子が入力対とされる第２導電型のトランジスタ対により構成される請求項１乃至３のいずれか１項に記載の差動増幅器。
5. 前記第１の差動対は、共通接続された第１端子により前記第１の電流源が出力する電流を受け、入力対をなす制御端子にそれぞれ前記第１の入力電圧及び前記出力電圧が入力される第１導電型の第１及び第２の差動入力トランジスタで構成され、
   前記第２の差動対は、共通接続された第１端子により前記第２の電流源が出力する電流を受け、入力対をなす制御端子にそれぞれ前記第２の入力電圧及び前記出力電圧が入力される第１導電型の第３及び第４の差動入力トランジスタで構成され、
   前記第３の差動対は、共通接続された第１端子により前記第３の電流源が出力する電流を受け、入力対をなす制御端子にそれぞれ前記第１の入力電圧及び前記出力電圧が入力される第２導電型の第５及び第６の差動入力トランジスタで構成され、
   前記第４の差動対は、共通接続された第１端子により前記第４の電流源が出力する電流を受け、入力対をなす制御端子にそれぞれ前記第２の入力電圧及び前記出力電圧が入力される第２導電型の第７及び第８の差動入力トランジスタで構成され、
   前記第１及び第３の差動入力トランジスタの第２端子が前記第１の電流ノード対の第１のノードに共通接続され、
   前記第２及び第４の差動入力トランジスタの第２端子が前記第１の電流ノード対の第２のノードに共通接続され、
   前記第５及び第７の差動入力トランジスタの第２端子が前記第２の電流ノード対の第１のノードに共通接続され、
   前記第６及び第８の差動入力トランジスタの第２端子が前記第２の電流ノード対の第２のノードに共通接続される請求項１乃至４のいずれか１項に記載の差動増幅器。
6. 前記第１の差動対は、共通接続された第１端子により前記第１の電流源が出力する電流を受け、入力対をなす制御端子にそれぞれ前記第１の入力電圧及び前記出力電圧が入力される第１導電型の第１及び第２の差動入力トランジスタで構成され、
   前記第２の差動対は、共通接続された第１端子により前記第２の電流源が出力する電流を受け、入力対をなす制御端子にそれぞれ前記第２の入力電圧及び前記出力電圧が入力される第１導電型の第３及び第４の差動入力トランジスタで構成され、
   前記第３の差動対は、共通接続された第１端子により前記第３の電流源が出力する電流を受け、入力対をなす制御端子にそれぞれ前記第２の入力電圧及び前記出力電圧が入力される第２導電型の第５及び第６の差動入力トランジスタで構成され、
   前記第４の差動対は、共通接続された第１端子により前記第４の電流源が出力する電流を受け、入力対をなす制御端子にそれぞれ前記第１の入力電圧及び前記出力電圧が入力される第２導電型の第７及び第８の差動入力トランジスタで構成され、
   前記第１及び第３の差動入力トランジスタの第２端子が前記第１の電流ノード対の第１のノードに共通接続され、
   前記第２及び第４の差動入力トランジスタの第２端子が前記第１の電流ノード対の第２のノードに共通接続され、
   前記第５及び第７の差動入力トランジスタの第２端子が前記第２の電流ノード対の第１のノードに共通接続され、
   前記第６及び第８の差動入力トランジスタの第２端子が前記第２の電流ノード対の第２のノードに共通接続される請求項１乃至４のいずれか１項に記載の差動増幅器。
7. 前記出力増幅部は、
   前記第２の電源に接続される第２導電型の第１のトランジスタ対を有し、前記第１の電流ノード対から出力される差動電流出力を受ける第１のカレントミラーと、
   前記第１の電源に接続される第１導電型の第２のトランジスタ対を有し、前記第２の電流ノード対から出力される差動電流出力を受ける第２のカレントミラーと、
   前記第１のカレントミラーの入力ノードと第２のカレントミラーの入力ノードとの間に接続された第１の連絡回路と、
   前記第１のカレントミラーの出力ノードと第２のカレントミラーの出力ノードとの間に接続された第２の連絡回路と、
   前記出力電圧が出力される出力端子と前記第２の電源との間に接続され、制御端子が前記第１のカレントミラーの出力ノードと前記第２の連絡回路の一端との接続点に接続された第２導電型の第１の出力トランジスタと、
   前記出力端子と前記第１の電源との間に接続され、制御端子が前記第２の連絡回路の他端に接続された第１導電型の第２の出力トランジスタと、
   を備える請求項１乃至６のいずれか１項に記載の差動増幅器。
8. 前記第１のカレントミラーは、さらに第２導電型の第３のトランジスタ対を有し、
   前記第１のトランジスタ対は、第１端子が前記第１の電源に共通に接続され、制御端子が互いに接続される第１、第２のミラートランジスタで構成され、
   前記第３のトランジスタ対は、第１端子が前記第１のミラートランジスタの第２端子に接続される第３のミラートランジスタと、第１端子が前記第２のミラートランジスタの第２端子に接続され、制御端子が前記第３のミラートランジスタの制御端子と接続され、当該制御端子に第１のバイアス電圧が印加される第４のミラートランジスタとで構成され、
   前記第３のミラートランジスタの第２端子は、前記第１のミラートランジスタの制御端子及び前記第２のミラートランジスタの制御端子に接続され、かつ、前記第１のカレントミラーの入力ノードとなり、
   前記第４のミラートランジスタの第２端子は、前記第１のカレントミラーの出力ノードとなり、
   前記第１の電流ノード対の第２のノードは前記第１のミラートランジスタの第２端子に接続され、前記第１の電流ノード対の第１のノードは前記第２のミラートランジスタの第２端子に接続され、
   前記第２のカレントミラーは、さらに第１導電型の第４のトランジスタ対を有し、
   前記第２のトランジスタ対は、第１端子が前記第２の電源に共通に接続され、制御端子が互いに接続される第５、第６のミラートランジスタで構成され、
   前記第４のトランジスタ対は、第１端子が前記第５のミラートランジスタの第２端子に接続される第７のミラートランジスタと、第１端子が前記第６のミラートランジスタの第２端子に接続され、制御端子が前記第７のミラートランジスタの制御端子と接続され、当該制御端子に第２のバイアス電圧が印加される第８のミラートランジスタで構成され、
   前記第７のミラートランジスタの第２端子は、前記第５のミラートランジスタの制御端子及び前記第６のミラートランジスタの制御端子に接続され、かつ、前記第２のカレントミラーの入力ノードとなり、
   前記第８のミラートランジスタの第２端子は、前記第２のカレントミラーの出力ノードとなり、
   前記第２の電流ノード対の第２のノードは前記第５のミラートランジスタの第２端子に接続され、前記第２の電流ノード対の第１のノードは前記第６のミラートランジスタの第２端子に接続される請求項７に記載の差動増幅器。
9. 前記第１のトランジスタ対は、第１端子が前記第２の電源に共通に接続され、制御端子が互いに接続される第１、第２のミラートランジスタで構成され、
   前記第１のミラートランジスタの第２端子は、前記第１のミラートランジスタの制御端子及び前記第２のミラートランジスタの制御端子に接続され、かつ、前記第１のカレントミラーの入力ノードとなり、
   前記第２のミラートランジスタの第２端子は、前記第１のカレントミラーの出力ノードとなり、
   前記第１の電流ノード対の第２のノードは前記第１のミラートランジスタの第２端子に接続され、前記第１の電流ノード対の第１のノードは前記第２のミラートランジスタの第２端子に接続され、
   前記第２のトランジスタ対は、第１端子が前記第１の電源に共通に接続され、制御端子が互いに接続される第３、第４のミラートランジスタで構成され、
   前記第３のミラートランジスタの第２端子は、前記第３のミラートランジスタの制御端子及び前記第４のミラートランジスタの制御端子に接続され、かつ、前記第２のカレントミラーの入力ノードとなり、
   前記第４のミラートランジスタの第２端子は、前記第２のカレントミラーの出力ノードとなり、
   前記第２の電流ノード対の第２のノードは前記第３のミラートランジスタの第２端子に接続され、前記第２の電流ノード対の第１のノードは前記第４のミラートランジスタの第２端子に接続される請求項７に記載の差動増幅器。
10. 前記第１の連絡回路は、電流源を有し、
    前記第２の連絡回路は、互いに並列に接続される第１導電型の第１のフローティングトランジスタと第２導電型の第２のフローティングトランジスタを有し、
    前記第１のフローティングトランジスタの制御端子には第３のバイアス電圧が与えられ、
    前記第２のフローティングトランジスタの制御端子には第４のバイアス電圧が与えられる請求項７乃至９のいずれか１項に記載の差動増幅器。
11. 請求項１乃至１０のいずれか１項に記載の差動増幅器を複数備えた差動増幅器群を有するデータドライバ。
12. 第１の入力電圧と第２の入力電圧との間の信号レベルを有する出力電圧を出力する差動増幅器であって、
    前記第１の入力電圧及び前記第２の入力電圧の一方と前記出力電圧との差に基づき第１の電流ノード対に第１の差動電流を出力し、第１導電型トランジスタで形成される第１の差動対と、
    前記第１の入力電圧及び前記第２の入力電圧の他方と前記出力電圧との差に基づき前記第１の電流ノード対に第２の差動電流を出力し、前記第１導電型トランジスタで形成される第２の差動対と、
    前記第１の入力電圧及び前記第２の入力電圧の前記一方と前記出力電圧との差に基づき第２の電流ノード対に第３の差動電流を出力し、第２導電型トランジスタで形成される第３の差動対と、
    前記第１の入力電圧及び前記第２の入力電圧の前記他方と前記出力電圧との差に基づき前記第２の電流ノード対に第４の差動電流を出力し、前記第２導電型トランジスタで形成される第４の差動対と、
    第１の電源電圧を供給する第１の電源と前記第１の差動対との間に設けられ、前記第１の差動対に動作電流を供給する第１の電流源と、
    前記第１の電源と前記第２の差動対との間に設けられ、前記第２の差動対に動作電流を供給する第２の電流源と、
    第２の電源電圧を供給する第２の電源と前記第３の差動対との間に設けられ、前記第３の差動対に動作電流を供給する第３の電流源と、
    前記第２の電源と前記第４の差動対との間に設けられ、前記第４の差動対に動作電流を供給する第４の電流源と、
    前記第１、第２の入力電圧と前記出力電圧に基づき前記第１の差動対及び前記第２の差動対にそれぞれ流れる電流量が前記第１の電流源及び前記第２の電流源により設定される動作電流よりも小さくなる第１の動作範囲において、前記第１の差動対に供給される動作電流の変化点を制御する第１の制御回路と、
    前記第１、第２の入力電圧と前記出力電圧に基づき前記第３の差動対及び前記第４の差動対にそれぞれ流れる電流量が前記第３の電流源及び前記第４の電流源により設定される動作電流よりも小さくなる第２の動作範囲において、前記第３の差動対又は前記第４の差動対に供給される動作電流の変化点を制御する第２の制御回路と、
    前記第１の電流ノード対から出力される前記第１及び第２の差動電流を合成した差動電流出力と、前記第２の電流ノード対から出力される前記第３及び第４の差動電流を合成した差動電流出力と、に基づき前記出力電圧を生成する出力増幅部と、を有し、
    前記第１の制御回路は、前記第１の電流源と前記第１の差動対との間に接続された第１の抵抗素子を有し、
    前記第２の制御回路は、前記第３の電流源と前記第３の差動対との間、又は、前記第４の電流源と前記第４の差動対との間、に接続される第２の抵抗素子を有する差動増幅器。

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