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KR102557841B1 - 게이트 구동회로와 이를 이용한 표시장치 - Google Patents

게이트 구동회로와 이를 이용한 표시장치 Download PDF

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KR102557841B1
KR102557841B1 KR1020160096986A KR20160096986A KR102557841B1 KR 102557841 B1 KR102557841 B1 KR 102557841B1 KR 1020160096986 A KR1020160096986 A KR 1020160096986A KR 20160096986 A KR20160096986 A KR 20160096986A KR 102557841 B1 KR102557841 B1 KR 102557841B1
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voltage
potential
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장성욱
김동수
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엘지디스플레이 주식회사
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Abstract

게이트 구동회로와 이를 이용한 표시장치가 제공된다. 게이트 구동회로는 복수의 스테이지를 포함하는 시프트 레지스터를 포함한다. 복수의 스테이지 중 제N 스테이지는 Q노드를 충전하는 제1 트랜지스터와 정션 스트레스 제어부를 포함한다. Q노드를 게이트 입력으로 하는 풀업 트랜지스터는 스테이지 출력단의 출력신호를 제어한다. 정션 스트레스 제어부는 제1 제어 트랜지스터, 제2 제어 트랜지스터, 제3 제어 트랜지스터를 포함하고, 제1 제어 트랜지스터, 제2 제어 트랜지스터, 제3 제어 트랜지스터 및 제1 트랜지스터는 공통노드를 통해 서로 연결된다. 제2 제어 트랜지스터는 공통노드의 전압을 제어하여 제1 제어 트랜지스터 및 제1 트랜지스터의 정션 스트레스를 조절한다. 제2 제어 트랜지스터가 턴오프되면 제3 제어 트랜지스터는 공통노드의 전압을 방전시킨다.

Description

게이트 구동회로와 이를 이용한 표시장치{GATE DRIVING CIRCUIT AND DISPLAY DEDVICE USING THE SAME}
본 발명은 게이트 구동회로와 이를 이용한 표시장치에 관한 것으로, 보다 상세하게는 트랜지스터의 정션 스트레스(Junction stress)를 제어하기 위한 회로부를 포함하는 게이트 구동회로와 이를 이용한 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 모바일폰(mobile phone), 타블렛(tablet), 내비게이션(navigation), 노트북(notebook), 텔레비젼(television), 모니터(monitor) 및 퍼블릭 디스플레이(public display; PD)와 같은 다양한 전자 디바이스가 일상 생활에 깊숙이 자리 잡았으며, 이러한 전자 디바이스에는 표시장치가 기본적으로 탑재되어 있어 표시장치의 수요 또한 나날이 증가하고 있다. 표시장치에는 액정표시장치(Liquid Crystal Display Device, 이하 'LCD' 라 함) 및 유기발광표시장치(Organic Light Emitting Diode Display, 이하 'OLED' 라 함) 등이 있다.
이와 같은 표시장치는 영상을 표시하는 복수의 픽셀 및 복수의 픽셀 각각에서 광이 투과되거나 발광되도록 제어하는 구동회로를 포함한다.
표시장치의 구동회로는 픽셀 어레이의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동회로, 데이터 신호에 동기되는 게이트 신호(또는 스캔 신호)를 픽셀 어레이의 게이트 라인들(또는 스캔 라인)에 순차적으로 공급하는 게이트 구동회로(또는 스캔 구동회로) 및 데이터 구동회로와 게이트 구동회로를 제어하는 타이밍 콘트롤러 등을 포함한다.
복수의 픽셀 각각은 게이트 라인을 통해 공급되는 게이트 신호에 응답하여 데이터 라인의 전압을 픽셀 전극에 공급하는 박막 트랜지스터(Thin Film Transistor)를 포함할 수 있다. 게이트 신호는 게이트 하이 전압(Gate High Voltage; VGH)과 게이트 로우 전압(Gate Low Voltage; VGL) 사이에서 스윙(swing)한다. 즉, 게이트 신호는 펄스 형태로 나타난다.
게이트 하이 전압(VGH)은 표시 패널에 형성된 박막 트랜지스터의 문턱 전압보다 높은 전압으로 설정되고, 게이트 로우 전압(VGL)은 박막 트랜지스터의 문턱 전압보다 낮은 전압으로 설정된다. 픽셀들의 박막 트랜지스터는 게이트 하이 전압에 응답하여 턴온(turn-on)된다.
최근 표시장치가 박형화됨에 따라 게이트 구동회로를 픽셀 어레이와 함께 표시 패널에 내장하는 기술이 개발되고 있다. 이와 같이 표시 패널에 내장된 게이트 구동회로는 "GIP(Gate-In-Panel) 구동회로”로 알려져 있다. 여기서, 게이트 구동회로는 게이트 신호를 생성하기 위한 시프트 레지스터(shift register)를 포함한다. 시프트 레지스터는 종속적으로 접속된 복수의 스테이지(stage)를 포함한다. 복수의 스테이지는 스타트신호에 응답하여 출력을 발생시키고 그 출력을 시프트 클록에 따라 다음 스테이지로 이동시킨다. 이에 따라, 게이트 구동회로는 시프트 레지스터에서의 복수의 스테이지를 순차적으로 구동하여 게이트 신호를 생성한다.
상술한 게이트 구동회로는 다양한 트랜지스터를 포함하고 있다. 각각의 트랜지스터들은 정해진 신호에 맞춰 특정 노드를 충전하거나 방전시키며 각각의 역할을 수행하도록 구성된다. 각각의 트랜지스터들에 입력되는 신호들은 그 크기 및 시간이 다양하며, 이에 따라 각각의 트랜지스터들이 받는 스트레스 또한 트랜지스터마다 다를 수 있다. 특히 일부 트랜지스터에 스트레스가 크게 작용할 경우, 특정 트랜지스터의 열화가 다른 트랜지스터 대비 빠르게 진행될 수 있다. 이로 인해 특정 트랜지스터의 출력에 변화가 발생하면, 그 회로의 최종 출력에 이상이 생길 수 있으며 치명적인 결함으로 이어질 수 있다. 따라서 게이트 구동회로에 포함되는 특정 트랜지스터의 열화가 진행되는 속도를 제어할 필요가 있으며, 이를 위한 다양한 연구 개발이 진행되고 있다.
본 발명의 발명자들은 상술한 바와 같이, 트랜지스터의 열화 특성을 향상시키기 위해 트랜지스터의 스트레스를 제어하는 회로를 포함하는 구동회로 및 이를 포함하는 표시장치의 새로운 구조를 발명하였다.
이에, 본 발명이 해결하고자 하는 과제는 게이트 구동회로의 트랜지스터에 있어서, 정션 스트레스가 크게 작용하는 구간을 제어함으로써 해당 트랜지스터의 정션 스트레스를 저감할 수 있는 구동회로 및 이를 포함하는 표시장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 과제는 정션 스트레스를 제어하는 제어부를 통해 게이트 구동회로의 안정성 및 수명을 향상시킬 수 있는 구동회로 및 이를 포함하는 표시장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 과제는 트랜지스터의 열화시 발생가능한 Q노드의 전압 강하를 보상하여 안정성 및 수명을 향상시킬 수 있는 게이트 구동회로 및 이를 포함하는 표시장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 게이트 구동회로가 제공된다. 게이트 구동회로는 복수의 스테이지를 포함한다. 복수의 스테이지 중 제N(N은 양의 정수) 스테이지는 Q노드를 충전하는 제1 트랜지스터 및 공통노드를 통해 제1 트랜지스터와 연결되는 정션 스트레스 제어부를 포함한다. 정션 스트레스 제어부는 제1 트랜지스터의 정션 스트레스를 최소화하기 위하여 공통노드의 전압을 제어할 수 있다.
본 명세서의 일 실시예에 따른 표시장치가 제공된다. 표시장치는 기판, 기판 상에 복수의 픽셀이 정의된 표시부, 표시부의 적어도 일측에 배치되는 비표시부 및 비표시부 상에 위치하며 복수의 픽셀과 대응되는 회로부를 포함한다. 회로부는 복수의 트랜지스터 및 정션 스트레스 제어부를 포함한다. 복수의 트랜지스터 중 Q노드를 충전하는 제1 트랜지스터는 공통노드를 통해 정션 스트레스 제어부와 연결된다. 정션 스트레스 제어부가 제1 트랜지스터의 드레인-소스 전압(Vds)을 제어함으로써, 정션 스트레스 제어부가 없는 회로에 비하여 제1 트랜지스터의 열화 특성이 향상될 수 있다.
본 명세서의 일 실시예에 따른 게이트 구동부가 제공된다. 게이트 구동부는 표시장치의 픽셀을 구동하는 픽셀 회로에 인가될 출력신호를 출력하는 풀업(pull-up) 회로, 풀업 회로를 제어하는 제1 트랜지스터 및 제1 트랜지스터에 연결되어, 제1 트랜지스터의 열화를 최소화하고, 제1 트랜지스터를 통해 누설되는 전류를 보상하도록 구현된 제어 회로를 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 정션 스트레스 제어부를 구비함으로써, 트랜지스터의 정션 스트레스가 감소되는 효과가 있다.
본 발명은 정션 스트레스 제어부를 구비함으로써, 트랜지스터의 열화 진행 속도가 감소되는 효과가 있다.
본 발명은 공통노드의 전압을 제어함으로써, 공통노드와 연결된 트랜지스터의 열화 진행 속도가 감소되는 효과가 있다.
본 발명은 공통노드를 방전시키는 트랜지스터를 구비함으로써, Q노드 또는 제N 스테이지 출력단으로 리플 신호가 유입되는 것을 최소화할 수 있다.
본 발명은 제1 제어 트랜지스터를 다이오드 연결구조로 구성함으로써, 공통노드에 리플 신호가 유입되는 것을 최소화할 수 있다.
본 발명은 Q노드를 충전시키는 트랜지스터를 구비함으로써, Q노드에 리플 신호가 유입되는 것을 최소화할 수 있다.
본 발명은 정션 스트레스 제어부를 구비함으로써, Q노드를 충전하는 트랜지스터의 열화 진행 속도가 감소되는 효과가 있다.
본 발명은 Q노드를 충전하는 두 트랜지스터의 드레인-소스 전압(Vds)을 제어함으로써, 두 트랜지스터의 열화가 유사한 속도로 진행되는 효과가 있다.
본 발명은 정션 스트레스 제어부에 정전압 신호를 입력함으로써, 공통노드 및 Q노드가 빨리 충전되는 효과가 있다.
본 발명은 다중 저전위 전압이 적용됨으로써, 풀업 트랜지스터의 열화가 보상되는 효과가 있다.
본 발명은 정션 스트레스 제어부를 구비함으로써, 부트스트랩 구간 동안 Q노드가 방전되는 것을 최소화할 수 있다.
본 발명은 부트스트랩 구간 동안 Q노드의 방전을 최소화함으로써, 게이트 출력신호가 방전되는 속도를 빠르게 할 수 있고, 멀티 출력을 최소화할 수 있다.
본 발명은 정션 스트레스 제어부를 구비함으로써, 시프트 레지스터의 총 면적이 감소되는 효과가 있다.
본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 발명의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 제N 스테이지의 회로 구성도이다.
도 3은 본 발명의 일 실시예에 따른 제N 스테이지의 회로 구성도이다.
도 4는 도 3에 도시된 회로의 개략적인 타이밍도이다.
도 5a는 도 3에 도시된 제1 제어 트랜지스터이다.
도 5b는 도 3에 도시된 제1 제어 트랜지스터의 드레인 전극 및 소스 전극에서의 파형을 도시한 그래프이다.
도 6a는 도 3에 도시된 제1 트랜지스터이다.
도 6b는 도 3에 도시된 제1 트랜지스터의 드레인 전극 및 소스 전극에서의 파형을 도시한 그래프이다.
도 7a는 비교예에 따른 제1 트랜지스터이다.
도 7b는 도 7a에 도시된 제1 트랜지스터의 드레인 전극 및 소스 전극에서의 파형을 도시한 그래프이다.
도 8은 본 발명의 일 실시예에 따른 제1 트랜지스터 및 비교예에 따른 제1 트랜지스터의 I-V 커브이다.
도 9는 본 발명의 일 실시예에 따른 제N 스테이지의 회로 구성도이다.
도 10은 도 9에 도시된 회로의 개략적인 타이밍도이다.
도 11a는 비교예에 따른 파형을 도시한 그래프이다.
도 11b는 도 9에 도시된 회로의 파형을 도시한 그래프이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 개략적인 블록도이다.
도 1를 참조하면, 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 데이터 구동부(120) 및 스캔 구동부(130, 140)를 포함한다.
표시패널(100)은 상호 교차하는 데이터 라인들(DL) 및 스캔 라인들(GL)에 구분되어, 데이터 라인들(DL) 및 스캔 라인들(GL)에 연결된 픽셀들(PXL)을 포함한다. 표시패널(100)은 픽셀들(PXL)이 정의되는 표시영역(100A)과 표시영역(100A)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(100B)을 포함한다. 표시패널(100)은 액정표시장치(LCD), 유기발광표시장치(OLED), 전기영동표시장치(EPD) 등과 같은 다양한 표시장치에서 사용되는 표시패널로 구현될 수 있다.
하나의 픽셀(PXL)에는 스캔 라인(GL) 또는 데이터 라인(DL)에 연결된 트랜지스터와 스캔 신호 및 트랜지스터에 의해 공급된 데이터 신호에 대응하여 동작하는 픽셀회로가 포함된다. 픽셀(PXL)은 픽셀회로의 구성에 따라 액정소자를 포함하는 액정표시패널이나 유기발광소자를 포함하는 유기발광표시패널 등으로 구현된다.
예를 들어, 표시패널(100)이 액정표시패널로 구성된 경우, 표시패널(100)은 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드 등으로 구현될 수 있다. 표시패널(100)이 유기발광표시패널로 구성된 경우, 표시패널(100)은 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식 등으로 구현될 수 있다.
타이밍 콘트롤러(110)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 등의 수신회로를 통해 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 도트 클록 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 입력된 타이밍 신호를 기준으로 데이터 구동부(120)와 스캔 구동부(130, 140)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생시킨다.
데이터 구동부(120)는 복수의 소스 드라이브 IC(Integrated Circuit)들을 포함한다. 소스 드라이브 IC들은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)과 소스 타이밍 제어신호(DDC)를 공급받는다. 소스 드라이브 IC들은 소스 타이밍 제어신호(DDC)에 응답하여 디지털 비디오 데이터들(RGB)을 감마전압으로 변환하여 데이터전압을 생성하고, 데이터전압을 표시패널(100)의 데이터 라인들(DL)을 통해 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정에 의해 표시패널(100)의 데이터 라인들(DL)에 접속된다. 소스 드라이브 IC들은 표시패널(100) 상에 형성되거나, 별도의 PCB 기판에 형성되어 표시패널(100)과 연결되는 형태일 수도 있다.
스캔 구동부(130, 140)는 레벨 시프터(130) 및 시프트 레지스터(140)를 포함한다. 레벨 시프터(130)는 타이밍 콘트롤러(110)로부터 0V 내지 3.3V의 TTL(Transistor-Transistor-Logic) 레벨로 입력되는 클록신호들(CLK)의 레벨을 시프팅한 후 시프트 레지스터(140)에 공급한다. 시프트 레지스터(140)는 게이트인패널(Gate-In-Panel; 이하 GIP) 방식에 의해 표시패널(100)의 비표시영역(100B)에 박막 트랜지스터(이하 TFT) 형태로 형성된다. 시프트 레지스터(140)는 클록신호들(CLK) 및 스타트신호(Vst)에 대응하여 스캔 신호를 시프트하여 출력하는 스테이지들로 구성된다. 시프트 레지스터(140)에 포함된 스테이지들은 복수 개의 출력단을 통해 스캔 신호들을 순차적으로 출력한다.
스캔 신호는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 이루어진다. 스캔 신호가 출력단을 통해 게이트 하이 전압(VGH)을 출력할 때, 표시패널(100)의 스캔 라인(GL)은 게이트 하이 전압(VGH)을 전달받아 픽셀을 발광시킨다. 픽셀이 발광이 된 이후에는 다음 픽셀에 전달될 데이터 신호가 유입되지 못하도록 발광된 픽셀에 연결된 스테이지 출력단의 스캔 신호는 게이트 로우 전압(VGL)을 출력한다. 그리고 스테이지 출력단이 게이트 로우 전압(VGL)으로 유지되는 시간 동안에는 리플 신호가 유입되지 않도록 하는 것이 바람직하다.
한편, 게이트 구동회로는 시프트 레지스터(140)로 구성되며, 시프트 레지스터(140)는 복수의 트랜지스터를 포함한다. 전원과 클록신호가 인가되어 시프트 레지스터(140)가 동작하는 동안, 시프트 레지스터(140)에 포함되는 복수의 트랜지스터는 다양한 스트레스에 노출된다. 트랜지스터가 턴온(Turn-on)되는 구간뿐 아니라, 턴오프(Turn-off)되는 구간에도 스트레스가 발생한다. 특히 트랜지스터가 턴오프되는 구간 동안, 드레인 전극과 소스 전극의 전압 차이에 의해 정션 스트레스가 발생할 수 있다. 정션 스트레스에 일정 시간 동안 노출된 트랜지스터는 열화(degradation)가 진행될 수 있으며, 열화가 진행된 트랜지스터 및 시프트 레지스터는 의도치 않는 신호를 출력할 수 있다.
이하 도 2 내지 도 11을 참조하여, 스테이지 출력단의 리플 유입 방지 및 트랜지스터의 열화 개선을 통해 수명과 신뢰성을 개선할 수 있는 시프트 레지스터(140) 및 게이트 구동부에 대해 설명한다.
시프트 레지스터(140)는 복수 개의 스테이지를 포함한다. 시프트 레지스터(140)는 종속적으로 접속된 N(N은 양의 정수)개의 스테이지를 포함할 수 있다. 복수의 스테이지 각각은 스타트신호(VST)에 응답하여 출력신호를 발생시키고, 그 출력신호를 시프트 클록에 따라 다음 스테이지로 전달한다. 이에 따라, 게이트 구동회로는 시프트 레지스터(140)의 복수 개의 스테이지를 순차적으로 구동하여 게이트 신호를 생성할 수 있다.
도 2는 본 발명의 일 실시예에 따른 제N 스테이지의 회로 구성도이다.
도 2에 도시된 바와 같이, 제N 스테이지는 풀업 트랜지스터(Tpu), 풀다운 트랜지스터(Tpd), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 정션 스트레스 제어부(600) 및 커패시터(C)를 포함한다.
풀업 트랜지스터(Tpu), 풀다운 트랜지스터(Tpd), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3) 및 커패시터(C)의 역할과 이들 간의 접속 관계를 설명하면 다음과 같다.
풀업 트랜지스터(Tpu)는 Q노드(Q)의 전위에 대응하여 제N 클록신호를 제N 스테이지 출력단(Gout[n])에 출력한다. 이하, 설명의 편의를 위해 제N 클록신호를 제1 클록신호로 정의한다. 그러나 제N 클록신호의 경우 스테이지의 위치에 따라 다른 신호(예컨대 제2 클록신호, 제3 클록신호 등)가 선택되어 입력될 수 있음을 참고한다. 풀업 트랜지스터(Tpu)는 Q노드(Q)에 게이트 전극이 연결되고, 제1 클록신호를 공급하는 제N 클록신호단(CLK[n])에 드레인 전극이 연결되며, 제N 스테이지 출력단(Gout[n])에 소스 전극이 연결된다.
풀다운 트랜지스터(Tpd)는 제N+i 클록신호단(CLK[n+i])의 전위에 대응하여 제N 스테이지 출력단(Gout[n])을 제1 저전위 전압단(VGL)으로 방전시킨다. 이하, 설명의 편의를 위해 제N+i 클록신호를 제3 클록신호로 정의한다. 그러나 제N+i 클록신호의 경우 스테이지의 위치에 따라 다른 신호(예컨대 제2 클록신호, 제4 클록신호 등)가 선택되어 입력될 수 있음을 참고한다. 풀다운 트랜지스터(Tpd)는 제N+i 클록신호단(CLK[n+2])에 게이트 전극이 연결되고, 제1 저전위 전압단(VGL)에 소스 전극이 연결되며, 제N 스테이지 출력단(Gout[n])에 드레인 전극이 연결된다.
제1 트랜지스터(T1)는 스타트신호(VST) 또는 제N-j(j는 1 이상의 정수) 스테이지 출력단(Gout[n-j])의 전위에 대응하여 Q노드(Q)를 충전시킨다. 도 2에 도시된 제1 트랜지스터(T1)는 공통노드(Nc)의 전위에 대응하여 Q노드(Q)를 충전시킨다. 하지만, 후술하게 될 제1 제어 트랜지스터에 의해 제N-j 스테이지 출력단(Gout[n-j])의 전위가 공통노드(Nc)에 충전되므로, 제1 트랜지스터(T1)는 제N-j 스테이지 출력단(Gout[n-j])의 전위에 대응하여 Q노드(Q)를 충전시킨다고 말할 수 있다. 이하, 설명의 편의를 위해 제1 트랜지스터(T1)는 스타트신호(VST)가 아닌 가상의 제N-2 스테이지 출력단(Gout[n-2])의 전위를 따르는 것을 일례로 한다. 그러나 제1 트랜지스터(T1)의 경우 스테이지의 위치에 따라 스타트신호(VST)를 직접 받거나 전단 또는 전전단의 스테이지 출력단으로부터 스타트신호(VST)에 대응되는 신호를 공급받을 수 있음을 참고한다. 제1 트랜지스터(T1)는 제N-j 스테이지 출력단(Gout[n-2])에 게이트 전극이 연결되고, Q노드(Q)에 소스 전극이 연결되며, 정션 스트레스 제어부(600)에 드레인 전극이 연결된다.
제2 트랜지스터(T2)는 제N-k(k는 1 이상의 정수) 클록신호단(CLK[n-k])의 전위에 대응하여 Q노드(Q)를 충전시키거나 방전시킨다. 이하, 설명의 편의를 위해 제N-k 클록신호를 제4 클록신호로, 제N-k 스테이지 출력단(Gout[n-k])을 제N-1 스테이지 출력단(Gout[n-1])으로 정의한다. 그러나 스테이지의 위치에 따라 다른 신호(예컨대 제2 클록신호, 제3 클록신호 등) 및 다른 스테이지 출력단(제2 스테이지 출력단, 제3 스테이지 출력단 등)이 선택되어 입력될 수 있음을 참고한다. 제2 트랜지스터(T2)는 제N-k 클록신호단(CLK[n-1])에 게이트 전극이 연결되고, 제N-k 스테이지 출력단(Gout[n-1])에 드레인 전극이 연결되며, Q노드(Q)에 소스 전극이 연결된다.
제3 트랜지스터(T3)는 제N+i이상의 정수 스테이지 출력단(Gout[n+i])의 전위에 대응하여 Q노드(Q)를 제1 저전위 전압단(VGL)으로 방전시킨다. 이하, 설명의 편의를 위해 제3 트랜지스터(T3)는 제N+2 스테이지 출력단(Gout[n+2])의 전위를 따르는 것을 일례로 한다. 그러나, 제3 트랜지스터(T3)의 경우 스테이지의 위치에 따라 후단 또는 3단 후의 스테이지 출력단의 전위를 따를 수 있음을 참고한다. 제3 트랜지스터(T3)는 제N+i 스테이지 출력단(Gout[n+2])에 게이트 전극이 연결되고, 제1 저전위 전압단(VGL)에 소스 전극이 연결되며, Q노드(Q)에 드레인 전극이 연결된다.
커패시터(C)는 제N 스테이지의 Q노드(Q)를 부트스트랩(Bootstrap)시킨다. 커패시터(C)는 Q노드(Q)와 풀업 트랜지스터(Tpu)의 게이트 전극에 일단이 연결되고, 제N 스테이지 출력단(Gout[n])에 타단이 연결된다.
본 발명의 일 실시예에 따른 게이트 구동회로는, 제1 트랜지스터(T1)의 드레인-소스 전압(Vds)을 제어하기 위한 정션 스트레스 제어부(600)를 포함한다. 정션 스트레스 제어부(600)의 구성 및 접속 관계를 설명하면 다음과 같다.
정션 스트레스 제어부(600)는 제1 제어 트랜지스터(Tc1) 및 제2 제어 트랜지스터(Tc2)를 포함한다.
제1 제어 트랜지스터(Tc1)는 제N-j 스테이지 출력단(Gout[n-2])과 제1 트랜지스터(T1) 사이에 위치한다. 제N-j 스테이지 출력단(Gout[n-2])의 전위는 제1 제어 트랜지스터(Tc1)와 제1 트랜지스터(T1)를 거쳐 Q노드(Q)에 충전된다. 제1 제어 트랜지스터(Tc1)의 게이트 전극과 드레인 전극은 제N-j 스테이지 출력단(Gout[n-2])에 연결되고, 소스 전극은 공통노드(Nc)에 연결된다. 공통노드(Nc)는 제1 트랜지스터(T1)의 드레인 전극과 연결된다.
제1 트랜지스터(T1)의 게이트 전극과 제1 제어 트랜지스터(Tc1)의 게이트 전극은 공통으로 연결되어 동일한 시간 동안 제N-j 스테이지 출력단(Gout[n-2])의 전위를 Q노드(Q)에 충전할 수 있다.
도 2에 도시된 제1 제어 트랜지스터(Tc1)는 게이트 전극과 드레인 전극이 서로 연결된 구조이지만, 반드시 이에 한정하는 것은 아니다. 예를 들어, 제1 제어 트랜지스터(Tc1)의 게이트 전극은 제N-j 스테이지 출력단(Gout[n-2])과 연결되고, 제1 제어 트랜지스터(Tc1)의 드레인 전극에는 로직 하이 신호(VGH)와 같은 정전압이 인가될 수 있다. 이 경우, 드레인 전극에 인가된 로직 하이 신호(VGH)로 인하여, 제1 제어 트랜지스터(Tc1)에는 도 2에 도시된 제1 제어 트랜지스터(Tc1)에 비하여 높은 드레인-소스 전압(Vds)이 형성된다. 따라서 제1 제어 트랜지스터(Tc1)의 게이트 전극에 충분한 신호가 인가되지 못하는 경우에도, 공통노드(Nc)는 안정적으로 충전될 수 있다. 또한 공통노드(Nc)와 연결된 제1 트랜지스터(T1)에도 높은 드레인-소스 전압(Vds)이 형성되므로 Q노드(Q)를 빠르게 충전할 수 있다.
제2 제어 트랜지스터(Tc2)는 제N 스테이지 출력단(Gout[n])과 제1 트랜지스터(T1) 사이에 위치한다. 제N 스테이지 출력단(Gout[n])의 전위는 제2 제어 트랜지스터(Tc2)를 거쳐 공통노드(Nc)에 충전된다. 제2 제어 트랜지스터(Tc2)의 게이트 전극과 드레인 전극은 제N 스테이지 출력단(Gout[n]) 에 연결되고, 소스 전극은 공통노드(Nc) 에 연결된다.
제2 제어 트랜지스터(Tc2)는 Q노드(Q)의 부트스트랩 구간(BS)에 동기되어 특정 레벨의 전압을 공통노드(Nc)에 인가한다. 따라서 Q노드(Q)의 부트스트랩 구간(BS)에서 제1 트랜지스터(T1)의 드레인-소스 전압(Vds)을 저감할 수 있어, 결과적으로 제1 트랜지스터(T1)의 정션 스트레스가 감소되는 효과가 있다.
Q노드(Q)의 부트스트랩 구간(BS)동안 제1 트랜지스터(T1)의 드레인-소스 전압(Vds)과 제1 제어 트랜지스터(Tc1)의 드레인-소스 전압(Vds)이 동일해 지도록 공통노드(Nc)의 전압이 제어될 수 있다. 제1 트랜지스터(T1)의 드레인-소스 전압(Vds)과 제1 제어 트랜지스터(Tc1)의 드레인-소스 전압(Vds)의 차이가 클 경우, 제1 트랜지스터(T1)와 제1 제어 트랜지스터(Tc1)는 각각 다른 크기의 정션 스트레스를 받게 된다. 이로 인하여, 제1 트랜지스터(T1)의 열화 진행속도와 제1 제어 트랜지스터(Tc1)의 열화 진행속도는 서로 다를 수 있다. 만일, 제1 트랜지스터(T1) 또는 제1 제어 트랜지스터(Tc1) 중 어느 하나의 트랜지스터가 다른 트랜지스터보다 열화 진행속도가 더 빠르다면, Q노드(Q)에 전달하고자 하는 신호가 정해진 시간 동안 온전히 전달되지 못할 수 있다. 이를 방지하기 위하여 제1 트랜지스터(T1) 및 제1 제어 트랜지스터(Tc1)의 드레인-소스 전압(Vds)을 제어하고, 제1 트랜지스터(T1) 및 제1 제어 트랜지스터(Tc1)의 열화가 유사한 속도로 진행되도록 제어할 수 있다.
하지만, 제1 트랜지스터(T1)의 드레인-소스 전압(Vds)과 제1 제어 트랜지스터(Tc1)의 드레인-소스 전압(Vds)이 동일한 값을 가지도록, 공통노드(Nc)에 특정 전압이 인가되더라도, 실제 회로에서는 제1 트랜지스터(T1)의 드레인-소스 전압(Vds)과 제1 제어 트랜지스터(Tc1)의 드레인-소스 전압(Vds)은 다른 값을 나타낼 수 있다. 왜냐 하면, 시프트 레지스터(140)는 복수 개의 트랜지스터를 포함하고 있는데, 이러한 트랜지스터들은 다양한 요인들로 인해 그 특성에 차이가 있기 때문이다. 예를 들어 제1 트랜지스터(T1) 및 제1 제어 트랜지스터(Tc1)의 드레인-소스 전압(Vds)에 관여하는 공통노드(Nc)의 전압은 제1 트랜지스터(T1) 및 제1 제어 트랜지스터(Tc1)의 소자 임계 전압(Vth)에 따라 변할 수 있다. 또한 제1 트랜지스터(T1) 및 제1 제어 트랜지스터(Tc1)의 드레인-소스 전압(Vds)에 관여하는 Q노드(Q)의 부트스트랩 전압은 Q노드(Q)의 프리차징 전압 등에 따라 변동될 수 있다. 이 외에도 소자의 편차로 인해 시프트 레지스터(140)에 포함되는 제1 트랜지스터(T1) 및 제1 제어 트랜지스터(Tc1)의 드레인-소스 전압(Vds)은 서로 다를 수 있다.
다만, 제1 제어 트랜지스터(Tc1)의 드레인-소스 전압(Vds)과 제1 트랜지스터(T1)의 드레인-소스 전압(Vds)이 특정 비율 범위에 속하도록 공통노드(Nc)의 전압을 제어할 수 있다. 예를 들어, 제1 제어 트랜지스터(Tc1)의 드레인-소스 전압(Vds)과 제1 트랜지스터(T1)의 드레인-소스 전압(Vds)의 비율이 1 : 0.9 이상이 되도록, 제2 제어 트랜지스터(Tc2)는 공통노드(Nc)의 전압을 제어할 수 있다. 제1 제어 트랜지스터(Tc1)의 드레인-소스 전압(Vds)이 30V라고 가정할 때, 제1 트랜지스터(T1)의 드레인-소스 전압(Vds)은 27V 에서 30V 에 속하도록 공통노드(Nc)의 전압이 제어될 수 있다.
한편, 제1 제어 트랜지스터(Tc1)의 드레인-소스 전압(Vds)과 제1 트랜지스터(T1)의 드레인-소스 전압(Vds)이 서로 다른 값을 갖도록 공통노드(Nc)의 전압이 제어될 수 있다. 예를 들어, 제1 제어 트랜지스터(Tc1)가 정션 스트레스에 강하도록 설계되어 있을 경우에는 제1 트랜지스터(T1) 보다 제1 제어 트랜지스터(Tc1)에 상대적으로 더 큰 드레인-소스 전압(Vds)이 인가 되도록 설계될 수 있다. 즉, 정션 스트레스에 취약한 트랜지스터에 보다 작은 정션 스트레스가 인가되도록 제어함으로써, 전체적인 시프트 레지스터(140)의 열화 진행 속도가 지연될 수 있다.
제1 제어 트랜지스터(Tc1) 및 제2 제어 트랜지스터(Tc2) 각각의 게이트 전극과 드레인 전극은 서로 연결될 수 있다. 만약 제2 제어 트랜지스터(Tc2)의 게이트 전극에 리플 신호가 유입될 경우, 게이트 전극과 드레인 전극이 서로 연결된 제2 제어 트랜지스터(Tc2)는 게이트 전극과 드레인 전극이 서로 연결되지 않은 경우보다 드레인-소스 전압(Vds)이 더 작을 수 있다. 구체적으로 예를 들어 설명하면, 게이트 전극과 드레인 전극이 전기적으로 연결된 A-트랜지스터와 게이트 전극과 드레인 전극이 전기적으로 연결되지 않은 B-트랜지스터를 가정한다. 그리고 A-트랜지스터 및 B-트랜지스터의 소스 전극에는 -10V의 전압이 공통으로 인가되고, 게이트 전극과 연결되지 않은 B-트랜지스터의 드레인 전극에는 10V의 전압이 인가된다고 가정한다. 이 때, A-트랜지스터와 B-트랜지스터 각각의 게이트 전극에 -5V 전압의 리플 신호가 유입될 경우, A-트랜지스터 및 B-트랜지스터의 게이트-소스 전압(Vgs)는 5V로 동일한 값을 가진다. 그러나 A-트랜지스터의 드레인-소스 전압(Vds)은 5V인 반면, B-트랜지스터의 드레인-소스 전압(Vds)은 20V가 된다. 따라서, 게이트 전극과 드레인 전극이 서로 연결되지 않은 B-트랜지스터의 드레인-소스 전압(Vds)이 보다 큰 값을 가지게 된다. 일반적으로 게이트-소스 전압(Vgs)과 임계 전압(Vth)이 동일한 트랜지스에서, 드레인-소스 전압(Vds)이 작을수록 드레인 전극의 신호가 소스 전극으로 이동하는 속도는 느리다. 따라서, 게이트 전극과 드레인 전극이 서로 연결되지 않은 B-트랜지스터의 경우, 게이트 전극에 유입된 리플 신호가 소스 전극으로 이동하는 속도가 A-트랜지스터에 비해 상대적으로 더 빠르게 된다. 따라서 도 2에서와 같이, 제1 제어 트랜지스터(Tc1) 및 제2 제어 트랜지스터(Tc2)의 게이트 전극과 드레인 전극이 서로 연결되어 있는 구조는 리플 신호의 유입이 최소화되는 효과가 있다. 하지만 반드시 게이트 전극과 드레인 전극이 연결되는 구조에 한정하는 것은 아니다.
도 3은 본 발명의 일 실시예에 따른 제N 스테이지의 회로 구성도이다.
정션 스트레스 제어부(600)는 제1 제어 트랜지스터(Tc1) 및 제2 제어 트랜지스터(Tc2) 외에 제3 제어 트랜지스터(Tc3)를 더 포함할 수 있다. 제3 제어 트랜지스터(Tc3)는 제N 스테이지의 출력이 로직 하이 신호(VGH)에서 로직 로우 신호(VGL)로 바뀔 때, 즉 제2 제어 트랜지스터(Tc2)가 턴오프된 직후에 공통노드(Nc)를 방전시키는 역할을 한다. 제3 제어 트랜지스터(Tc3)는 제N+i 스테이지 출력단(Gout[n+2])에 게이트 전극이 연결되고, 제1 저전위 전압단(VGL)에 소스 전극이 연결되며, 공통노드(Nc)에 드레인 전극이 연결된다.
정션 스트레스 제어부(600)는 제3 제어 트랜지스터(Tc3)를 포함하여 의도한 시간에 공통노드(Nc)를 방전시킬 수 있다. 제N 스테이지 출력이 로직 로우 상태로 유지되어야 하는 구간 동안, 제1 트랜지스터(T1)의 게이트 전극단에 의도치 않은 리플 신호가 유입될 수 있다. 이러한 리플 신호로 인하여 제1 트랜지스터(T1)가 일시적으로 턴온될 수 있다. 따라서, 리플 신호가 제1 제어 트랜지스터(Tc1) 및 제1 트랜지스터(T1)를 거쳐 Q노드(Q)로 유입되거나, 공통노드(Nc)의 전위가 Q노드(Q)로 충전될 수 있다. 이로 인해 풀업 트랜지스터(Tpu)가 턴온되어 제N 클록신호단(CLK[n])의 전위가 제N 스테이지 출력단(Gout[n])으로 이동할 수 있다. 만일 풀업 트랜지스터(Tpu)가 리플 신호에 의해 턴온된 시점에 제N 클록신호단(CLK[n])의 전위가 로직 하이 상태일 경우, 제N 스테이지 출력단(Gout[n])을 통해 로직 하이 신호(VGH)가 출력될 수 있다. 이에, 정션 스트레스 제어부(600)는 제3 제어 트랜지스터(Tc3)을 구비하여, 제N 스테이지 출력단(Gout[n])에 의도치 않은 리플 신호가 유입되는 것을 미연에 방지할 수 있다. 제3 제어 트랜지스터(Tc3)는 제N+i 스테이지 출력단(Gout[n+2])에 게이트 전극이 연결되고, 제1 저전위 전압단(VGL)에 소스 전극이 연결되며, 공통노드(Nc)에 드레인 전극이 연결된다.
도 4는 도 3에 도시된 회로의 개략적인 타이밍도이다.
도 3 및 도 4를 참고하여 제N 스테이지의 동작 특성에 대해 자세히 설명한다. 단, 도 4에 도시된 파형의 위치 및 폭은 예시일뿐 이에 한정되지 않 는다.
4상의 클록신호들(CLK1 ~ CLK4)의 체계를 보면 제1 내지 제4 클록신호들(CLK1 ~ CLK4)은 순차적으로 로직 하이 상태에서 로직 로우 상태로 전환되도록 형성된다. 이때, 제1 클록신호(CLK1)는 제2 클록신호(CLK2)와 중첩되는 구간을 갖고, 제2 클록신호(CLK2)는 제3 클록신호(CLK3)와 중첩되는 구간을 갖고, 제3 클록신호(CLK3)는 제4 클록신호(CLK4)와 중첩하는 구간을 갖도록 형성된다. 4상의 클록신호들(CLK1 내지 CLK4)은 대략 1/2의 중첩 구간을 갖도록 형성될 수 있으나 반드시 이에 한정하지 않는다. 또한 본 실시예에서는 4상의 클록신호를 사용하였지만, 반드시 이에 한정하지 않는다.
제N 스테이지는 제N-j 스테이지 출력단(Gout[n-2])의 전위에 대응하여 Q노드(Q)를 충전시키고, 제N+i 스테이지 출력단(Gout[n+2])의 전위에 대응하여 Q노드(Q)를 방전시킨다.
프리차징 구간(PC)과 부트스트랩 구간(BS)은 제1 전위(V1)보다 높은 전압으로 Q노드(Q)가 충전되어 있는 구간이다. Q노드(Q)의 프리차징 구간(PC) 및 부트스트랩 구간(BS) 동안, 제1 클록신호단(CLK[n])의 신호는 제N 스테이지 출력단(Gout[n])을 통해 출력될 수 있다. 그리고, Q노드(Q)가 제1 전위(V1)로 유지되는 구간 동안, 제N 스테이지 출력단(Gout[n])은 제1 저전위 전압단(VGL)의 신호를 출력한다. 보다 구체적으로 설명하면 다음과 같다.
프리차징 구간(PC) 동안 제N-j 스테이지 출력단(Gout[n-2])의 전위에 대응하여 제1 트랜지스터(T1)와 제1 제어 트랜지스터(Tc1)가 턴온되고, 이에 따라 Q노드(Q)가 충전된다. 충전된 Q노드(Q)의 전위에 의해 풀업 트랜지스터(Tpu)가 턴온되고 제N 스테이지 출력단(Gout[n])을 통해 제N 클록신호(CLK1)에 대응되는 제N 스캔 신호가 출력된다. 이 때의 제N 클록신호(CLK1)는 로직 로우 상태이므로 제N 스테이지 출력단(Gout[n])은 로직 로우 신호(VGL)가 출력된다. 그리고 부트스트랩 구간(BS) 동안 제N 클록신호(CLK1)가 로직 하이 상태가 되면, 제N 스테이지 출력단(Gout[n])은 제N 클록신호(CLK1)의 로직 하이 신호(VGH)를 출력한다.
Q노드(Q)의 부트스트랩 구간(BS) 동안의 전위변화는 전하량 보존의 법칙과 관련하여 설명할 수 있다. Q노드(Q)의 부트스트랩 구간(BS)에 있어서, C(ㅿVa - ㅿVb) = CTFT(ㅿVb - ㅿVc) 와 같은 식이 성립한다. 여기서, C는 커패시터(C)의 정전용량, ㅿVa은 Q노드(Q)의 전위변화량, ㅿVb는 제N 스테이지 출력단(Gout[n])의 전위변화량, CTFT는 풀업 트랜지스터(Tpu)의 기생용량, ㅿVc는 제N 클록신호의 전위변화량이다. Q노드(Q)의 부트스트랩 구간(BS)에서는 ㅿVb와 ㅿVc의 차이값이 0이 되므로, 결과적으로 ㅿVa와 ㅿVb는 같은 값이 된다. 따라서, Q노드(Q)의 부트스트랩 구간(BS)에서 Q[N]은 도 4에서와 같이 제2 전위(V2) 레벨에서 제3 전위(V3) 레벨로 상승하게 된다.
풀업 트랜지스터(Tpu)의 역할은 풀업 트랜지스터(Tpu)가 턴온 되어 있는 시간 동안, 드레인 전극의 신호를 소스 전극으로 전달하는데 있다. 이 때, 트랜지스터가 턴온되는 조건은 게이트-소스 전압(Vgs)이 임계 전압(Vth)보다 클 때이다. Q노드(Q)가 부트스트랩 되지 않고 제2 전위(V2)로 유지될 경우에는 게이트-소스 전압(Vgs)이 임계 전압(Vth)보다 작아지는 구간이 발생할 수 있다. 하지만 Q노드(Q)가 부트스트랩되어 제2 전위(V2)보다 높은 제3 전위(V3)로 유지될 경우에는, 게이트-소스 전압(Vgs)이 임계 전압(Vth)보다 큰 구간이 오래 지속될 수 있다. 따라서 풀업 트랜지스터(Tpu)는 충분히 긴 시간 동안 턴온될 수 있고, 이에 따라 풀업 트랜지스터(Tpu)는 Q노드(Q)가 제2 전위(V2)로 유지되는 경우보다 제3 전위(V3)로 유지되는 경우에서, 보다 효과적으로 드레인 전극의 신호를 소스 전극으로 전달할 수 있다. 만일, 일정 시간 후에 풀업 트랜지스터(Tpu)가 열화되더라도, 풀업 트랜지스터(Tpu)의 게이트 전극에는 제2 전위(V2)보다 높은 제3 전위(V2)가 인가되기 때문에, 제3 전위(V3)로 부트스트랩되지 않은 풀업 트랜지스터에 비해 더욱 긴 시간 동안 턴온될 수 있다. 따라서, Q노드(Q)의 부트스트랩 구간(BS)으로 인해, 풀업 트랜지스터(Tpu)의 열화가 보상될 수 있다.
Q노드(Q)의 부트스트랩 구간은 NMOS 트랜지스터에서 보다 효과적일 수 있다. NMOS 트랜지스터는 게이트-소스 전압(Vgs)이 임계 전압(Vth)보다 낮아지는 구간이 발생할 수 있고, 이 때 트랜지스터는 턴오프 된다. 따라서 소스 전극을 충분히 충전하는 시간이 부족할 수 있다. 하지만, 부트스트랩 구간을 적용하면, 게이트-소스 전압(Vgs)이 임계 전압(Vth)보다 항상 높은 값을 유지할 수 있고 해당 트랜지스터는 턴오프되지 않으므로, 드레인 전극의 신호가 소스 전극으로 이동하는 시간이 충분할 수 있다. 이에, 부트스트랩되는 Q노드(Q)와 게이트 전극이 연결된 도 3 및 도 4의 풀업 트랜지스터(Tpu)는 NMOS 트랜지스터일 수 있다. NMOS 트랜지스터의 반도체층은 산화물로 이루질 수 있으며, a-IGZO, a-ITZO, IZO, ZnO, IGO 또는 IAZO 중 어느 하나일 수 있다. 하지만 반드시 이에 한정하는 것은 아니다.
Q노드(Q)의 부트스트랩 구간(BS)이 끝나면, 제N+i 클록신호(CLK3)의 로직 하이 신호(VGH)에 대응하여 풀다운 트랜지스터(Tpd)가 턴온되고, 자신의 출력단인 제N 스테이지 출력단(Gout[n])은 방전된다. 이와 더불어, 제 N+i스테이지 출력단(Gout[n+2])의 전위에 대응하는 제3 트랜지스터(T3)에 의해 Q노드(Q)가 방전된다. 또한, 제N-k 클록신호단(CLK[n-1])의 전위에 대응하여 턴온되는 제2 트랜지스터(T2)에 의해 Q노드(Q)의 전위는 주기적으로 제N-k 스테이지 출력단(Gout[n-1])으로 방전된다. 따라서, 제N 스테이지 출력단(Gout[n])은 제1 저전위 전압단(VGL)의 제1 전위(V1)를 유지한다.
도 3 및 도 4를 참조하여 공통노드(Nc)의 파형에 대해 설명한다.
제N-j 스테이지 출력단(Gout[n-2])의 신호가 로직 하이 상태를 유지하는 동안, 제1 제어 트랜지스터(Tc1)가 턴온되어 공통노드(Nc)는 로직 하이 상태를 유지한다. 이 후, 제N 스테이지 출력단(Gout[n])이 로직 하이 상태가 되면, 제2 제어 트랜지스터(Tc2)에 의해 공통노드(Nc)는 로직 하이 상태를 유지한다. 이 후, 제N+i 스테이지 출력단(Gout[N+2])의 신호가 로직 하이 상태가 되면, 제3 제어 트랜지스터(Tc3)에 의해 공통노드(Nc)는 방전되어 로직 로우 상태를 유지한다.
Q노드(Q)는 프리차징 구간(PC)과 부트스트랩 구간(BS)을 제외한 시간 동안에 로직 로우 상태를 유지한다. 하지만 제N 클록신호단(CLK[n]) 신호의 상승 엣지(risiging edge)와 커플링되어 Q노드(Q)에 리플 신호가 유입될 수 있다. 제2 트랜지스터(T2)는 이와 같은 리플 신호의 유입을 방지할 수 있다.
제2 트랜지스터(T2)는 제N-k 클록신호단(CLK[n-1])에 대응하여 턴온된다. 제2 트랜지스터(T2)가 턴온 되는 구간은 두 가지의 경우로 나누어 설명할 수 있다.
첫번째로, 제N-k 클록신호단(CLK[n-1])이 로직 하이 상태를 유지하면서 제N-k 스테이지 출력단(Gout[n-1])이 로직 로우 상태를 유지하는 경우이다. 이 구간 동안, 제N 스테이지 출력단(Gout[n])은 로직 로우 신호(VGL)로 유지되어야 한다. 이 구간 동안, 제2 트랜지스터(T2)는 Q노드(Q)에 유입된 리플 신호를 제N-k 스테이지 출력단(Gout[n-1])으로 방전시킬 수 있다..
두번째로, 제N-k 클록신호단(CLK[n-1])이 로직 하이 상태를 유지하면서 제N-k 스테이지 출력단(Gout[n-1])이 로직 하이 상태를 유지하는 경우이다. 이 구간 동안에는 Q노드(Q)는 제2 전위(V2) 또는 제2 전위(V2) 이상으로 유지되어야 한다. 이 구간 동안, 제2 트랜지스터(T2)는 제N-k 스테이지 출력단(Gout[n-1])의 로직 하이 신호(VGH)를 Q노드(Q)로 전달하여, Q노드(Q)의 전위가 제2 전위(V2) 아래로 떨어지는 것을 방지할 수 있다.
도 2 내지 도 3을 참조하면, 제1 제어 트랜지스터(Tc1)와 제1 트랜지스터(T1)의 게이트 전극은 제N-2 스테이지 출력단(Gout[n-2])에 연결된다. 하지만 반드시 이에 한정하는 것은 아니며, 예를 들어 제1 제어 트랜지스터(Tc1)와 제1 트랜지스터(T1)의 게이트 전극은 제N-1 스테이지 출력단(Gout[n-1])에 연결될 수 있다. 이 경우의 프리차징 구간(PC)은 제N-2 스테이지 출력단(Gout[n-2])에 연결된 경우보다 짧아지게 된다. 이처럼 다양한 회로 구성에 따라 Q노드(Q) 프리차징 구간(PC)의 길이를 조절할 수 있다.
도 3 및 도 4을 참조하면, Q노드(Q)의 부트스트랩 구간(BS)동안 제1 제어 트랜지스터(Tc1) 및 제1 트랜지스터(T1)는 제N-j 스테이지 출력단(Gout[n-2])의 로직 로우 신호(VGL)에 대응하여 턴오프된다. 이 때, 제1 제어 트랜지스터(Tc1)의 드레인-소스 전압(Vds) 및 제1 트랜지스터(T1)의 드레인-소스 전압(Vds)은 각각의 트랜지스터에 정션 스트레스로 작용한다.
Q노드(Q)의 부트스트랩 구간(BS) 동안, 제2 제어 트랜지스터(Tc2)가 턴온되어 Q노드(Q)의 전압보다 낮은 전위의 전압을 공통노드(Nc)에 충전한다. 이로써 제1 제어 트랜지스터(Tc1)의 드레인-소스 전압(Vds) 및 제1 트랜지스터(T1)의 드레인-소스 전압(Vds)은 정션 스트레스 제어부(600)가 없는 경우보다 감소한다. 따라서 제1 제어 트랜지스터(Tc1) 및 제1 트랜지스터(T1)가 받는 정션 스트레스는 감소하게 되고, 이에 따라 열화의 진행속도를 느리게 하여 열화를 최소화할 수 있는 효과가 있다.
도 5a는 도 3에 도시된 제1 제어 트랜지스터(Tc1)이며, 도 6a는 도 3에 도시된 제1 트랜지스터(T1)이다.
제1 제어 트랜지스터(Tc1)는 제N-j 스테이지 출력단(Gout[n-2])에 게이트 전극 및 드레인 전극이 연결되고, 공통노드(Nc)에 소스 전극이 연결된다. 제1 트랜지스터(T1)는 제N-j 스테이지 출력단(Gout[n-2])에 게이트 전극이 연결되고, 공통노드(Nc)에 드레인 전극이 연결되고, Q노드(Q)에 소스 전극이 연결된다.
도 5b는 도 3에 도시된 제1 제어 트랜지스터(Tc1)의 드레인 전극 및 소스 전극의 파형이다. 그리고 도 6b는 도 3에 도시된 제1 트랜지스터(T1)의 드레인 전극 및 소스 전극의 파형이다.
도 6b를 참조하여 Q노드(Q)의 파형 변화에 대하여 자세히 설명한다. 제1 구간(①)은 Q노드(Q)의 프리차징 구간(PC)으로서 Q노드(Q)는 제2 전위(V2) 레벨로 유지된다. 제2 구간(②)은 Q노드(Q)의 부트스트랩 구간(BS)으로서 Q노드(Q)는 제3 전위(V3) 레벨로 유지된다. 제3 구간(③)은 Q노드(Q)가 방전되는 구간으로서 Q노드(Q)는 제1 전위(V1) 레벨로 유지된다.
제1 구간(①)과 제2 구간(②) 동안 Q노드(Q)는 제2 전위(V2) 레벨 혹은 제3 전위(V3) 레벨로 충전된다. 이에 따라, 풀업 트랜지스터(Tpd)는 턴온되어, 로직 하이 신호(VGH)인 제N 클록신호단(CLK1)의 전압을 자신의 출력단인 제N 스테이지 출력단(Gout[n])으로 전달한다.
도 5b 및 도 6b를 참고하면, 제1 제어 트랜지스터(Tc1) 및 제1 트랜지스터(T1)의 시간에 따른 드레인-소스 전압(Vds)의 변화를 파악할 수 있다. 드레인-소스 전압(Vds)은 드레인 전극의 전압과 소스 전극 전압의 차이이다. 제1 구간(①) 및 제3 구간(③) 동안, 제1 제어 트랜지스터(Tc1)의 드레인-소스 전압(Vds)과 제1 트랜지스터(T1)의 드레인-소스 전압(Vds)의 차이는 매우 작은 수준이다. 하지만 제2 구간(②) 동안에는 제1 제어 트랜지스터(Tc1)의 드레인-소스 전압(Vds)과 제1 트랜지스터(T1)의 드레인-소스 전압(Vds)의 차이는 약 피크 전압(Vpp)이 된다. 이 때 피크 전압(Vpp)은 제1 전위(V1) 전압과 제2 전위(V2) 전압과의 차이로 정의한다. 제2 전위(V2) 전압과 제3 전위(V3) 전압과의 차이 역시 약 피크 전압(Vpp)이 된다. 모든 구간 동안, 제1 제어 트랜지스터(Tc1)의 드레인-소스 전압(Vds)과 제1 트랜지스터(T1)의 드레인-소스 전압(Vds)은 최대 약 피크 전압(Vpp)이 된다.
도 7a는 비교예에 따른 제1 트랜지스터(T1)이다. 구체적으로, 도 7a는 정션 스트레스 제어부(600)가 적용되지 않은 시프트 레지스터(140)의 제1 트랜지스터(T1)를 나타낸다. 이 때의 제1 트랜지스터(T1)는 제N-j 스테이지 출력단(Gout[n-2])에 게이트 전극과 드레인 전극이 연결되고, Q노드(Q)에 소스 전극이 연결된다.
도 7b는 도 7a에 도시된 제1 트랜지스터(T1)의 드레인 전극 및 소스 전극에서의 파형이다. 제2 구간(②) 동안, 드레인 전극의 전압은 제1 전위(V1)로 유지되고, 소스 전극의 전압은 제3 전위(V3)로 유지된다. 따라서 제2 구간(②) 동안 제1 트랜지스터(T1)의 드레인-소스 전압(Vds)은 대략 피크 전압(Vpp)의 2배에 해당하는 전압이 형성된다.
이와 같이, 비교예와 실시예의 제1 트랜지스터(T1)는 드레인-소스 전압(Vds)에 큰 차이가 있음을 알 수 있다. 좀 더 상세하게는, 정션 스트레스 제어부(600)의 유무에 따라, 제2 구간(②)인 Q노드(Q)의 부트스트랩 구간(BS)에서 제1 트랜지스터(T1)의 드레인-소스 전압(Vds)은 약 2배만큼의 차이를 나타낸다. 또한, 정션 스트레스 제어부(600)가 제1 트랜지스터(T1)의 정션 스트레스를 저감시켜 주는 것을 알 수 있다.
도 5b를 참조하면, 제2 구간(②)인 Q노드(Q)의 부트스트랩 구간(BS) 동안, 제1 제어 트랜지스터(Tc1) 또한 약 피크 전압(Vpp)의 드레인-소스 전압(Vds)이 형성된다. 도 5a의 제1 제어 트랜지스터(Tc1)의 드레인-소스 전압(Vds)은 도 7a의 제1 트랜지스터(T1)와 비교하여 감소되었음을 알 수 있다.
제2 구간(②)은 Q노드(Q)가 부트스트랩 되는 구간으로써, 제1 트랜지스터(T1)가 다른 트랜지스터들에 비하여 큰 정션 스트레스를 받게 되는 구간이다. 하지만 시프트 레지스터(140) 회로에 정션 스트레스 제어부(600)를 추가함으로써, 제1 트랜지스터(T1)의 드레인-소스 전압(Vds)을 피크 전압(Vpp) 수준으로 제어할 수 있다.
도 8은 본 발명의 일 실시예에 따른 제1 트랜지스터(T1) 및 비교예에 따른 제1 트랜지스터(T1)의 I-V 커브이다. 구체적으로, 도 8은 본 발명의 일 실시예에 따른 제1 트랜지스터(T1) 및 비교예에 따른 제1 트랜지스터(T1)를 가혹한 조건 하에서 측정한 I-V 커브로써, 도 6a의 제1 트랜지스터(T1)와 도 7a의 제1 트랜지스터(T1)를 비교하여 도시하였다. 도 8의 I-V 커브를 참조하면, Q노드(Q)의 부트스트랩 구간(BS) 동안, 제1 트랜지스터(T1)의 열화 특성을 파악할 수 있다. 여기서 열화 특성이란, 트랜지스터가 정션 스트레스 등과 같은 스트레스에 일정 시간 동안 노출되는 경우, 트랜지스터의 출력 특성에 변화가 발생하여 트랜지스터의 성능이 저하되는 것을 의미한다.
실선은 정션 스트레스 제어부(600)가 적용된 도 6a의 제1 트랜지스터(T1)이며, 점선은 정션 스트레스 제어부(600)가 없는 도 7a의 제1 트랜지스터(T1)이다. 상기 두 종류의 제1 트랜지스터(T1)를 부트스트랩 구간(BS)과 유사하게 설정한 뒤, 섭씨 60도에서 10분 동안 노출시키며 I-V 커브를 측정하였다.
도 8을 참조하면, 실선의 트랜지스터가 점선의 트랜지스터와 비교하여 열화 특성이 향상되었고으며, 열화가 덜 진행되었다는 것을 확인할 수 있다. 정션 스트레스 제어부(600)가 없는 도 7a의 제1 트랜지스터(T1)는 일정 시간이 지난 후 온커런트(on-current; 이하 Ion) 열화가 진행되었다. 반면, 정션 스트레스 제어부(600)가 적용된 도 6a의 제1 트랜지스터(T1)는 고온에 노출되기 전과 동등한 수준을 나타내었다. 온커런트(Ion)란 트랜지스터가 턴온되는 구간 동안, 트랜지스터의 액티브층을 지나는 전류를 의미하고, 온커런트(Ion)가 열화되었다는 것은 일정 시간이 지난 후에 트랜지스터의 액티브층을 지나는 전류의 양이 감소하였다는 것을 의미한다.
본 발명의 발명자는 정션 스트레스로 인해 온커런트(Ion) 열화가 발생하는 문제를 파악하였고, 이를 개선하기 위한 방안으로 트랜지스터의 정션 스트레스를 제어하는 회로 및 이를 포함하는 표시장치를 발명하였다. 또한 스테이지의 출력에 리플 신호가 유입되는 것을 최소화하여 수명과 신뢰성이 향상된 시프트 레지스터(140) 및 이를 포함하는 표시장치를 발명하였다.
상기에서는 정션 스트레스 제어부(600)가 제1 트랜지스터(T1)의 정션 스트레스를 저감하기 위한 구성에 대해 설명을 하였다. 하지만 정션 스트레스 제어부(600)는 도 2 또는 도 3의 제1 트랜지스터(T1)에 제한되어 구성되지 않는다. 예를 들어, Q노드(Q)에 연결되는 다른 트랜지스터에도 정션 스트레스 제어부(600)를 적용하여 시프트 레지스터(140)를 구성할 수 있다.
도 9는 본 발명의 일 실시예에 따른 제N 스테이지의 회로 구성도이며, 도 10은 도 9에 도시된 회로의 개략적인 타이밍도이다.
도 9 내지 도 10을 참고하여 본 발명의 일 실시예에 따른 제N 스테이지의 구성 및 동작 특성에 대해 자세히 설명한다.
도 9에 도시된 시프트 레지스터(140)는 다중 저전위 전압단이 적용될 수 있다. 시프트 레지스터(140)는 도 2 또는 도 3에 도시한 제1 저전위 전압단(VGL) 외에 제1 저전위 전압단(VGL)과는 다른 전위 레벨을 갖는 저전위 전압단을 추가할 수 있다. 도 9에 도시된 시프트 레지스터(140)는 제1 저전위 전압단(VGL)보다 낮은 전위 레벨을 갖는 제2 저전위 전압단(VSS)이 사용된다. 여기서 낮은 전위 레벨이라 함은, 0보다 작은 전위 레벨에서는 전위 절대값이 큰 쪽의 전위 레벨을 의미하고, 0보다 큰 전위 레벨에서는 전위 절대값이 작은 쪽의 전위 레벨을 의미한다. 예를 들어, 제1 저전위 전압단(VGL)의 전압이 -12V라고 가정할 경우, 제2 저전위 전압단(VSS)의 전압은 -12V보다 낮은 -15V일 수 있다. 또한 제1 저전위 전압단(VGL)의 전압이 5V라고 가정할 경우에는 제2 저전위 전압단(VSS)의 전압은 5V보다 낮은 3V일 수 있다. 다중 저전위 전압단을 적용하는 시프트 레지스터(140)는 도 2 내지 도 3의 시프트 레지스터(140)에도 적용될 수 있다.
제N 스테이지의 출력신호는 제N 스테이지 출력단(Gout[n]) 및 제N 스테이지 캐리출력단(CRY[n])을 통해 출력되는 두 가지 신호를 포함할 수 있다. 상기 두 신호는 동일한 신호일 수 있지만, 실제로 측정되는 파형에는 차이가 있을 수 있다. 제N 스테이지 출력단(Gout[n])은 표시패널(100)의 픽셀(PXL)에 연결되지만, 제N 스테이지 캐리출력단(CRY[n])은 표시패널(100)의 픽셀(PXL)에는 연결되지 않지만 시프트 레지스터(140) 회로의 내부에와 연결된다. 따라서, 로드(load)가 큰 픽셀(PXL)에 연결된 제N 스테이지 출력단(Gout[n])의 신호는 RC 딜레이에 의해 신호 파형이 왜곡될 수 있다. 반면, 픽셀(PXL)에 비해 로드가 작은 시프트 레지스터(140) 회로에 연결된 제N 스테이지 캐리출력단(CRY[n])의 신호는 제N 스테이지 출력단(Gout[n])의 신호에 비하여 깨끗한 파형을 나타낸다. 즉, 표시패널(100)의 픽셀(PXL)에 연결되지 않아, 제N 스테이지 출력단(Gout[n])에 비하여 RC 딜레이가 작은 제N 스테이지 캐리출력단(CRY[n])의 신호는 상승 엣지(riging edge) 혹은 하강 엣지(falling edge) 시간이 보다 빠르다. 따라서 제N 스테이지 캐리출력단(CRY[n])과 연결된 트랜지스터는 의도한 시간에 턴온/턴오프가 이루어질 수 있다. 따라서 캐리출력신호를 포함하는 시프트 레지스터(140)는 보다 효과적으로 동작될 수 있다.
도 9를 참조하면, 시프트 레지스터(140)의 제N 스테이지는 제N 스테이지 출력단(Gout[n])과 제N 스테이지 캐리출력단(CRY[n])을 포함한다. 또한, 시프트 레지스터(140)의 제N 스테이지는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제9 트랜지스터(T9) 및 커패시터를 포함한다.
제1 트랜지스터(T1)는 스타트신호(VST) 또는 제N-r(r은 1 이상의 정수) 스테이지 캐리출력단(CRY[n-r])의 전위에 대응하여 Q노드(Q)를 충전시킨다. 이하, 설명의 편의를 위해 제1 트랜지스터(T1)는 스타트신호(VST)가 아닌 가상의 제N-2 스테이지 캐리출력단(CRY[n-2])의 전위를 따르는 것을 일례로 한다. 그러나 제1 트랜지스터(T1)의 경우 스테이지의 위치에 따라 스타트신호(VST)를 직접 공급받거나 전단 또는 전전단의 스테이지 캐리출력단으로부터 스타트신호(VST)에 대응되는 신호를 공급받을 수 있음을 참고한다. 제1 트랜지스터(T1)의 게이트 전극 및 드레인 전극은 제N-r 스테이지 캐리출력단(CRY[n-2])에 연결되고, 제1 트랜지스터(T1)의 소스 전극은 Q노드(Q)에 연결된다.
제2 트랜지스터(T2)는 제N+s(s는 1 이상의 정수) 스테이지 캐리출력단(CRY[n+s])의 전위에 대응하여 Q노드(Q)를 제2 저전위 전압단(VSS)으로 방전시킨다. 이하, 설명의 편의를 위하여 제2 트랜지스터(T2)는 제N+2 스테이지 캐리출력단(CRY[n+2])의 전위를 따르는 것을 일례로 한다. 그러나, 제2 트랜지스터(T2)의 경우 스테이지의 위치에 따라 후단 또는 3단 후의 스테이지 캐리출력단의 전위를 따를 수 있음을 참고한다. 제2 트랜지스터(T2)는 Q노드(Q)의 부트스트랩 구간(BS)이 종료된 후에 턴온되어, Q노드(Q)를 제2 저전위 전압단(VSS)으로 방전시킨다. 제2 트랜지스터(T2)의 게이트 전극은 제N+s 스테이지 캐리출력단(CRY[n+2])에 연결되고, 소스 전극은 제2 저전위 전압단(VSS)에 연결되며, 드레인 전극은 Q노드(Q)에 연결된다.
제3 트랜지스터(T3)는 제N-t(t는 1 이상의 정수) 클록신호단(CLK[n-t])의 전위에 대응하여 Q노드(Q)를 충전 또는 방전시킨다. 이하, 설명의 편의를 위해 제N-t 클록신호를 제4 클록신호로 정의하고, 제N-t 스테이지 캐리출력단(CRY[n-t])을 제N-1 스테이지 캐리출력단(CRY[n-1])으로 정의한다. 그러나 스테이지의 위치에 따라 제2 클록신호 또는 제3 클록신호 등이 제3 트랜지스터(T3)의 게이트 전극과 연결될 수 있다. 또한 스테이지의 위치에 따라 제2 스테이지 캐리출력단(CRY[2]) 또는 제3 스테이지 캐리출력단(CRY[3]) 등이 제3 트랜지스터(T3)의 드레인 전극과 연결될 수 있음을 참고한다. 제3 트랜지스터(T3)의 게이트 전극은 제N-t 클록신호단(CLK[n-1])에 연결되고, 소스 전극은 Q노드(Q)에 연결되고, 드레인 전극은 제N-t 스테이지 캐리출력단(CRY[n-1])에 연결된다.
제2 트랜지스터(T2)와 제3 트랜지스터(T3)는 Q노드(Q)를 방전시키는 역할을 하는데, 한 프레임 동안 Q노드(Q)를 방전시키는 회수가 서로 다르다. 제2 트랜지스터(T2)는 한 프레임 동안 1회 턴온되어 Q노드(Q)를 1회 방전시키는 반면, 제3 트랜지스터(T3)는 한 프레임 동안 복수 회 턴온되어 Q노드(Q)를 복수 회 방전시킨다.
트랜지스터는 하나의 게이트 전극을 공통으로 하는 두 개의 트랜지스터가 서로 직렬로 연결되어, 결과적으로 전하가 이동하는 채널층의 길이가 두 배가 되는 이중 트랜지스터 구조일 수 있다. 이중 트랜지스터는 누설 전류 및 온커런트(Ion) 열화에 강한 특성을 가진다. 또한 트랜지스터는 하나의 게이트 전극을 공통으로 하는 세 개의 트랜지스터가 서로 직렬로 연결되어, 결과적으로 전하가 이동하는 채널층의 길이가 세 배가 되는 삼중 트랜지스터 구조일 수 있다. 삼중 트랜지스터는 이중 트랜지스터에 비하여 누설 전류 및 온커런트(Ion) 열화에 더욱 강한 특성을 가진다.
하지만, 삼중 트랜지스터는 이중 트랜지스터에 비하여 차지하는 면적이 크므로, 표시패널(100)를 박형화하는데 걸림돌이 된다. 이에 본 발명의 발명자들은 이중 트랜지스터 구조만으로 온커런트(Ion) 열화를 개선한 구조를 발명하였다. 이중 트랜지스터를 적용한 시프트 레지스터(140)는 삼중 트랜지스터를 적용한 시프트 레지스터(140)에 비해 사이즈가 대폭 줄어들게 되어, 표시장치(100)의 내로우 베젤(Narrow bezel) 및 박형화를 가능하게 한다.
도 9에 도시된 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 이중 트랜지스터 구조를 가진다. 하지만 반드시 이에 한정하는 것은 아니다. 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3) 중 적어도 하나의 트랜지스터가 이중 트랜지스터 구조일 수 있다. 또는 도 2 및 도 3에 도시된 제1 트랜지스터와 같이 제1 제어 트랜지스터(Tc1)와 직렬로 연결된 구조일 수 있다.
제1 트랜지스터(T1)의 이중 트랜지스터에서, 하나의 게이트 전극을 공통으로 하는 서로 직렬로 연결된 두 개의 트랜지스터는 공통노드(Nc)를 사이에 두고 서로 연결되는 구조를 갖는다. 이와 마찬가지로, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)의 이중 트랜지스터에서, 하나의 게이트 전극을 공통으로 하는 서로 직렬로 연결된 두 개의 트랜지스터는 공통노드(Nc)를 사이에 두고 서로 연결되는 구조를 갖는다.
제4 트랜지스터(T4)는 Q노드(Q)의 전위에 대응하여 제N 클록신호단(CLK[n])의 클록신호를 제N 스테이지 출력단(Gout[n])에 출력한다. 또한 제6 트랜지스터(T6)는 Q노드(Q)의 전위에 대응하여 제N 클록신호단(CLK[n])의 클록신호를 제N 스테이지 캐리출력단(CRY[n])에 출력한다. 이하, 설명의 편의를 위해 제N 클록신호단(CLK[n])의 클록신호를 제1 클록신호로 정의한다. 그러나 제N 클록신호의 경우 스테이지의 위치에 따라 다른 신호(예컨대 제2 클록신호, 제3 클록신호 등)가 선택되어 입력될 수 있음을 참고한다. 제4 트랜지스터(T4)의 게이트 전극은 Q노드(Q)에 연결되고, 소스 전극은 제N 스테이지 출력단(Gout[n])에 연결되고, 드레인 전극은 제N 클록신호단(CLK[n])에 연결된다. 그리고 제6 트랜지스터(T6)의 게이트 전극은 Q노드(Q)에 연결되고, 소스 전극은 제N 스테이지 캐리출력단(CRY[n])에 연결되고, 드레인 전극은 제N 클록신호단(CLK[n])에 연결된다.
제N 스테이지 출력단(Gout[n])은 표시패널(100)의 표시영역(100A) 내의 각 픽셀(PXL)에 대응하여 연결되고, 제N 스테이지 캐리출력단(CRY[n])은 픽셀(PXL)과의 연결 없이, 시프트 레지스터(140) 내부와 연결된다.
제5 트랜지스터(T5)는 제N+m 클록신호단(CLK[n+m])의 전위에 대응하여 제N 스테이지 출력단(Gout[n])의 전위를 제1 저전위 전압단(VGL)으로 방전시킨다. 또한 제7 트랜지스터(T7)는 제N+m 클록신호단(CLK[n+m])의 전위에 대응하여 제N 스테이지 캐리출력단(CRY[n])의 전위를 제2 저전위 전압단(VSS)으로 방전시킨다. 이하, 설명의 편의를 위해 제N+m 클록신호를 제3 클록신호로 정의한다. 그러나 제N+m 클록신호의 경우 스테이지의 위치에 따라 다른 신호(예컨대 제2 클록신호, 제4 클록신호 등)가 선택되어 입력될 수 있음을 참고한다.
제5 트랜지스터(T5)의 게이트 전극은 제N+m 클록신호단(CLK[n+2])에 연결되고, 소스 전극은 제1 저전위 전압단(VGL)에 연결되고, 드레인 전극은 제N 스테이지 출력단(Gout[n])에 연결된다. 또한 제7 트랜지스터(T7)의 게이트 전극은 제N+m 클록신호단(CLK[n+2])에 연결되고, 소스 전극은 제2 저전위 전압단(VSS)에 연결되고, 드레인 전극은 제N 스테이지 캐리출력단(CRY[n])에 연결된다.
커패시터(C)는 제N 스테이지의 Q노드(Q)를 부트스트랩(Bootstrap)시킨다. 커패시터(C)는 Q노드(Q)와 풀업 트랜지스터(Tpu)의 게이트 전극에 일단이 연결되고, 제N 스테이지 출력단(Gout[n])에 타단이 연결된다.
도 2 및 도 3에 도시된 Q노드(Q)는 최저 제1 전위(V1)로부터 최고 제3 전위(V3)의 값을 가지며, 도 9에 도시된 Q노드(Q)는 최저 제0 전위(V0)로부터 최고 제3 전위(V3)의 값을 가진다. 이 때, 제0 전위(V0)는 제2 전위 전압단(VSS)의 전위이며, 제1 전위(V1)는 제1 전위 전압단(VGL)의 전위이다.
도 9 내지 도 10을 참조하면, Q노드(Q)의 프리차징 구간(PC) 동안 제N 클록신호는 로직 로우 레벨을 유지한다. 따라서, 제4 트랜지스터(T4) 및 제6 트랜지스터(T6)가 턴온될지라도 제N 스테이지 출력단(Gout[n]) 및 제N 스테이지 캐리출력단(CRY[n])은 로직 로우 신호(VGL)를 출력한다. 단, 제N 스테이지 출력단(Gout[n])은 제5 트랜지스터(T5)에 의하여 제1 저전위 전압단(VGL)의 제1 전위(V1)를 갖는 신호를 출력하고, 제N 스테이지 캐리출력단(CRY[n])은 제7 트랜지스터(T7)에 의하여 제2 저전위 전압단(VSS)의 제0 전위(V0)를 갖는 신호를 출력한다.
반면, Q노드(Q)의 부트스트랩 구간(BS) 동안 제N 클록신호는 로직 하이 레벨을 유지한다. 따라서, 제4 트랜지스터(T4) 및 제6 트랜지스터(T6)가 턴온되어 제N 스테이지 출력단(Gout[n]) 및 제N 스테이지 캐리출력단(CRY[n])은 로직 하이 신호(VGH)를 출력한다.
시프트 레지스터(140)의 제N 스테이지는 제8 트랜지스터(T8)를 포함한다. 제8 트랜지스터(T8)는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)의 정션 스트레스를 제어하는 정션 스트레스 제어부이다. 제8 트랜지스터(T8)는 제N 스테이지 캐리출력단(CRY[n])의 전위에 대응하여 공통노드(Nc)를 충전시킨다. Q노드(Q)의 부트스트랩 구간(BS) 동안, 제N 스테이지 캐리출력단(CRY[n])의 전위는 로직 하이 레벨이 되고, 제8 트랜지스터(T8)는 공통노드(Nc)에 제2 전위(V2) 전압을 인가한다. 제8 트랜지스터(T8)의 게이트 전극 및 드레인 전극은 제N 스테이지 캐리출력단(CRY[n])에 연결되고, 소스 전극은 Q노드(Q)에 연결된다.
정션 스트레스 제어부는 제9 트랜지스터(T9)을 더 포함할 수 있다. 제9 트랜지스터(T9)는 제N+s 스테이지 캐리출력단(CRY[n+2])의 전위에 대응하여 공통노드(Nc)를 제2 저전위 전압단(VSS)으로 방전시킨다. Q노드(Q)의 부트스트랩 구간(BS)이 종료되면, 제N+s 스테이지 캐리출력단(CRY[n+2])의 로직 하이 신호를 인가 받아 제9 트랜지스터(T9)는 턴온되고, 공통노드(Nc)의 전위는 제2 저전위 전압단(VSS)으로 방전된다. 제9 트랜지스터(T9)의 게이트 전극은 제N+s 스테이지 캐리출력단(CRY[n+2])에 연결되고, 소스 전극은 제2 저전위 전압단(VSS)에 연결되며, 드레인 전극은 공통노드(Nc)에 연결된다.
부트스트랩 구간(BS) 동안 Q노드(Q)는 제3 전위(V3) 레벨로 상승하고, 제N-r 스테이지 캐리출력단(CRY[n-2])은 제0 전위(V0) 레벨이 된다. 따라서, 제1 트랜지스터(T1)의 소스 전극과 드레인 전극에는 높은 전압 차이가 발생하게 된다. 이러한 높은 전압차이는 제1 트랜지스터(T1)에 정션 스트레스로 작용되어, 온커런트(Ion) 열화가 진행될 수 있다.
부트스트랩 구간(BS) 동안, Q노드(Q)가 제3 전위(V3) 신호로 유지될 때, 제8 트랜지스터(T8)는 공통노드(Nc)를 제N 스테이지 캐리출력단(CRY[n])의 제2 전위(V2) 레벨로 유지시킨다. 이에 따라, 공통노드(Nc)에 연결된 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 드레인-소스 전압(Vds)은 제3 전위(V3)와 제2 전위(V2)의 차이인 피크 전압(Vpp)이 된다. 이에 따라, 시프트 레지스터(140)에 포함된 모든 트랜지스터들은 턴오프시의 드레인-소스 전압(Vds)이 피크 전압(Vpp) 수준인 동일한 값이 되므로, 특정 트랜지스터의 열화가 빨리 진행되는 확률이 보다 감소할 수 있다.
도 11a는 비교예에 따른 파형을 도시한 그래프이며, 도 11b는 도 9에 도시된 일 실시예에 따른 파형을 도시한 그래프이다.
도 9에 도시된 제1 트랜지스터(T1), 제2 트랜지스터(T2) 또는 제3 트랜지스터(T3)는 트랜지스터가 형성되는 공정 동안 임계 전압(Vth)에 변화가 발생할 수 있다. 또한, Q노드(Q)의 부트스트랩 구간(BS)과 제1 내지 제3 트랜지스터(T1, T2, T3)의 턴오프 구간이 겹치는 구간 동안, Q노드(Q)의 전하는 제1 내지 제3 트랜지스터(T1, T2, T3)를 통해 일부가 빠져나갈 수 있다. 특히 제1 내지 제3 트랜지스터(T1, T2, T3)의 임계 전압(Vth)이 더 크게 변할수록, 방전되는 전하의 양은 증가한다. 도 11a 및 도 11b를 참조하면, 제2 구간(②)에서 제3 전위(V3)까지 충전된 Q노드(Q)의 파형이 제2 전위(V2)를 향해 하강하는 것을 알 수 있다.
부트스트랩 구간(BS) 동안 방전되는 Q노드(Q)의 전하량이 클수록, 도 9에 도시된 제4 트랜지스터(T4)의 게이트 전압이 작아지게 되므로, 제4 트랜지스터(T4)는 제N 스테이지 출력단(Gout[n])을 충분히 충전하지 못할 수가 있다. 하지만, 부트스트랩 구간(BS) 동안 제8 트랜지스터(T8)는 공통노드(Nc)를 충전하므로, 공통노드(Nc)를 통해 방전되는 Q노드(Q)의 전하는 제8 트랜지스터(T8)에 의해 보상될 수 있다. 도 11a는 제1 트랜지스터(T1)의 임계 전압(Vth)이 -3V 만큼 변하게 되는 경우의 비교예의 파형도이고, 도 11b는 도 9의 시프트 레지스터(140)에서 제1 트랜지스터(T1)의 임계 전압(Vth)이 -5V 만큼 변하게 되는 경우의 파형도를 나타낸다. 도 11b는 도 11a와 비교하여 임계 전압(Vth)이 더 많이 이동하였기 때문에 도 11b의 경우에 해당하는 시프트 레지스터(140)의 Q노드(Q)는 도 11a의 경우에 해당하는 시프트 레지스터(140)의 Q노드(Q) 보다 방전이 많이 진행될 수 있다. 하지만, 도 11b의 실시예는 제8 트랜지스터(T8)가 Q노드(Q)로부터 방전되는 전하를 보상해 주기 때문에, 부트스트랩 구간(BS) 동안의 Q노드(Q)의 전위는 도 11a 대비 도 11b에서 보다 높은 수준을 나타내게 된다. 이는 시프트 레지스터(140)의 출력을 안정적으로 유지할 수 있는 효과가 있다. 이와 같은 효과는 도 2 내지 도 3의 시프트 레지스터(140)와 같은 다른 실시예에서도 동일하게 나타날 수 있다.
부트스트랩 구간(BS)이 끝나면 제5 트랜지스터(T5)가 턴온되어 제N 스테이지 출력단(Gout[n])은 방전되기 시작한다. 한편, 제4 트랜지스터(T4)에 의해서도 순간적으로 제N 스테이지 출력단(Gout[n])은 방전될 수 있다. Q노드(Q)는 제4 트랜지스터(T4)의 게이트 전극이므로, 부트스트랩 구간(BS)이 종료되는 시점에서의 Q노드(Q) 전압이 높을수록, 제4 트랜지스터(T4)의 게이트-소스 전압(Vgs)은 큰 값이 된다. 따라서, 제4 트랜지스터(T4)는 제N 스테이지 출력단(Gout[n])을 더 빨리 방전시킬 수 있다. 도 11b의 파형은 부트스트랩 구간(BS)이 종료되는 시점에서 Q노드(Q)의 전압이 상대적으로 높다. 또한, 제N 스테이지 출력단(Gout[n]) 전압의 하강 엣지의 기울기가 도 11a 대비 큰 것을 알 수 있다. 따라서, 다음 스테이지의 출력과 오버랩되는 구간이 줄어들 수 있어, 시프트 레지스터(140)의 출력 특성이 더욱 향상될 수 있다. 이와 같은 효과는 도 9의 시프트 레지스터(140)에 한정되지 않고, 도 2 또는 도 3의 시프트 레지스터(140)와 같은 다른 실시예에서도 동일한 효과를 얻을 수 있다.
다중 저전위 전압단이 적용된 시프트 레지스터(140)는 다음과 같은 특징을 가질 수 있다.
도 9 내지 도 10을 참조하면, 제3 구간(③) 동안 Q노드(Q)는 제2 저전위 전압단(VSS)의 제0 전위(V0)로 유지되며, 이는 제N 스테이지 출력단(Gout[n])의 제1 전위(V1)보다 낮은 레벨이다. 따라서, 도 9에 도시된 제4 트랜지스터(T4)가 턴오프된 경우, 제4 트랜지스터(T4)의 게이트-소스 전압(Vgs)이 0보다 작은 구간이 발생한다. 이에 따라, 제4 트랜지스터(T4)는 네거티브 시프트(Nagative shift)가 발생할 수 있어, 파지티브 시프트(Positive shift)에 대한 보상이 이루어질 수 있다.
한편, 제3 구간(③) 동안 도 9의 Q노드(Q)는 도 2 또는 도 3의 Q노드(Q) 보다 낮은 전위로 유지되므로, 부트스트랩 구간(BS) 동안 도 9의 제1 트랜지스터(T1)의 드레인-소스 전압(Vds)은 도 2 또는 도 3의 제1 트랜지스터(T1)의 드레인-소스 전압(Vds)보다 더 크게 된다. 따라서 다중 저전위 전압단이 적용된 도 9의 제1 트랜지스터(T1)가 더 많은 정션 스트레스를 받게 되어, 온커런트(Ion) 열화가 더 빨리 진행될 수 있다. 따라서 다중 저전위 전압단이 적용된 시프트 레지스터(140)는 본 발명의 정션 스트레스 제어부에 의한 열화 보상이 더욱 효과적으로 나타날 수 있다.
또한, 다중 저전위 전압단이 적용된 시프트 레지스터(140)는 단일 저전위 전압단을 적용한 시프트 레지스터(140)보다 Q노드(Q)의 피크 전압(Vpp)이 더 크다. 따라서 Q노드(Q)와 연결된 트랜지스터의 게이트-소스 전압(Vgs)은 보다 큰 값을 가지므로 동작 특성이 더욱 향상될 수 있다.
본 명세서의 실시예에 따른 게이트 구동회로 및 표시장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 복수의 스테이지를 포함하는 게이트 구동회로에 있어서, 복수의 스테이지 중 제N(N은 양의 정수) 스테이지는 Q노드를 충전하는 제1 트랜지스터 및 공통노드를 통해 제1 트랜지스터와 연결되는 정션 스트레스(Junction Stress) 제어부를 포함하고, 제1 트랜지스터의 정션 스트레스를 최소화하기 위하여, 정션 스트레스 제어부가 공통노드의 전압을 제어하도록 구성된다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 정션 스트레스 제어부는 제1 트랜지스터의 열화를 최소화하기 위하여, 제1 트랜지스터의 드레인-소스 전압을 조절하도록 구성된다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 정션 스트레스 제어부는 제1 제어 트랜지스터 및 제2 제어 트랜지스터를 구비하며, 제1 제어 트랜지스터, 제2 제어 트랜지스터 및 제1 트랜지스터는 공통노드를 통해 서로 연결된다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제1 트랜지스터는 제1 트랜지스터의 드레인 전극과 소스 전극 사이의 전압차에 의하여 제1 정션 스트레스가 발생하고, 제1 제어 트랜지스터는 제1 제어 트랜지스터의 드레인 전극과 소스 전극 사이의 전압차에 의해 제2 정션 스트레스가 발생하며, 제2 제어 트랜지스터는 제1 정션 스트레스 및 제2 정션 스트레스를 제어할 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제1 시구간 동안 Q노드에는 제0 전위가 인가되고, 제2 시구간 동안 Q노드에는 제0 전위보다 높은 제1 전위가 인가되고, 부트스트랩 구간 동안 상기 Q노드에는 상기 제1 전위보다 높은 제2 전위가 인가된다. Q노드의 부트스트랩 구간 동안에, 제2 정션 스트레스와 제1 정션 스트레스의 비율이 1 : 0.9 에서 1 : 1 사이에서 제어되도록, 제2 제어 트랜지스터는 공통노드의 전압을 제어할 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제1 트랜지스터의 게이트 전극은 제1 제어 트랜지스터의 게이트 전극과 함께 제N-j(N, j는 양의 정수) 스테이지 출력단에 연결되도록 구성될 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 정션 스트레스 제어부는 공통노드를 방전시키는 제3 제어 트랜지스터를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제1 트랜지스터, 제1 제어 트랜지스터, 제2 제어 트랜지스터 및 제3 제어 트랜지스터는 NMOS 트랜지스터로 구성될 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제1 제어 트랜지스터 또는 제2 제어 트랜지스터 중 적어도 하나는 게이트 전극과 드레인 전극이 서로 연결될 수 있다.
본 발명의 일 실시예에 따른 표시장치에 있어서, 표시장치는 기판 상에 복수의 픽셀이 정의된 표시부, 표시부의 적어도 일측에 배치된 비표시부 및 비표시부 상에 위치하며 복수의 픽셀과 대응되는 회로부를 포함하며, 회로부는 복수의 트랜지스터 및 정션 스트레스 제어부를 포함한다. 복수의 트랜지스터 중 Q노드를 충전하는 제1 트랜지스터는 공통노드를 통해 정션 스트레스 제어부와 연결되고, 정션 스트레스 제어부는 제1 트랜지스터의 드레인-소스 전압(Vds)을 제어함으로써, 정션 스트레스 제어부가 없는 회로에 비하여 제1 트랜지스터의 열화 특성이 향상될 수 있다.
본 발명의 일 실시예에 따른 표시장치에 있어서, 정션 스트레스 제어부는 제1 제어 트랜지스터 및 제1 제어 트랜지스터와 연결되는 제2 제어 트랜지스터를 포함하고, 제2 제어 트랜지스터는 공통노드를 제1 전압으로 충전하여, 제1 제어 트랜지스터의 드레인-소스 전압(Vds) 또는 상기 제1 트랜지스터의 드레인-소스 전압(Vds)을 제어할 수 있다.
본 발명의 일 실시예에 따른 표시장치에 있어서, 제1 트랜지스터 및 제1 제어 트랜지스터의 턴오프 구간에서, 제2 제어 트랜지스터는 Q노드의 전압보다 낮은 전압을 공통노드에 인가하도록 구성된다.
본 발명의 일 실시예에 따른 표시장치에 있어서, 정션 스트레스 제어부는 공통노드와 연결된 제3 제어 트랜지스터를 더 포함하고, 제3 제어 트랜지스터는 제2 제어 트랜지스터가 턴-오프된 구간에서 상기 공통노드를 방전시키도록 구성될 수 있다.
본 발명의 일 실시예에 따른 게이트 구동부에 있어서, 게이트 구동부는 표시장치의 픽셀을 구동하는 픽셀 회로에 인가될 출력신호를 출력하는 풀업(pull-up) 회로, 풀업 회로를 제어하는 제1 트랜지스터 및 제1 트랜지스터에 연결되어, 제1 트랜지스터의 열화를 최소화하고 제1 트랜지스터를 통해 누설되는 전류를 보상하도록 구현된 제어 회로를 포함한다.
본 발명의 일 실시예에 따른 게이트 구동부에 있어서, 제1 트랜지스터는 산화물 반도체층을 포함할 수 있다.
본 발명의 일 실시예에 따른 게이트 구동부에 있어서, 풀업 회로는 제1 출력신호를 제1 출력신호단에 인가하는 제1 풀업 트랜지스터 및 제2 출력신호를 제2 출력신호단에 인가하는 제2 풀업 트랜지스터를 포함한다.
본 발명의 일 실시예에 따른 게이트 구동부에 있어서, 제1 출력신호단은 픽셀 회로와 연결되며, 제2 출력신호단은 픽셀 회로와 연결되지 않도록 구성된다.
본 발명의 일 실시예에 따른 게이트 구동부에 있어서, 제1 출력신호의 로우 레벨은 제2 출력신호의 로우 레벨보다 높다.
본 발명의 일 실시예에 따른 게이트 구동부에 있어서, 제어 회로는 제1 출력신호 및 제2 출력신호가 하이 레벨을 유지하는 구간 동안, 제1 트랜지스터에 제1 출력신호 또는 제2 출력신호를 인가하도록 구성될 수 있다.
본 발명의 일 실시예에 따른 복수의 스테이지를 포함하는 게이트 구동회로에 있어서, 복수의 스테이지 중 제N(N은 양의 정수) 스테이지는, 제1 시구간 동안 Q노드를 충전시키는 제1 트랜지스터, 제1 시구간 이후의 제2 시구간 동안 Q노드가 부트스트랩 되도록 구성된 커패시터, 제2 시구간 이후의 제3 시구간 동안 Q노드를 방전시키는 제2 트랜지스터 및 제2 시구간 동안 제1 트랜지스터에 제N 스테이지의 출력신호를 인가하는 제3 트랜지스터를 포함한다. 제1 트랜지스터, 제2 트랜지스터 및 커패시터는 Q노드와 공통으로 연결되고, 제3 트랜지스터는 제2 시구간 동안 Q노드의 방전을 보상하도록 구성된다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제N 스테이지의 출력신호는 제1 출력신호 또는 제2 출력신호를 포함하며, 제1 출력신호는 게이트 구동회로의 외부와 연결되고, 제2 출력신호는 게이트 구동회로의 외부와의 연결 없이, 제3 트랜지스터의 게이트 전극 및 드레인 전극과 공통으로 연결되도록 구성될 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제3 트랜지스터는 제2 시구간 동안 제1 트랜지스터에 제1 출력신호 및 제2 출력신호 중 하나의 신호를 인가하도록 구성될 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제1 출력신호의 로직 로우 전압 레벨은 제2 출력신호의 로직 로우 전압 레벨보다 높도록 구성될 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터는 공통노드를 통해 서로 연결되도록 구성될 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제1 트랜지스터는 복수 개의 트랜지스터가 하나의 게이트 전극을 공통으로 갖는 다중 트랜지스터로 구성될 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 게이트 구동회로는 공통노드에 연결된 제4 트랜지스터를 더 포함할 수 있으며, 제4 트랜지스터는 제3 시구간 동안 공통노드를 방전시키도록 구성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 표시패널
110 : 타이밍 콘트롤러
120 : 데이터 구동부
130,140 : 스캔 구동부
130 : 레벨 시프터
140 : 시프트 레지스터
600 : 정션 스트레스 제어부
Tc1 : 제1 제어 트랜지스터
Tc2 : 제2 제어 트랜지스터
Tc3 : 제3 제어 트랜지스터
Tpu : 풀업 트랜지스터
Tpd : 풀다운 트랜지스터
Nc : 공통노드
PC : 프리차징 구간
BS : 부트스트랩 구간

Claims (19)

  1. 복수의 스테이지를 포함하는 게이트 구동회로에 있어서,
    상기 복수의 스테이지 중 제N(N은 양의 정수) 스테이지는 Q노드를 충전하는 제1 트랜지스터 및 공통노드를 통해 상기 제1 트랜지스터와 연결되는 정션 스트레스(Junction stress) 제어부를 포함하고,
    상기 제1 트랜지스터의 정션 스트레스를 최소화하기 위하여, 상기 정션 스트레스 제어부가 상기 공통노드의 전압을 제어하도록 구성되고,
    상기 정션 스트레스 제어부는 제1 제어 트랜지스터 및 제2 제어 트랜지스터를 구비하며,
    상기 제1 제어 트랜지스터, 상기 제2 제어 트랜지스터 및 상기 제1 트랜지스터는 상기 공통노드를 통해 서로 연결되고,
    상기 Q노드의 부트스트랩 구간 동안에, 상기 제1 제어 트랜지스터의 드레인-소스 전압과 상기 제1 트랜지스터의 드레인-소스 전압의 비율이 1 : 0.9 이상이 되도록, 상기 제2 제어 트랜지스터는 상기 공통노드의 전압을 제어하는, 게이트 구동회로.
  2. 제 1 항에 있어서,
    상기 정션 스트레스 제어부는 상기 제1 트랜지스터의 열화를 최소화하기 위하여, 상기 제1 트랜지스터의 드레인-소스 전압(Vds)을 조절하도록 구성된, 게이트 구동회로.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제1 트랜지스터에는 상기 제1 트랜지스터의 드레인 전극과 소스 전극 사이의 전압차에 의하여 제1 정션 스트레스가 발생하고, 상기 제1 제어 트랜지스터에는 상기 제1 제어 트랜지스터의 드레인 전극과 소스 전극 사이의 전압차에 의하여 제2 정션 스트레스가 발생하며,
    상기 제2 제어 트랜지스터는 상기 제1 정션 스트레스 및 상기 제2 정션 스트레스를 제어하도록 구성된, 게이트 구동회로.
  5. 제 4 항에 있어서,
    제1 시구간 동안 상기 Q노드에는 제1 전위(V1)가 인가되고, 제2 시구간 동안 상기 Q노드에는 상기 제1 전위(V1)보다 높은 제2 전위(V2)가 인가되고, 부트스트랩(Bootstrap) 구간 동안 상기 Q노드에는 상기 제2 전위(V2)보다 높은 제3 전위(V3)가 인가되고,
    상기 Q노드의 상기 부트스트랩 구간 동안에, 상기 제2 정션 스트레스와 상기 제1 정션 스트레스의 비율이 1 : 0.9 에서 1 : 1 사이에서 제어되도록, 상기 제2 제어 트랜지스터는 상기 공통노드의 전압을 제어하도록 구성된, 게이트 구동회로.
  6. 제 1 항에 있어서,
    상기 제1 트랜지스터의 게이트 전극은 상기 제1 제어 트랜지스터의 게이트 전극과 함께 제N-j(N, j는 양의 정수) 스테이지 출력단에 연결된, 게이트 구동회로.
  7. 제 1 항에 있어서,
    상기 정션 스트레스 제어부는 상기 공통노드를 방전시키는 제3 제어 트랜지스터를 더 포함하는, 게이트 구동회로.
  8. 제 7 항에 있어서,
    상기 제1 트랜지스터, 상기 제1 제어 트랜지스터, 상기 제2 제어 트랜지스터 및 상기 제3 제어 트랜지스터는 NMOS 트랜지스터로 구성된, 게이트 구동회로.
  9. 제 1 항에 있어서,
    상기 제1 제어 트랜지스터 및 상기 제2 제어 트랜지스터 중 적어도 하나는 게이트 전극과 드레인 전극이 서로 연결된, 게이트 구동회로.
  10. 기판 상에 복수의 픽셀이 정의된 표시부;
    상기 표시부의 적어도 일측에 배치된 비표시부; 및
    상기 비표시부 상에 위치하며 상기 복수의 픽셀과 대응되는 회로부를 포함하며,
    상기 회로부는 복수의 트랜지스터 및 정션 스트레스 제어부를 포함하고,
    상기 복수의 트랜지스터는,
    Q노드를 충전하는 제1 트랜지스터;
    상기 Q노드를 방전하는 제2 트랜지스터; 및
    상기 Q노드를 충전 또는 방전하는 제3 트랜지스터를 포함하며,
    상기 제1 내지 제3 트랜지스터들 각각은 이중 트랜지스터 구조를 가지고, 공통노드를 통해 상기 정션 스트레스 제어부와 연결되고,
    상기 공통노드는 상기 제1 트랜지스터에 포함되는 직렬 연결된 두개의 트랜지스터 사이, 상기 제2 트랜지스터에 포함되는 직렬 연결된 두개의 트랜지스터 사이, 및 상기 제3 트랜지스터에 포함되는 직렬 연결된 두개의 트랜지스터 사이에 모두 연결되고,
    상기 정션 스트레스 제어부는 상기 제1 내지 제3 트랜지스터들 각각의 드레인-소스 전압(Vds)을 제어함으로써, 상기 정션 스트레스 제어부가 없는 회로에 비하여 상기 제1 내지 제3 트랜지스터들 각각의 열화 특성을 향상시키는, 표시장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 표시장치의 픽셀을 구동하는 픽셀 회로에 인가될 출력신호를 출력하는 풀업(pull-up) 회로;
    상기 풀업 회로를 제어하며, 각각이 이중 트랜지스터 구조를 가지는 제1 내지 제3 트랜지스터들; 및
    상기 제1 내지 제3 트랜지스터들 각각에 연결되어, 상기 제1 내지 제3 트랜지스터들 각각의 열화를 최소화하고, 상기 제1 내지 제3 트랜지스터들 각각을 통해 누설되는 전류를 보상하도록 구현된 제어 회로를 포함하고,
    상기 제어 회로는 상기 제1 내지 제3 트랜지스터들 각각에 연결되는 제8 트랜지스터를 포함하며,
    상기 풀업 회로는 제1 출력신호를 제1 출력신호단에 인가하는 제1 풀업 트랜지스터 및 제2 출력신호를 제2 출력신호단에 인가하는 제2 풀업 트랜지스터를 포함하고,
    상기 제8 트랜지스터는, 상기 제1 출력신호 및 상기 제2 출력신호가 하이 레벨을 유지하는 구간 동안, 상기 제1 내지 제3 트랜지스터들 각각에 상기 제1 출력신호 또는 상기 제2 출력신호를 인가하도록 구성된, 게이트 구동부.
  15. 제 14 항에 있어서,
    상기 제1 트랜지스터는 산화물 반도체층을 포함하는, 게이트 구동부.
  16. 삭제
  17. 제 14 항에 있어서,
    상기 제1 출력신호단은 상기 픽셀 회로와 연결되며, 상기 제2 출력신호단은 상기 픽셀 회로와 연결되지 않도록 구성된, 게이트 구동부.
  18. 제 14 항에 있어서,
    상기 제1 출력신호의 로우 레벨은 상기 제2 출력신호의 로우 레벨보다 높은, 게이트 구동부.
  19. 삭제
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