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KR20150086771A - 게이트 드라이버 및 그것을 포함하는 표시 장치 - Google Patents

게이트 드라이버 및 그것을 포함하는 표시 장치 Download PDF

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KR20150086771A
KR20150086771A KR1020140006821A KR20140006821A KR20150086771A KR 20150086771 A KR20150086771 A KR 20150086771A KR 1020140006821 A KR1020140006821 A KR 1020140006821A KR 20140006821 A KR20140006821 A KR 20140006821A KR 20150086771 A KR20150086771 A KR 20150086771A
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KR
South Korea
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gate
transistor
node
ground voltage
coupled
Prior art date
Application number
KR1020140006821A
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임재근
권영근
김종희
김지선
김현준
채종철
Original Assignee
삼성디스플레이 주식회사
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Publication date
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Abstract

표시 장치 내 게이트 드라이버는, 클럭 신호와 게이트 신호 출력단 사이에 연결되고, 제1 노드와 연결된 게이트를 포함하는 제1 트랜지스터와, 상기 제1 노드와 상기 게이트 신호 출력단 사이에 연결된 커패시터와, 상기 게이트 신호 출력단과 제1 접지 전압 사이 연결되고, 다음단 캐리 신호와 연결된 게이트를 포함하는 제2 트랜지스터와, 상기 게이트 신호 출력단과 상기 제1 접지 전압 사이에 연결되고, 상기 제1 접지 전압과 연결된 게이트를 포함하는 제3 트랜지스터와, 이전단 캐리 신호와 상기 제1 노드 사이에 연결되고, 상기 이전단 캐리 신호와 연결된 게이트를 포함하는 제4 트랜지스터와, 상기 제1 노드와 제2 노드 사이에 연결되고, 상기 제2 노드와 연결된 게이트를 포함하는 제5 트랜지스터와, 상기 제2 노드와 상기 제2 접지 전압 사이에 연결되고, 상기 제2 접지 전압과 연결된 게이트를 포함하는 제6 트랜지스터와, 상기 클럭 신호와 캐리 신호 출력단 사이에 연결되고, 상기 제1 노드와 연결된 게이트를 포함하는 제7 트랜지스터, 및 상기 캐리 신호 출력단과 상기 제2 접지 전압 사이에 연결되고, 상기 제2 접지 전압과 연결된 게이트를 포함하는 제8 트랜지스터를 포함힌디.

Description

게이트 드라이버 및 그것을 포함하는 표시 장치{GATE DRIVER AND DISPLAY APPARATUS}
본 발명은 게이트 드라이버 및 그것을 포함하는 표시 장치에 관한 것이다.
일반적으로 표시 장치는 영상을 표시하기 위한 표시 패널과 표시 패널을 구동하는 데이터 드라이버 및 게이트 드라이버를 포함한다. 표시 패널은 복수의 게이트 라인, 복수의 데이터 라인 및 복수의 픽셀들을 포함한다. 픽셀 각각은 스위칭 트랜지스터, 액정 커패시터 및 스토리지 커패시터를 포함한다. 데이터 드라이버는 데이터 라인들에 데이터 구동 신호를 출력하고, 게이트 드라이버는 게이트 라인들을 구동하기 위한 게이트 구동 신호를 출력한다.
이러한 표시 장치는 표시하고자 하는 게이트 라인에 연결된 스위칭 트랜지스터의 게이트 전극에 게이트 온 전압을 인가한 후, 표시 영상에 대응하는 데이터 전압을 소스 전극에 인가하여 영상을 표시할 수 있다.
표시 장치가 장기간 사용되는 경우, 표시 장치를 구성하는 회로 소자들의 특성이 변경될 수 있다. 회로 소자의 특성 변화에 따라서 표시 장치가 오동작하는 경우, 표시 장치의 신뢰성은 현저히 감소한다.
따라서 본 발명의 목적은 신뢰성이 향상된 게이트 드라이버를 제공하는데 있다.
본 발명의 다른 목적은 신뢰성이 향상된 게이트 드라이버를 포함하는 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 게이트 드라이버는: 클럭 신호와 게이트 신호 출력단 사이에 연결되고, 제1 노드와 연결된 게이트를 포함하는 제1 트랜지스터와, 상기 제1 노드와 상기 게이트 신호 출력단 사이에 연결된 커패시터와, 상기 게이트 신호 출력단과 제1 접지 전압 사이 연결되고, 다음단 캐리 신호와 연결된 게이트를 포함하는 제2 트랜지스터와, 상기 게이트 신호 출력단과 상기 제1 접지 전압 사이에 연결되고, 상기 제1 접지 전압과 연결된 게이트를 포함하는 제3 트랜지스터와, 이전단 캐리 신호와 상기 제1 노드 사이에 연결되고, 상기 이전단 캐리 신호와 연결된 게이트를 포함하는 제4 트랜지스터와, 상기 제1 노드와 제2 노드 사이에 연결되고, 상기 제2 노드와 연결된 게이트를 포함하는 제5 트랜지스터와, 상기 제2 노드와 상기 제2 접지 전압 사이에 연결되고, 상기 제2 접지 전압과 연결된 게이트를 포함하는 제6 트랜지스터와, 상기 클럭 신호와 캐리 신호 출력단 사이에 연결되고, 상기 제1 노드와 연결된 게이트를 포함하는 제7 트랜지스터, 및 상기 캐리 신호 출력단과 상기 제2 접지 전압 사이에 연결되고, 상기 제2 접지 전압과 연결된 게이트를 포함하는 제8 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 제1 노드와 제3 노드 사이에 연결되고, 상기 다음단 캐리 신호와 연결된 게이트를 포함하는 제10 트랜지스터, 및 상기 제3 노드와 상기 제2 접지 전압 사이에 연결되고, 상기 다음단 캐리 신호와 연결된 게이트를 포함하는 제11 트랜지스터를 더 포함한다.
이 실시예에 있어서, 상기 제1 내지 제 11 트랜지스터들 각각은 아몰퍼스 실리콘 트랜지스터 및 산화물 반도체 트랜지스터 중 어느 하나이다.
이 실시예에 있어서, 상기 게이트 신호 출력단은 현재 게이트 신호를 출력하고, 상기 캐리 신호 출력단은 현재 캐리 신호를 출력한다.
이 실시예에 있어서, 상기 제1 접지 전압과 상기 제2 접지 전압은 서로 다른 전압 레벨을 갖는다.
본 발명의 다른 실시예에 따른 표시 장치는: 복수의 데이터 라인들과 복수의 게이트 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널과, 상기 복수의 데이터 라인들을 구동하는 데이터 드라이버와, 상기 복수의 게이트 라인들에 각각 대응하고, 대응하는 게이트 라인을 구동하는 복수의 스테이지들을 포함하는 게이트 드라이버, 및 외부로부터 입력된 영상 신호 및 제어 신호에 응답해서 상기 데이터 드라이버 및 상기 게이트 드라이버를 제어하는 타이밍 컨트롤러를 포함한다. 상기 게이트 드라이버 내 복수의 스테이지들 각각은, 클럭 신호와 게이트 신호 출력단 사이에 연결되고, 제1 노드와 연결된 게이트를 포함하는 제1 트랜지스터와, 상기 제1 노드와 상기 게이트 신호 출력단 사이에 연결된 커패시터와, 상기 게이트 신호 출력단과 제1 접지 전압 사이 연결되고, 다음단 캐리 신호와 연결된 게이트를 포함하는 제2 트랜지스터와, 상기 게이트 신호 출력단과 상기 제1 접지 전압 사이에 연결되고, 상기 제1 접지 전압과 연결된 게이트를 포함하는 제3 트랜지스터와, 이전단 캐리 신호와 상기 제1 노드 사이에 연결되고, 상기 이전단 캐리 신호와 연결된 게이트를 포함하는 제4 트랜지스터와, 상기 제1 노드와 제2 노드 사이에 연결되고, 상기 제2 노드와 연결된 게이트를 포함하는 제5 트랜지스터와, 상기 제2 노드와 상기 제2 접지 전압 사이에 연결되고, 상기 제2 접지 전압과 연결된 게이트를 포함하는 제6 트랜지스터와, 상기 클럭 신호와 캐리 신호 출력단 사이에 연결되고, 상기 제1 노드와 연결된 게이트를 포함하는 제7 트랜지스터, 및 상기 캐리 신호 출력단과 상기 제2 접지 전압 사이에 연결되고, 상기 제2 접지 전압과 연결된 게이트를 포함하는 제8 트랜지스터를 포함함한다.
이 실시예에 있어서, 게이트 드라이버는, 상기 제1 노드와 제3 노드 사이에 연결되고, 상기 다음단 캐리 신호와 연결된 게이트를 포함하는 제10 트랜지스터, 및 상기 제3 노드와 상기 제2 접지 전압 사이에 연결되고, 상기 다음단 캐리 신호와 연결된 게이트를 포함하는 제11 트랜지스터를 더 포함한다.
이 실시예에 있어서, 상기 제1 내지 제 11 트랜지스터들 각각은 아몰퍼스 실리콘 트랜지스터 및 산화물 반도체 트랜지스터 중 어느 하나인 것을 특징으로 하는 표시 장치.
이 실시예에 있어서, 상기 게이트 신호 출력단은 게이트 신호를 출력하고, 상기 캐리 신호 출력단은 캐리 신호를 출력한다.
이 실시예에 있어서, 상기 이전단 캐리 신호는 이전 스테이지로부터 출력되는 상기 캐리 신호이고, 상기 이전단 게이트 신호는 이전 스테이지로부터 출력되는 상기 게이트 신호이다.
이 실시예에 있어서, 상기 제1 접지 전압과 상기 제2 접지 전압은 서로 다른 전압 레벨을 갖는다.
이와 같은 본 발명에 의하면, 표시 장치가 장시간 구동되더라도 게이트 드라이버 내 트랜지스터들의 특성 변화에 따른 오동작을 최소화할 수 있다. 그러므로 표시 장치의 신뢰성이 향상된다.
도 1은 본 발명의 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 제1 게이트 드라이버의 구성을 보여주는 도면이다.
도 3은 도 1에 도시된 제2 게이트 드라이버의 구성을 보여주는 도면이다.
도 4는 도 2에 도시된 제1 게이트 드라이버 내 스테이지의 구성 예를 보여주는 도면이다.
도 5는 도 4에 도시된 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 4에 도시된 제1 내지 제11 트랜지스터들의 전류-전압 특성을 예시적으로 보여주는 도면이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 타이밍 컨트롤러(120), 클럭 발생기(130), 전압 발생기(140), 데이터 드라이버(150), 제1 게이트 드라이버(160) 및 제2 게이트 드라이버(170)를 포함한다.
표시 장치(100)는 액정 표시(Liquid Crystal Display, LCD) 장치, 플라즈마 패널 표시(Plasma Panel Display, PDP) 장치, 유기 전계 발광 다이오드(Organic Light Emitting Diode, OLED) 표시 장치, 전계 효과 표시(Field Emission Display, FED) 장치 중 어느 하나일 수 있다.
표시 패널(110)은 복수의 데이터 라인들(DL1-DLm) 및 데이터 라인들(DL1-DLm)에 교차하여 배열된 복수의 게이트 라인들(GL1-GLn) 그리고 그들에 각각 연결된 복수의 픽셀들(PX)을 포함한다. 복수의 데이터 라인들(DL1-DLm)과 복수의 게이트 라인들(GL1-GLn)은 서로 절연되어 있다. 각 픽셀(PX)은 대응하는 데이터 라인 및 게이트 라인에 연결된 스위칭 트랜지스터, 이에 연결된 액정 커패시터(crystal capacitor) 및 스토리지 커패시터(storage capacitor)를 포함한다.
타이밍 컨트롤러(120)는 외부로부터 영상 신호(RGB) 및 이의 표시를 제어하기 위한 제어 신호들(CTRL) 예를 들면, 수직 동기 신호, 수평 동기 신호, 메인 클럭 신호 및 데이터 인에이블 신호 등을 제공받는다. 타이밍 컨트롤러(120)는 제어 신호들(CTRL)에 기초하여 영상 신호(RGB)를 표시 패널(110)의 동작 조건에 맞게 처리한 데이터 신호(DATA) 및 데이터 구동 제어 신호(CONT)를 데이터 드라이버(150)로 제공하고, 스타트 펄스 신호(STV)를 제1 게이트 드라이버(160) 및 제2 게이트 드라이버(170)로 제공한다. 데이터 구동 제어 신호(CONT1)는 수평 동기 시작 신호, 클럭 신호 및 라인 래치 신호를 포함할 수 있다. 타이밍 컨트롤러(120)는 게이트 펄스 신호(CPV)를 클럭 발생기(130)로 제공한다.
전압 발생기(140)는 클럭 발생기(130)의 동작에 필요한 게이트 온 전압(VON), 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)을 발생한다. 예를 들어, 게이트 온 전압(VON)은 +15V, 제1 접지 전압(VSS1)은 -5V 그리고 제2 접지 전압(VSS2)은 -10V이다. 이 실시예에서, 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)은 서로 다른 전압 레벨을 갖는다.
클럭 발생기(130)는 타이밍 컨트롤러(120)로부터의 게이트 펄스 신호(CPV)에 응답해서 제1 접지 전압(VSS1) 또는 제2 접지 전압(VSS2)과 게이트 온 전압(VON) 사이를 스윙하는 게이트 클럭 신호(CKV) 및 반전 게이트 클럭 신호(CKVB)를 발생한다. 클럭 발생기(130)는 게이트 클럭 신호(CKV), 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)을 제1 게이트 드라이버(160)로 제공하고, 반전 게이트 클럭 신호(CKVB), 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)을 제2 게이트 드라이버(170)로 제공한다.
데이터 드라이버(150)는 타이밍 컨트롤러(120)로부터의 데이터 신호(DATA) 및 데이터 구동 제어 신호(CONT1)에 따라서 데이터 라인들(DL1-DLm)을 구동하기 위한 계조 전압들을 출력한다.
제1 게이트 드라이버(160) 및 제2 게이트 드라이버(170) 각각은 비정질-실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor) 또는 산화물 반도체 트랜지스터를 포함하는 회로로 구현되어서 표시 패널(110)과 동일한 기판 상에 형성될 수 있다. 제1 게이트 드라이버(160)는 표시 패널(110)의 제1 단변에 인접하게 배열되고, 제2 게이트 드라이버(170)는 표시 패널(110)의 제2 단변에 인접하게 배열된다.
제1 게이트 드라이버(160)는 타이밍 컨트롤러(120)로부터의 스타트 펄스 신호(STV)와 클럭 발생기(130)로부터의 게이트 클럭 신호(CKV)에 응답해서 복수의 게이트 라인들(GL1-GLn) 중 제1 게이트 라인들(GL1, GL3, ..., GLn-1)을 구동한다. 제1 게이트 라인들(GL1, GL3, ..., GLn-1)은 복수의 게이트 라인들(GL1-GLn) 중 홀수 번째 게이트 라인들이다.
제2 게이트 드라이버(170)는 타이밍 컨트롤러(120)로부터의 스타트 펄스 신호(STV)와 클럭 발생기(130)로부터의 반전 게이트 클럭 신호(CKVB)에 응답해서 복수의 게이트 라인들(GL1-GLn) 중 제2 게이트 라인들(GL2, GL4, ..., GLn)을 구동한다. 제2 게이트 라인들(GL2, GL2, ..., GLn)은 복수의 게이트 라인들(GL1-GLn) 중 짝수 번째 게이트 라인들이다.
도 2는 도 1에 도시된 제1 게이트 드라이버의 구성을 보여주는 도면이다.
도 2를 참조하면, 제1 게이트 드라이버(160)는 복수의 스테이지들(ST1~STn-1) 및 더미 스테이지(STn+1)를 포함한다. 복수의 스테이지들(ST1~STn-1)은 홀수 번째 게이트 라인들인 제1 게이트 라인들(GL1~GLn-1)에 각각 대응한다. 복수의 스테이지들(ST1~STn-1) 중 첫 번째 스테이지(ST1)는 스타트 펄스 신호(STV), 게이트 클럭 신호(CKV), 제1 접지 전압(VSS1), 제2 접지 전압(VSS2) 및 다음단 캐리 신호(CR3)를 수신하고, 캐리 신호(CR1) 및 게이트 신호(G1)를 출력한다.
복수의 스테이지들(ST1~STn-1) 중 첫 번째 스테이지(ST1)를 제외한 나머지 스테이지들(STi)(단, i=3, 5, ..., n-1) 각각은 이전단 캐리 신호(CRi-2), 게이트 클럭 신호(CKV), 제1 접지 전압(VSS1), 제2 접지 전압(VSS2) 및 다음단 캐리 신호(CRi+2)를 수신하고, 캐리 신호(CRi) 및 게이트 신호(Gi)를 출력한다.
더미 스테이지(STn+1)는 이전단 캐리 신호(CRn-2), 게이트 클럭 신호(CKV), 제1 접지 전압(VSS1), 제2 접지 전압(VSS2) 및 스타트 펄스 신호(STV)를 수신하고, 캐리 신호(CRn+1) 및 게이트 신호(GDn+1)를 출력한다.
도 3은 도 1에 도시된 제2 게이트 드라이버의 구성을 보여주는 도면이다.
도 3을 참조하면, 제2 게이트 드라이버(170)는 복수의 스테이지들(ST2~STn) 및 더미 스테이지(STn+2)를 포함한다. 복수의 스테이지들(ST2~STn)은 짝수 번째 게이트 라인들인 제2 게이트 라인들(GL2~GLn)에 각각 대응한다. 복수의 스테이지들(ST2~STn) 중 첫 번째 스테이지(ST2)는 스타트 펄스 신호(STV), 반전 게이트 클럭 신호(CKVB), 제1 접지 전압(VSS1), 제2 접지 전압(VSS2) 및 다음단 캐리 신호(CR4)를 수신하고, 캐리 신호(CR2) 및 게이트 신호(G2)를 출력한다.
복수의 스테이지들(ST2~STn) 중 첫 번째 스테이지(ST2)를 제외한 나머지 스테이지들(STi)(단, i=4, 6, ..., n) 각각은 이전단 캐리 신호(CRi-2), 게이트 클럭 신호(CKV), 제1 접지 전압(VSS1), 제2 접지 전압(VSS2) 및 다음단 캐리 신호(CRi+2)를 수신하고, 캐리 신호(CRi) 및 게이트 신호(Gi)를 출력한다.
더미 스테이지(STn+2)는 이전단 캐리 신호(CRn-2), 게이트 클럭 신호(CKV), 제1 접지 전압(VSS1), 제2 접지 전압(VSS2) 및 스타트 펄스 신호(STV)를 수신하고, 캐리 신호(CRn+2)를 출력한다.
도 4는 도 2에 도시된 제1 게이트 드라이버 내 스테이지의 구성 예를 보여주는 도면이다. 제1 게이트 드라이버 내 스테이지들 중 어느 하나만을 도시하고 설명하나, 제2 게이트 드라이버 내 스테이지들도 도 4에 도시된 제1 게이트 드라이버 내 스테이지와 동일한 구성을 갖는다. 다만, 제1 게이트 드라이버 내 스테이지들 각각이 게이트 클럭 신호를 입력받고, 제2 게이트 드라이버 내 스테이지들 각각은 반전된 게이트 클럭 신호를 입력받는 점에서 다르다.
도 4를 참조하면, i번째 스테이지(STi)는 트랜지스터들(T1~T11) 및 커패시터(C1)를 포함한다. i번째 스테이지(STi)는 게이트 클럭 신호(CKV), 이전단 캐리 신호(CRi-2), 제1 접지 전압(VSS1), 제2 접지 전압(VSS2) 및 다음단 캐리 신호(CRi+2)를 수신하고, 캐리 신호(CRi) 및 게이트 신호(Gi)를 출력한다.
제1 트랜지스터(T1)는 게이트 클럭 신호(CKV)와 게이트 신호 출력단(GOUT) 사이에 연결되고, 제1 노드(N1)와 연결된 게이트를 포함한다. 커패시터(C1)는 제1 노드(N1)와 게이트 신호 출력단(GOUT) 사이에 연결된다. 제2 트랜지스터(T2)는 게이트 신호 출력단(GOUT)과 제1 접지 전압(VSS1) 사이에 연결되고, 다음단 캐리 신호(CRi+2)와 연결된 게이트를 포함한다. 제3 트랜지스터(T3)는 게이트 신호 출력단(GOUT)과 제1 접지 전압(VSS1) 사이에 연결되고, 제1 접지 전압(VSS1)과 연결된 게이트를 포함한다.
제4 트랜지스터(T4)는 이전 캐리 신호(CRi-2)와 제1 노드(N1) 사이에 연결되고, 이전 캐리 신호(CRi-2)와 연결된 게이트를 포함한다. 제10 트랜지스터(T10)는 제1 노드(N1)와 제3 노드(N3) 사이에 연결되고, 다음 캐리 신호(Ci+2)와 연결된 게이트를 포함한다. 제11 트랜지스터(T11)는 제3 노드(N3)와 제2 접지 전압(VSS2) 사이에 연결되고, 다음 캐리 신호(CRi+2)와 연결된 게이트를 포함한다.
제5 트랜지스터(T5)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되고, 제2 노드(N2)와 연결된 게이트를 포함한다. 제 6 트랜지스터(T6)는 제2 노드(N2)와 제2 접지 전압(VSS2) 사이에 연결되고, 제2 접지 전압(VSS2)과 연결된 게이트를 포함한다.
제7 트랜지스터(T7)는 게이트 클럭 신호(CKV)와 캐리 신호 출력단(COUT) 사이 엔결되고, 제1 노드와 연결된 게이트를 포함한다. 제8 트랜지스터(T8)S는 캐리 신호 출력단(COUT)과 제2 접지 전압(VSS2) 사이에 연결되고, 제2 접지 전압(VSS2)과 연결된 게이트를 포함한다.
도 4에 도시된 제1 내지 제11 트랜지스터들(T1~T11) 각각은 비정질-실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor) 또는 산화물 반도체 트랜지스터로 구현된다. 캐리 신호 출력단(COUT)은 캐리 신호(CRi)를 출력하고, 게이트 신호 출력단(GOUT)은 게이트 신호(Gi)를 출력한다.
이와 같은 구성을 갖는 스테이지의 동작은 도 5를 참조하여 상세히 설명한다.
도 5는 도 4에 도시된 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 4 및 도 5를 참조하면, 이전단 캐리 신호(CRi-2)가 하이 레벨로 천이하면, 트랜지스터(T4)가 턴 온되어서 제1 노드(N1)의 전압 레벨이 상승한다. 제1 노드(N1)의 전압 레벨이 상승함에 따라서 제1 트랜지스터(T1) 및 제7 트랜지스터(T7)가 턴 온될 수 있다. 이때, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6) 각각은 게이트 단자와 소스 단자가 상호 연결된 다이오드 연결 구조를 가지므로 턴 온 상태를 유지한다.
도 6은 도 4에 도시된 제1 내지 제11 트랜지스터들의 전류-전압 특성을 예시적으로 보여주는 도면이다.
도 5 및 도 6을 참조하면, 제1 내지 제11 트랜지스터들(T1~T11)은 비정질-실리콘 박막 트랜지스터 또는 산화물 반도체 트랜지스터로 구성된다. 이 경우, 제1 특성 곡선(TL1)에서 알 수 있는 바와 같이, 제1 내지 제11 트랜지스터들(T1~T11) 각각의 게이트-소스 전압(Vgs)이 0V이더라도 드레인에서 소스로 전류(Ids)가 흐름을 알 수 있다. 그러므로, 게이트와 소스가 상호 연결된 다이오드 구조의 제5 트랜지스터(T5) 및 제6 트랜지스터(T6) 각각은 약하게 턴 온 상태를 유지한다. 그러므로 이전 캐리 신호(CRi-2)가 하이 레벨로 천이함에 따라서 제1 노드(N1)의 전압 레벨이 상승하더라도 제1 트랜지스터(T1) 및 제7 트랜지스터(T7)는 턴 오프 상태를 유지하게 된다.
계속해서 도 4 및 도 5를 참조하면, 게이트 클럭 신호(CKV)가 하이 레벨로 천이하면 제1 트랜지스터(T1)가 턴 온되어서 게이트 클럭 신호(CKV)가 게이트 신호 출력단(GOUT)을 통해 게이트 신호(Gi)로서 출력된다. 또한 커패시터(C1)에 의해 노드(Q)의 전압 레벨은 더 높은 레벨로 부스팅되어 제1 트랜지스터(T1)는 턴 온 상태를 유지한다.
제1 노드(N1)의 전압 레벨이 상승하고, 게이트 클럭 신호(CKV)가 하이 레벨로 천이함에 따라서 제7 트랜지스터(T7)가 턴 온되면 캐리 신호 출력단(COUT)을 통해 캐리 신호(CRi)가 하이 레벨로 출력된다.
캐리 신호(CRi)에 응답해서 다음 스테이지(STi+2)로부터 출력되는 다음 캐리 신호(CRi+2)가 하이 레벨로 활성화되면 제2, 제9, 제10 및 제11 트랜지스터들(T2, T9, T10, T11)이 턴 온된다. 제2 트랜지스터(T2)가 턴 온되면, 게이트 신호 출력단(GOUT)은 제2 접지 전압(VSS2)으로 디스챠지된다. 그러므로 게이트 신호(Gi)는 하이 레벨에서 로우 레벨로 천이한다. 제9 트랜지스터(T9)가 턴 온되면, 캐리 신호 출력단(COUT)이 제2 접지 전압(VSS2)으로 디스챠지된다. 그러므로 캐리 신호(CRi)는 하이 레벨에서 로우 레벨로 천이한다.
게이트 신호(Gi) 및 캐리 신호(CRi)가 로우 레벨로 천이한 후 다이오드 연결 구조를 갖는 제15 트랜지스터(T15), 제3 트랜지스터(T3) 및 제8 트랜지스터(T8)가 턴 온 상태를 유지하므로, 제1 노드(N1) 및 캐리 신호 출력단(COUT) 각각은 제2 접지 전압(VSS2)으로 유지되고, 게이트 신호 출력단(GOUT)는 제1 접지 전압(VSS1)으로 유지된다.
제15 트랜지스터(T15), 제3 트랜지스터(T3) 및 제8 트랜지스터(T8)의 턴 온 상태를 유지하기 위하여 게이트 클럭 신호(CKV)를 제15 트랜지스터(T15), 제3 트랜지스터(T3) 및 제8 트랜지스터(T8)의 게이트에 각각 연결할 수 있다. 주기적으로 하이 레벨로 천이하는 클럭 신호(CKV)를 제15 트랜지스터(T15), 제3 트랜지스터(T3) 및 제8 트랜지스터(T8) 각각의 게이트에 연결하는 경우, 제1 노드(N1) 및 캐리 신호 출력단(COUT) 각각은 제2 접지 전압(VSS2)으로 주기적으로 디스챠지되고, 게이트 신호 출력단(GOUT)는 제1 접지 전압(VSS1)으로 주기적으로 디스챠지된다.
게이트 온 전압(VON)의 전압 레벨은 고전압(예를 들어, +15V)이다. 장시간 주기적으로 고전압을 인가받는 제15 트랜지스터(T15), 제3 트랜지스터(T3) 및 제8 트랜지스터(T8)는 게이트 스트레스 상태에 놓이게 된다. 이 경우, 도 6에 도시된 바와 같이, 제15 트랜지스터(T15), 제3 트랜지스터(T3) 및 제8 트랜지스터(T8)의 전류-전압 특성은 제1 특성 곡선(TL1)에서 제2 특성 곡선(TL2)으로 변경된다.
본 발명의 도 4에 도시된 바와 같이, 제3, 제5, 제6 및 제8 트랜지스터(T3, T5, T6, T8)는 다이오드 연결 구조를 가지므로 장시간 동작하더라도 제3, 제5, 제6 및 제8 트랜지스터(T3, T5, T6, T8)의 특성 곡선이 변경되지 않는다. 그러므로 표시 장치(100, 도 1에 도시됨)의 신뢰성이 향상된다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치 110: 표시 패널
120 타이밍 컨트롤러 130: 클럭 발생기
140: 전압 발생기 150: 데이터 드라이버
160: 제1 게이트 드라이버 170: 제2 게이트 드라이버
ST1~STn: 스테이지 STn+1, STn+2: 더미 스테이지

Claims (11)

  1. 클럭 신호와 게이트 신호 출력단 사이에 연결되고, 제1 노드와 연결된 게이트를 포함하는 제1 트랜지스터와;
    상기 제1 노드와 상기 게이트 신호 출력단 사이에 연결된 커패시터와;
    상기 게이트 신호 출력단과 제1 접지 전압 사이 연결되고, 다음단 캐리 신호와 연결된 게이트를 포함하는 제2 트랜지스터와;
    상기 게이트 신호 출력단과 상기 제1 접지 전압 사이에 연결되고, 상기 제1 접지 전압과 연결된 게이트를 포함하는 제3 트랜지스터와;
    이전단 캐리 신호와 상기 제1 노드 사이에 연결되고, 상기 이전단 캐리 신호와 연결된 게이트를 포함하는 제4 트랜지스터와;
    상기 제1 노드와 제2 노드 사이에 연결되고, 상기 제2 노드와 연결된 게이트를 포함하는 제5 트랜지스터와;
    상기 제2 노드와 상기 제2 접지 전압 사이에 연결되고, 상기 제2 접지 전압과 연결된 게이트를 포함하는 제6 트랜지스터와;
    상기 클럭 신호와 캐리 신호 출력단 사이에 연결되고, 상기 제1 노드와 연결된 게이트를 포함하는 제7 트랜지스터; 및
    상기 캐리 신호 출력단과 상기 제2 접지 전압 사이에 연결되고, 상기 제2 접지 전압과 연결된 게이트를 포함하는 제8 트랜지스터를 포함하는 것을 특징으로 하는 게이트 드라이버.
  2. 제 1 항에 있어서,
    상기 제1 노드와 제3 노드 사이에 연결되고, 상기 다음단 캐리 신호와 연결된 게이트를 포함하는 제10 트랜지스터; 및
    상기 제3 노드와 상기 제2 접지 전압 사이에 연결되고, 상기 다음단 캐리 신호와 연결된 게이트를 포함하는 제11 트랜지스터를 더 포함하는 것을 특징으로 하는 게이트 드라이버.
  3. 제 2 항에 있어서,
    상기 제1 내지 제 11 트랜지스터들 각각은 아몰퍼스 실리콘 트랜지스터 및 산화물 반도체 트랜지스터 중 어느 하나인 것을 특징으로 하는 게이트 드라이버.
  4. 제1 항에 있어서,
    상기 게이트 신호 출력단은 게이트 신호를 출력하고, 상기 캐리 신호 출력단은 캐리 신호를 출력하는 것을 특징으로 하는 게이트 드라이버.
  5. 제1 항에 있어서,
    상기 제1 접지 전압과 상기 제2 접지 전압은 서로 다른 전압 레벨을 갖는 것을 특징으로 하는 게이트 드라이버.
  6. 복수의 데이터 라인들과 복수의 게이트 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널과;
    상기 복수의 데이터 라인들을 구동하는 데이터 드라이버와;
    상기 복수의 게이트 라인들에 각각 대응하고, 대응하는 게이트 라인을 구동하는 복수의 스테이지들을 포함하는 게이트 드라이버; 및
    외부로부터 입력된 영상 신호 및 제어 신호에 응답해서 상기 데이터 드라이버 및 상기 게이트 드라이버를 제어하는 타이밍 컨트롤러를 포함하되,
    상기 게이트 드라이버 내 복수의 스테이지들 각각은,
    클럭 신호와 게이트 신호 출력단 사이에 연결되고, 제1 노드와 연결된 게이트를 포함하는 제1 트랜지스터와;
    상기 제1 노드와 상기 게이트 신호 출력단 사이에 연결된 커패시터와;
    상기 게이트 신호 출력단과 제1 접지 전압 사이 연결되고, 다음단 캐리 신호와 연결된 게이트를 포함하는 제2 트랜지스터와;
    상기 게이트 신호 출력단과 상기 제1 접지 전압 사이에 연결되고, 상기 제1 접지 전압과 연결된 게이트를 포함하는 제3 트랜지스터와;
    이전단 캐리 신호와 상기 제1 노드 사이에 연결되고, 상기 이전단 캐리 신호와 연결된 게이트를 포함하는 제4 트랜지스터와;
    상기 제1 노드와 제2 노드 사이에 연결되고, 상기 제2 노드와 연결된 게이트를 포함하는 제5 트랜지스터와;
    상기 제2 노드와 상기 제2 접지 전압 사이에 연결되고, 상기 제2 접지 전압과 연결된 게이트를 포함하는 제6 트랜지스터와;
    상기 클럭 신호와 캐리 신호 출력단 사이에 연결되고, 상기 제1 노드와 연결된 게이트를 포함하는 제7 트랜지스터; 및
    상기 캐리 신호 출력단과 상기 제2 접지 전압 사이에 연결되고, 상기 제2 접지 전압과 연결된 게이트를 포함하는 제8 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 게이트 드라이버 내 복수의 스테이지들 각각은,
    상기 제1 노드와 제3 노드 사이에 연결되고, 상기 다음단 캐리 신호와 연결된 게이트를 포함하는 제10 트랜지스터; 및
    상기 제3 노드와 상기 제2 접지 전압 사이에 연결되고, 상기 다음단 캐리 신호와 연결된 게이트를 포함하는 제11 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 제1 내지 제 11 트랜지스터들 각각은 아몰퍼스 실리콘 트랜지스터 및 산화물 반도체 트랜지스터 중 어느 하나인 것을 특징으로 하는 표시 장치.
  9. 제6 항에 있어서,
    상기 게이트 신호 출력단은 게이트 신호를 출력하고, 상기 캐리 신호 출력단은 캐리 신호를 출력하는 것을 특징으로 하는 표시 장치.
  10. 제 9 항에 있어서,
    상기 이전단 캐리 신호는 이전 스테이지로부터 출력되는 상기 캐리 신호이고,
    상기 이전단 게이트 신호는 이전 스테이지로부터 출력되는 상기 게이트 신호인 것을 특징으로 하는 표시 장치.
  11. 제 6 항에 있어서,
    상기 제1 접지 전압과 상기 제2 접지 전압은 서로 다른 전압 레벨을 갖는 것을 특징으로 하는 표시 장치.
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