Nothing Special   »   [go: up one dir, main page]

KR102449199B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

Info

Publication number
KR102449199B1
KR102449199B1 KR1020150178376A KR20150178376A KR102449199B1 KR 102449199 B1 KR102449199 B1 KR 102449199B1 KR 1020150178376 A KR1020150178376 A KR 1020150178376A KR 20150178376 A KR20150178376 A KR 20150178376A KR 102449199 B1 KR102449199 B1 KR 102449199B1
Authority
KR
South Korea
Prior art keywords
region
insulating layer
wirings
air gap
insulating film
Prior art date
Application number
KR1020150178376A
Other languages
English (en)
Other versions
KR20170070924A (ko
Inventor
빗하 응우옌
유우경
나오야 이노우에
이학선
조병권
한송이
백종민
강지원
김병희
박영주
안상훈
윤지원
이내인
조영우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150178376A priority Critical patent/KR102449199B1/ko
Priority to US15/357,299 priority patent/US9929099B2/en
Publication of KR20170070924A publication Critical patent/KR20170070924A/ko
Priority to US15/897,465 priority patent/US10186485B2/en
Application granted granted Critical
Publication of KR102449199B1 publication Critical patent/KR102449199B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L29/66477—
    • H01L29/772—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Bipolar Transistors (AREA)

Abstract

본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 기판 상의 제1 절연막을 포함하는 층간 절연막; 및 상기 제1 절연막 내에 배치된 복수개의 배선들을 포함한다. 상기 층간 절연막은, 제1 영역 및 에어갭이 배치된 제2 영역을 갖고, 상기 에어갭은, 상기 제2 영역 내의 한 쌍의 상기 배선들 사이에 정의되며, 상기 제1 영역의 상기 제1 절연막의 상면은, 상기 제1 영역 내의 적어도 하나의 상기 배선들의 상면보다 더 낮다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 기판의 집적회로 상의 배선들을 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
한편, 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 그 중의 하나가 여러 가지 반도체 칩을 수직 적층시켜 고밀도 칩 적층을 구현할 수 있는 패키지 기술이다. 이 기술은 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다는 장점을 가질 수 있다.
본 발명이 해결하고자 하는 과제는, 배선들 사이의 캐패시턴스를 줄일 수 있는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 단순한 공정을 통해 효율적으로 배선들 사이의 캐패시턴스를 줄일 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상의 제1 절연막을 포함하는 층간 절연막; 및 상기 제1 절연막 내에 배치된 복수개의 배선들을 포함할 수 있다. 상기 층간 절연막은, 제1 영역 및 에어갭이 배치된 제2 영역을 갖고, 상기 에어갭은, 상기 제2 영역 내의 한 쌍의 상기 배선들 사이에 정의되며, 상기 제1 영역의 상기 제1 절연막의 상면은, 상기 제1 영역 내의 적어도 하나의 상기 배선들의 상면보다 더 낮을 수 있다.
상기 반도체 소자는, 상기 층간 절연막은 상기 제1 절연막을 덮는 제2 절연막을 더 포함하고, 상기 제1 영역의 상기 제2 절연막의 상면과 상기 제2 영역의 상기 제2 절연막의 상면은 서로 공면을 이룰 수 있다.
상기 에어갭은 상기 제2 절연막에 의해 둘러싸이고, 상기 에어갭 아래의 상기 제2 절연막의 두께는, 상기 에어갭 옆의 상기 제2 절연막의 두께보다 더 두꺼울 수 있다.
상기 제1 영역의 상기 배선들의 패턴 밀도는 상기 제2 영역의 상기 배선들의 패턴 밀도보다 더 낮을 수 있다.
상기 반도체 소자는, 상기 층간 절연막과 상기 배선들 사이에 각각 개재된 배리어 패턴들을 더 포함하되, 각각의 상기 배리어 패턴들은 상기 배선의 양 측벽들과 바닥면을 직접 덮을 수 있다.
각각의 상기 한 쌍의 배선들은, 상기 에어갭과 인접하는 제1 부분을 갖고, 상기 제1 부분의 상면이 상기 배리어 패턴의 상면보다 더 낮을 수 있다.
각각의 상기 한 쌍의 배선들은, 이의 중심에 제2 부분을 갖고, 상기 제2 부분의 상면은 상기 제1 부분의 상면보다 더 높을 수 있다.
상기 제1 영역 내의 상기 적어도 하나의 배선들은, 이의 가장자리에 제1 리세스를 가질 수 있다.
상기 한 쌍의 배선들 중 적어도 하나는, 이의 양 가장자리들에 각각 제1 리세스 및 제2 리세스를 갖고, 상기 제2 리세스는 상기 제1 리세스보다 더 깊을 수 있다.
상기 에어갭은, 상기 기판의 상면으로부터 멀어질수록 점진적으로 이의 폭이 작아질 수 있다.
상기 에어갭의 꼭대기(top)는 상기 한 쌍의 배선들의 상면들보다 더 높을 수 있다.
상기 에어갭은 상기 한 쌍의 배선들을 따라 일 방향으로 연장될 수 있다.
상기 한 쌍의 배선들은 일 방향으로 연장되고, 상기 에어갭은 복수개로 제공되어, 상기 한 쌍의 배선들 사이에서 상기 일 방향을 따라 서로 이격되어 배열될 수 있다.
상기 반도체 소자는, 상기 기판 상의 집적회로를 더 포함하되, 적어도 하나의 상기 배선들은 상기 집적회로와 수직적 및 전기적으로 연결될 수 있다.
상기 반도체 소자는, 상기 기판 내에, 제1 방향으로 연장되는 활성 패턴을 정의하는 소자 분리막을 더 포함하되, 상기 활성 패턴의 상부는 상기 소자 분리막 상으로 돌출될 수 있다.
상기 반도체 소자는, 상기 활성 패턴을 가로지르며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극을 더 포함하되, 상기 활성 패턴은, 상기 게이트 전극의 양 측에 배치된 소스/드레인 영역들을 포함하고, 상기 배선들은 상기 게이트 전극 및 상기 소스/드레인 영역들과 각각 수직적 및 전기적으로 연결될 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상의 제1 층간 절연막; 상기 제1 층간 절연막 내에 배치된 복수개의 제1 배선들; 및 상기 제1 층간 절연막과 상기 제1 배선들 사이에 각각 개재된 제1 배리어 패턴들을 포함할 수 있다. 상기 제1 층간 절연막은, 제1 영역 및 제1 에어갭이 배치된 제2 영역을 갖고, 상기 제2 영역 내의 적어도 하나의 상기 제1 배선들은, 상기 제1 에어갭과 인접하는 제1 부분을 갖고, 상기 제1 부분의 상면은 상기 배리어 패턴의 상면보다 더 낮을 수 있다.
상기 제1 층간 절연막은 순차적으로 적층된 제1 절연막 및 제2 절연막을 포함하고, 상기 제2 절연막은, 상기 제1 배선들의 상면들을 덮으며 상기 제1 에어갭을 둘러싸고, 상기 제1 영역의 상기 제1 절연막의 상면은, 상기 제1 영역 내의 적어도 하나의 상기 제1 배선들의 상면보다 더 낮을 수 있다.
상기 제1 영역의 상기 제1 층간 절연막의 상면과 상기 제2 영역의 상기 제1 층간 절연막의 상면은 서로 공면을 이룰 수 있다.
각각의 상기 배리어 패턴들은 상기 제1 배선의 양 측벽들과 바닥면을 직접 덮을 수 있다.
상기 제2 영역 내의 상기 적어도 하나의 제1 배선들은, 이의 중심에 제2 부분을 갖고, 상기 제2 부분의 상면은 상기 제1 부분의 상면보다 더 높을 수 있다.
상기 반도체 소자는, 상기 제1 층간 절연막 상의 제2 층간 절연막; 및 상기 제2 층간 절연막 내에 배치된 복수개의 제2 배선들을 더 포함하되, 상기 제2 층간 절연막은, 한 쌍의 상기 제2 배선들 사이에 정의된 제2 에어갭을 포함할 수 있다.
상기 제1 에어갭은 제1 방향으로 연장되고, 상기 제2 에어갭은 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상의 제1 절연막 내에 복수개의 배선들을 형성하는 것, 상기 제1 절연막은 제1 영역 및 제2 영역을 갖고; 상기 제1 영역을 덮으며 상기 제2 영역을 노출하는 마스크 패턴을 형성하는 것; 상기 마스크 패턴을 식각 마스크로 상기 제2 영역의 상기 제1 절연막을 식각하여, 상기 제2 영역 내의 한 쌍의 상기 배선들 사이에 빈 공간을 형성하는 것; 및 상기 제1 절연막 상에 제2 절연막을 형성하여, 상기 빈 공간으로부터 에어갭을 형성하는 것을 포함할 수 있다. 상기 마스크 패턴은 상기 제1 절연막의 식각 공정 동안 함께 제거될 수 있다.
상기 마스크 패턴을 형성하는 것은: 상기 제1 절연막의 전면 상에 마스크막을 형성하는 것; 및 상기 마스크막을 패터닝하는 것을 포함하고, 상기 마스크막을 패터닝하는 동안, 각각의 상기 한 쌍의 배선들의 가장자리가 리세스될 수 있다.
상기 마스크막을 패터닝하는 동안, 상기 제2 영역의 상기 제1 절연막 상에 얕은 리세스 영역이 형성될 수 있다.
상기 제1 영역의 상기 제1 절연막의 상부는, 상기 제2 영역의 상기 제1 절연막의 식각 공정 동안 리세스 될 수 있다.
상기 배선들을 형성하는 것은: 상기 제1 절연막을 패터닝하여, 복수개의 배선 홀들을 형성하는 것; 상기 배선 홀들을 채우는 배리어 막을 형성하는 것; 상기 배리어 막 상에 도전막을 도금하는 것; 및 상기 도전막과 상기 배리어 막을 평탄화하는 것을 포함할 수 있다.
상기 마스크 패턴은 실리콘 질화막을 포함하고, 상기 제1 절연막의 식각 공정은 불산을 이용한 습식 식각을 포함할 수 있다.
본 발명에 따른 반도체 소자는, 높은 패턴 밀도를 갖는 배선들 사이에 에어갭을 배치하여, 배선들간의 캐패시턴스를 낮출 수 있다. 나아가, 배선들 사이를 효과적으로 절연시켜, 소자의 신뢰성을 향상시킬 수 있다. 본 발명에 따른 반도체 소자의 제조 방법은, 추가적인 공정 수행 없이 층간 절연막의 높이 단차를 없애 공정 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a는 도 1의 I-I'선에 따른 단면도이고, 도 2b는 도 1의 II-II'선에 따른 단면도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 반도체 소자의 일 예를 설명하기 위한 것으로, 각각 도 2a의 M영역과 N영역을 확대한 단면도들이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 소자의 다른 예를 설명하기 위한 것으로, 각각 도 2a의 M영역과 N영역을 확대한 단면도들이다.
도 5, 7, 9, 11, 13, 15, 17, 19 및 21은 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 6a, 8a, 10a, 12a, 14a, 16a, 18a, 20a 및 22a는 각각 도 5, 7, 9, 11, 13, 15, 17, 19 및 21의 I-I'선에 따른 단면도들이고, 도 6b, 8b, 10b, 12b, 14b, 16b, 18b, 20b 및 22b는 각각 도 5, 7, 9, 11, 13, 15, 17, 19 및 21의 II-II'선에 따른 단면도들이다.
도 23은 본 발명의 비교예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 것으로, 도 15의 I-I'선에 따른 단면도이다.
도 24는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 25는 도 24의 III-III'선에 따른 단면도이다.
도 26은 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도이다.
도 27은 도 26의 III-III'선에 따른 단면도이다.
도 28은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 29a는 도 28의 I-I'선에 따른 단면도이고, 도 29b는 도 28의 II-II'선에 따른 단면도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a는 도 1의 I-I'선에 따른 단면도이고, 도 2b는 도 1의 II-II'선에 따른 단면도이다. 도 3a 및 도 3b는 본 발명의 실시예들에 따른 반도체 소자의 일 예를 설명하기 위한 것으로, 각각 도 2a의 M영역과 N영역을 확대한 단면도들이다. 도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 소자의 다른 예를 설명하기 위한 것으로, 각각 도 2a의 M영역과 N영역을 확대한 단면도들이다.
도 1, 도 2a, 도 2b, 도 3a 및 도 3b를 참조하면, 기판(100) 상에 집적회로(IC)가 배치될 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 일 예로, 상기 집적회로(IC)는 데이터를 연산하기 위한 로직 셀들, 상기 로직 셀들의 동작을 제어하기 위한 제어회로 및/또는 전원회로를 포함할 수 있다. 다른 예로, 상기 집적회로(IC)는 데이터를 저장하기 위한 메모리 셀들, 상기 메모리 셀들의 동작을 제어하기 위한 제어회로 및/또는 전원회로를 포함할 수 있다.
상기 집적회로(IC)는 복수개의 트랜지스터들(TR)을 포함할 수 있다. 상기 트랜지스터들(TR)은 상기 로직 셀들 또는 상기 메모리 셀들을 구성할 수 있다. 각각의 상기 트랜지스터들(TR)은, 게이트 전극(GE), 상기 게이트 전극(GE)과 상기 기판(100) 사이에 개재된 게이트 유전막(GI), 상기 게이트 전극(GE)의 상면을 덮는 캐핑 패턴(CP) 및 상기 게이트 전극(GE)의 양 측에 배치된 불순물 영역들(DR)을 포함할 수 있다. 상기 불순물 영역들(DR)은 상기 기판(100) 내에 불순물로 도핑된 영역들일 수 있다. 일 예로, 상기 게이트 전극(GE)은 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 나아가, 상기 기판(100) 내에 형성된 소자 분리막들(ST)이 상기 트랜지스터들(TR)과 인접할 수 있다.
상기 기판(100) 상에 제1 층간 절연막(ID1) 및 제2 층간 절연막(ID2)이 순차적으로 적층될 수 있다. 상기 제1 층간 절연막(ID1)은, 상기 트랜지스터들(TR)을 덮는 제1 절연막(110), 및 상기 제1 절연막(110) 상의 제2 절연막(120)을 포함할 수 있다. 상기 제2 절연막(120)은 후술할 하부 배선들(M11, M12)의 상면들을 덮을 수 있다. 상기 제2 층간 절연막(ID2)은, 상기 제2 절연막(120)을 덮는 제3 절연막(130), 및 상기 제3 절연막(130) 상의 제4 절연막(140)을 포함할 수 있다. 상기 제4 절연막(140)은 후술할 상부 배선들(M21, M22)의 상면들을 덮을 수 있다. 일 예로, 상기 제1 및 제3 절연막들(110, 130)은 실리콘 산화막을 포함할 수 있고, 상기 제2 및 제4 절연막들(120, 140)은 실리콘 질화막 또는 실리콘 탄소 질화막(SiCN)을 포함할 수 있다.
상기 제1 층간 절연막(ID1)은 제1 영역(RG1) 및 제2 영역(RG2)을 가질 수 있으며, 상기 제2 영역(RG2)은 후술할 제1 에어갭들(AG1)이 배치되는 영역일 수 있다. 상기 제2 층간 절연막(ID2)은 제3 영역(RG3) 및 제4 영역(RG4)을 가질 수 있으며, 상기 제4 영역(RG4)은 후술할 제2 에어갭들(AG2)이 배치되는 영역일 수 있다.
상기 제1 절연막(110) 내에 복수개의 하부 배선들(M11, M12)이 배치될 수 있다. 상기 하부 배선들(M11, M12)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 라인 형태일 수 있다. 적어도 하나의 상기 하부 배선들(M11, M12)은 상기 기판(100)을 향하여 연장되는 수직 연장부(VP)를 포함할 수 있다. 일 예로, 상기 수직 연장부(VP)를 통해, 상기 적어도 하나의 하부 배선들(M11, M12)은 상기 불순물 영역(DR)에 전기적으로 접속될 수 있다. 다른 예로, 상기 수직 연장부(VP)를 통해, 상기 적어도 하나의 하부 배선들(M11, M12)은 상기 게이트 전극(GE)에 전기적으로 접속될 수 있다. 상기 하부 배선들(M11, M12)은 구리(Cu) 또는 텅스텐(W)과 같은 금속을 포함할 수 있다.
상기 하부 배선들(M11, M12)과 상기 제1 절연막(110) 사이에 배리어 패턴들(BP)이 각각 개재될 수 있다. 각각의 상기 배리어 패턴들(BP)은, 상기 하부 배선(M11, M12)의 양 측벽들 및 바닥면을 직접 덮을 수 있다. 상기 배리어 패턴(BP)은, 상기 하부 배선들(M11, M12)로부터 금속 물질이 상기 제1 층간 절연막(ID1)으로 확산되는 것을 방지할 수 있다. 일 예로, 상기 배리어 패턴(BP)은 Ti, TiN, 또는 이들의 조합을 포함할 수 있다.
상기 하부 배선들(M11, M12)은, 상기 제1 영역(RG1) 내에 배치되는 제1 하부 배선들(M11), 및 상기 제2 영역(RG2) 내에 배치되는 제2 하부 배선들(M12)을 포함할 수 있다. 상기 제1 영역(RG1)에서의 상기 제1 하부 배선들(M11)의 패턴 밀도는 상기 제2 영역(RG2)에서의 상기 제2 하부 배선들(M12)의 패턴 밀도와 다를 수 있다. 구체적으로, 상기 제1 영역(RG1)에서의 상기 제1 하부 배선들(M11)의 패턴 밀도는 상기 제2 영역(RG2)에서의 상기 제2 하부 배선들(M12)의 패턴 밀도보다 더 낮을 수 있다. 다시 말하면, 서로 인접하는 상기 제1 하부 배선들(M11)간의 평균적 거리는 서로 인접하는 상기 제2 하부 배선들(M12)간의 평균적 거리보다 더 클 수 있다.
상기 제2 하부 배선들(M12) 사이에, 상기 제2 절연막(120)으로 둘러싸인 제1 에어갭들(AG1)이 정의될 수 있다. 다시 말하면, 각각의 상기 제1 에어갭들(AG1)은 한 쌍의 상기 제2 하부 배선들(M12) 사이에 배치될 수 있다. 상기 제2 절연막(120)은 상기 제2 하부 배선들(M12) 사이의 공간들을 완전히 채우지 못할 수 있으며, 이에 따라 상기 제2 하부 배선들(M12) 사이의 빈 공간들이 상기 제1 에어갭들(AG1)로 정의될 수 있다. 일 예로, 평면적 관점에서, 상기 제1 에어갭들(AG1)은 상기 제2 하부 배선들(M12)을 따라 상기 제2 방향(D2)으로 연장되는 라인 형태일 수 있으나, 특별히 제한되는 것은 아니다.
상기 제2 하부 배선들(M12)은 패턴 밀도가 상대적으로 높기 때문에, 이들 사이에 발생하는 기생 커패시턴스의 증가로 RC 지연(delay)이 커질 수 있다. 한편, 상기 제1 에어갭들(AG1)은 상기 제2 하부 배선들(M12) 사이의 유전 상수를 낮출 수 있다. 결과적으로, 소자의 속도를 향상시킬 수 있다.
상기 제1 영역(RG1)의 상기 제1 절연막(110)의 상면은, 상기 제2 영역(RG2)의 상기 제1 절연막(110)의 상면보다 더 높을 수 있다. 반면, 상기 제1 영역(RG1)의 상기 제2 절연막(120)의 상면은, 상기 제2 영역(RG2)의 상기 제2 절연막(120)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 제3 절연막(130) 내에 복수개의 상부 배선들(M21, M22)이 배치될 수 있다. 상기 상부 배선들(M21, M22)은 상기 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 적어도 하나의 상기 상부 배선들(M21, M22)은 상기 기판(100)을 향하여 연장되는 수직 연장부(VP)를 포함할 수 있다. 일 예로, 상기 수직 연장부(VP)를 통해, 상기 적어도 하나의 상부 배선들(M21, M22)은 상기 하부 배선(M11, M12)에 전기적으로 접속될 수 있다. 상기 상부 배선들(M21, M22)은 구리(Cu) 또는 텅스텐(W)과 같은 금속을 포함할 수 있다. 나아가 상기 상부 배선들(M21, M22)과 상기 제3 절연막(130) 사이에 배리어 패턴들(BP)이 각각 개재될 수 있으며, 이는 앞서 하부 배선들(M11, M12)에서 설명한 것과 동일할 수 있다.
상기 상부 배선들(M21, M22)은, 상기 제3 영역(RG3) 내에 배치되는 제1 상부 배선들(M21), 및 상기 제4 영역(RG4) 내에 배치되는 제2 상부 배선들(M22)을 포함할 수 있다. 상기 제3 영역(RG3)에서의 상기 제1 상부 배선들(M21)의 패턴 밀도는 상기 제4 영역(RG4)에서의 상기 제2 상부 배선들(M22)의 패턴 밀도보다 더 낮을 수 있다.
상기 제2 상부 배선들(M22) 사이에, 상기 제4 절연막(140)으로 둘러싸인 제2 에어갭들(AG2)이 정의될 수 있다. 상기 제4 절연막(140)은 상기 제2 상부 배선들(M22) 사이의 공간들을 완전히 채우지 못할 수 있으며, 이에 따라 상기 제2 상부 배선들(M22) 사이의 빈 공간들이 상기 제2 에어갭들(AG2)로 정의될 수 있다. 일 예로, 평면적 관점에서, 상기 제2 에어갭들(AG2)은 상기 제2 상부 배선들(M22)을 따라 상기 제1 방향(D1)으로 연장되는 라인 형태일 수 있으나, 특별히 제한되는 것은 아니다. 상기 제2 에어갭들(AG2)을 통해, 상기 제2 상부 배선들(M22) 사이의 유전 상수를 낮출 수 있다.
상기 제3 영역(RG3)의 상기 제3 절연막(130)의 상면은, 상기 제4 영역(RG4)의 상기 제3 절연막(130)의 상면보다 더 높을 수 있다. 반면, 상기 제3 영역(RG3)의 상기 제4 절연막(140)의 상면은, 상기 제4 영역(RG4)의 상기 제4 절연막(140)의 상면과 실질적으로 공면을 이룰 수 있다.
도시되진 않았지만, 상기 제2 층간 절연막(ID2) 상에 추가적인 층간 절연막들 및 배선들이 적층될 수 있으며, 이는 특별히 제한되지 않는다.
도 3a 및 도 3b를 다시 참조하면, 각각의 상기 제2 상부 배선들(M22)은, 이의 가장자리에 제1 리세스(RS1)를 가질 수 있다. 상기 제1 리세스(RS1)는 상기 제2 에어갭(AG2)에 인접할 수 있다. 따라서, 상기 제2 상부 배선들(M22) 중 일부는 각각 하나의 제1 리세스(RS1)를 가질 수 있다. 그러나, 상기 제2 에어갭들(AG2) 사이에 개재된 적어도 하나의 상기 제2 상부 배선들(M22)은, 이의 양 가장자리들에 형성된 한 쌍의 제1 리세스들(RS1)을 가질 수 있다.
구체적으로, 상기 적어도 하나의 제2 상부 배선들(M22)은, 상기 제2 에어갭들(AG2)과 인접하는 한 쌍의 제1 부분들(P1), 및 이의 중심에 제2 부분(P2)을 포함할 수 있다. 상기 제2 부분(P2)은 상기 한 쌍의 제1 부분들(P1) 사이에 개재될 수 있다. 상기 한 쌍의 제1 부분들(P1) 상에 상기 한 쌍의 제1 리세스들(RS1)이 존재할 수 있다. 상기 제1 부분들(P1)의 상면들(P1t)은 상기 배리어 패턴(BP)의 상면(BPt)보다 더 낮을 수 있다. 여기서, 상기 배리어 패턴(BP)의 상면(BPt)은 상기 배리어 패턴(BP)의 꼭대기(top)일 수 있다. 상기 제2 부분(P2)의 상면(P2t)은 상기 배리어 패턴(BP)의 상면(BPt)과 실질적으로 동일한 레벨에 위치하거나 더 낮을 수 있다. 상기 제1 리세스들(RS1)로 인해, 상기 제2 상부 배선들(M22)의 금속 성분이 상기 배리어 패턴들(BP)을 넘어 인접하는 다른 상부 배선으로 확산되는 것을 방지할 수 있다.
앞서 설명한 상기 제2 상부 배선들(M22) 중 일부는 각각 하나의 상기 제1 부분(P1)을 포함할 수 있으며, 상기 제1 부분(P1)의 상면(P1t)은 상기 배리어 패턴(BP)의 상면(BPt)보다 더 낮을 수 있다.
각각의 상기 제1 상부 배선들(M21)의 상면(M21t)은 상기 배리어 패턴(BP)의 상면(BPt)과 실질적으로 공면을 이룰 수 있다. 상기 제3 영역(RG3)의 상기 제3 절연막(130)의 상면(130t)은 상기 제1 상부 배선(M21)의 상면(M21t)보다 더 낮을 수 있다.
각각의 상기 제2 에어갭들(AG2)은 상기 기판(100)의 상면으로부터 멀어질수록(즉, 제3 방향(D3)으로 갈수록) 점진적으로 이의 폭이 작아질 수 있다. 다시 말하면, 각각의 상기 제2 에어갭들(AG2)은 끝이 뾰족한 화살촉 모양을 가질 수 있다. 상기 제2 에어갭(AG2)의 꼭대기(top)는 상기 제2 상부 배선(M22)의 상면(예를 들어, P2t)보다 더 높을 수 있다.
상기 제2 에어갭(AG2)을 둘러싼 상기 제4 절연막(140)의 두께는 다양한 프로파일을 가질 수 있다. 구체적으로, 상기 제2 에어갭(AG2) 아래의 상기 제4 절연막(140)은 제1 두께(T1)를 가질 수 있다. 상기 제2 에어갭(AG2) 옆의 상기 제4 절연막(140)은 제2 두께(T2)를 가질 수 있다. 상기 제2 에어갭(AG2) 위의 상기 제4 절연막(140)의 최소 두께는 제3 두께(T3)일 수 있다. 이때, 상기 제1 두께(T1)는 상기 제2 두께(T2)보다 더 클 수 있고, 상기 제3 두께(T3)는 상기 제1 두께(T1)보다 더 클 수 있다.
도 4a 및 도 4b를 참조하면, 앞서 도 3a 및 도 4b를 참조하여 설명한 상부 배선들(M21, M22)의 다른 예들이 도시되어 있다. 본 예에서는, 앞서 도 3a 및 도 3b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
각각의 제1 상부 배선들(M21)은, 이의 양 가장자리들에 형성된 한 쌍의 제2 리세스들(RS2)을 가질 수 있다. 상기 한 쌍의 제2 리세스들(RS2)은 배리어 패턴(BP)의 상면(BPt)보다 더 낮게 내려올 수 있다.
제2 상부 배선들(M22) 중 일부는 각각, 제2 에어갭(AG2)과 인접하는 일 가장자리에 형성된 제1 리세스(RS1), 및 다른 가장자리에 형성된 제2 리세스(RS2)를 가질 수 있다. 이때, 상기 제1 리세스(RS1)는 상기 제2 리세스(RS2)보다 더 깊게 내려올 수 있다. 그러나, 상기 제2 에어갭들(AG2) 사이에 개재된 적어도 하나의 제2 상부 배선들(M22)은, 이의 양 가장자리들에 형성된 한 쌍의 제1 리세스들(RS1)을 가질 수 있다. 즉, 상기 적어도 하나의 제2 상부 배선들(M22)은 상기 제2 리세스(RS2)가 존재하지 않을 수 있다.
상기 제1 리세스들(RS1) 및 상기 제2 리세스들(RS2)로 인해, 상기 상부 배선들(M21, M22)의 금속 성분이 상기 배리어 패턴들(BP)을 넘어 인접하는 다른 상부 배선으로 확산되는 것을 방지할 수 있다.
이상 도 3a, 도 3b, 도 4a 및 도 4b를 참조하여 상기 상부 배선들(M21, M22) 및 상기 제2 에어갭들(AG2)을 중심으로 설명하였다. 그러나, 상기 하부 배선들(M11, M12) 및 상기 제1 에어갭들(AG1) 역시 도 3a, 도 3b, 도 4a 및 도 4b에 개시된 것과 실질적으로 동일할 수 있으므로, 이에 대한 상세한 설명은 생략한다.
도 5, 7, 9, 11, 13, 15, 17, 19 및 21은 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다. 도 6a, 8a, 10a, 12a, 14a, 16a, 18a, 20a 및 22a는 각각 도 5, 7, 9, 11, 13, 15, 17, 19 및 21의 I-I'선에 따른 단면도들이고, 도 6b, 8b, 10b, 12b, 14b, 16b, 18b, 20b 및 22b는 각각 도 5, 7, 9, 11, 13, 15, 17, 19 및 21의 II-II'선에 따른 단면도들이다.
도 5, 도 6a 및 도 6b를 참조하면, 기판(100) 상에 집적회로(IC)가 형성될 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다.
상기 집적회로(IC)를 형성하는 것은, 복수개의 트랜지스터들(TR)을 형성하는 것을 포함할 수 있다. 구체적으로, 활성 영역을 정의하는 소자 분리막들(ST)을 형성할 수 있다. 상기 활성 영역 상에, 게이트 전극(GE), 상기 게이트 전극(GE)과 상기 기판(100) 사이에 개재된 게이트 유전막(GI), 및 상기 게이트 전극(GE)의 상면을 덮는 캐핑 패턴(CP)을 형성할 수 있다. 상기 게이트 전극(GE)의 양 측에 불순물 영역들(DR)을 형성할 수 있다. 상기 불순물 영역들(DR)은, 상기 기판(100)에 불순물을 도핑하여 형성될 수 있다.
이어서, 상기 기판(100)의 전면 상에, 상기 트랜지스터들(TR)을 덮는 제1 절연막(110)이 형성될 수 있다. 상기 제1 절연막(110)은 제1 영역(RG1) 및 제2 영역(RG2)을 가질 수 있다. 일 예로, 상기 제1 절연막(110)은 실리콘 산화막을 포함할 수 있다.
상기 제1 절연막(110)을 패터닝하여, 제2 방향(D2)으로 연장되는 하부 배선 홀들(H11, H12)이 형성될 수 있다. 상기 하부 배선 홀들(H11, H12)은 상기 제1 절연막(110)의 상부에 형성될 수 있고, 따라서 상기 하부 배선 홀들(H11, H12)의 바닥면들은 상기 제1 절연막(110)의 바닥면들보다 더 위에 위치할 수 있다. 그러나, 적어도 하나의 상기 하부 배선 홀들(H11, H12)은 상기 기판(100)을 향하여 연장되는 수직 연장 홀(VPH)을 포함할 수 있다. 일 예로, 상기 수직 연장 홀(VPH)은 상기 제1 절연막(110)을 관통하여, 상기 불순물 영역(DR)의 일부를 노출할 수 있다. 다른 예로, 상기 수직 연장 홀(VPH)은 상기 제1 절연막(110)을 관통하여, 상기 게이트 전극(GE)의 일부를 노출할 수 있다.
상기 하부 배선 홀들(H11, H12)은, 상기 제1 영역(RG1) 내에 배치되는 제1 하부 배선 홀들(H11), 및 상기 제2 영역(RG2) 내에 배치되는 제2 하부 배선 홀들(H12)을 포함할 수 있다. 상기 제1 영역(RG1)에서의 상기 제1 하부 배선 홀들(H11)의 패턴 밀도는 상기 제2 영역(RG2)에서의 상기 제2 하부 배선 홀들(H12)의 패턴 밀도보다 더 낮을 수 있다.
도 7, 도 8a 및 도 8b를 참조하면, 상기 제1 및 제2 하부 배선 홀들(H11, H12)을 채우는 제1 및 제2 하부 배선들(M11, M12)이 각각 형성될 수 있다. 구체적으로, 먼저 상기 하부 배선 홀들(H11, H12)을 채우는 배리어 막이 상기 기판(100)의 전면 상에 형성될 수 있다. 배리어 막은 상기 하부 배선 홀들(H11, H12)의 일부만을 채울 수 있다. 상기 배리어 막은 Ti, TiN, 또는 이들의 조합을 포함할 수 있다.
이어서, 상기 배리어 막 상에 도전막이 상기 기판(100)의 전면 상에 형성될 수 있다. 상기 도전막은 상기 하부 배선 홀들(H11, H12)을 완전히 채울 수 있다. 상기 도전막은 구리(Cu) 또는 텅스텐(W)과 같은 금속을 이용하여 형성될 수 있다. 일 예로, 상기 도전막은 도금 공정으로 형성될 수 있다. 먼저, 상기 배리어 막 상에 시드층(미도시)이 형성될 수 있다. 상기 시드층을 시드로 하여 상기 도전막이 도금될 수 있다.
상기 도전막 및 상기 배리어 막을 평탄화여, 상기 하부 배선들(M11, M12) 및 배리어 패턴들(BP)이 상기 하부 배선 홀들(H11, H12) 내에 각각 형성될 수 있다. 따라서, 상기 하부 배선들(M11, M12)의 상면들은 상기 제1 절연막(110)의 상면과 공면을 이룰 수 있다.
도 9, 도 10a 및 도 10b를 참조하면, 상기 제1 절연막(110) 상에 제1 마스크 막(ML)이 형성될 수 있다. 상기 제1 마스크 막(ML)은 상기 하부 배선들(M11, M12)을 직접 덮을 수 있다. 일 예로, 상기 제1 마스크 막(ML)은 실리콘 질화막으로 형성될 수 있다.
도 11, 도 12a 및 도 12b를 참조하면, 상기 제1 마스크 막(ML)을 패터닝하여, 제1 마스크 패턴들(MP1)이 형성될 수 있다. 상기 제1 마스크 패턴들(MP1)은 상기 제2 영역(RG2)의 상기 제1 절연막(110)을 노출하도록 형성될 수 있다. 즉, 상기 제1 마스크 패턴들(MP1)은 상기 제1 영역(RG1)을 선택적으로 덮을 수 있다. 상기 제1 마스크 패턴들(MP1)은 상기 제2 영역(RG2)을 노출하는 제1 개구부(OP1)를 가질 수 있다.
상기 제1 마스크 막(ML)을 패터닝하는 것은 건식 식각을 이용할 수 있다. 상기 건식 식각으로, 상기 제2 영역(RG2) 상의 상기 제1 마스크 막(ML)이 제거될 수 있다. 다만, 상기 제2 영역(RG2) 상의 상기 제1 마스크 막(ML)이 제거된 이후에 과식각이 이루어질 수 있으며, 이로써 상기 제2 영역(RG2)의 상기 제1 절연막(110)의 상부에 제1 얕은 리세스 영역들(112)이 형성될 수 있다. 상기 제1 얕은 리세스 영역들(112)은 상기 제2 하부 배선들(M12) 사이에 형성될 수 있다.
한편, 상기 과식각으로 인해 상기 제1 개구부(OP1)에 의해 노출된 상기 제2 하부 배선들(M12)의 상부가 리세스될 수 있다. 이로써, 상기 제2 하부 배선들(M12)의 가장자리들에 제1 리세스들(RS1)이 형성될 수 있다(도 3a 참조). 만약 앞서 설명한 상기 도전막 및 상기 배리어 막의 평탄화가 불완전하게 수행될 경우, 상기 제2 하부 배선들(M12) 사이에 상기 도전막이 잔류하여 쇼트가 발생할 수 있다. 그러나, 상기 과식각을 통해 상기 제2 하부 배선들(M12) 사이를 완전히 절연시킬 수 있다.
도 13, 도 14a 및 도 14b를 참조하면, 상기 제1 마스크 패턴들(MP1)을 식각 마스크로 상기 제2 영역(RG2)의 상기 제1 절연막(110)을 식각하여, 상기 제2 하부 배선들(M12) 사이에 제1 빈 공간들(114)이 형성될 수 있다. 상기 제1 절연막(110)을 식각하는 것은, 불산을 이용한 습식 식각을 포함할 수 있다. 상기 제1 빈 공간들(114)은 상기 제2 하부 배선들(M12)을 따라 상기 제2 방향(D2)으로 연장될 수 있다. 상기 제1 빈 공간들(114)은 상기 배리어 패턴들(BP)의 측벽들을 노출할 수 있다.
한편, 상기 습식 식각 공정을 수행하는 동안, 상기 제1 마스크 패턴들(MP1)이 완전히 제거될 수 있다. 이어서, 상기 제1 영역(RG1)의 상기 제1 절연막(110)의 상부가 노출되면서, 상기 상부가 과식각으로 리세스될 수 있다. 이로써, 상기 제1 영역(RG1)의 상기 제1 절연막(110)의 상면은 상기 제1 하부 배선들(M11)의 상면들보다 더 낮아질 수 있다(도 3b 참조).
나아가, 상기 습식 식각 공정을 수행하는 동안, 노출된 상기 하부 배선들(M11, M12)이 살짝 리세스되어, 상기 하부 배선들(M11, M12)의 가장자리들에 제2 리세스들(RS2)이 형성될 수 있다(도 4a 및 도 4b 참조). 앞서 설명한 상기 제1 리세스들(RS1)과 유사하게, 상기 제2 리세스들(RS2)을 통해 상기 하부 배선들(M11, M12) 사이를 완전히 절연시킬 수 있다
도 15, 도 16a 및 도 16b를 참조하면, 상기 제1 절연막(110) 상에 상기 하부 배선들(M11, M12)을 덮는 제2 절연막(120)이 형성될 수 있다. 상기 제1 및 제2 절연막들(110, 120)은 제1 층간 절연막(ID1)을 구성할 수 있다. 일 예로, 상기 제2 절연막(120)은 실리콘 질화막 또는 실리콘 탄소 질화막(SiCN)으로 형성될 수 있다.
상기 제2 절연막(120)은 단차 피복성이 낮은 증착 공정을 이용하여 형성될 수 있으며, 예를 들어 상기 증착 공정은 화학 기상 증착(CVD) 또는 물리적 기상 증착(PVD)을 포함할 수 있다. 상기 증착 공정 동안, 상기 제2 절연막(120)은 상기 제1 빈 공간들(114)을 일부 채울 수 있다. 그러나, 상기 제2 절연막(120)이 상기 제1 빈 공간들(114)을 완전히 채우기 전에, 상기 제2 하부 배선들(M12) 상에서 증착되는 제2 절연막(120)으로 인해 상기 제1 빈 공간들(114)이 밀폐될 수 있다. 이로써, 상기 제2 절연막(120)으로 둘러싸인 제1 에어갭들(AG1)이 상기 제1 빈 공간들(114)로부터 형성될 수 있다. 단차 피복성이 낮은 상기 증착 공정으로 인해, 상기 제1 에어갭들(AG1)을 둘러싼 상기 제2 절연막(120)의 두께는 다양한 프로파일을 가질 수 있다(도 3a 참조).
도 23은 본 발명의 비교예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 것으로, 도 15의 I-I'선에 따른 단면도이다. 도 23을 참조하면, 제1 마스크 패턴들(MP1)이, 도 13, 도 14a 및 도 14b를 참조하여 설명한 습식 식각 공정을 수행한 이후에도 그대로 잔류할 수 있다. 이 경우, 상기 제1 마스크 패턴들(MP1)은 실리콘 탄소 질화막(SiCN)을 포함할 수 있다. 이어서, 도 15, 도 16a 및 도 16b를 참조하여 설명한 제2 절연막(120)이 형성될 수 있고, 이와 함께 제1 에어갭들(AG1)이 형성될 수 있다.
상기 제1 마스크 패턴들(MP1)로 인해, 상기 제2 절연막(120)은 제1 영역(RG1)과 제2 영역(RG2)에서 서로 높이 단차를 가질 수 있다. 상기 단차는, 후술할 제2 층간 절연막(ID2) 및 상부 배선들(M21, M22)을 형성함에 있어 공정 결함을 유발할 수 있다. 따라서, 상기 제2 절연막(120)을 형성하기 전에 상기 제1 마스크 패턴들(MP1)을 선택적으로 제거하는 식각 공정이 추가로 수행되거나, 상기 제2 절연막(120)을 형성한 이후 이를 평탄화하는 공정이 추가로 수행되어야 한다. 결과적으로, 이는 공정 효율을 떨어뜨릴 수 있다.
한편, 도 15, 도 16a 및 도 16b를 다시 참조하면, 상기 제1 영역(RG1)의 상기 제2 절연막(120)의 상면은, 상기 제2 영역(RG2)의 상기 제2 절연막(120)의 상면과 실질적으로 공면을 이룰 수 있다. 따라서, 추가적인 공정을 수행할 필요가 없어 공정 효율을 개선시킬 수 있다.
도 17, 도 18a 및 도 18b를 참조하면, 상기 제2 절연막(120) 상에 제3 절연막(130)이 형성될 수 있다. 상기 제3 절연막(130)은 제3 영역(RG3) 및 제4 영역(RG4)을 가질 수 있다. 일 예로, 상기 제3 절연막(130)은 실리콘 산화막을 포함할 수 있다.
상기 제3 절연막(130) 내에, 상기 제2 방향(D2)과 교차하는 제1 방향(D1)으로 연장되는 상부 배선들(M21, M22)을 형성할 수 있다. 상기 상부 배선들(M21, M22)은, 상기 제3 영역(RG3) 내에 형성되는 제1 상부 배선들(M21), 및 상기 제4 영역(RG4) 내에 형성되는 제2 상부 배선들(M22)을 포함할 수 있다. 상기 상부 배선들(M21, M22)을 형성하는 것은, 앞서 도 5, 6a, 6b, 7, 8a 및 8b를 참조하여 설명한 상기 하부 배선들(M11, M12)을 형성하는 것과 유사할 수 있다.
도 19, 도 20a 및 도 20b를 참조하면, 상기 제3 절연막(130) 상에 제2 마스크 패턴들(MP2)이 형성될 수 있다. 상기 제2 마스크 패턴들(MP2)은 상기 제4 영역(RG4)의 상기 제3 절연막(130)을 노출하도록 형성될 수 있다. 즉, 상기 제2 마스크 패턴들(MP2)은 상기 제3 영역(RG3)을 선택적으로 덮을 수 있다. 상기 제2 마스크 패턴들(MP2)은 상기 제4 영역(RG4)을 노출하는 제2 개구부(OP2)를 가질 수 있다. 상기 제2 마스크 패턴들(MP2)을 형성하는 것은, 상기 제3 절연막(130) 상에 제2 마스크 막을 형성하고 이를 패터닝하는 것을 포함할 수 있다.
앞서 도 11, 도 12a 및 도 12b를 참조하여 설명한 것과 유사하게 상기 제2 마스크 패턴들(MP2)이 형성될 수 있다. 따라서, 상기 제4 영역(RG4)의 상기 제3 절연막(130)의 상부에 제2 얕은 리세스 영역들(132)이 형성될 수 있다. 상기 제2 얕은 리세스 영역들(132)은 상기 제2 상부 배선들(M22) 사이에 형성될 수 있다.
상기 제2 개구부(OP2)에 의해 노출된 상기 제2 상부 배선들(M22)의 상부가 과식각에 의해 리세스될 수 있다. 이로써, 상기 제2 상부 배선들(M22)의 가장자리들에 제1 리세스들(RS1)이 형성될 수 있다(도 3a 참조).
도 21, 도 22a 및 도 22b를 참조하면, 상기 제2 마스크 패턴들(MP2)을 식각 마스크로 상기 제4 영역(RG4)의 상기 제3 절연막(130)을 식각하여, 상기 제2 상부 배선들(M22) 사이에 제2 빈 공간들(134)이 형성될 수 있다. 상기 제2 빈 공간들(134)은 상기 제2 상부 배선들(M22)을 따라 상기 제1 방향(D1)으로 연장될 수 있다.
앞서 도 13, 도 14a 및 도 14b를 참조하여 설명한 것과 유사하게 상기 제2 마스크 패턴들(MP2)의 식각 공정이 수행될 수 있다. 따라서, 상기 식각 공정 동안 상기 제2 마스크 패턴들(MP2)이 완전히 제거될 수 있다. 나아가, 상기 제3 영역(RG3)의 상기 제3 절연막(130)의 상부가 과식각으로 리세스될 수 있다. 상기 제3 영역(RG3)의 상기 제3 절연막(130)의 상면(130t)은 상기 제1 상부 배선들(M21)의 상면들(M21t)보다 더 낮아질 수 있다(도 3b 참조).
나아가, 상기 식각 공정 동안, 노출된 상기 상부 배선들(M21, M22)이 살짝 리세스되어, 상기 상부 배선들(M21, M22)의 가장자리들에 제2 리세스들(RS2)이 형성될 수 있다(도 4a 및 도 4b 참조).
도 1, 도 2a 및 도 2b를 다시 참조하면, 상기 제3 절연막(130) 상에 상기 상부 배선들(M21, M22)을 덮는 제4 절연막(140)이 형성될 수 있다. 상기 제3 및 제4 절연막들(130, 140)은 제2 층간 절연막(ID2)을 구성할 수 있다. 일 예로, 상기 제4 절연막(140)은 실리콘 질화막 또는 실리콘 탄소 질화막(SiCN)으로 형성될 수 있다.
앞서 도 15, 도 16a 및 도 16b를 참조하여 설명한 것과 유사하게, 상기 제4 절연막(140)은 단차 피복성이 낮은 증착 공정을 이용하여 형성될 수 있다. 따라서, 상기 제4 절연막(140)으로 둘러싸인 제2 에어갭들(AG2)이 상기 제2 빈 공간들(134)로부터 형성될 수 있다. 단차 피복성이 낮은 상기 증착 공정으로 인해, 상기 제2 에어갭들(AG2)을 둘러싼 상기 제4 절연막(140)의 두께는 다양한 프로파일을 가질 수 있다(도 3a 참조). 한편, 상기 제3 영역(RG3)의 상기 제4 절연막(140)의 상면은, 상기 제4 영역(RG4)의 상기 제4 절연막(140)의 상면과 실질적으로 공면을 이룰 수 있다.
도 24는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 25는 도 24의 III-III'선에 따른 단면도이다. 도 2a는 도 24의 I-I'선에 따른 단면도와 동일할 수 있고, 도 2b는 도 24의 II-II'선에 따른 단면도와 동일할 수 있다. 본 실시예에서는, 앞서 도 1, 도 2a, 도 2b, 도 3a 및 도 3b를 참조하여 설명한 반도체 소자와 중복되는 기술적 특징에 대한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 24, 도 2a, 도 2b 및 도 25를 참조하면, 한 쌍의 제2 상부 배선들(M22) 사이의 제2 에어갭(AG2)은 복수개로 제공될 수 있다. 즉, 앞서 도 1, 도 2a 및 도 2b를 참조하여 설명한 라인 형태의 제2 에어갭(AG2)과는 달리, 상기 제2 에어갭들(AG2)은 서로 이격되어 제1 방향(D1)을 따라 배열될 수 있다. 제3 절연막(130)은, 상기 한 쌍의 제2 상부 배선들(M22) 사이에서 돌출된 부분들(130U)을 포함할 수 있다. 각각의 상기 돌출된 부분들(130U)은, 상기 제1 방향(D1)을 따라 서로 인접하는 상기 제2 에어갭들(AG2) 사이에 개재될 수 있다. 상기 제2 에어갭들(AG2)은, 상기 제2 에어갭들(AG2) 사이를 채우는 제4 절연막(140) 및 상기 돌출된 부분들(130U)을 통해 구조적 안정성이 높아질 수 있다.
한편, 본 실시예에서는 상기 제2 에어갭들(AG2)이 상기 한 쌍의 제2 상부 배선들(M22) 사이에서 복수개로 배열되는 형태를 예시하였다. 그러나, 이와 유사하게 제1 에어갭들(AG1) 또한 한 쌍의 제1 하부 배선들(M11) 사이에서 복수개로 배열될 수 있으며, 특별히 제한되지 않는다.
도 26은 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도이다. 도 27은 도 26의 III-III'선에 따른 단면도이다. 도 20a는 도 26의 I-I'선에 따른 단면도와 동일할 수 있고, 도 20b는 도 26의 II-II'선에 따른 단면도와 동일할 수 있다. 본 실시예에서는, 앞서 도 5 내지 도 22b를 참조하여 설명한 반도체 소자의 제조 방법과 중복되는 기술적 특징에 대한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 26, 도 20a, 도 20b 및 도 27을 참조하면, 도 17, 도 18a 및 도 18b의 결과물 상에 제2 마스크 패턴들(MP2)이 형성될 수 있다. 상기 제2 마스크 패턴들(MP2)은 제4 영역(RG4)의 제3 절연막(130)의 일부들을 노출하도록 형성될 수 있다. 즉, 상기 제2 마스크 패턴들(MP2)은 상기 제4 영역(RG4)의 일부들을 노출하는 복수개의 제2 개구부들(OP2)을 가질 수 있다. 평면적 관점에서, 상기 제2 개구부들(OP2)은 제1 방향(D1)을 따라 배열될 수 있다.
상기 제2 개구부들(OP2)에 의해 노출된 상기 제3 절연막(130)의 상부에 제2 얕은 리세스 영역들(132)이 형성될 수 있다. 상기 제2 얕은 리세스 영역들(132)은 상기 제2 상부 배선들(M22) 사이에서 상기 제1 방향(D1)을 따라 배열될 수 있다.
도 24, 도 2a, 도 2b 및 도 25를 다시 참조하면, 상기 제2 마스크 패턴들(MP2)을 식각 마스크로 상기 제3 절연막(130)을 식각하고, 이후 상기 제3 절연막(130)을 덮는 제4 절연막(140)을 형성할 수 있다. 이와 동시에 상기 제4 절연막(140)에 의해 둘러싸인 제2 에어갭들(AG2)이 형성될 수 있다.
도 28은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 29a는 도 28의 I-I'선에 따른 단면도이고, 도 29b는 도 28의 II-II'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1, 도 2a, 도 2b, 도 3a 및 도 3b를 참조하여 설명한 반도체 소자와 중복되는 기술적 특징에 대한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다. 도면의 간소화를 위해, 도 28에는 하부 및 상부 배선들과 제1 및 제2 에어갭들(AG2)을 생략하였지만, 이들은 앞서 도 1에 도시된 것과 동일할 수 있다.
도 28, 도 29a 및 도 29b를 참조하면, 데이터를 연산하기 위한 로직 셀의 구체적인 예를 도시하였다. 기판(100)에 활성 패턴들(FN)을 정의하는 소자 분리막들(ST)이 제공될 수 있다. 상기 소자 분리막들(ST)은 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판(100)일 수 있다. 상기 소자 분리막들(ST)은 실리콘 산화막을 포함할 수 있다.
상기 활성 패턴들(FN)은 제2 방향(D2)으로 연장될 수 있다. 상기 활성 패턴들(FN)은 상기 제2 방향(D2)과 교차하는 제1 방향(D1)을 따라 배열될 수 있다. 일 실시예에서, 상기 복수의 활성 패턴들(FN)의 상부들에 복수의 핀 부분들이 각각 제공될 수 있다. 일 예로, 상기 핀 부분들은, 상기 소자 분리막들(ST) 사이로 돌출된 핀(fin) 형상을 가질 수 있다.
상기 활성 패턴들(FN) 상에 상기 활성 패턴들(FN)과 교차하여 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 각각의 상기 게이트 전극들(GE) 아래에 게이트 유전막(GI)이 제공될 수 있고, 각각의 상기 게이트 전극들(GE)의 양 측에 게이트 스페이서들(GS)이 제공될 수 있다. 나아가, 각각의 상기 게이트 전극들(GE)의 상면을 덮는 캐핑 패턴(CP)이 제공될 수 있다.
상기 게이트 전극(GE)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 게이트 유전막(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 캐핑 패턴(CP) 및 상기 게이트 스페이서들(GS)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
각각의 상기 게이트 전극들(GE)의 양 측에 위치하는 상기 활성 패턴들(FN)에 소스/드레인 영역들(SD)이 제공될 수 있다. 각각의 상기 게이트 전극들(GE) 아래에 위치하고, 상기 소스/드레인 영역들(SD) 사이에 개재된 상기 핀 부분들은 채널 영역들(AF)로 이용될 수 있다.
상기 소스/드레인 영역들(SD)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 상기 소스/드레인 영역들(SD)은 상기 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 상기 소스/드레인 영역들(SD)이 상기 기판(100)과 다른 반도체 원소를 포함함으로써, 상기 채널 영역들(AF)에 압축 응력(compressive stress) 또는 인장 응력(tensile stress)이 제공될 수 있다.
상기 기판(100) 상에 제1 층간 절연막(ID1) 및 제2 층간 절연막(ID2)이 순차적으로 적층될 수 있다. 상기 제1 층간 절연막(ID1) 내에 하부 배선들(M11, M12)이 배치될 수 있고, 상기 제2 층간 절연막(ID2) 내에 상부 배선들(M21, M22)이 배치될 수 있다. 상기 제2 하부 배선들(M12) 사이에 제1 에어갭들(AG1)이 제공될 수 있고, 상기 제2 상부 배선들(M22) 사이에 제2 에어갭들(AG2)이 제공될 수 있다. 상기 제1 및 제2 층간 절연막들(ID1, ID2), 상기 하부 및 상부 배선들(M11, M12, M21, M22), 및 상기 제1 및 제2 에어갭들(AG1, AG2)에 관한 구체적인 설명은 앞서 도 1, 도 2a, 도 2b, 도 3a 및 도 3b를 참조하여 설명한 것과 동일할 수 있다.

Claims (20)

  1. 기판 상의 제1 절연막을 포함하는 층간 절연막; 및
    상기 제1 절연막 내에 배치된 복수개의 배선들; 및
    상기 층간 절연막과 상기 배선들 사이에 각각 개재된 복수개의 배리어 패턴들을 포함하되,
    각각의 상기 배리어 패턴들은, 상기 배선들 각각의 바닥면과 양 측벽들을 덮고,
    상기 층간 절연막은, 제1 영역 및 에어갭이 배치된 제2 영역을 갖고,
    상기 에어갭은, 상기 제2 영역 내의 한 쌍의 상기 배선들 사이에 정의되며,
    상기 제1 영역의 상기 제1 절연막의 상면은, 상기 제1 영역 내의 적어도 하나의 상기 배선들의 상면보다 더 낮고,
    각각의 상기 한 쌍의 배선들은, 상기 에어갭에 인접하는 제1 부분 및 이의 중심에 제2 부분을 포함하고,
    상기 제1 부분의 상면은, 상기 양 측벽들 상의 상기 배리어 패턴의 상면보다 낮으며,
    상기 제2 부분의 상면은 상기 제1 부분의 상기 상면보다 높고,
    상기 제2 부분의 상기 상면은, 상기 배리어 패턴의 상기 상면과 동일하거나 더 낮은 레벨에 위치하는 반도체 소자.
  2. 제1항에 있어서,
    상기 층간 절연막은 상기 제1 절연막을 덮는 제2 절연막을 더 포함하고,
    상기 제1 영역의 상기 제2 절연막의 상면과 상기 제2 영역의 상기 제2 절연막의 상면은 서로 공면을 이루는 반도체 소자.
  3. 제2항에 있어서,
    상기 에어갭은 상기 제2 절연막에 의해 둘러싸이고,
    상기 에어갭 아래의 상기 제2 절연막의 두께는, 상기 에어갭 옆의 상기 제2 절연막의 두께보다 더 두꺼운 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 영역의 상기 배선들의 패턴 밀도는 상기 제2 영역의 상기 배선들의 패턴 밀도보다 더 낮은 반도체 소자.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 제1 영역 내의 상기 적어도 하나의 배선들은, 이의 가장자리에 제1 리세스를 갖는 반도체 소자.
  9. 제1항에 있어서,
    상기 한 쌍의 배선들 중 적어도 하나는, 이의 양 가장자리들에 각각 제1 리세스 및 제2 리세스를 갖고,
    상기 제2 리세스는 상기 제1 리세스보다 더 깊은 반도체 소자.
  10. 제1항에 있어서,
    상기 에어갭은, 상기 기판의 상면으로부터 멀어질수록 점진적으로 이의 폭이 작아지는 반도체 소자.
  11. 제10항에 있어서,
    상기 에어갭의 꼭대기(top)는 상기 한 쌍의 배선들의 상면들보다 더 높은 반도체 소자.
  12. 제1항에 있어서,
    상기 에어갭은 상기 한 쌍의 배선들을 따라 일 방향으로 연장되는 반도체 소자.
  13. 제1항에 있어서,
    상기 한 쌍의 배선들은 일 방향으로 연장되고,
    상기 에어갭은 복수개로 제공되어, 상기 한 쌍의 배선들 사이에서 상기 일 방향을 따라 서로 이격되어 배열되는 반도체 소자.
  14. 제1항에 있어서,
    상기 기판 상의 집적회로를 더 포함하되,
    적어도 하나의 상기 배선들은 상기 집적회로와 수직적 및 전기적으로 연결되는 반도체 소자.
  15. 제1항에 있어서,
    상기 기판 내에, 제1 방향으로 연장되는 활성 패턴을 정의하는 소자 분리막을 더 포함하되,
    상기 활성 패턴의 상부는 상기 소자 분리막 상으로 돌출되는 반도체 소자.
  16. 제15항에 있어서,
    상기 활성 패턴을 가로지르며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극을 더 포함하되,
    상기 활성 패턴은, 상기 게이트 전극의 양 측에 배치된 소스/드레인 영역들을 포함하고,
    상기 배선들은 상기 게이트 전극 및 상기 소스/드레인 영역들과 각각 수직적 및 전기적으로 연결되는 반도체 소자.
  17. 기판 상의 층간 절연막;
    상기 층간 절연막 내에 배치된 복수개의 배선들; 및
    상기 층간 절연막과 상기 배선들 사이에 각각 개재된 복수개의 배리어 패턴들을 포함하되,
    각각의 상기 배리어 패턴들은, 상기 배선들 각각의 바닥면과 양 측벽들을 덮고,
    상기 층간 절연막은, 제1 영역 및 에어갭이 배치된 제2 영역을 갖고,
    상기 배선들은 상기 제1 영역 내의 제1 배선 및 상기 제2 영역 내의 제2 배선을 포함하며,
    상기 제2 배선은 상기 에어갭과 인접하는 제1 부분을 갖고,
    상기 제1 부분의 상면은 상기 배리어 패턴의 상면보다 낮으며,
    상기 제2 배선은 그의 가장자리에 제1 리세스를 갖고, 상기 가장자리는 상기 양 측벽들 중 하나와 접하는 상기 제1 부분의 상기 상면에 의해 정의되며,
    상기 제1 배선은 그의 가장자리에 제2 리세스를 갖고, 상기 가장자리는 상기 양 측벽들 중 하나와 접하는 상기 제1 배선의 상면에 의해 정의되며,
    상기 제1 리세스는 상기 제2 리세스보다 더 깊은 반도체 소자.
  18. 제17항에 있어서,
    상기 층간 절연막은 순차적으로 적층된 제1 절연막 및 제2 절연막을 포함하고,
    상기 제2 절연막은, 상기 배선들의 상면들을 덮으며 상기 에어갭을 둘러싸고,
    상기 제1 영역의 상기 제1 절연막의 상면은, 상기 제1 영역 내의 적어도 하나의 상기 배선들의 상면보다 더 낮은 반도체 소자.
  19. 제17항에 있어서,
    상기 제1 영역의 상기 층간 절연막의 상면은 상기 제2 영역의 상기 층간 절연막의 상면과 공면을 이루는 반도체 소자.
  20. 제17항에 있어서,
    상기 제2 배선은 이의 중심에 제2 부분을 더 포함하고,
    상기 제2 부분의 상면은 상기 제1 부분의 상면보다 높은 반도체 소자.
KR1020150178376A 2015-12-14 2015-12-14 반도체 소자 및 이의 제조 방법 KR102449199B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150178376A KR102449199B1 (ko) 2015-12-14 2015-12-14 반도체 소자 및 이의 제조 방법
US15/357,299 US9929099B2 (en) 2015-12-14 2016-11-21 Planarized interlayer dielectric with air gap isolation
US15/897,465 US10186485B2 (en) 2015-12-14 2018-02-15 Planarized interlayer dielectric with air gap isolation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150178376A KR102449199B1 (ko) 2015-12-14 2015-12-14 반도체 소자 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20170070924A KR20170070924A (ko) 2017-06-23
KR102449199B1 true KR102449199B1 (ko) 2022-09-30

Family

ID=59020163

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150178376A KR102449199B1 (ko) 2015-12-14 2015-12-14 반도체 소자 및 이의 제조 방법

Country Status (2)

Country Link
US (2) US9929099B2 (ko)
KR (1) KR102449199B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102449199B1 (ko) * 2015-12-14 2022-09-30 삼성전자주식회사 반도체 소자 및 이의 제조 방법
JP7158415B2 (ja) * 2018-01-11 2022-10-21 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法、並びに電子機器
US10395980B1 (en) 2018-02-21 2019-08-27 Globalfoundries Inc. Dual airgap structure
KR102635828B1 (ko) * 2018-09-20 2024-02-15 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN113517289B (zh) * 2020-04-10 2024-02-09 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090278261A1 (en) 2008-05-12 2009-11-12 Takeshi Harada Semiconductor device and method for fabricating the same
US20130323930A1 (en) 2012-05-29 2013-12-05 Kaushik Chattopadhyay Selective Capping of Metal Interconnect Lines during Air Gap Formation
US20150091175A1 (en) 2013-09-27 2015-04-02 Manish Chandhok Interconnects with fully clad lines

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3597885B2 (ja) 1994-06-06 2004-12-08 テキサス インスツルメンツ インコーポレイテツド 半導体装置
US6376330B1 (en) 1996-06-05 2002-04-23 Advanced Micro Devices, Inc. Dielectric having an air gap formed between closely spaced interconnect lines
US5776833A (en) * 1996-09-04 1998-07-07 Mosel Vitelic Inc. Method for forming metal plug
US6159845A (en) 1999-09-11 2000-12-12 United Microelectronics Corp. Method for manufacturing dielectric layer
JP4106048B2 (ja) 2004-10-25 2008-06-25 松下電器産業株式会社 半導体装置の製造方法及び半導体装置
US20070218677A1 (en) * 2006-03-15 2007-09-20 Manfred Engelhardt Method of Forming Self-Aligned Air-Gaps Using Self-Aligned Capping Layer over Interconnect Lines
US7879683B2 (en) 2007-10-09 2011-02-01 Applied Materials, Inc. Methods and apparatus of creating airgap in dielectric layers for the reduction of RC delay
US8476758B2 (en) 2008-01-09 2013-07-02 International Business Machines Corporation Airgap-containing interconnect structure with patternable low-k material and method of fabricating
JP2009194286A (ja) 2008-02-18 2009-08-27 Panasonic Corp 半導体装置及びその製造方法
WO2009127914A1 (en) 2008-04-17 2009-10-22 Freescale Semiconductor, Inc. Method of sealing an air gap in a layer of a semiconductor structure and semiconductor structure
US7928003B2 (en) * 2008-10-10 2011-04-19 Applied Materials, Inc. Air gap interconnects using carbon-based films
DE102009010845B4 (de) 2009-02-27 2016-10-13 Advanced Micro Devices, Inc. Verfahren zur Herstellung eines Mikrostrukturbauelements mit einer Metallisierungsstruktur mit selbstjustierten Luftspalten und wieder aufgefüllten Luftspaltausschließungszonen
JP2010258215A (ja) * 2009-04-24 2010-11-11 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US8642252B2 (en) 2010-03-10 2014-02-04 International Business Machines Corporation Methods for fabrication of an air gap-containing interconnect structure
US8288268B2 (en) 2010-04-29 2012-10-16 International Business Machines Corporation Microelectronic structure including air gap
JP2012049290A (ja) 2010-08-26 2012-03-08 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び半導体装置
WO2013101096A1 (en) 2011-12-29 2013-07-04 Intel Corporation Airgap interconnect with hood layer and method of forming
KR102154112B1 (ko) * 2013-08-01 2020-09-09 삼성전자주식회사 금속 배선들을 포함하는 반도체 장치 및 그 제조 방법
KR102092863B1 (ko) * 2013-12-30 2020-03-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9305836B1 (en) * 2014-11-10 2016-04-05 International Business Machines Corporation Air gap semiconductor structure with selective cap bilayer
KR20160122364A (ko) * 2015-04-14 2016-10-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102449199B1 (ko) * 2015-12-14 2022-09-30 삼성전자주식회사 반도체 소자 및 이의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090278261A1 (en) 2008-05-12 2009-11-12 Takeshi Harada Semiconductor device and method for fabricating the same
US20130323930A1 (en) 2012-05-29 2013-12-05 Kaushik Chattopadhyay Selective Capping of Metal Interconnect Lines during Air Gap Formation
US20150091175A1 (en) 2013-09-27 2015-04-02 Manish Chandhok Interconnects with fully clad lines

Also Published As

Publication number Publication date
US10186485B2 (en) 2019-01-22
US9929099B2 (en) 2018-03-27
US20180174977A1 (en) 2018-06-21
US20170170184A1 (en) 2017-06-15
KR20170070924A (ko) 2017-06-23

Similar Documents

Publication Publication Date Title
USRE49538E1 (en) Semiconductor device and method of fabricating the same
KR102427326B1 (ko) 반도체 소자 및 이의 제조 방법
KR102282195B1 (ko) 저항 구조체를 갖는 반도체 장치의 제조 방법
KR102413371B1 (ko) 반도체 소자
KR20230118785A (ko) 반도체 장치
KR102449199B1 (ko) 반도체 소자 및 이의 제조 방법
US20170222018A1 (en) Self-aligned bottom up gate contact and top down source-drain contact structure in the premetallization dielectric or interlevel dielectric layer of an integrated circuit
KR20200133092A (ko) 반도체 소자
KR102635828B1 (ko) 반도체 소자 및 이의 제조 방법
TW202205133A (zh) 半導體元件
KR102500943B1 (ko) 반도체 장치 및 이의 제조 방법
KR102459430B1 (ko) 반도체 소자 및 그 제조방법
KR20030060754A (ko) 반도체장치
KR100792384B1 (ko) 5 채널 핀 트랜지스터 및 그 제조 방법
US9870996B1 (en) Semiconductor device and method of fabricating the same
KR101692718B1 (ko) 디램 소자의 제조 방법
KR102702992B1 (ko) 집적회로 장치 및 그 제조 방법
KR102368594B1 (ko) 핀 커패시터를 포함하는 반도체 소자
US10522415B1 (en) Semiconductor device
US20230386929A1 (en) Semiconductor structure and fabrication method thereof
CN115939174A (zh) 一种半导体装置及其制造方法
KR20240162277A (ko) 반도체 소자
KR20230167794A (ko) 반도체 장치 및 제조 방법
KR102031185B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant