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KR102702992B1 - 집적회로 장치 및 그 제조 방법 - Google Patents

집적회로 장치 및 그 제조 방법 Download PDF

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KR102702992B1
KR102702992B1 KR1020190123350A KR20190123350A KR102702992B1 KR 102702992 B1 KR102702992 B1 KR 102702992B1 KR 1020190123350 A KR1020190123350 A KR 1020190123350A KR 20190123350 A KR20190123350 A KR 20190123350A KR 102702992 B1 KR102702992 B1 KR 102702992B1
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trenches
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substrate
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최재복
안용석
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Abstract

집적회로 장치의 제조 방법이 개시된다. 상기 제조 방법은, 기판 상에, 상기 기판의 상면에 평행한 제1 방향으로 연장되며 상기 제1 방향과 수직한 제2 방향을 따라 제1 피치로 배열되는, 제1 하드 마스크 패턴을 형성하는 단계; 상기 제1 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판에 복수의 제1 트렌치를 형성하는 단계; 상기 복수의 제1 트렌치의 내벽 상에 복수의 제1 게이트 전극을 형성하는 단계; 상기 기판 상에, 상기 제1 방향으로 연장되며 상기 제2 방향을 따라 제2 피치로 배열되는, 제2 하드 마스크 패턴을 형성하는 단계; 상기 제2 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판에 복수의 제2 트렌치를 형성하되, 상기 복수의 제2 트렌치 각각이 상기 복수의 제1 트렌치들 중 인접한 2개의 제1 트렌치 사이에 배치되도록 상기 복수의 제2 트렌치를 형성하는 단계; 및 상기 복수의 제2 트렌치의 내벽 상에 복수의 제2 게이트 전극을 형성하는 단계;를 포함한다.

Description

집적회로 장치 및 그 제조 방법{Integrated Circuit devices and manufacturing methods for the same}
본 발명의 기술적 사상은 집적회로 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 매립 채널 어레이 트랜지스터(buried channel array transistor, BCAT)를 포함하는 집적회로 장치 및 그 제조 방법에 관한 것이다.
집적회로 장치의 집적도가 높아지고 크기가 축소되면서, 매립 채널 어레이 트랜지스터의 게이트 전극들 사이의 간격이 축소되고 있다. 특히, 기판에 축소된 간격으로 배열되는 복수의 트렌치를 형성하기 위한 공정과, 복수의 트렌치 내에 게이트 전극을 형성하기 위한 공정의 난이도가 증가한다. 특히 복수의 트렌치 사이의 간격이 좁은 경우, 게이트 전극 형성 공정에서 유발되는 응력에 의해 게이트 전극의 형상 변형이 발생하며, 따라서 집적회로 장치의 전기적 특성이 취약할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 게이트 전극 형성 공정에서 게이트 전극의 형상 변형을 방지할 수 있는 집적회로 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 게이트 전극 형성 공정에서 게이트 전극의 형상 변형이 방지되어 리프레시 특성 등과 같은 전기적 특성이 향상된 집적회로 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치의 제조 방법은, 기판 상에, 상기 기판의 상면에 평행한 제1 방향으로 연장되며 상기 제1 방향과 수직한 제2 방향을 따라 제1 피치로 배열되는, 제1 하드 마스크 패턴을 형성하는 단계; 상기 제1 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판에 복수의 제1 트렌치를 형성하는 단계; 상기 복수의 제1 트렌치의 내벽 상에 복수의 제1 게이트 전극을 형성하는 단계; 상기 기판 상에, 상기 제1 방향으로 연장되며 상기 제2 방향을 따라 제2 피치로 배열되는, 제2 하드 마스크 패턴을 형성하는 단계; 상기 제2 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판에 복수의 제2 트렌치를 형성하되, 상기 복수의 제2 트렌치 각각이 상기 복수의 제1 트렌치들 중 인접한 2개의 제1 트렌치 사이에 배치되도록 상기 복수의 제2 트렌치를 형성하는 단계; 및 상기 복수의 제2 트렌치의 내벽 상에 복수의 제2 게이트 전극을 형성하는 단계;를 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치의 제조 방법은, 기판 상에, 상기 기판의 상면에 평행한 제1 방향으로 연장되며 상기 제1 방향과 수직한 제2 방향을 따라 제1 피치로 배열되는, 제1 하드 마스크 패턴을 형성하는 단계; 상기 제1 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판에 복수의 제1 트렌치를 형성하는 단계; 상기 제1 마스크 패턴을 제거하는 단계; 상기 복수의 제1 트렌치의 내벽 상에 복수의 제1 게이트 전극을 형성하는 단계; 상기 기판 상에, 상기 제1 방향으로 연장되며 상기 제2 방향을 따라 제2 피치로 배열되는, 제2 하드 마스크 패턴을 형성하는 단계; 상기 제2 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판에 복수의 제2 트렌치를 형성하되, 상기 복수의 제2 트렌치 각각이 상기 복수의 제1 트렌치들 중 인접한 2개의 제1 트렌치 사이에 배치되도록 상기 복수의 제2 트렌치를 형성하는 단계; 상기 제2 하드 마스크 패턴을 제거하는 단계; 및 상기 복수의 제2 트렌치의 내벽 상에 복수의 제2 게이트 전극을 형성하는 단계;를 포함하고, 상기 제2 하드 마스크 패턴을 형성하는 단계에서, 상기 복수의 제1 게이트 전극의 상기 제1 방향에 따른 엔드부(end portion)가 상기 제2 하드 마스크 패턴과 수직 오버랩되지 않도록 배치된다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치의 제조 방법은, 기판 상에 복수의 활성 영역을 정의하는 소자 분리막을 형성하는 단계; 상기 기판 상에, 상기 기판의 상면에 평행한 제1 방향으로 연장되며 상기 제1 방향과 수직한 제2 방향을 따라 제1 피치로 배열되는, 제1 하드 마스크 패턴을 형성하는 단계; 상기 제1 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판에 복수의 제1 트렌치를 형성하는 단계; 상기 복수의 제1 트렌치의 내벽 상에 복수의 제1 게이트 전극을 형성하는 단계; 상기 기판 상에, 상기 제1 방향으로 연장되며 상기 제2 방향을 따라 제2 피치로 배열되는, 제2 하드 마스크 패턴을 형성하는 단계; 상기 제2 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판에 복수의 제2 트렌치를 형성하되, 상기 복수의 제2 트렌치 각각이 상기 복수의 제1 트렌치들 중 인접한 2개의 제1 트렌치 사이에 배치되도록 상기 복수의 제2 트렌치를 형성하는 단계; 및 상기 복수의 제2 트렌치의 내벽 상에 복수의 제2 게이트 전극을 형성하는 단계;를 포함하고, 상기 복수의 제1 트렌치는 상기 복수의 활성 영역 및 상기 소자 분리막과 교차하고, 상기 복수의 제2 트렌치는 상기 복수의 활성 영역 및 상기 소자 분리막과 교차한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 메모리 셀 영역을 포함하는 기판; 상기 기판의 상기 메모리 셀 영역 내의 복수의 제1 트렌치 내에 배치되며, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 제1 게이트 전극; 상기 기판의 상기 메모리 셀 영역 내의 복수의 제2 트렌치 내에 배치되고, 상기 제1 방향으로 연장되는 복수의 제2 게이트 전극;을 포함하고, 상기 복수의 제1 게이트 전극과 상기 복수의 제2 게이트 전극은 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 수직한 제2 방향을 따라 교번적으로 배치되며, 상기 복수의 제1 게이트 전극 각각의 제1 엔드부는 상기 메모리 셀 영역의 에지로부터 제1 거리로 이격되며, 상기 복수의 제2 게이트 전극 각각의 제2 엔드부는 상기 메모리 셀 영역의 상기 에지로부터 상기 제1 거리보다 더 큰 제2 거리로 이격된다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 기판 내의 복수의 제1 트렌치 내에 배치되며, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 제1 게이트 전극; 및 상기 기판 내의 복수의 제2 트렌치 내에 배치되고, 상기 제1 방향으로 연장되는 복수의 제2 게이트 전극;을 포함하고, 상기 복수의 제1 게이트 전극과 상기 복수의 제2 게이트 전극은 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 수직한 제2 방향을 따라 교번적으로 배치되며, 평면도에서, 상기 복수의 제1 게이트 전극 각각의 제1 엔드부는 상기 복수의 제2 게이트 전극 각각의 제2 엔드부에 대하여 상기 제1 방향을 따라 외측으로 돌출한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 기판 상에 배치되며, 복수의 활성 영역을 정의하는 소자 분리막; 상기 기판 내의 복수의 제1 트렌치 내에 배치되며, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 제1 게이트 전극; 및 상기 기판 내의 복수의 제2 트렌치 내에 배치되고, 상기 제1 방향으로 연장되는 복수의 제2 게이트 전극;을 포함하고, 상기 복수의 제1 트렌치와 상기 복수의 제2 트렌치는 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 수직한 제2 방향을 따라 교번적으로 배치되며, 평면도에서, 상기 복수의 제1 게이트 전극 각각의 제1 엔드부는 상기 복수의 제2 게이트 전극 각각의 제2 엔드부에 대하여 상기 제1 방향을 따라 외측으로 돌출한다.
본 발명의 기술적 사상에 따르면, 제1 마스크 패턴을 이용하여 복수의 제1 트렌치를 형성하고, 복수의 제1 트렌치 내에 복수의 제1 게이트 전극을 형성한다. 이후 제2 마스크 패턴을 이용하여 복수의 제1 트렌치 중 인접한 2개의 제1 트렌치 사이에 복수의 제2 트렌치 각각이 배치되도록 복수의 제2 트렌치를 형성하고, 복수의 제2 트렌치 내에 복수의 제2 게이트 전극을 형성한다. 따라서, 복수의 제1 트렌치 내에 복수의 제1 게이트 전극을 형성하는 공정에서, 제1 트렌치 사이의 이격 거리가 상대적으로 크므로 제1 게이트 전극 형성 공정에서 응력 발생에 의해 제1 트렌치가 휘어지는 현상이 방지될 수 있다. 복수의 제1 게이트 전극 및 복수의 제2 게이트 전극의 형상 변형이 방지되므로, 상기 집적회로 장치는 우수한 리프레시 특성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 레이아웃도이다.
도 2a는 도 1의 A1-A1' 선에 따른 단면도이고, 도 2b는 도 1의 B1-B1' 및 B2-B2' 선에 따른 단면도들이다.
도 3a 내지 도 22b는 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 공정 순서에 따라 나타내는 개략도들이다.
도 23은 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 예시적인 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 집적회로 장치(100)를 나타내는 레이아웃도이다. 도 2a는 도 1의 A1-A1' 선에 따른 단면도이다. 도 2b는 도 1의 B1-B1' 및 B2-B2' 선에 따른 단면도들이다.
도 1 내지 도 2b를 참조하면, 기판(110)은 메모리 셀 영역(MCA)과 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(MCA)은 매립 채널 어레이 트랜지스터(BCAT)를 포함하는 DRAM 소자가 형성되는 기판(110)의 영역일 수 있다. 주변회로 영역(PERI)은 메모리 셀 영역(MCA)에 형성되는 DRAM 소자를 구동하기 위한 주변회로 트랜지스터가 형성되는 영역일 수 있다. 메모리 셀 영역(MCA)과 주변회로 영역(PERI)의 경계선은 메모리 셀 영역(MCA)의 에지(MCE)로 지칭될 수 있다.
기판(110)은 Si, Ge, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예들에서, 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
기판(110)의 메모리 셀 영역(MCA)에는 소자 분리막(112)에 의해 정의되는 복수의 활성 영역(AC)이 배치될 수 있다. 소자 분리막(112)은 STI (shallow trench isolation) 구조를 가질 수 있다. 예를 들어 소자 분리막(112)은 기판(110) 내에 형성된 소자 분리 트렌치(112T)를 채우는 절연 물질을 포함할 수 있다. 상기 절연 물질은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ (tonen silazene)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
복수의 활성 영역(AC)은 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 도 1에 예시적으로 도시된 것과 같이, 복수의 활성 영역(AC)의 장축은 기판(110)의 상면에 평행한 D3 방향을 따라 배열될 수 있다. 예시적인 실시예들에 있어서, 복수의 활성 영역(AC)에 P형 또는 N형 불순물들이 도핑될 수 있다.
복수의 제1 트렌치(120T1)와 복수의 제2 트렌치(120T2)는 기판(110)의 상면(110M)에 평행한 제1 방향(X 방향)을 따라 연장될 수 있고, 제2 방향(Y 방향)을 따라 교번적으로(alternately) 배치될 수 있다. 복수의 제1 트렌치(120T1)와 복수의 제2 트렌치(120T2)는 복수의 활성 영역(AC)과 교차하며, 기판(110)의 상면으로부터 기판(110) 내부로 연장될 수 있다. 예를 들어, 복수의 활성 영역(AC) 중 하나의 활성 영역(AC)은 복수의 제1 트렌치(120T1) 중 하나의 제1 트렌치(120T1) 및 복수의 제2 트렌치(120T2) 중 하나의 제2 트렌치(120T2)와 교차할 수 있다.
도 2b에 도시된 것과 같이, 복수의 제1 트렌치(120T1)는 복수의 활성 영역(AC)과 수직 오버랩되는 제1 부분(TP1A)과, 소자 분리막(112)과 수직 오버랩되는 제2 부분(TP1B)을 포함할 수 있고, 제1 부분(TP1A)의 바닥면이 제2 부분(TP1B)의 바닥면보다 더 높은 레벨에 배치될 수 있다. 이에 따라, 제1 부분(TP1A)의 바닥면은 기판(110)의 상면(110M)으로부터 제1 깊이(D1)를 가지며, 제2 부분(TP1B)의 바닥면은 기판(110)의 상면(110M)으로부터 제2 깊이(D2)를 가지며, 제2 깊이(D2)가 제1 깊이(D1)보다 더 클 수 있다.
또한, 복수의 제2 트렌치(120T2)는 복수의 활성 영역(AC)과 수직 오버랩되는 제3 부분(TP2A)과, 소자 분리막(112)과 수직 오버랩되는 제4 부분(TP2B)을 포함할 수 있고, 제3 부분(TP2A)의 바닥면이 제4 부분(TP2B)의 바닥면보다 더 높은 레벨에 배치될 수 있다. 이에 따라, 제3 부분(TP2A)의 바닥면은 기판(110)의 상면(110M)으로부터 제3 깊이(D3)를 가지며, 제4 부분(TP2B)의 바닥면은 기판(110)의 상면(110M)으로부터 제4 깊이(D4)를 가지며, 제4 깊이(D4)가 제3 깊이(D3)보다 더 클 수 있다.
또한 제1 부분(TP1A)의 바닥면이 제3 부분(TP2A)의 바닥면과 실질적으로 동일한 레벨에 배치될 수 있고, 제2 부분(TP1B)의 바닥면이 제4 부분(TP2B)의 바닥면과 실질적으로 동일한 레벨에 배치될 수 있다. 즉, 제1 깊이(D1)는 제3 깊이(D3)와 실질적으로 동일할 수 있고, 제2 깊이(D2)는 제4 깊이(D4)와 실질적으로 동일할 수 있다.
복수의 제1 트렌치(120T1) 양측 및 복수의 제2 트렌치(120T2) 양측에 위치하는 활성 영역(AC) 상부(upper portion)에는 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2)이 배치될 수 있다. 제1 소스/드레인 영역(SD1)과 제2 소스/드레인 영역(SD2)은 활성 영역(AC)에 도핑된 불순물과는 다른 도전형을 갖는 불순물이 도핑된 불순물 영역일 수 있다. 제1 소스/드레인 영역(SD1)과 제2 소스/드레인 영역(SD2)에는 N형 또는 P형 불순물들이 도핑될 수 있다.
복수의 제1 트렌치(120T1) 내부에는 복수의 제1 게이트 전극(120G1)이 배치될 수 있고, 복수의 제1 트렌치(120T1) 내벽과 복수의 제1 게이트 전극(120G1) 사이에는 제1 게이트 절연층(122-1)이 배치되고, 복수의 제1 트렌치(120T1) 내부에서 복수의 제1 게이트 전극(120G1) 상에는 제1 게이트 캡핑층(124-1)이 배치될 수 있다. 복수의 제2 트렌치(120T2) 내부에는 복수의 제2 게이트 전극(120G2)이 배치될 수 있고, 복수의 제2 트렌치(120T2) 내벽과 복수의 제2 게이트 전극(120G2) 사이에는 제2 게이트 절연층(122-2)이 배치되고, 복수의 제2 트렌치(120T2) 내부에서 복수의 제2 게이트 전극(120G2) 상에는 제2 게이트 캡핑층(124-2)이 배치될 수 있다.
제1 및 제2 게이트 절연층(122-1, 122-2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, ONO (oxide/nitride/oxide), 또는 실리콘 산화물보다 높은 유전 상수를 가지는 고유전물질 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 제1 및 제2 게이트 절연층(122-1, 122-2)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 제1 및 제2 게이트 절연층(122-1, 122-2)은 HfO2, ZrO2, Al2O3, HfAlO3, Ta2O3, TiO2, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되지 않는다.
복수의 제1 게이트 전극(120G1)은 제1 게이트 절연층(122-1) 상에서 제1 트렌치(120T1)의 바닥부로부터 소정의 높이까지 제1 트렌치(120T1)를 채우도록 형성될 수 있다. 복수의 제2 게이트 전극(120G2)은 제2 게이트 절연층(122-2) 상에서 제2 트렌치(120T2)의 바닥부로부터 소정의 높이까지 제2 트렌치(120T2)를 채우도록 형성될 수 있다. 제1 및 제2 게이트 전극(120G1, 120G2)은 제1 및 제2 게이트 절연층(122-1, 122-2) 상에 배치되는 일함수 조절 도전층(120W)과 일함수 조절 도전층(120W) 상에서 제1 및 제2 트렌치(120T1, 120T2)의 바닥부를 채우는 매립 도전층(120F)을 포함할 수 있다. 예를 들어, 일함수 조절 도전층(120W)은 Ti, TiN, TiAlN, TiAlC, TiAlCN, TiSiCN, Ta, TaN, TaAlN, TaAlCN, TaSiCN 등과 같은 금속, 금속 질화물 또는 금속 탄화물을 포함할 수 있고, 매립 도전층(120F)은 W, WN, TiN, TaN 중 적어도 하나를 포함할 수 있다.
제1 및 제2 게이트 캡핑층(124-1, 124-2)은 게이트 전극(120G1, 120G2) 상에서 제1 및 제2 트렌치(120T1, 120T2)의 잔류 부분을 채울 수 있다. 예를 들어, 제1 및 제2 게이트 캡핑층(124-1, 124-2)은 실리콘 산화물, 실리콘 산질화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
평면도에서, 복수의 제1 게이트 전극(120G1)의 제1 엔드부(120E1)는 메모리 셀 영역(MCA)의 에지(MCE)로부터 제1 방향(X 방향)을 따라 제1 거리(DL1)로 이격되고, 복수의 제2 게이트 전극(120G2)의 제2 엔드부(120E2)는 메모리 셀 영역(MCA)의 에지(MCE)로부터 제1 방향(X 방향)을 따라 제2 거리(DL2)로 이격될 수 있다. 제2 거리(DL2)가 제1 거리(DL1)보다 더 클 수 있다. 예를 들어, 제2 거리(DL2)는 제1 거리(DL1)보다 약 1 내지 수백 nm만큼 더 클 수 있으나, 이에 한정되는 것은 아니다.
평면도에서, 복수의 제1 게이트 전극(120G1)의 제1 엔드부(120E1)는 복수의 제2 게이트 전극(120G2)의 제2 엔드부(120E2)에 대하여 제1 방향(X 방향)을 따라 외측으로(또는 주변회로 영역(PERI)을 향해) 돌출될 수 있다. 즉, 복수의 제1 게이트 전극(120G1)의 제1 엔드부(120E1)는 제1 연장선(EX1)과 정렬될 수 있고, 복수의 제2 게이트 전극(120G2)의 제2 엔드부(120E2)는 제2 연장선(EX2)과 정렬될 수 있으며, 제1 연장선(EX1)과 제2 연장선(EX2)은 제1 방향(X 방향)을 따라 이격되어 배치될 수 있다. 예를 들어, 제1 연장선(EX1)과 메모리 셀 영역(MCA)의 에지(MCE) 사이의 제1 방향(X 방향)을 따른 이격 거리가 제1 거리(DL1)에 대응될 수 있고, 제2 연장선(EX2)과 메모리 셀 영역(MCA)의 에지(MCE) 사이의 제1 방향(X 방향)을 따른 이격 거리가 제2 거리(DL2)에 대응될 수 있다.
예시적인 실시예들에서, 복수의 제1 게이트 전극(120G1)은 복수의 제2 게이트 전극(120G2)과 별개의 공정을 통해 형성될 수 있다. 예를 들어, 기판(110) 상에 제1 하드 마스크 패턴(222P)을 형성하고, 제1 하드 마스크 패턴(222P)을 식각 마스크로 사용하여 복수의 제1 트렌치(120T1)를 형성한 후, 복수의 제1 트렌치(120T1) 내에 복수의 제1 게이트 전극(120G1)을 형성할 수 있다. 이후 기판(110) 상에 제2 하드 마스크 패턴(262P)을 형성하고, 제2 하드 마스크 패턴(262P)을 식각 마스크로 사용하여 복수의 제2 트렌치(120T2)를 형성한 후, 복수의 제2 트렌치(120T2) 내에 복수의 제2 게이트 전극(120G2)을 형성할 수 있다. 제1 하드 마스크 패턴(222P)의 단부의 위치가 제2 하드 마스크 패턴(262P)의 단부의 위치와 정렬되지 않을 수 있고, 이러한 경우에 복수의 제1 게이트 전극(120G1)의 제1 엔드부(120E1)가 복수의 제2 게이트 전극(120G2)의 제2 엔드부(120E2)와 제1 방향(X 방향)을 따라 소정의 거리(예를 들어, DL2-DL1)만큼 이격될 수 있다.
제1 소스/드레인 영역(SD1) 상에는 기판(110)의 상면에 평행하고 X 방향에 수직한 Y 방향을 따라 연장되는 비트 라인 구조물(130)이 형성될 수 있다. 비트 라인 구조물(130)은 기판(110) 상에 순차적으로 적층된 비트 라인 콘택(132), 비트 라인(134), 비트 라인 캡핑층(136), 및 비트 라인 스페이서(138)를 포함할 수 있다. 예를 들어, 비트 라인 콘택(132)은 폴리실리콘을 포함할 수 있고, 비트 라인(134)은 금속 물질을 포함할 수 있다. 비트 라인 캡핑층(136)은 실리콘 질화물 또는 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 비트 라인 스페이서(138)는 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물과 같은 절연 물질로 구성된 단일층 구조 또는 다중층 구조를 가질 수 있다. 일부 실시예들에서, 비트 라인 스페이서(138)는 에어 스페이스(도시 생략)를 더 포함할 수도 있다. 선택적으로, 비트 라인 콘택(132)과 비트 라인(134) 사이에 비트 라인 중간층(도시 생략)이 개재될 수 있다. 상기 비트 라인 중간층은 텅스텐 실리사이드와 같은 금속 실리사이드, 또는 텅스텐 질화물과 같은 금속 질화물을 포함할 수 있다.
도 2a에는 비트 라인 콘택(132)이 기판(110)의 상면(110M)과 동일한 레벨의 바닥면을 갖도록 형성된 것이 예시적으로 도시되었으나, 이와는 달리 기판(110)의 상면(110M)으로부터 소정의 깊이로 리세스(도시 생략)가 형성되고 비트 라인 콘택(132)이 상기 리세스 내부까지 연장되어, 비트 라인 콘택(132)의 바닥면이 기판(110)의 상면(110M)보다 낮은 레벨에 형성될 수도 있다.
기판(110) 상에는 제1 절연층(142), 제2 절연층(144), 및 제3 절연층(146)이 순서대로 배치될 수 있고, 비트 라인 구조물(130)이 제1 절연층(142) 및 제2 절연층(144)을 관통하여 제1 소스/드레인 영역(SD1)과 연결될 수 있다.
커패시터 콘택(150)은 제1 내지 제3 절연층(142, 144, 146)을 관통하여 제2 소스/드레인 영역(SD2)과 연결될 수 있다. 예시적인 실시예들에 있어서, 커패시터 콘택(150)은 기판(110) 상에 순차적으로 적층된 하부 콘택 패턴(도시 생략), 금속 실리사이드층(도시 생략), 및 상부 콘택 패턴(도시 생략)과, 상기 상부 콘택 패턴의 측면과 바닥면을 둘러싸는 배리어층(도시 생략)을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 하부 콘택 패턴은 폴리실리콘을 포함하고, 상기 상부 콘택 패턴은 금속 물질을 포함할 수 있다. 상기 배리어층은 도전성을 갖는 금속 질화물을 포함할 수 있다.
제3 절연층(146) 상에는 커패시터 콘택(150)과 연결되는 커패시터 구조물(CS1)이 배치될 수 있다. 커패시터 구조물(CS1)은 하부 전극(도시 생략), 상기 하부 전극을 콘포말하게 커버하는 유전층(도시 생략), 및 상부 전극(도시 생략)을 포함할 수 있다. 예를 들어, 하부 전극(170)은 수직 방향(Z 방향)으로 연장하는 필라 또는 기둥 형상일 수 있다. 다른 예시에서, 하부 전극(170)은 실린더 형상 또는 아래가 막힌 컵 형상일 수 있다. 커패시터 구조물(CS1)과 커패시터 콘택(150) 사이에 랜딩 패드(도시 생략)가 더 형성될 수도 있다.
일반적으로, 집적회로 장치(100)의 소자 치수가 축소됨에 따라 4중 패터닝 기술(QPT)에 의해 하드 마스크 패턴을 형성하고, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 기판에 복수의 트렌치를 형성한 후, 복수의 트렌치 내에 게이트 전극을 형성한다. 그러나 복수의 트렌치 사이의 간격이 좁은 경우, 게이트 전극 형성 공정에서 유발되는 응력에 의해 복수의 트렌치가 휘는 등 복수의 트렌치의 형상 변형이 발생할 수 있고, 이에 따라 복수의 트렌치 내에 배치되는 복수의 게이트 전극의 형상 변형이 발생하거나 복수의 게이트 전극의 높이의 정밀한 조절이 어려워질 수 있다. 이러한 경우에, 집적회로 장치는 예를 들어 취약한 리프레시 특성과 같은 취약한 전기적 특성을 가질 수 있다.
그러나 전술한 실시예들에 따르면, 제1 하드 마스크 패턴(222P)을 이용하여 복수의 제1 트렌치(120T1)를 형성하고, 복수의 제1 트렌치(120T1) 내에 복수의 제1 게이트 전극(120G1)을 형성한다. 이후 제2 하드 마스크 패턴(262P)을 이용하여 복수의 제1 트렌치(120T1) 중 인접한 2개의 제1 트렌치(120T1) 사이에 복수의 제2 트렌치(120T2) 각각이 배치되도록 복수의 제2 트렌치(120T2)를 형성하고, 복수의 제2 트렌치(120T2) 내에 복수의 제2 게이트 전극(120G2)을 형성한다. 따라서, 복수의 제1 트렌치(120T1) 내에 복수의 제1 게이트 전극(120G1)을 형성하는 공정에서, 제1 트렌치(120T1) 사이의 이격 거리가 상대적으로 크므로 제1 게이트 전극(120G1) 형성 공정에서 응력 발생에 의해 제1 트렌치(120T1)가 휘어지는 현상이 방지될 수 있다. 이러한 방법에 따르면 복수의 제1 게이트 전극(120G1) 및 복수의 제2 게이트 전극(120G2)의 형상 변형이 방지되므로, 상기 집적회로 장치는 우수한 리프레시 특성을 가질 수 있다.
도 3a 내지 도 22b는 예시적인 실시예들에 따른 집적회로 장치(100)의 제조 방법을 공정 순서에 따라 나타내는 개략도들이다. 구체적으로 도 3b, 4b, 5b, 6b, 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b, 16b, 17b, 18b, 19b, 20b, 21b, 및 22b는 각각 도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a, 17a, 18a, 19a, 20a, 21a, 및 22a의 B-B' 선에 따른 단면도들이다. 도 3a 내지 도 22b에서, 도 1 내지 도 2b에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 3a 및 도 3b를 참조하면, 기판(110)에 소자 분리 트렌치(112T)를 형성하고, 소자 분리 트렌치(112T) 내에 소자 분리막(112)을 형성할 수 있다. 소자 분리막(112)에 의해 기판(110)에 활성 영역(AC)이 정의될 수 있다.
이후, 기판(110)에 제1 버퍼 절연층(210)을 형성하고, 제1 버퍼 절연층(210) 상에 제1 마스크 스택(220)을 형성할 수 있다. 제1 마스크 스택(220)은 제1 버퍼 절연층(210) 상에 순차적으로 적층된 제1 하드 마스크층(222), 제1 중간층(224), 기준층(226), 및 제2 중간층(228)을 포함할 수 있다.
예시적인 실시예들에서, 제1 하드 마스크층(222)은 비정질 탄소층(amorphous carbon layer, ACL)을 포함할 수 있으나 이에 한정되는 것은 아니다. 제1 중간층(224) 및 제2 중간층(228)은 SiON 또는 Si 및 C를 포함하는 스핀코팅막을 포함할 수 있다. 제1 기준층(226)은 탄소 함량이 높은 유기화합물을 포함할 수 있다. 예를 들어, 제1 기준층(226)은 제1 중간층(224) 상에 탄소 함량이 높은 유기화합물을 포함하는 용액을 스핀 코팅하고, 상기 유기화합물을 포함하는 용액을 베이킹함에 의해 형성될 수 있다. 제1 기준층(226)은 SOH(spin-on hardmask) 물질을 포함할 수 있다.
이후, 제1 마스크 스택(220) 상에 제1 포토레지스트 패턴(232)을 형성할 수 있다. 제1 포토레지스트 패턴(232)은 최종적으로 형성하고자 하는 미세 패턴의 피치(P)(도 1 참조)보다 4배 큰 피치(4P)를 가지고 반복적으로 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 제1 포토레지스트 패턴(232)을 식각 마스크로 사용하여 제2 중간층(228) 및 제1 기준층(226)을 식각하여 복수의 제1 기준층 패턴(226P)을 형성할 수 있다. 복수의 제1 기준층 패턴(226P)은 제1 포토레지스트 패턴(232)의 피치(4P)에 대응되는 피치(4P)로 배열될 수 있다.
이 때, 복수의 제1 기준층 패턴(226P) 상에 위치하는 제2 중간층(228)이 모두 제거되고 복수의 제1 기준층 패턴(226P)의 상면이 노출될 수도 있다. 도 4b에 도시되는 것과는 달리, 복수의 제1 기준층 패턴(226P) 상에 위치하는 제2 중간층(228) 일부분이 잔류할 수 있다.
도 5a 및 도 5b를 참조하면, 제1 중간층(224)의 상면 및 복수의 제1 기준층 패턴(226P)의 측면 및 상면 상에 제1 라이너(234)가 형성될 수 있다. 제1 라이너(234)는 원자층 증착(atomic layer deposition, ALD) 공정에 의해 형성된 실리콘 산화물 등을 포함할 수 있다.
제1 라이너(234)는 복수의 제1 기준층 패턴(226P)을 컨포말하게 커버하도록 형성될 수 있고, 이에 따라 복수의 제1 기준층 패턴(226P) 중 인접한 2개의 제1 기준층 패턴(226P) 사이의 공간을 완전하게 채우지 않을 수 있다. 복수의 제1 기준층 패턴(226P) 중 인접한 2개의 제1 기준층 패턴(226P) 사이의 공간에 형성된 제1 라이너(234)의 상면에 의해 복수의 리세스(234R)가 정의될 수 있다. 제1 라이너(234)의 두께는 복수의 제1 기준층 패턴(226P) 중 하나의 제1 방향(X 방향)에 따른 폭(W11)이 복수의 리세스(234R) 중 하나의 제1 방향(X 방향)에 따른 폭(W12)과 실질적으로 동일하도록 선택될 수 있다. 예를 들어, 제1 라이너(234)의 두께는 약 1 내지 10 나노미터일 수 있다.
도 6a 및 도 6b를 참조하면, 제1 라이너(234) 상에서 복수의 리세스(234R) 내부를 채우는 제1 매립층(236)을 형성할 수 있다. 제1 매립층(236)은 탄소 함량이 높은 유기 화합물을 포함할 수 있고, 예를 들어 탄화수소 화합물 및 그 유도체로 구성되는 유기 화합물을 포함할 수 있다. 예를 들어, 제1 매립층(236)은 제1 중간층(224) 상에 탄소 함량이 높은 유기 화합물을 포함하는 용액을 스핀 코팅하고, 상기 유기 화합물을 포함하는 용액을 베이킹함에 의해 형성될 수 있다. 제1 매립층(236)은 SOH(spin-on hardmask) 물질을 포함할 수 있다. 제1 매립층(236)은 제1 기준층(226)과 동일한 물질을 사용하여 형성될 수 있다. 제1 매립층(236)은 제1 기준층 패턴(226P) 및 제1 라이너(234)의 상면을 모두 커버하도록 충분히 큰 두께로 형성될 수 있다. 이와는 달리, 제1 매립층(236)의 상면이 제1 라이너(234)의 상면보다 더 낮거나 같은 레벨에 배치될 수 있는 두께로 형성될 수도 있다.
도 7a 및 도 7b를 참조하면, 제1 매립층(236) 상에 제3 중간층(238)이 형성될 수 있다. 제3 중간층(238)은 SiON 또는 Si 및 C를 포함하는 스핀코팅막을 포함할 수 있다.
이후, 제3 중간층(238) 상에는 제1 트리밍 마스크 패턴(242)을 형성할 수 있다. 제1 트리밍 마스크 패턴(242)은 메모리 셀 영역(MCA)의 에지(MCE)에 인접한 제1 기준층 패턴(226P)의 에지 부분(226PE)을 커버하지 않도록 배치될 수 있다. 예를 들어, 제1 트리밍 마스크 패턴(242)은 메모리 셀 영역(MCA)의 에지(MCE)로부터 제1 거리(DL1)만큼 이격되어 있다. 예시적인 실시예들에서, 제1 트리밍 마스크 패턴(242)은 실리콘을 함유하는 포토레지스트 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 8a 및 도 8b를 참조하면, 제1 트리밍 마스크 패턴(242)을 식각 마스크로 이용하여 제1 매립층(236)의 노출된 부분을 식각할 수 있다. 이에 의해 제1 트리밍 마스크 패턴(242)에 의해 커버되지 않은 영역(즉, 메모리 셀 영역(MCA)의 에지(MCE)에 인접한 영역과 주변 회로 영역(PERI))에서 제1 라이너(234)의 상면이 노출될 수 있다. 예를 들어, 제1 매립층(236)의 노출된 부분을 식각하기 위하여, CO, N2, Ar 중 적어도 하나를 포함하는 식각 공정이 수행될 수 있다. 이후, 제1 트리밍 마스크 패턴(242)에 의해 커버되지 않은 영역에서 노출되는 제1 라이너(234) 및 제1 기준층 패턴(226P)의 에지 부분(226PE)이 제거될 수 있다.
이후, 제1 트리밍 마스크 패턴(242)을 제거하여 제1 트리밍 마스크 패턴(242)에 의해 커버되었던 제1 매립층(236) 부분을 노출시키고, 제1 라이너(234)의 상면이 노출될 때까지 제1 매립층(236)의 상측 일부분을 제거하여 리세스(234R) 내에 배치되는 복수의 제1 매립층 패턴(236P)을 형성할 수 있다.
도 9a 및 도 9b를 참조하면, 제1 라이너(234)의 노출된 부분을 제거하여 복수의 제1 기준층 패턴(226P)의 상면을 노출시킬 수 있다. 이 때, 복수의 제1 기준층 패턴(226P)의 상면과 복수의 제1 매립층 패턴(236P)의 상면이 모두 노출될 수 있다. 또한 복수의 제1 기준층 패턴(226P)과 복수의 제1 매립층 패턴(236P) 사이의 제1 라이너(234) 부분이 제거되어 복수의 제1 기준층 패턴(226P)과 복수의 제1 매립층 패턴(236P) 사이에서 제1 중간층(224)의 상면이 노출될 수 있다. 예를 들어, 제1 라이너(234)를 제거하기 위한 공정은 습식 식각 공정 또는 건식 식각 공정일 수 있다.
평면도에서, 복수의 제1 기준층 패턴(226P)과 복수의 제1 매립층 패턴(236P)은 교번적으로 배치될 수 있고, 복수의 제1 기준층 패턴(226P)의 상면은 복수의 제1 매립층 패턴(236P)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다.
도 10a 및 도 10b를 참조하면, 복수의 제1 기준층 패턴(226P)과 복수의 제1 매립층 패턴(236P)을 식각 마스크로 사용하여 제1 하드 마스크층(222)을 식각하여 복수의 제1 하드 마스크 패턴(222P)을 형성할 수 있다. 한편, 복수의 제1 하드 마스크 패턴(222P) 상에 제1 중간층(224)의 일부분이 잔류할 수 있으나, 이와는 달리 제1 중간층(224)이 모두 제거되고 복수의 제1 하드 마스크 패턴(222P)의 상면이 노출될 수 있다.
예시적인 실시예들에서, 복수의 제1 하드 마스크 패턴(222P)은 제1 피치(2P)로 배열될 수 있고, 복수의 제1 하드 마스크 패턴(222P)의 제1 피치(2P)는 최종적으로 형성하고자 하는 미세 패턴의 피치(P)의 2배일 수 있다. 예를 들어, 복수의 제1 하드 마스크 패턴(222P)의 제1 피치(2P)는 제1 포토레지스트 패턴(232)의 피치(4P)의 1/2배일 수 있다.
도 11a 및 도 11b를 참조하면, 제1 하드 마스크 패턴(222P)을 식각 마스크로 사용하여 제1 버퍼 절연층(210), 활성 영역(AC), 및 소자 분리막(112)을 식각하여 복수의 제1 트렌치(120T1)를 형성할 수 있다. 복수의 제1 트렌치(120T1)는 제1 방향(X 방향)을 따라 연장될 수 있다.
복수의 제1 트렌치(120T1)는 복수의 활성 영역(AC)과 수직 오버랩되는 제1 부분(TP1A)과, 소자 분리막(112)과 수직 오버랩되는 제2 부분(TP1B)을 포함할 수 있고, 제1 부분(TP1A)의 바닥면이 제2 부분(TP1B)의 바닥면보다 더 높은 레벨에 배치될 수 있다. 이에 따라, 제1 부분(TP1A)의 바닥면은 기판(110)의 상면(110M)으로부터 제1 깊이(D1)(도 2b 참조)를 가지며, 제2 부분(TP1B)의 바닥면은 기판(110)의 상면(110M)으로부터 제2 깊이(D2)(도 2b 참조)를 가지며, 제2 깊이(D2)가 제1 깊이(D1)보다 더 클 수 있다.
도 12a 및 도 12b를 참조하면, 제1 하드 마스크 패턴(222P)을 제거하고, 복수의 제1 트렌치(120T1) 내에 제1 게이트 절연층(122-1)을 형성할 수 있다. 제1 게이트 절연층(122-1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, ONO, 또는 실리콘 산화물보다 높은 유전 상수를 가지는 고유전물질 중에서 선택되는 적어도 하나를 사용하여 ALD 공정, 화학 기상 증착(chemical vapor deposition, CVD) 공정, 또는 열산화 공정 중 적어도 하나에 의해 형성될 수 있다.
이후, 제1 게이트 절연층(122-1) 상에 복수의 제1 트렌치(120T1) 내부를 채우는 게이트 도전층(도시 생략)을 형성한 후 제1 버퍼 절연층(210)의 상면이 노출될 때까지 평탄화 공정 또는 에치백 공정을 수행하여 복수의 제1 게이트 전극(120G1)을 형성할 수 있다.
복수의 제1 게이트 전극(120G1)은 제1 게이트 절연층(122-1) 상에 배치되는 일함수 조절 도전층(120W)과 일함수 조절 도전층(120W) 상에서 제1 트렌치(120T1)의 바닥부를 채우는 매립 도전층(120F)을 포함할 수 있다. 예를 들어, 일함수 조절 도전층(120W)은 Ti, TiN, TiAlN, TiAlC, TiAlCN, TiSiCN, Ta, TaN, TaAlN, TaAlCN, TaSiCN 등과 같은 금속, 금속 질화물 또는 금속 탄화물을 포함할 수 있고, 매립 도전층(120F)은 W, WN, TiN, TaN 중 적어도 하나를 포함할 수 있다.
평면도에서, 복수의 제1 게이트 전극(120G1)은 제2 방향(Y 방향)을 따라 제1 피치(2P)로 배열될 수 있고, 제1 피치(2P)는 최종적으로 형성하고자 하는 미세 패턴의 피치(P)(도 1 참조)의 2배일 수 있다. 복수의 제1 게이트 전극(120G1)의 제1 엔드부(120E1)는 제1 연장선(EX1)과 정렬될 수 있고, 제1 연장선(EX1)은 제1 트리밍 마스크 패턴(242)(도 7a 참조)의 에지에 대응될 수 있다.
도 13a 및 도 13b를 참조하면, 복수의 제1 게이트 전극(120G1)과 제1 버퍼 절연층(210) 상에 제2 버퍼 절연층(250)을 형성할 수 있다. 제2 버퍼 절연층(250)은 복수의 제1 게이트 전극(120G1)의 상면을 커버할 수 있다.
도 14a 및 도 14b를 참조하면, 제2 버퍼 절연층(250) 상에 제2 마스크 스택(260)을 형성할 수 있다. 제2 마스크 스택(260)은 제2 버퍼 절연층(250) 상에 순차적으로 적층된 제2 하드 마스크층(262), 제4 중간층(264), 제2 기준층(266), 및 제5 중간층(268)을 포함할 수 있다. 제2 하드 마스크층(262)은 비정질 탄소층(ACL)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 제4 중간층(264) 및 제5 중간층(268)은 SiON 또는 Si 및 C를 포함하는 스핀코팅막을 포함할 수 있다. 제2 기준층(266)은 탄소 함량이 높은 유기화합물을 포함할 수 있다. 예를 들어, 제2 기준층(266)은 제4 중간층(264) 상에 탄소 함량이 높은 유기화합물을 포함하는 용액을 스핀 코팅하고, 상기 유기화합물을 포함하는 용액을 베이킹함에 의해 형성될 수 있다. 제2 기준층(266)은 SOH 물질을 포함할 수 있다.
이후, 제2 마스크 스택(260) 상에 제2 포토레지스트 패턴(272)을 형성할 수 있다. 제2 포토레지스트 패턴(272)은 최종적으로 형성하고자 하는 미세 패턴의 피치(P)보다 4배 큰 제1 피치(4P)를 가지고 반복적으로 형성될 수 있다. 제2 포토레지스트 패턴(272)은 제1 포토레지스트 패턴(232)의 위치에 대하여, 최종적으로 형성하고자 하는 미세 패턴의 피치(P)만큼 제2 방향(Y 방향)으로 이격되어 배치될 수 있다.
도 15a 및 도 15b를 참조하면, 제2 포토레지스트 패턴(272)을 식각 마스크로 사용하여 제5 중간층(268) 및 제2 기준층(266)을 식각하여 복수의 제2 기준층 패턴(266P)을 형성할 수 있다. 복수의 제2 기준층 패턴(266P)은 제2 포토레지스트 패턴(272)의 제1 피치(4P)에 대응되는 피치(4P)로 배열될 수 있다.
이 때, 복수의 제2 기준층 패턴(266P) 상에 위치하는 제5 중간층(268)이 모두 제거되고 복수의 제2 기준층 패턴(266P)의 상면이 노출될 수도 있다.
이후, 제4 중간층(264)의 상면 및 복수의 제2 기준층 패턴(266P)의 측면 및 상면 상에 제2 라이너(274)가 형성될 수 있다. 제2 라이너(274)는 ALD 공정에 의해 형성된 실리콘 산화물 등을 포함할 수 있다. 제2 라이너(274)는 복수의 제2 기준층 패턴(266P)을 컨포말하게 커버하도록 형성될 수 있고, 이에 따라 복수의 제2 기준층 패턴(266P) 중 인접한 2개의 제2 기준층 패턴(266P) 사이의 공간을 완전하게 채우지 않을 수 있다. 복수의 제2 기준층 패턴(266P) 중 인접한 2개의 제2 기준층 패턴(266P) 사이의 공간에 형성된 제2 라이너(274)의 상면에 의해 복수의 리세스(274R)가 정의될 수 있다. 제2 라이너(274)의 두께는 복수의 제2 기준층 패턴(266P) 중 하나의 제1 방향(X 방향)에 따른 폭(W21)이 복수의 리세스(274R) 중 하나의 제1 방향(X 방향)에 따른 폭(W22)과 실질적으로 동일하도록 선택될 수 있다.
이후, 제2 라이너(274) 상에서 복수의 리세스(274R) 내부를 채우는 제2 매립층(276)을 형성할 수 있다. 제2 매립층(276)은 탄소 함량이 높은 유기화합물을 포함할 수 있다. 예를 들어, 제2 매립층(276)은 제4 중간층(264) 상에 탄소 함량이 높은 유기화합물을 포함하는 용액을 스핀 코팅하고, 상기 유기화합물을 포함하는 용액을 베이킹함에 의해 형성될 수 있다. 제2 매립층(276)은 SOH 물질을 포함할 수 있다. 제2 매립층(276)은 제2 기준층(266)과 동일한 물질을 사용하여 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 제2 매립층(276) 상에 제6 중간층(278)이 형성될 수 있다. 제6 중간층(278)은 SiON 또는 Si 및 C를 포함하는 스핀코팅막을 포함할 수 있다.
이후, 제6 중간층(278) 상에는 제2 트리밍 마스크 패턴(282)을 형성할 수 있다. 제2 트리밍 마스크 패턴(282)은 메모리 셀 영역(MCA)의 에지(MCE)에 인접한 제2 기준층 패턴(266P)의 에지 부분(226PE)을 커버하지 않도록 배치될 수 있다. 제2 트리밍 마스크 패턴(282)은 제1 트리밍 마스크 패턴(242)의 에지로부터 이격되어 배치될 수 있다. 이에 따라 메모리 셀 영역(MCA)의 에지(MCE)로부터 제2 거리(DL2)만큼 이격되어 있고, 제2 거리(DL2)는 제1 트리밍 마스크 패턴(242)의 메모리 셀 영역(MCA)의 에지(MCE)로부터의 제1 거리(DL1)보다 더 클 수 있다. 다른 실시예들에서, 제2 거리(DL2)는 제1 거리(DL1)보다 더 작을 수 있다.
도 17a 및 도 17b를 참조하면, 제2 트리밍 마스크 패턴(282)을 식각 마스크로 이용하여 제2 매립층(276)의 노출된 부분을 식각할 수 있다. 이후, 제2 트리밍 마스크 패턴(282)에 의해 커버되지 않은 영역에서 노출되는 제2 라이너(274) 및 제2 기준층 패턴(266P)의 에지 부분(266PE)이 제거될 수 있다.
이후, 제2 트리밍 마스크 패턴(282)을 제거하여 제2 트리밍 마스크 패턴(282)에 의해 커버되었던 제2 매립층(276) 부분을 노출시키고, 제2 라이너(274)의 상면이 노출될 때까지 제2 매립층(276)의 상측 일부분을 제거하여 리세스(274R) 내에 배치되는 복수의 제2 매립층 패턴(276P)을 형성할 수 있다.
도 18a 및 도 18b를 참조하면, 제2 라이너(274)의 노출된 부분을 제거하여 복수의 제2 기준층 패턴(266P)의 상면을 노출시킬 수 있다.
도 19a 및 도 19b를 참조하면, 복수의 제2 기준층 패턴(266P)과 복수의 제2 매립층 패턴(276P)을 식각 마스크로 사용하여 제2 하드 마스크층(262)을 식각하여 복수의 제2 하드 마스크 패턴(262P)을 형성할 수 있다. 복수의 제2 하드 마스크 패턴(262P)의 측벽에 의해 형성되는 개구부(262PH)는 복수의 제1 게이트 전극(120G1)과 수직 오버랩되지 않는 위치에 배치될 수 있다. 또한 평면도에서, 복수의 제2 하드 마스크 패턴(262P)은 복수의 제1 게이트 전극(120G1)의 제1 엔드부(120E1)와 수직 오버랩되지 않도록 배치될 수 있다.
도 20a 및 도 20b를 참조하면, 제2 하드 마스크 패턴(262P)을 식각 마스크로 사용하여 제2 버퍼 절연층(250), 제1 버퍼 절연층(210), 활성 영역(AC), 및 소자 분리막(112)을 식각하여 복수의 제2 트렌치(120T2)를 형성할 수 있다. 복수의 제2 트렌치(120T2)는 복수의 제1 트렌치(120T1) 중 인접한 2개의 제1 트렌치(120T1) 사이에 배치될 수 있다.
복수의 제2 트렌치(120T2)는 복수의 활성 영역(AC)과 수직 오버랩되는 제3 부분(TP2A)과, 소자 분리막(112)과 수직 오버랩되는 제4 부분(TP2B)을 포함할 수 있고, 제3 부분(TP2A)의 바닥면이 제4 부분(TP2B)의 바닥면보다 더 높은 레벨에 배치될 수 있다. 이에 따라, 제3 부분(TP2A)의 바닥면은 기판(110)의 상면(110M)으로부터 제3 깊이(D3)(도 2b 참조)를 가지며, 제4 부분(TP2B)의 바닥면은 기판(110)의 상면(110M)으로부터 제4 깊이(D4)(도 2b 참조)를 가지며, 제4 깊이(D4)가 제3 깊이(D3)보다 더 클 수 있다.
도 21a 및 도 21b를 참조하면, 제2 하드 마스크 패턴(262P)을 제거하고, 복수의 제2 트렌치(120T2) 내에 제2 게이트 절연층(122-2)을 형성할 수 있다. 이후, 제2 게이트 절연층(122-2) 상에 복수의 제2 트렌치(120T2) 내부를 채우는 복수의 제2 게이트 전극(120G2)을 형성할 수 있다.
한편, 복수의 제2 게이트 전극(120G2)을 형성하기 위한 도전층의 평탄화 공정에서, 제2 버퍼 절연층(250)이 제거되고 복수의 제1 게이트 전극(120G1)의 상면이 함께 노출될 수 있다.
평면도에서, 복수의 제2 게이트 전극(120G2)은 제2 방향(Y 방향)을 따라 제2 피치(2P)로 배열될 수 있고, 제2 피치(2P)는 제1 피치(2P)와 동일할 수 있다. 복수의 제1 게이트 전극(120G1)과 복수의 제2 게이트 전극(120G2)이 교번적으로 배치되며 각각 제2 피치(2P)로 배열됨에 따라, 복수의 제1 게이트 전극(120G1) 및 복수의 제2 게이트 전극(120G2)이 집합적으로 최종적으로 형성하고자 하는 미세 패턴의 피치(P)를 가질 수 있다. 복수의 제2 게이트 전극(120G2)의 제2 엔드부(120E2)는 제2 연장선(EX2)과 정렬될 수 있고, 제2 연장선(EX2)은 제2 트리밍 마스크 패턴(282)(도 16a 참조)의 에지에 대응될 수 있다.
도 22a 및 도 22b를 참조하면, 복수의 제1 게이트 전극(120G1)과 복수의 제2 게이트 전극(120G2)의 상측 일부분을 제거하여 복수의 제1 트렌치(120T1) 및 복수의 제2 트렌치(120T2)의 측벽 상부를 노출시키고, 복수의 제1 트렌치(120T1) 및 복수의 제2 트렌치(120T2) 내에 각각 제1 게이트 캡핑층(124-1) 및 제2 게이트 캡핑층(124-2)을 형성할 수 있다.
도 2a 및 도 2b를 다시 참조하면, 기판(110) 상측에 불순물 이온을 주입하여 제1 및 제2 소스/드레인 영역(SD1, SD2)을 형성할 수도 있다.
이후, 기판(110) 상에 비트 라인 구조물(130)과 비트 라인 구조물(130)을 둘러싸는 제1 절연층(142) 및 제2 절연층(144)을 형성할 수 있다. 예를 들어, 제1 절연층(142)을 먼저 형성하고, 제1 절연층(142)에 제1 소스/드레인 영역(SD1)의 상면을 노출하는 개구부(도시 생략)를 형성할 수 있다. 제1 절연층(142) 상에 상기 개구부를 채우는 비트 라인 콘택(132)을 형성할 수 있다.
제1 절연층(142) 상에 도전층(도시 생략) 및 절연층(도시 생략)을 순차적으로 형성하고, 상기 절연층과 상기 도전층을 패터닝하여 기판(110)의 상면에 평행한 Y 방향(도 1 참조)으로 연장되는 비트 라인 캡핑층(136)과 비트 라인(134)을 형성할 수 있다. 이후, 비트 라인 콘택(132), 비트 라인(134), 및 비트 라인 캡핑층(136)의 측벽 상에 비트 라인 스페이서(138)를 형성할 수 있다. 제1 절연층(142) 상에 비트 라인 구조물(130)을 커버하는 제2 절연층(144) 및 제3 절연층(146)을 형성할 수 있다.
이후, 제1 내지 제3 절연층(142, 144, 146)에 제2 소스/드레인 영역(SD2)의 상면을 노출하는 개구부(도시 생략)를 형성하고, 상기 개구부 내에 커패시터 콘택(150)을 형성할 수 있다. 예시적인 실시예들에서, 상기 개구부 내부에 하부 콘택 패턴(도시 생략), 금속 실리사이드층(도시 생략), 배리어층(도시 생략) 및 상부 콘택 패턴(도시 생략)을 순차적으로 형성함에 의해 커패시터 콘택(150)이 형성될 수 있다. 이후, 커패시터 콘택(150) 및 제3 절연층(146) 상에 커패시터 구조물(CS1)을 형성할 수 있다.
일반적으로, 4중 패터닝 기술(QPT)에 의해 하드 마스크 패턴을 형성하고, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 기판에 복수의 트렌치를 형성한다. 그러나 복수의 트렌치 사이의 간격이 좁은 경우에, 게이트 전극 형성 공정에서 유발되는 응력에 의해 복수의 트렌치가 휘는 등 복수의 트렌치의 형상 변형이 발생할 수 있고, 이에 따라 복수의 트렌치 내에 배치되는 복수의 게이트 전극의 형상 변형이 발생하는 문제가 있다.
그러나 예시적인 실시예들에 따르면, 이중 패터닝 기술(DPT)을 사용하여 제1 하드 마스크 패턴(222P)을 이용하여 복수의 제1 트렌치(120T1)과 복수의 제1 게이트 전극(120G1)을 우선 형성하고, 이후 제2 하드 마스크 패턴(262P)을 이용하여 복수의 제2 트렌치(120T2)과 복수의 제2 게이트 전극(120G2)을 형성할 수 있다. 따라서, 복수의 제1 트렌치(120T1) 사이의 이격 거리가 상대적으로 크므로 복수의 제1 게이트 전극(120G1) 형성 공정에서 응력 발생에 의해 제1 트렌치(120T1)가 휘어지는 현상이 방지될 수 있다. 또한 복수의 제1 트렌치(120T1)의 형상이 균일하게 형성됨에 따라 복수의 제1 게이트 전극(120G1)의 에치백 공정에서 복수의 제1 게이트 전극(120G1)의 높이가 정밀하게 조절될 수 있다.
도 23은 예시적인 실시예들에 따른 집적회로 장치(100)의 제조 방법을 나타내는 단면도이다. 도 23은 도 12a의 B-B' 선에 따른 단면에 대응되는 단면도이다. 도 23에서, 도 1 내지 도 22b에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
우선 도 3a 내지 도 12a를 참조로 설명한 공정을 수행하여, 복수의 제1 트렌치(120T1) 내에 복수의 제1 게이트 전극(120G1)을 형성한다.
도 23을 참조하면, 복수의 제1 게이트 전극(120G1)의 상측 일부분을 제거하고, 복수의 제1 트렌치(120T1)의 노출되는 측벽 내에 제1 게이트 캡핑층(124-1)을 형성할 수 있다.
이후, 도 13a 내지 도 21b를 참조로 설명한 공정을 수행하여 복수의 제2 트렌치(120T2) 내에 복수의 제2 게이트 전극(120G2)을 형성한 후에 복수의 제2 게이트 전극(120G2)의 상측 일부분을 제거하고, 복수의 제2 트렌치(120T2)의 노출되는 측벽 내에 제2 게이트 캡핑층(124-2)을 형성할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 집적회로 장치 120G1: 제1 게이트 전극
120G2: 제2 게이트 전극 222P: 제1 하드 마스크 패턴
242: 제1 트리밍 마스크 패턴 262P: 제2 하드 마스크 패턴
282: 제2 트리밍 마스크 패턴

Claims (20)

  1. 기판 상에, 상기 기판의 상면에 평행한 제1 방향으로 연장되며 상기 제1 방향과 수직한 제2 방향을 따라 제1 피치로 배열되는, 제1 하드 마스크 패턴을 형성하는 단계;
    상기 제1 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판에 복수의 제1 트렌치를 형성하는 단계;
    상기 복수의 제1 트렌치의 내벽 상에 복수의 제1 게이트 전극을 형성하는 단계;
    상기 기판 상에, 상기 제1 방향으로 연장되며 상기 제2 방향을 따라 제2 피치로 배열되는, 제2 하드 마스크 패턴을 형성하는 단계;
    상기 제2 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판에 복수의 제2 트렌치를 형성하되, 상기 복수의 제2 트렌치 각각이 상기 복수의 제1 트렌치들 중 인접한 2개의 제1 트렌치 사이에 배치되도록 상기 복수의 제2 트렌치를 형성하는 단계;
    상기 복수의 제2 트렌치의 내벽 상에 복수의 제2 게이트 전극을 형성하는 단계;
    상기 복수의 제1 트렌치 상부(upper portion)에 배치되는 상기 복수의 제1 게이트 전극의 일부분과 상기 복수의 제2 트렌치 상부에 배치되는 상기 복수의 제2 게이트 전극의 일부분을 제거하는 단계; 및
    상기 복수의 제1 트렌치 상부를 채우는 복수의 제1 게이트 캡핑층과 상기 복수의 제2 트렌치 상부를 채우는 복수의 제2 게이트 캡핑층을 형성하는 단계를 포함하는 집적회로 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제2 피치는 상기 제1 피치와 동일하고,
    상기 복수의 제1 게이트 전극과 상기 복수의 제2 게이트 전극은 상기 제2 방향을 따라 교번적으로(alternately) 배치되는 것을 특징으로 하는 집적회로 장치의 제조 방법.
  3. 제1항에 있어서, 상기 기판에 복수의 활성 영역을 정의하는 소자 분리막을 형성하는 단계를 더 포함하고,
    상기 복수의 제1 트렌치를 형성하는 단계는,
    상기 복수의 제1 트렌치가 상기 복수의 활성 영역 및 상기 소자 분리막과 교차하도록 상기 제1 방향으로 연장되는 상기 복수의 제1 트렌치를 형성하는 단계를 포함하며,
    상기 복수의 제2 트렌치를 형성하는 단계는,
    상기 복수의 제2 트렌치가 상기 복수의 활성 영역 및 상기 소자 분리막을 교차하도록 상기 제2 방향으로 연장되는 상기 복수의 제2 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 장치의 제조 방법.
  4. 제3항에 있어서, 상기 복수의 제1 트렌치는 상기 복수의 활성 영역과 수직 오버랩되는 제1 부분과 상기 소자 분리막과 수직 오버랩되는 제2 부분을 포함하고,
    상기 제1 부분의 바닥면은 상기 기판의 상면으로부터 제1 깊이를 가지며, 상기 제2 부분의 바닥면은 상기 기판의 상면으로부터 상기 제1 깊이보다 더 큰 제2 깊이를 가지고,
    상기 복수의 제2 트렌치는 상기 복수의 활성 영역과 수직 오버랩되는 제3 부분과 상기 소자 분리막과 수직 오버랩되는 제4 부분을 포함하고,
    상기 제3 부분의 바닥면은 상기 기판의 상면으로부터 제3 깊이를 가지며, 상기 제4 부분의 바닥면은 상기 기판의 상면으로부터 상기 제3 깊이보다 더 큰 제4 깊이를 갖는 것을 특징으로 하는 집적회로 장치의 제조 방법.
  5. 제4항에 있어서, 상기 제1 깊이는 상기 제3 깊이와 동일하고,
    상기 제2 깊이는 상기 제4 깊이와 동일한 것을 특징으로 하는 집적회로 장치의 제조 방법.
  6. 제1항에 있어서, 상기 제1 하드 마스크 패턴을 형성하는 단계는,
    상기 기판 상에 제1 하드 마스크층을 형성하는 단계;
    상기 제1 하드 마스크층 상에 제1 기준 피치로 배열되고 상기 제1 방향을 따라 연장되는 복수의 제1 기준층 패턴을 형성하는 단계;
    상기 복수의 제1 기준층 패턴 중 인접한 2개의 제1 기준층 패턴 사이에 위치하는 복수의 제1 리세스가 형성된 상면을 가지며 상기 복수의 제1 기준층 패턴의 상면 및 양 측벽을 덮는 제1 라이너를 형성하는 단계;
    상기 복수의 제1 리세스를 채우도록 상기 제1 라이너 상에 제1 매립층을 형성하는 단계;
    상기 제1 매립층의 에지 부분을 제거하는 단계;
    상기 제1 라이너의 일부분을 제거하여 상기 복수의 제1 기준층 패턴을 노출시키는 단계;
    상기 복수의 제1 기준층 패턴과 상기 제1 매립층 중 상기 복수의 제1 리세스 내에 채워진 부분들을 식각 마스크로 사용하여 상기 제1 하드 마스크층을 식각하여 상기 제1 하드 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 장치의 제조 방법.
  7. 제6항에 있어서, 상기 복수의 제1 기준층 패턴을 형성하는 단계와 상기 제1 매립층을 형성하는 단계는,
    탄화수소 화합물 및 그 유도체로 구성되는 유기 화합물을 상기 기판 상에 코팅하는 단계와,
    코팅된 상기 유기 화합물을 베이크하는 단계를 포함하는 집적회로 장치의 제조 방법.
  8. 제6항에 있어서, 상기 제2 하드 마스크 패턴을 형성하는 단계는,
    상기 기판 상에 제2 하드 마스크층을 형성하는 단계;
    상기 제2 하드 마스크층 상에 제2 기준 피치로 배열되고 상기 제1 방향을 따라 연장되는 복수의 제2 기준층 패턴을 형성하는 단계;
    상기 복수의 제2 기준층 패턴 중 인접한 2개의 제2 기준층 패턴 사이에 위치하는 복수의 제2 리세스가 형성된 상면을 가지며 상기 복수의 제2 기준층 패턴의 상면 및 양 측벽을 덮는 제2 라이너를 형성하는 단계;
    상기 복수의 제2 리세스를 채우도록 상기 제2 라이너 상에 제2 매립층을 형성하는 단계;
    상기 제2 매립층의 에지 부분을 제거하는 단계;
    상기 제2 라이너의 일부분을 제거하여 상기 복수의 제2 기준막 패턴을 노출시키는 단계;
    상기 복수의 제2 기준층 패턴과 상기 제2 매립층 중 상기 복수의 제2 리세스 내에 채워진 부분들을 식각 마스크로 사용하여 상기 제2 하드 마스크층을 식각하여 상기 제2 하드 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 장치의 제조 방법.
  9. 제8항에 있어서, 상기 제1 매립층의 에지 부분을 제거하는 단계는,
    상기 제1 매립층 상에 제1 트리밍 마스크 패턴을 형성하는 단계와,
    상기 제1 트리밍 마스크 패턴을 식각 마스크로 사용하여 상기 제1 매립층의 상기 에지 부분 및 상기 제1 기준층 패턴의 에지 부분을 제거하는 단계를 포함하는 단계를 포함하는 것을 특징으로 하는 집적회로 장치의 제조 방법.
  10. 제9항에 있어서, 상기 제2 매립층의 에지 부분을 제거하는 단계는,
    상기 제2 매립층 상에 제2 트리밍 마스크 패턴을 형성하는 단계와,
    상기 제2 트리밍 마스크 패턴을 식각 마스크로 사용하여 상기 제2 매립층의 상기 에지 부분 및 상기 제2 기준층 패턴의 에지 부분을 제거하는 단계를 포함하는 단계를 포함하는 것을 특징으로 하는 집적회로 장치의 제조 방법.
  11. 제1항에 있어서, 상기 복수의 제1 게이트 전극을 형성하는 단계 이후에 및 상기 제2 하드 마스크 패턴을 형성하는 단계 이전에,
    상기 복수의 제1 트렌치 상부(upper portion)에 배치되는 상기 복수의 제1 게이트 전극의 일부분을 제거하는 단계와,
    상기 복수의 제1 트렌치 상부를 채우는 복수의 제1 게이트 캡핑층을 형성하는 단계를 더 포함하고,
    상기 복수의 제2 게이트 전극을 형성하는 단계 이후에
    상기 복수의 제2 트렌치 상부(upper portion)에 배치되는 상기 복수의 제2 게이트 전극의 일부분을 제거하는 단계와,
    상기 복수의 제2 트렌치 상부를 채우는 복수의 제2 게이트 캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 장치의 제조 방법.
  12. 삭제
  13. 제1항에 있어서, 상기 복수의 제1 게이트 전극을 형성하는 단계 이후에 및 상기 제2 하드 마스크 패턴을 형성하는 단계 이전에,
    상기 기판 상에 상기 복수의 제1 게이트 전극을 커버하는 버퍼 절연층을 형성하는 단계를 더 포함하고,
    상기 제2 하드 마스크 패턴을 형성하는 단계는,
    상기 버퍼 절연층 상에 상기 제2 하드 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 장치의 제조 방법.
  14. 기판 상에, 상기 기판의 상면에 평행한 제1 방향으로 연장되며 상기 제1 방향과 수직한 제2 방향을 따라 제1 피치로 배열되는, 제1 하드 마스크 패턴을 형성하는 단계;
    상기 제1 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판에 복수의 제1 트렌치를 형성하는 단계;
    상기 제1 하드 마스크 패턴을 제거하는 단계;
    상기 복수의 제1 트렌치의 내벽 상에 복수의 제1 게이트 전극을 형성하는 단계;
    상기 기판 상에, 상기 제1 방향으로 연장되며 상기 제2 방향을 따라 제2 피치로 배열되는, 제2 하드 마스크 패턴을 형성하는 단계;
    상기 제2 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판에 복수의 제2 트렌치를 형성하되, 상기 복수의 제2 트렌치 각각이 상기 복수의 제1 트렌치들 중 인접한 2개의 제1 트렌치 사이에 배치되도록 상기 복수의 제2 트렌치를 형성하는 단계;
    상기 제2 하드 마스크 패턴을 제거하는 단계; 및
    상기 복수의 제2 트렌치의 내벽 상에 복수의 제2 게이트 전극을 형성하는 단계;를 포함하고,
    상기 제2 하드 마스크 패턴을 형성하는 단계에서, 상기 복수의 제1 게이트 전극의 상기 제1 방향에 따른 엔드부(end portion)가 상기 제2 하드 마스크 패턴과 수직 오버랩되지 않도록 배치되고,
    상기 복수의 제1 게이트 전극의 상기 제1 방향에 따른 엔드부는 상기 복수의 제2 게이트 전극의 상기 제1 방향에 따른 엔드부에 대하여 외측으로 돌출하는 것을 특징으로 하는 집적회로 장치의 제조 방법.
  15. 삭제
  16. 기판 상에 복수의 활성 영역을 정의하는 소자 분리막을 형성하는 단계;
    상기 기판 상에, 상기 기판의 상면에 평행한 제1 방향으로 연장되며 상기 제1 방향과 수직한 제2 방향을 따라 제1 피치로 배열되는, 제1 하드 마스크 패턴을 형성하는 단계;
    상기 제1 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판에 복수의 제1 트렌치를 형성하는 단계;
    상기 복수의 제1 트렌치의 내벽 상에 복수의 제1 게이트 전극을 형성하는 단계;
    상기 기판 상에, 상기 제1 방향으로 연장되며 상기 제2 방향을 따라 제2 피치로 배열되는, 제2 하드 마스크 패턴을 형성하는 단계;
    상기 제2 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판에 복수의 제2 트렌치를 형성하되, 상기 복수의 제2 트렌치 각각이 상기 복수의 제1 트렌치들 중 인접한 2개의 제1 트렌치 사이에 배치되도록 상기 복수의 제2 트렌치를 형성하는 단계; 및
    상기 복수의 제2 트렌치의 내벽 상에 복수의 제2 게이트 전극을 형성하는 단계;를 포함하고,
    상기 복수의 제1 트렌치는 상기 복수의 활성 영역 및 상기 소자 분리막과 교차하고,
    상기 복수의 제2 트렌치는 상기 복수의 활성 영역 및 상기 소자 분리막과 교차하고,
    상기 제2 하드 마스크 패턴을 형성하는 단계에서, 상기 복수의 제1 게이트 전극의 상기 제1 방향에 따른 엔드부(end portion)가 상기 제2 하드 마스크 패턴과 수직 오버랩되지 않도록 배치되고,
    상기 복수의 제1 게이트 전극의 상기 제1 방향에 따른 엔드부는 상기 복수의 제2 게이트 전극의 상기 제1 방향에 따른 엔드부에 대하여 외측으로 돌출하는 것을 특징으로 하는 집적회로 장치의 제조 방법.
  17. 제16항에 있어서, 상기 제2 피치는 상기 제1 피치와 동일하고,
    상기 복수의 제1 트렌치와 상기 복수의 제2 트렌치는 상기 제2 방향을 따라 교번적으로 배치되는 것을 특징으로 하는 집적회로 장치의 제조 방법.
  18. 삭제
  19. 제16항에 있어서, 상기 제1 하드 마스크 패턴을 형성하는 단계 및 상기 제2 하드 마스크 패턴을 형성하는 단계 각각은,
    상기 기판 상에 하드 마스크층을 형성하는 단계;
    상기 하드 마스크층 상에 기준 피치로 배열되고 상기 제1 방향을 따라 연장되는 복수의 기준층 패턴을 형성하는 단계;
    상기 복수의 기준층 패턴 중 인접한 2개의 기준층 패턴 사이에 위치하는 복수의 리세스가 형성된 상면을 가지며 상기 복수의 기준층 패턴의 상면 및 양 측벽을 덮는 라이너를 형성하는 단계;
    상기 복수의 리세스를 채우도록 상기 라이너 상에 매립층을 형성하는 단계;
    상기 매립층의 에지 부분을 제거하는 단계;
    상기 라이너의 일부분을 제거하여 상기 복수의 기준층 패턴을 노출시키는 단계; 및
    상기 복수의 기준층 패턴과 상기 매립층 중 상기 복수의 리세스 내에 채워진 부분들을 식각 마스크로 사용하여 상기 하드 마스크층을 식각하는 단계를 포함하는 것을 특징으로 하는 집적회로 장치의 제조 방법.
  20. 제19항에 있어서, 상기 매립층의 에지 부분을 제거하는 단계는,
    상기 매립층 상에 트리밍 마스크 패턴을 형성하는 단계와,
    상기 트리밍 마스크 패턴을 식각 마스크로 사용하여 상기 매립층의 상기 에지 부분 및 상기 기준층 패턴의 에지 부분을 제거하는 단계를 포함하는 단계를 포함하는 것을 특징으로 하는 집적회로 장치의 제조 방법.
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