KR20150123030A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
활성 영역들을 정의하는 소자분리 트렌치가 형성된 기판, 상기 활성 영역 내에 형성되며 상기 소자분리 트렌치와 교차하는 게이트 구조들, 상기 활성 영역의 기판 상에 형성된 제1 보호막, 및 상기 제1 보호막 상에 형성된 제2 보호막을 포함하며, 상기 게이트 구조와 상기 소자분리 트렌치가 교차하는 제1 소자분리 영역에서, 상기 제1 보호막이 상기 소자분리 트렌치의 내벽 및 바닥면 상에 컨포멀하게 형성되며, 상기 제2 보호막이 상기 소자분리 트렌치의 바닥면 상의 상기 제1 보호막 상에 형성된 반도체 소자가 설명된다.
Description
본 발명은 반도체 소자 및 이를 제조하는 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 있다. 단채널 효과(short channel effect)와 같은 문제를 극복하면서 트랜지스터를 축소하는 방안으로 매립 채널 어레이 트랜지스터(Buried Channel Array Transistor: BCAT)가 연구되고 있다. 반도체 소자의 집적도를 향상시키기 위하여 게이트 구조체를 기판 내에 매립하여 된 구조의 반도체 소자가 연구되고 있다.
본 발명이 해결하고자 하는 과제는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 소자를 포함하는 메모리 모듈, 메모리 카드, 전자 시스템 및 모바일 무선 폰을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 활성 영역들을 정의하는 소자분리 트렌치가 형성된 기판; 상기 활성 영역 내에 형성되며 상기 소자분리 트렌치와 교차하는 게이트 구조; 상기 활성 영역의 기판 상에 형성된 제1 보호막; 및 상기 제1 보호막 상에 형성된 제2 보호막을 포함하며, 상기 게이트 구조와 상기 소자분리 트렌치가 교차하는 제1 소자분리 영역에서, 상기 제1 보호막이 상기 소자분리 트렌치의 내벽 및 바닥면 상에 컨포멀하게 형성되며, 상기 제2 보호막이 상기 소자분리 트렌치의 바닥면 상의 상기 제1 보호막 상에 형성될 수 있다.
상기 제1 영역에서, 상기 게이트 구조가 상기 소자분리 트렌치를 완전히 채울 수 있다.
상기 게이트 구조와 상기 소자분리 트렌치가 교차하지 않는 제2 소자분리 영역에서, 상기 제1 보호막이 상기 소자분리 트렌치의 내벽 및 바닥면 상에 컨포멀하게 형성되며, 상기 제2 보호막이 상기 소자분리 트렌치를 완전히 채울 수 있다.
상기 제2 보호막의 상면은 상기 제2 소자분리 영역과 상기 활성 영역 내에서 공면을 가질 수 있다.
상기 제1 영역에 비하여 좁은 폭의 소자분리 트렌치가 형성된 제3 소자분리 영역에서, 상기 제1 보호막이 상기 소자분리 트렌치를 완전히 채우며, 상기 제2 보호막이 상기 제1 보호막 상에 형성될 수 있다.
상기 제1 보호막의 상면은 상기 제3 소자분리 영역과 상기 활성 영역 내에서 공면을 가질 수 있다.
상기 제2 보호막의 상면은 상기 제3 소자분리 영역과 상기 활성 영역 내에서 공면을 가질 수 있다.
상기 제1 소자분리 영역에 비하여 넓은 폭의 소자분리 트렌치가 형성된 제4 소자분리 영역에서, 상기 제1 보호막이 상기 소자분리 트렌치의 내벽 및 바닥면 상에 컨포멀하게 형성되며, 상기 제2 보호막이 상기 제1 보호막 상에 컨포멀하게 형성될 수 있다.
상기 소자분리 트렌치를 완전히 채우는 트렌치 절연막을 더 포함할 수 있다.
상기 제2 보호막은 상기 제4 소자분리 영역과 상기 활성 영역 내에서 서로 다른 두께를 가질 수 있다.
상기 게이트 구조는, 상기 활성 영역 내에 형성되며 상기 소자분리 트렌치와 교차하는 게이트 트렌치들; 상기 게이트 트렌치의 하부 영역을 채우는 게이트 라인; 및 상기 게이트 트렌치의 상부 영역을 채우며 상면이 상기 활성 영역 내의 상기 제2 보호막의 상면과 공면을 갖는 게이트 캡핑막을 포함할 수 있다.
상기 게이트 구조는 상기 게이트 트렌치 내벽 및 바닥면의 드러난 기판 상에 형성된 게이트 절연막을 더 포함할 수 있다.
상기 게이트 절연막은 열산화 또는 라디컬 산화된 실리콘 산화막을 포함할 수 있다.
상기 게이트 구조는 상기 게이트 트렌치 내벽 및 바닥면 상에 컨포멀하게 형성된 게이트 절연막을 더 포함할 수 있다.
상기 게이트 절연막은 화학 기상 증착 또는 원자층 증착된 실리콘 산화막을 포함할 수 있다.
상기 게이트 트렌치의 내벽에 형성된 상기 게이트 절연막의 상면은 상기 활성 영역 내의 상기 제2 보호막의 상면과 공면을 가질 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 셀 영역과 주변 영역을 포함하는 기판; 상기 셀 영역 내의 셀 활성 영역과 주변 영역 내의 주변 활성 영역을 정의하는 소자분리 트렌치; 상기 셀 활성 영역 내에 형성되며 상기 소자분리 트렌치와 교차하는 셀 게이트 구조; 상기 셀 활성 영역 상면 및 소자분리 트렌치의 내벽 및 바닥면 상에 컨포멀하게 형성된 제1 보호막; 상기 셀 활성 영역 상면 및 상기 소자분리 트렌치의 바닥면 상의 상기 제1 보호막 상에 형성된 제2 보호막; 상기 셀 게이트 구조체와 직각으로 배열되며 상기 셀 활성 영역과 교차하는 비트라인 구조; 및 상기 주변 활성 영역과 교차하는 주변 게이트 라인 구조를 포함할 수 있다.
상기 비트라인 구조는 제1 도전막, 제2 도전막, 및 하드 마스크의 적층 구조일 수 있다.
상기 비트라인 구조는 상기 비트라인 구조와 교차하는 상기 셀 활성 영역 내의 기판 상에 형성된 비트라인 콘택 플러그를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 활성 영역을 정의하는 소자분리 트렌치가 형성된 기판; 상기 활성 영역 내에 형성되며 상기 소자분리 트렌치와 교차하는 게이트 구조; 상기 활성 영역 내의 기판 상에 형성되며 상기 소자분리 트렌치의 하부 영역을 채우는 제1 보호막; 및 상기 활성 영역 내의 상기 제1 보호막 상에 형성되며 상기 소자분리 트렌치의 상부 영역을 채우는 제2 보호막을 포할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하는 방법은 기판을 식각하여 셀 영역의 셀 활성 영역들과 주변 영역의 주변 활성 영역들을 정의하는 소자분리 트렌치들을 형성하고, 상기 소자분리 트렌치를 포함한 기판 전면에 제1 보호막을 형성하고, 상기 제 1보호막 상에 실리콘 절연막과 트렌치 절연막을 형성하고 평탄화하여 상기 셀 활성 영역과 주변 활성 영역의 제1 보호막 상에 제 2보호막을 형성하고, 상기 셀 활성 영역과 소자분리 트렌치를 가로지르는 라인 형상의 게이트 트렌치를 형성하고, 상기 게이트 트렌치 내벽 및 바닥면에 셀 게이트 절연막을 형성하고, 상기 게이트 트렌치의 하부 영역에 셀 게이트 라인을 형성하고, 및 상기 셀 게이트 트렌치의 상부 영역에 게이트 캡핑막을 형성하는 것을 포함할 수 있다.
상기 주변 활성 영역 내의 상기 제2 보호막과 제1 보호막을 제거하고 드러난 기판 상에 주변 게이트 절연막을 형성하는 것을 더 포함할 수 있다.
상기 셀 게이트 라인과 직각으로 배열되며 상기 셀 활성 영역과 교차하는 라인 형상의 비트라인 구조들과 상기 주변 활성 영역과 교차하는 라인 형상의 주변 게이트 라인 구조를 형성하는 것을 더 포함할 수 있다.
상기 비트라인 구조와 주변 게이트 라인 구조의 측벽에 각각 스페이서를 형성하는 것을 더 포함할 수 있다.
상기 비트라인 구조와 주변 게이트 라인 구조의 형성은, 상기 주변 게이트 절연막이 형성된 기판 전면에 제1 도전막을 형성하고, 상기 제1 도전막, 제2 보호막, 및 제1 보호막을 식각하여 상기 셀 활성 영역의 상기 게이트 트렌치들 사이의 상기 기판이 드러나도록 비트라인 콘택홀을 형성하고, 상기 비트라인 콘택홀에 비트라인 콘택 플러그를 형성하고, 및 기판 전면에 제2 도전막과 하드 마스크를 형성하고 상기 하드 마스크, 제2 도전막, 제1 도전막, 및 비트라인 콘택 플러그를 패터닝하는 것을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자 및 그 제조 방법은 셀 영역 보호를 위하여 별도의 박막 형성 공정없이 소자분리 트렌치에 형성되는 절연막을 이용함으로써 공정이 단순하며, 셀 영역과 주변 회로 영역 사이의 바운더리 영역에 형성되는 금속 박막에 의한 스트링거(stringer)를 방지할 수 있어 반도체 소자의 동작 신뢰성을 향상시킬 수 있다.
기타 본 발명의 다양한 효과들은 본문 내에서 언급될 것이다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 개략적으로 도시한 레이아웃이고,
도 2a 내지 도 2d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도 1의 I-I', II-II', III-III', 및 IV-IV'에 따라 개략적으로 도시한 단면도이고,
도 3a, 도 3b, 도 3c, 및 도 3d 내지 도 15a, 도 15b, 도 15c, 및 도 15d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 개략적으로 도시한 것으로 도면 (a), (b), (c), 및 (d)는 각각 도 1의 I-I', II-II', III-III', 및 IV-IV'에 따라 개략적으로 도시한 단면도이고,
도 16a 내지 도 16d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도 1의 I-I', II-II', III-III', 및 IV-IV'에 따라 개략적으로 도시한 단면도이고,
도 17a, 17b, 도 17c, 및 도 17d 내지 도 20a, 도 20b, 도 20c, 및 도 20d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 개략적으로 도시한 것으로 도면 (a), (b), (c) 및 (d)는 각각 도 1의 I-I', II-II', III-III', 및 IV-IV'에 따라 개략적으로 도시한 단면도이고,
도 21은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함하는 메모리 모듈이고,
도 22는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함하는 메모리 카드이고,
도 23a와 도 23b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함하는 전자 시스템이고,
도 24는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함하는 모바일 무선 폰을 개념적으로 도시한 도면들이다.
도 2a 내지 도 2d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도 1의 I-I', II-II', III-III', 및 IV-IV'에 따라 개략적으로 도시한 단면도이고,
도 3a, 도 3b, 도 3c, 및 도 3d 내지 도 15a, 도 15b, 도 15c, 및 도 15d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 개략적으로 도시한 것으로 도면 (a), (b), (c), 및 (d)는 각각 도 1의 I-I', II-II', III-III', 및 IV-IV'에 따라 개략적으로 도시한 단면도이고,
도 16a 내지 도 16d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도 1의 I-I', II-II', III-III', 및 IV-IV'에 따라 개략적으로 도시한 단면도이고,
도 17a, 17b, 도 17c, 및 도 17d 내지 도 20a, 도 20b, 도 20c, 및 도 20d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 개략적으로 도시한 것으로 도면 (a), (b), (c) 및 (d)는 각각 도 1의 I-I', II-II', III-III', 및 IV-IV'에 따라 개략적으로 도시한 단면도이고,
도 21은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함하는 메모리 모듈이고,
도 22는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함하는 메모리 카드이고,
도 23a와 도 23b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함하는 전자 시스템이고,
도 24는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함하는 모바일 무선 폰을 개념적으로 도시한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일한 구성 요소 또는 기능적으로 유사한 구성 요소들을 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 개략적으로 도시한 레이아웃이고, 도 2a 내지 도 2d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도 1의 I-I', II-II', III-III', 및 IV-IV'에 따라 개략적으로 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 셀 영역(CA)과 주변 영역(PA)을 포함하는 기판 내에 셀 영역(CA) 내의 셀 활성 영역(110C)들과 주변 영역(PA) 내의 주변 활성 영역(110P)들을 정의하는 소자분리 트렌치(T)를 포함할 수 있다. 셀 영역(CA)에는 매립 채널 어레이 트랜지스터가 형성되며, 주변 회로 영역(PA)에는 비매립 트랜지스터가 형성될 수 있다. 기판(100)은 실리콘 웨이퍼, SOI(silicon on insulator) 기판, SiGe 기판, SiC 기판, 화합물 반도체 기판 또는 기타 다양한 반도체 기판을 포함할 수 있다.
셀 영역(CA) 내에는 X 방향으로 연장하고 소자분리 트렌치(T)와 셀 활성 영역(110C)을 가로지르는 워드 라인(200)들, 및 Y 방향으로 연장하고 소자분리 트렌치(T)와 셀 활성 영역(110C)들을 가로지르는 비트라인 구조(300)들이 형성될 수 있다. 워드 라인(200)은 다른 도면들에서, 셀 게이트 구조로 설명될 것이다. 주변 회로 영역(PA) 내에는 소자분리 트렌치(T)와 주변 활성 영역(110P)을 가로지르는 주변 게이트 라인 구조(300G)가 형성될 수 있다.
셀 활성 영역(110C)들과 주변 활성 영역(110P)들은 섬(island) 형태로 분리되어 배열될 수 있으며, 바(bar) 형태를 가질 수 있다. 셀 활성 영역(110C)들은 X 방향 및 Y 방향과 소정의 각도로 경사지게 배열될 수 있으며, 일 예로 경사 없이 Y 방향으로 배열될 수도 있다. 셀 활성 영역(110C)들과 주변 활성 영역(110P)들의 상부 기판(100) 영역은 도핑된 불순물 영역을 포함할 수 있다.
소자분리 트렌치(T)는 도 2a에서와 같이 활성 영역의 길이 방향(length direction)으로 서로 인접하는 셀 활성 영역(110C)들 사이의 소자분리 영역(T1) 내에서 일정 폭을 가지도록 형성될 수 있으며, 도 2b에서와 같이 Y 방향으로 서로 인접하는 셀 활성 영역(110C)들 사이의 소자분리 영역(T2) 내에서 소자분리 영역(T1) 내에서와 유사한 폭을 가지도록 형성될 수 있으며, 도 2c에서와 같이 Y 방향으로 서로 인접하는 셀 활성 영역(110C)들 사이의 소자분리 영역(T3) 내에서 소자분리 영역(T1, T2) 내에 비하여 좁은 폭을 가지도록 형성될 수 있으며, 도 2d에서와 같이 셀 영역(CA)과 주변 회로 영역(PA) 사이의 소자분리 영역(T4) 내에서 소자분리 영역(T1, T2) 내에 비하여 넓은 폭을 가지도록 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 셀 활성 영역(110C) 내의 기판(100) 상에 형성된 보호막(120)과 보호막(120) 상에 형성된 보호막(131)을 포함할 수 있다. 보호막(120)과 보호막(131)은 각각 서로 다른 절연 특성을 가진 실리콘 절연막을 포함할 수 있다. 보호막(120)은 실리콘 산화막을 포함할 수 있으며, 보호막은 실리콘 질화막을 포함할 수 있다.
보호막(120)과 보호막(131)은 각각 소자분리 영역(T1), 소자분리 영역(T2), 소자분리 영역(T3), 및 소자분리 영역(T4) 내에 형성될 수 있다.
일 예로, 도 2a에서와 같이 소자분리 영역(T1) 내에서는 보호막(120)이 소자분리 트렌치(T)의 내벽 및 바닥면 상에 컨포멀(conformal)하게 형성되며 보호막(131)이 소자분리 트렌치(T)의 바닥면 상의 보호막(120) 상에 형성될 수 있다. 도 2b에서와 같이 소자분리 영역(T2) 내에서는 보호막(120)이 소자분리 트렌치(T)의 내벽 및 바닥면 상에 컨포멀하게 형성되며 보호막(131)이 소자분리 트렌치(T)를 완전히 채우도록 형성될 수 있다. 보호막(131)의 상면은 도 2a의 셀 활성 영역(110C) 내에 형성된 보호막(131)의 상면과 공면을 가지도록 형성될 수 있다. 도 2c에서와 같이 소자분리 영역(T3) 내에서는 보호막(120)이 소자분리 트렌치(T)를 완전히 채우도록 형성되며 보호막(131)이 보호막(120) 상에 형성될 수 있다. 보호막(120)과 보호막(131)의 상면은 각각 소자분리 영역(T)과 셀 활성 영역(110C) 내에서 공면을 가지도록 형성될 수 있다. 도 2d에서와 같이 소자분리 영역(T4) 내에서는 보호막(120)이 소자분리 트렌치(T)의 내벽 및 바닥면 상에 컨포멀하게 형성되며 보호막(131)이 보호막(120) 상에 컨포멀하게 형성될 수 있고, 트렌치 절연막(140)이 소자분리 트렌치(T)를 완전히 채우도록 보호막(131) 상에 형성될 수 있다. 소자분리 영역(T4) 내에 형성된 보호막(131)은 도 2a 또는 도 2c에서와 같이 셀 활성 영역(110C) 내에 형성된 보호막(131)과 서로 다른 두께를 가질 수 있다. 트렌치 절연막(140)은 실리콘 절연막을 포함할 수 있으며, 실리콘 절연막은 USG (undoped silicate glass), TOSZ (tonen silazene), 또는 PE-TEOS (plasma-enhanced tetra ethyl ortho-silicate) 등을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 X 방향으로 연장되며 셀 활성 영역(110C)과 셀 영역(CA)의 소자분리 트렌치(T)를 가로지르는 라인 형태의 셀 게이트 구조(200)들을 포함할 수 있다. 셀 게이트 구조(200)는 게이트 트렌치(GT), 셀 게이트 절연막(220), 셀 게이트 라인(230), 및 게이트 캡핑막(240)을 포함할 수 있다.
게이트 트렌치(GT)는 소자분리 트렌치 영역(T)과 셀 활성 영역(110C)들과 교차하며, 적어도 두 개의 게이트 트렌치(GT)가 하나의 셀 활성 영역(100C) 내에 형성될 수 있다. 일 예로, 셀 활성 영역(110C)이 Y 방향으로 사선 형태로 형성된 경우에는 게이트 트렌치(GT)가 셀 활성 영역(110C)과 사선 형태로 교차되며, 셀 활성 영역(110C)이 Y 방향으로 형성된 경우에는 게이트 트렌치(GT)가 셀 활성 영역(110C)과 수직으로 교차되도록 형성될 수 있다. 게이트 트렌치(GT)는 도 2a에서와 같이 셀 활성 영역(110C) 내에서 기판(100)의 표면이 드러나도록 하며, 소자분리 영역(T1) 영역 내에서는 소자분리 트렌치(T)를 완전히 채울 수 있다. 게이트 트렌치(GT)의 바닥면은 소자분리 영역(T3)과 셀 활성 영역(110C)내에서 서로 다른 레벨의 위치를 가질 수 있다. 게이트 트렌치(GT)는 도 2b에서와 같이 셀 활성 영역(110C) 내에서 일 내벽과 바닥면에 기판(100)의 표면이 드러나도록 하며 소자분리 영역(T2) 내에서 타 내벽의 상부 영역에 보호막(131)이 드러나도록 할 수 있다. 게이트 트렌치(GT)는 보호막(131)이 드러난 타 측벽의 하부 영역에 보호막(120)이 드러나도록 할 수 있다.
셀 게이트 절연막(220)은 게이트 트렌치(GT) 내의 드러난 기판(100) 상에 형성될 수 있다. 셀 게이트 절연막(220)은 실리콘 산화막을 포함할 수 있으며, 실리콘 산화막은 열산화 또는 라디컬 산화된 실리콘 산화막을 포함할 수 있다.
셀 게이트 라인(230)은 게이트 트렌치(GT)의 하부 영역을 채우도록 형성될 수 있다. 셀 게이트 라인(230)은 도 2a에서와 같이 소자분리 영역(T1) 내에서 보호막(131) 상에 형성될 수 있으며, 도 2a와 도 2b에서와 같이 셀 활성 영역(110C) 내에서 셀 게이트 절연막(220) 상에 형성될 수 있다. 셀 게이트 라인(230)의 상면은 셀 활성 영역(110C)의 기판(100)의 상면 보다 낮은 레벨에 위치하도록 형성될 수 있으며, 셀 활성 영역(110C)과 소자분리 영역(T1)에서 공면을 가지도록 형성될 수 있다. 셀 게이트 라인(230)은 금속, 금속 실리사이드, 또는 도핑된 폴리 실리콘 등의 전도성 박막을 포함할 수 있다.
게이트 캡핑막(240)은 게이트 트렌치(GT)의 상부 영역을 채우도록 형성될 수 있다. 게이트 갭핑막(240)의 상면은 셀 활성 영역(110C) 내의 보호막(131)의 상면과 공면을 가질 수 있다. 게이트 캡핑막(240)은 보호막(131)과 동일하거나 유사한 식각율을 가진 실리콘 절연막을 포함할 수 있다. 게이트 캡핑막(240)은 실리콘 질화막 또는 실리콘 산질화막 등을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 Y 방향으로 연장하며 소자분리 트렌치(T)와 셀 활성 영역(110C)을 가로지르는 비트라인 구조(300)들을 포함할 수 있다. 비트라인 구조(300)는 셀 게이트 구조(200)와 수직하게 배열될 수 있다.
비트라인 구조(300)는 도 2a와 도 2c에서와 같이 셀 활성 영역(110C) 내에서 비트라인 콘택 플러그(360), 도전막(370), 및 하드 마스크(HM)의 적층 구조로 기판(100) 상에 형성될 수 있으며, 도 2c에서와 같이 소자분리 영역(T3)에서 도전막(330), 도전막(370), 및 하드 마스크(HM)의 적층 구조로 보호막(131) 상에 형성될 수 있다. 비트라인 구조(300)는 도 2b에서와 같이 셀 활성 영역(110C)의 기판(100) 상의 비트라인 콘택 플러그(360), Y 방향에서 비트라인 콘택 플러그(360)의 양 측면에 각각 접속된 도전막(330), 비트라인 콘택 플러그(360)와 도전막(330) 상의 도전막(370)과 하드 마스크(HM)의 적층 구조로 형성될 수 있다. 비트라인 콘택 플러그(360)는 에피택셜 방법으로 성장한 단결정 실리콘, 도핑된 폴리 실리콘, 금속 실리사이드 또는 금속을 포함할 수 있다. 도전막(330)과 도전막(370)은 각각 도핑된 폴리 실리콘, 금속 실리사이드 또는 금속을 포함할 수 있다. 하드 마스크(HM)는 실리콘 절연막으로 형성될 수 있으며, 일 예로 실리콘 질화막을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 도 2d에서와 같이 주변 영역(PA) 내의 기판(100) 상에 형성된 주변 게이트 절연막(320)과 주변 영역(PA)의 주변 활성 영역(100P)들과 교차하며 주변 영역(PA)의 소자분리 트렌치(T)의 상부를 지나는 라인 형태로 주변 게이트 절연막(320) 상에 형성된 주변 게이트 라인 구조(300G)를 포함할 수 있다. 주변 게이트 절연막(320)은 실리콘 산화막을 포함할 수 있으며, 실리콘 산화막은 열산화 또는 라디컬 산화된 실리콘 산화막을 포함할 수 있다. 주변 게이트 라인 구조(300G)는 도전막(330), 도전막(370), 및 하드 마스크(HM)의 적층 구조로 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 스페이서(380, 381), 절연막(410), 스토리지 콘택(BC)들, 및 소스/드레인 콘택(420)들을 포함할 수 있다.
스페이서(380)는 비트라인 구조(300) 측벽에 형성되며, 스페이서(381)는 주변 게이트 라인 구조(300G) 측벽에 형성될 수 있다. 스페이서(380)와 스페이서(381)는 각각 실리콘 절연막으로 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화막과 실리콘 질화막의 다층 구조로 형성될 수 있다.
절연막(410)은 셀 영역(CA) 내에서 보호막(131)과 게이트 캡핑막(240)을 포함하는 기판(100) 상부 및 주변 영역(PA)에서 활성 영역(110P) 내의 기판(100) 상에 형성될 수 있다. 절연막(410)의 상면은 비트라인 구조(300) 또는/및 주변 게이트 라인 구조(300G)의 상면과 공면을 가질 수 있다. 절연막(410)의 상면은 비트라인 구조(300) 또는/및 주변 게이트 라인 구조(300G) 내에서의 하드 마스크(HM)의 상면과 공면을 가질 수 있다.
스토리지 콘택(BC)은 셀 영역(CA) 내에서 비트라인 구조(300)들 사이의 셀 활성 영역(110C) 내의 기판(100)과 접속하도록 절연막(410) 내에 형성될 수 있다. 스토리지 콘택(BC)은 도 2c에서와 소자분리 영역(T3)과 일부가 중첩되게 형성될 수 있다.
소스/드레인 콘택(420)은 주변 활성 영역(110P)의 기판(100)과 접속하도록 절연막(410) 내에 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 절연막(410) 상에 형성되며 스토리지 콘택(BC) 및 소스/드레인 콘택(420)들과 각각 접속되도록 형성된 콘택 패드(510, 511)들과, 콘택 패드(510)들을 포함한 셀 영역(CA)의 절연막(410) 상에 형성된 정보저장 요소(500)들을 포함할 수 있다.
정보저장 요소(500)는 캐패시터(capacitor)를 포함할 수 있다. 정보저장 요소(500)는 스토리지 콘택(BC)과 접속된 콘택 패드(510)와 접하는 하부 전극(520), 하부 전극(520)를 포함한 셀 영역(CA)의 절연막(410) 상에 컨포멀하게 형성된 유전막(530), 및 유전막(530) 상에 형성된 상부 전극(540)을 포함할 수 있다. 하부 전극(520)은 도핑된 폴리 실리콘, 금속 실리사이드 또는 금속을 포함할 수 있으며, 일 예로 실린더 형태로 형성될 수 있다. 유전막(530)은 하부 전극(520) 표면 및 절연막(410) 상에 컨포멀하게 형성될 수 있다. 상부 전극(540)은 도핑된 폴리 실리콘, 금속 실리사이드 또는 금속을 포함할 수 있다.
도 3a, 도 3b, 도 3c, 및 도 3d 내지 도 15a, 도 15b, 도 15c, 및 도 15d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 개략적으로 도시한 것으로 도면 (a), (b), (c), 및 (d)는 각각 도 1의 I-I', II-II', III-III', 및 IV-IV'에 따라 개략적으로 도시한 단면도이다.
도 3a 내지 도 3d와 도 1을 참조하면, 셀 영역(CA)과 주변 영역(PA)을 포함하는 기판(100)을 식각하여 셀 영역(CA) 내에서 셀 활성 영역(110C)들을 정의하며 주변 영역(PA) 내에서 주변 활성 영역(110C)들을 정의하는 소자분리 트렌치(T)가 형성되도록 한다.
셀 활성 영역(110C)들과 주변 활성 영역(110P)들은 섬(island) 형태로 분리되어 배열될 수 있으며, 바(bar) 형태를 가질 수 있다. 기판(100)은 실리콘 웨이퍼, SOI(silicon on insulator) 기판, SiGe 기판, SiC 기판, 화합물 반도체 기판 또는 기타 다양한 반도체 기판을 포함할 수 있다. 셀 활성 영역(110C)들은 도 1에서와 같이 X 방향 및 Y 방향과 소정의 각도로 경사지게 배열될 수 있으며, 일 예로 경사 없이 Y 방향으로 배열될 수 도 있다. 셀 활성 영역(110C)과 주변 활성 영역(110P)은 서로 다른 크기와 다른 배열로 형성될 수 있다. 소자분리 트렌치(T)는 도 3a에서와 같이 셀 활성 영역의 길이 방향(length direction)으로 서로 인접하는 셀 활성 영역(110C)들 사이의 소자분리 영역(T1) 내에서 일정 폭을 가지도록 형성될 수 있다. 소자분리 트렌치(T)는 도 3b에서와 같이 Y 방향으로 서로 인접하는 셀 활성 영역(110C)들 사이의 소자분리 영역(T2) 내에서 소자분리 영역(T1)의 소자분리 트렌치와 유사한 폭을 가지도록 형성될 수 있다. 소자분리 트렌치(T)는 도 3c에서와 같이 X 방향으로 서로 인접하는 셀 활성 영역(110C)들 사이의 소자분리 영역(T3) 내에서 소자분리 영역(T1, T2)들의 소자분리 트렌치에 비하여 좁은 폭을 가지도록 형성될 수 있다. 소자분리 트렌치(T)는 도 3d에서와 같이 셀 영역(CA)과 주변 영역(PA) 사이의 소자분리 영역(T4) 내에서 소자분리 영역(T1, T2)의 소자분리 트렌치에 비하여 넓은 폭을 가지도록 형성될 수 있다.
소자분리 트렌치(T)가 형성된 기판(100) 전면에 보호막(120)이 컨포멀하게 형성되도록 한다. 보호막(120)은 도 3a, 도 3b, 및 도 3d에서와 같이 소자분리 영역(T1, T2, T4)들 내에서는 소자분리 트렌치(T)의 내벽 및 바닥면의 기판(100) 상에 컨포멀(conformal)하게 형성될 수 있으며, 도 3c에서와 같이 소자분리 영역(T3) 내에서는 소자분리 트렌치(T)를 완전히 채우도록 형성될 수 있다. 보호막(120)은 실리콘 산화막을 포함할 수 있으며, 실리콘 산화막은 열산화 (thermal oxidation), 라디컬 산화 (radical oxidation) 등을 포함하는 산화 공정(oxidation process), 화학 기상 증착(chemical vapor deposition) 공정, 또는 원자층 증착(atomic layer deposition) 공정 등에 의해 형성될 수 있다.
보호막(120)이 형성된 기판(100) 전면에 실리콘 절연막(130)이 형성되도록 한다. 실리콘 절연막(130)은 보호막(120)과 다른 절연 특성을 가진 실리콘 절연막으로 형성될 수 있으며, 일 예로 실리콘 질화막을 포함할 수 있다.
실리콘 절연막(130)은 도 3a와 도 3b에서와 같이 소자분리 영역(T1, T2) 내에서는 소자분리 트렌치(T)를 완전히 채우도록 형성되며, 도 3c에서와 같이 소자분리 영역(T3) 내에서는 소자분리 트렌치(T)를 채우는 보호막(120) 상에 형성되며, 도 3d에서와 같이 소자분리 트렌치 영역(T4) 내에서는 소자분리 트렌치(T) 내벽 및 바닥면 상의 보호막(120) 상에 컨포멀하게 형성될 수 있다.
도 4a 내지 도 4d와 도1을 참조하면, 실리콘 절연막(130)이 형성된 기판(100) 전면에 트렌치 절연막(140)이 형성되도록 한다. 트렌치 절연막(140)은 유동성이 있는 실리콘 산화막을 포함할 수 있으며, F-CVD(flowable CVD) 방법 또는 스핀 코팅 방법에 의해 형성될 수 있다. 트렌치 절연막(140)은 USG (undoped silicate glass), TOSZ (tonen silazene), 또는 PE-TEOS (plasma-enhanced tetra ethyl ortho-silicate) 등을 포함할 수 있다.
기판(100) 상부의 실리콘 절연막(130)과 트렌치 절연막(140)을 평탄화하여 셀 활성 영역(110C)들 및 주변 활성 영역(110P) 내에 형성된 보호막(120) 상에 보호막(131)이 형성되도록 한다. 보호막(131)은 CMP(chemical mechanical polishing) 방법에 의해 실리콘 절연막(130)과 트렌치 절연막(140)을 동시에 평탄화하거나, 트렌치 절연막(140)의 상면이 형성하고자 하는 보호막(131)의 높이가 되도록 식각한 다음 식각된 트렌치 절연막(140)의 상면을 식각 정지점으로 실리콘 절연막(130)을 에치백(etch-back)하여 형성할 수 있다. 보호막(131) 형성 이후 웰(well) 형성, Vt 제어 또는 셀 영역의 소스/드레인 영역 형성을 위하여 기판(100)에 이온 주입 공정을 수행할 수도 있다. 이에 따라 셀 활성 영역(100C)의 상부 기판(100) 영역에는 불순물 영역이 형성될 수 있다.
보호막(131)의 형성 이후, 기판(100)의 셀 활성 영역(110C) 및 주변 활성 영역(110P)의 기판(100) 상에는 보호막(120)과 보호막(131)이 컨포멀하게 형성될 수 있다. 도 4a와 도 4b에서와 같이 소자분리 영역(T1, T2)들 내에서는 소자분리 트렌치(T)의 내벽 및 바닥면 상에 보호막(120)이 컨포멀하게 형성되며 보호막(131)이 소자분리 트렌치(T)를 채우도록 보호막(120) 상에 형성될 수 있다. 소자분리 영역(T1, T2)들 내에 형성되는 보호막(131)의 상면이 셀 활성 영역(110C) 내에 형성되는 보호막(131)의 상면과 공면을 갖도록 형성될 수 있다. 도 4c에서와 같이 소자분리 영역(T3) 내에서는 보호막(120)이 소자분리 트렌치(T)를 채우도록 형성되며 보호막(120) 상에 보호막(131)이 형성될 수 있다. 보호막(120)의 상면은 셀 활성 영역(110C)과 소자분리 영역(T3) 내에서 공면을 갖도록 형성될 수 있으며, 보호막(131)의 상면은 셀 활성 영역(110C)과 소자분리 영역(T3) 내에서 공면을 갖도록 형성될 수 있다. 도 4d에서와 같이 소자분리 영역(T4)에서는 보호막(120)이 소자분리 트렌치의 내벽 및 바닥면 상에 컨포멀하게 형성되며, 보호막(131)이 보호막(120) 상에 컨포멀하게 형성되며, 트렌치 절연막(140)이 소자분리 트렌치를 채우도록 형성될 수 있다. 소자분리 영역(T4)에 형성되는 보호막(131)은 셀 활성 영역(110C) 또는 주변 활성 영역(110P) 내에 형성되는 보호막(131)과 다른 두께를 가지도록 형성될 수 있다.
도 5a 내지 도 5d와 도1을 참조하면, 보호막(131) 상에 하드 마스크(210)를 형성한 다음 도 1에서의 워드 라인(200)과 같이 X 방향으로 연장되며 셀 활성 영역(110C)들과 소자분리 트렌치(T)를 가로지르는 라인 형태가 되도록 하는 마스크 패턴을 이용하여 하드 마스크(210), 보호막(131), 보호막(120), 및 기판(100)을 식각하여 게이트 트렌치(GT)들을 형성한다.
하드 마스크(210)는 제 1보호막(120), 제 2보호막(131), 및 기판(100)과의 식각 선택비가 큰 물질을 포함하는 단일 또는 다층의 박막으로 형성할 수 있으며, 일 예로, 실리콘 산화막과 폴리 하드 마스크의 적층 구조, 실리콘 산화막과 크롬 하드 마스크의 적층 구조, 또는 SiOC로 형성할 수 있다.
게이트 트렌치(GT)는 적어도 두 개의 게이트 트렌치(GT)가 하나의 셀 활성 영역(100C) 내에 형성될 수 있다. 일 예로, 셀 활성 영역(110C)이 Y 방향으로 사선 형태로 형성된 경우에는 게이트 트렌치(GT)가 셀 활성 영역(110C)과 사선 형태로 교차되며, 셀 활성 영역(110C)이 Y 방향으로 형성된 경우에는 게이트 트렌치(GT)가 셀 활성 영역(110C)과 수직으로 교차되도록 형성될 수 있다. 도 5a에서와 같이 게이트 트렌치(GT)는 셀 활성 영역(110C) 내에서 기판(100)이 드러나도록 형성되며, 소자분리 영역(T1) 내에서 내벽에 보호막(120)이 드러나며 바닥면에 보호막(131)이 드러나도록 형성될 수 있다. 게이트 트렌치(GT)의 바닥면은 기판(100)과 보호막(131)의 식각 차이에 의해 셀 활성 영역(110C) 내에 비하여 소자분리 트렌치 영역(T1) 내에서 더 낮은 레벨의 위치를 가지도록 형성될 수 있다. 도 5b에서와 같이 게이트 트렌치(GT)는 셀 활성 영역(110C) 내에서 바닥면과 일 내벽에 기판(100)의 표면이 드러나도록 하며 소자분리 트렌치 영역(T2) 내에서 타 내벽에 보호막(131)이 드러나도록 형성될 수 있다. 게이트 트렌치(GT)는 보호막(131)이 드러난 측벽의 하부 영역에 보호막(120)이 드러나도록 형성될 수 있다.
도 6a 내지 도 6d와 도1을 참조하면, 게이트 트렌치(GT)들이 형성된 기판(100)에 산화 공정을 진행하여 셀 게이트 절연막(220)이 형성되도록 한다. 산화 공정은 열산화 공정 또는 라디컬 산화 공정을 포함할 수 있으며, 셀 게이트 절연막(220)은 실리콘 산화막을 포함할 수 있다. 산화 공정에 의해 셀 활성 영역(110C) 내의 게이트 트렌치(GT)의 내벽에 드러난 기판(100) 상에만 셀 게이트 절연막(220)이 형성될 수 있다.
도 7a 내지 도 7d와 도 1을 참조하면, 셀 게이트 라인(230)이 게이트 트렌치(GT)의 하부 영역을 채우도록 한다. 셀 게이트 라인(230)의 상면이 셀 활성 영역(110C) 내의 기판(100)의 상면 보다 낮은 레벨의 위치에 형성될 수 있다. 셀 게이트 라인(230)의 상면은 셀 활성 영역(110C)과 소자분리 트렌치 영역(T1) 내에서 공면을 갖도록 형성될 수 있다. 셀 게이트 라인(GT)은 셀 활성 영역(110C) 내에서 도 7a 또는 도 7b에서와 같이 셀 게이트 절연막(220) 상에 형성될 수 있으며, 소자분리 영역(T1)에서 도 7a에서와 같이 보호막(131) 상에 형성될 수 있다. 셀 게이트 라인(230)은 금속, 금속 실리사이드, 또는 도핑된 폴리 실리콘 등을 포함하는 전도성 박막으로 형성될 수 있다. 일 예로, 기판(100) 전면에 금속막인 텅스텐을 증착하여 게이트 트렌치(GT)가 채워지도록 하고, 에치백 공정을 이용하여 하드 마스크(210) 상의 텅스텐 막을 제거하며 텅스텐 막의 상면이 게이트 트렌치(GT) 내에서 셀 활성 영역(110C) 내의 기판(100)의 상면보다 낮은 레벨에 위치하도록 하거나 CMP를 이용하여 하드 마스크(210) 상의 텅스텐 막을 제거하여 텡스텐 막이 게이트 트렌치(GT) 영역 내에만 잔류하도록 한 다음 에치백 공정을 이용하여 텅스텐 막의 상면이 셀 활성 영역(110C) 내의 기판(100)의 상부면보다 낮은 레벨에 위치하도록 할 수 있다.
도 8a 내지 도 8d와 도 1을 참조하면, 게이트 트렌치(GT)를 완전히 채우도록 셀 게이트 라인(230) 상에 게이트 캡핑막(240)이 형성되도록 하여 게이트 트렌치(GT), 셀 게이트 절연막(220), 셀 게이트 라인(230), 및 게이트 캡핑막(240)을 포함하는 셀 게이트 구조(200)를 완성한다. 게이트 캡핑막(240)은 상면이 셀 활성 영역(110C) 내에 형성된 보호막(131)의 상면과 공면을 갖도록 형성될 수 있다. 게이트 캡핑막(240)은 보호막(131)과 식각율이 같거나 유사한 실리콘 산화막으로 형성할 수 있다. 게이트 캡핑막(240)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 일 예로, 기판(100) 전면에 실리콘 질화막을 증착하여 셀 게이트 라인(230) 상의 게이트 트렌치(GT)가 완전히 채워지도록 하고, 에치백 공정을 이용하여 하드 마스크(210) 상의 실리콘 질화막을 제거하며 실리콘 질화막의 상면이 게이트 트렌치(GT) 내에서 셀 활성 영역(110C) 내에 형성된 보호막(131)의 상면과 공면을 갖도록 하거나 CMP를 이용하여 하드 마스크(210) 상의 실리콘 질화막을 제거하여 실리콘 질화막이 셀 게이트 트렌치(GT) 영역 내에만 잔류하도록 한 다음 에치백 공정을 이용하여 실리콘 질화막의 상면이 셀 활성 영역(110C) 내에 형성된 보호막(131)의 상면과 공면을 갖도록 할 수 있다.
도 9a 내지 도 9d와 도 1을 참조하면, 도 8a 내지 도 8d에서의 하드 마스크(210)를 제거하고 기판(100)의 주변 영역(PA)만 드러나도록 셀 영역(CA) 상에 마스킹막(310)을 형성한다. 마스킹막(310)은 도 9d에서와 같이 소자분리 영역(T4)의 일부 상에도 형성되도록 할 수 있다. 마스킹막(310)은 포토레지스터 막을 포함할 수 있다.
마스킹막(310)에 의해 드러난 주변 영역(PA) 내에 형성된 보호막(131)과 보호막(120)을 제거하여 도 8d에서와 같이 주변 활성 영역(110P) 내의 기판(10)이 드러나도록 한다. 보호막(131)과 보호막(120)의 제거는 식각 공정에 의해 진행할 수 있으며, 일 예로, 건식 식각 공정에 의해 주변 영역(PA) 내에 형성된 보호막(131)을 제거한 다음 습식 식각 공정에 의해 드러난 보호막(120)을 제거할 수 있다. 식각 공정에 의해 소자분리 영역(T4)에서 보호막(120), 보호막(131), 및 트렌치 절연막(140)은 마스킹막(310)이 형성되지 않은 주변 영역(PA)에 인접하는 영역이 셀 영역(CA)에 인접하는 영역에 비하여 낮은 단차를 가지도록 형성될 수 있다.
도 10a 내지 도 10d와 도 1을 참조하면, 도 9a 내지 도 9d의 마스킹막(310)을 제거하고 기판(100)에 산화 공정을 진행하여 도 9d에서와 같이 주변 활성 영역(110P)의 기판(100) 상에 주변 게이트 절연막(320)이 형성되도록 한다. 산화 공정은 열산화 공정 또는 라디컬 산화 공정을 포함할 수 있다. 주변 게이트 절연막(320) 형성시 도 10a, 도 10b 및 도 10c에서 알 수 있는 바와 같이 기판(100)의 셀 영역(CA) 상부에는 보호막(131)과 게이트 캡핑막(240)이 형성되어 셀 영역(CA) 내에서는 주변 게이트 절연막(320)이 형성되지 않으며, 기판(100)이 드러난 주변 활성 영역(110P) 내에만 주변 게이트 절연막(320)이 형성될 수 있다.
주변 게이트 절연막(320)이 형성된 기판(100) 전면에 도전막(330)이 형성되도록 한다. 도전막(330)은 도핑된 폴리 실리콘, 금속 실리사이드 또는 금속을 포함할 수 있다. 도전막(330)은 도 10a, 도 10b, 및 도 10c에서와 같이 셀 영역(110C) 내에서 기판(100) 상부의 드러난 보호막(131)과 게이트 캡핑막(240) 상에 형성되며, 도 10d에서와 같이 주변 영역(110P) 내에서 주변 게이트 절연막(320) 상에 형성될 수 있다. 도전막(330) 상에 하드 마스크(340)가 형성되도록 한다.
하드 마스크(340), 도전막(330), 보호막(131) 및 보호막(120)을 순차적으로 패터닝하여 트렌치 게이트(GT)들 사이에 위치하는 셀 활성 영역(110C)의 기판(100) 표면이 드러나도록 하는 비트라인 콘택홀(350)이 형성되도록 한다. 비트라인 콘택홀(350)의 하부 영역에 드러난 기판(100)은 패터닝 공정에서의 과식각(over-etch)에 의해 리세스(recess)될 수 있다.
도 11a 내지 도 11d와 도 1을 참조하면, 도 10a 내지 도 11d의 비트라인 콘택홀(350) 내부에 비트라인 콘택 플러그(360)가 형성되도록 한다. 비트라인 콘택 플러그(360)는 에피택셜 방법으로 성장한 단결정 실리콘, 도핑된 폴리 실리콘, 금속 실리사이드 또는 금속을 포함할 수 있다. 비트라인 콘택 플러그(360)는 상면이 도전막(330)의 상면과 공면을 가지도록 하거나 낮은 레벨의 위치를 가지도록 형성할 수 있다. 비트라인 콘택 플러그(360)는 일 예로, 에피택셜 방법으로 기판(100)의 표면이 드러난 비트라인 콘택홀(350)에만 단결정 실리콘을 성장하며 도전막(330)의 상면과 동일하거나 낮은 레벨의 위치가 되도록 성장할 수 있다. 비트라인 콘택 플러그(360)는 일 예로, 도핑된 폴리 실리콘, 금속 실리사이드 또는 금속 등의 전도성 물질을 증착하여 비트라인 콘택홀(350)이 완전히 채워지도록 하고, 에치백 공정을 이용하여 하드 마스크(340) 상의 전도성 물질을 제거하며 전도성 물질의 상면이 도전막(330)의 상면과 같거나 낮은 레벨의 위치를 가지도록 형성되거나 CMP를 이용하여 하드 마스크(340) 상의 전도성 물질을 제거하여 전도성 물질이 비트라인 콘택홀(350) 영역 내에만 잔류하도록 한 다음 에치백 공정을 이용하여 전도성 물질의 상면이 도전막(330)의 상면과 같거나 낮은 레벨의 위치를 가지도록 형성될 수 있다.
도 12a 내지 도 12d와 도 1을 참조하면, 도 11a 내지 도 11d에서의 하드 마스크(340)를 제거하고, 기판(100) 전면에 도전막(370)과 하드 마스크(HM)를 증착한다. 도전막(370)은 도전막(330)과 비트라인 콘택 플러그(360) 상에 형성될 수 있다. 도전막(370)은 도핑된 폴리 실리콘, 금속 실리사이드 또는 금속을 포함할 수 있다. 하드 마스크(HM)는 실리콘 질화막 등의 실리콘 절연막을 포함할 수 있다.
도 13a 내지 도 13d와 도 1을 참조하면, Y 방향으로 연장되며 셀 활성 영역(110C)들과 소자분리 트렌치(T)의 상부를 지나는 라인 형태가 되도록 하는 마스크 패턴을 이용하여 하드 마스크(HM), 도전막(370), 도전막(330), 및 비트라인 콘택 플러그(360)를 패터닝하여 셀 영역(CA)의 비트라인 구조(300)가 형성되도록 함과 동시에 주변 영역(PA)의 주변 게이트 라인 구조(300G)가 형성되도록 한다. 주변 게이트 라인 구조(300G)를 형성하기 위한 마스크 패턴의 방향은 비트라인 구조체(300) 형성을 위한 마스크 패턴의 방향과는 다르게 할 수 있다.
비트라인 구조(300)는 소자분리 트렌치(T)와 셀 활성 영역(110C)들을 가로지르도록 형성될 수 있다. 비트라인 구조(300)는 셀 게이트 구조(200)와 수직하게 배열될 수 있다. 비트라인 구조(300)는 도 13a와 도 13c에서와 같이 셀 활성 영역(110C)에서 비트라인 콘택 플러그(360), 도전막(370), 및 하드 마스크(HM)의 적층 구조로 기판(100) 상에 형성될 수 있으며, 소자분리 영역(T3)에서 도전막(330), 도전막(370), 및 하드 마스크(HM)의 적층 구조로 보호막(131) 상에 형성될 수 있다. 비트라인 구조(300)는 도 13b에서와 같이 셀 활성 영역(110C)의 기판(100) 상의 비트라인 콘택 플러그(360), Y 방향에서 비트라인 콘택 플러그(360)의 양 측면에 각각 접속된 도전막(330), 비트라인 콘택 플러그(360)와 도전막(330) 상의 도전막(370)과 하드 마스크(HM)의 구조로 형성될 수 있다.
주변 게이트 라인 구조(300G)는 주변 활성 영역(100P)들과 소자분리 트렌치(T) 상부를 지나는 라인 형태로 형성될 수 있다. 주변 게이트 라인 구조(300G)는 도 13d에서와 같이 도전막(330), 도전막(370), 및 하드 마스크(HM)의 적층 구조로 주변 게이트 절연막(320) 상에 형성될 수 있다.
도 14a 내지 도 14d와 도 1을 참조하면, 비트라인 구조(300) 측벽에 스페이서(380)가 형성되도록 하며, 주변 게이트 라인 구조(300G)의 측벽에 스페이서(381)가 형성되도록 한다. 스페이서(380, 381)들은 각각 실리콘 절연막으로 형성될 수 있으며, 일 예로 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화막과 실리콘 질화막의 다층 구조로 형성될 수도 있다.
주변 영역(PA)의 스페이서(381) 외측의 기판(100) 상에 형성된 주변 게이트 절연막(320)은 스페이서(381) 형성과 동시에 제거될 수 있으며, 그에 따라 주변 활성 영역(110P)의 기판(100)이 드러나도록 할 수 있다. 주변 영역(PA)의 드러난 기판(100)에 이온 주입 등의 방법으로 불순물을 도핑하여 주변 게이트 라인 구조(300G)에 형성된 스페이서(381) 외측의 상부 기판(100) 영역에 불순물 영역이 형성되도록 할 수 있다.
도 15a 내지 도 15b와 도 1을 참조하면, 기판(100) 전면에 실리콘 절연막(410)이 증착되도록 하고 평탄화한다. 실리콘 절연막(410)은 실리콘 산화막, 실리콘 산질화막 또는 실리콘 질화막을 포함할 수 있다. 실리콘 절연막(410)은 평탄화를 통해 상부면이 하드 마스크(HM)의 상부면과 공면을 갖도록 형성될 수 있다.
셀 영역(CA) 내에서 게이트 트렌치(GT)들 외측의 비트라인 콘택 플러그(360)가 형성되지 않은 셀 활성 영역(110C)과 각각 접속하는 스토리지 콘택(BC)들, 및 주변 영역(CA) 내에서 주변 활성 영역(110P)의 기판(100)과 접속하는 소스/드레인 콘택(420)들이 절연막(410) 내에 형성되도록 한다.
일 예로, 셀 영역(CA)의 비트라인 콘택 플러그(360)가 형성되지 않은 게이트 트렌치(GT) 외측의 셀 활성 영역(110C)과 주변 영역(CA)의 주변 활성 영역(100P)의 기판(100)이 드러나도록 하는 마스크 패턴을 이용하여 절연막(410), 보호막(131), 및 보호막(120)을 식각하여 콘택홀을 형성하고, 콘택홀 내에 콘택 플러그를 형성함으로써 스토리지 콘택(BC)들과 소스/드레인 콘택(420)들이 형성되도록 할 수 있다. 과식각에 의해 콘택홀 하부 영역의 기판(100)이 리세스될 수 있다. 스토리지 콘택(BC)은 도 1과 도 15c에서와 같이 소자분리 영역(T3)과 일부 중첩되도록 형성될 수 있다.
도 2a 내지 도 2d와 도 1을 참조하면, 절연막(410) 상부에 스토리지 콘택(BC) 및 소스/드레인 콘택(420)등과 각각 접속하는 콘택 패드(510, 511)들이 형성될 수 있다. 콘택 패드(510, 511)들은 절연막(410) 상에 도전막을 형성하고 패터닝하여 형성될 수 있다.
콘택 패드(510)를 포함한 셀 영역(CA)의 절연막(410) 상에 정보저장 요소(500)가 형성되도록 한다. 정보저장 요소(500)는 캐패시터를 포함할 수 있다. 정보저장 요소(500)는 하부 전극(520), 유전막(530), 및 상부 전극(540)을 포함할 수 있다.
콘택 패드(510, 511)들이 형성된 기판(100) 전면에 도전막을 형성하고 패터닝하여 셀 영역(CA)에서 각각의 패드(510)에 접속하는 하부 전극(520)들이 형성되도록 한다. 하부 전극(520)은 도핑된 폴리 실리콘, 금속 실리사이드 또는 금속을 포함할 수 있다.
하부 전극(520)들이 형성된 기판(100) 전면에 유전막(530)이 형성되도록 한다. 유전막(530)은 하부 전극(520) 표면, 하드 마스크(HM) 상부 및 절연막(410) 상에 컨포멀하게 형성될 수 있다.
유전막(530) 상부에 도전막을 형성하고, 도전막과 유전막(530)이 셀 영역(CA) 내에만 남도록 패터닝하여 상부 전극(540)이 형성되도록 한다. 상부 전극(540)은 도핑된 폴리 실리콘, 금속 실리사이드 또는 금속을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자를 제조 방법은 셀 영역 보호를 위하여 별도의 박막 형성 공정없이 소자분리 트렌치를 채우는 실리콘 절연막을 보호막으로 이용함으로써 공정이 단순하며, 셀 영역과 주변 회로 영역 사이의 바운더리 영역에 형성되는 금속 박막에 의한 스트링거(stringer)를 방지할 수 있어 반도체 소자의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 개략적으로 도시한 레이아웃이고, 도 16a 내지 도 16d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도 1의 I-I', II-II', III-III', 및 IV-IV'에 따라 개략적으로 도시한 단면도이다.
도 16a 내지 도 16d와 도 1을 참조하면, 본 발명에 따른 반도체 소자는 게이트 트렌치(GT)의 내벽 및 바닥면 상에 컨포멀하게 형성된 셀 게이트 절연막(221), 게이트 트렌치(GT)의 하부 영역을 채우는 셀 게이트 라인(230), 및 게이트 트렌치(GT)의 상부 영역을 채우는 게이트 캡핑막(240)을 포함할 수 있다.
셀 게이트 절연막(221)은 실리콘 산화막 또는 금속 산화막을 포함할 수 있으며, 화학 기상 증착 또는 원자층 증착된 산화막을 포함할 수 있다. 게이트 트렌치(GT) 내벽에 형성된 셀 게이트 절연막(221)의 상면은 셀 활성 영역(110C) 내에 형성된 보호막(131)의 상면과 공면을 가질 수 있다. 셀 게이트 라인(230)은 상면이 셀 활성 영역(110C) 내의 기판(100)의 상면 보다 낮은 레벨에 위치하도록 형성될 수 있으며, 셀 게이트 라인(230)의 상면은 셀 활성 영역(110C)과 소자분리 영역(T1) 내에서 공면을 가질 수 있다. 셀 게이트 라인(230)은 금속, 금속 실리사이드, 또는 도핑된 폴리 실리콘 등의 전도성 박막을 포함할 수 있다. 셀 게이트 라인(230)은 도 16a에서와 같이 셀 활성 영역(110C)과 소자분리 영역(T1) 내에서 셀 게이트 절연막(221) 상에 형성될 수 있다. 게이트 캡핑막(240)은 상면이 셀 활성 영역(100C) 내의 보호막(131)의 상면과 공면을 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 다른 구성 요소들은 도 2a 내지 도 2d를 참조하여 이해될 수 있을 것이다.
도 17a, 17b, 도 17c, 및 도 17d 내지 도 20a, 도 20b, 도 20c, 및 도 20d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 개략적으로 도시한 것으로 도면 (a), (b), (c) 및 (d)는 각각 도 1의 I-I', II-II', III-III', 및 IV-IV'에 따라 개략적으로 도시한 단면도이다.
도 17a 내지 도 17d와 도 1을 참조하면, 도 5a 내지 도 5d에서와 같이 게이트 트렌치(GT)가 형성된 기판(100) 전면에 셀 게이트 절연막(221)이 컨포멀하게 형성되도록 한다. 셀 게이트 절연막(221)은 화학 기상 증착 또는 원자층 증착에 의해 형성될 수 있다. 셀 게이트 절연막(221)은 실리콘 산화막 또는 금속 산화막을 포함할 수 있다.
도 18a 내지 도 18d와 도 1을 참조하면, 셀 게이트 라인(230)이 게이트 트렌치(GT)의 하부 영역을 채우도록 한다. 셀 게이트 라인(230)의 상면이 셀 활성 영역(110C)의 기판(100)의 상면 보다 낮은 레벨의 위치에 형성될 수 있다. 셀 게이트 라인(230)의 상면은 셀 활성 영역(110C)과 소자분리 트렌치 영역(T1) 내에서 공면을 갖도록 형성될 수 있다. 셀 게이트 라인(GT)은 게이트 트렌치(GT) 내부의 셀 게이트 절연막(221) 상에 형성될 수 있다. 셀 게이트 라인(230)은 금속, 금속 실리사이드, 또는 도핑된 폴리 실리콘 등을 포함하는 전도성 박막으로 형성될 수 있다. 일 예로, 기판(100) 전면에 금속막인 텅스텐을 증착하여 게이트 트렌치(GT)가 채워지도록 하고, 에치백 공정을 이용하여 하드 마스크(210) 상의 텅스텐 막을 제거하며 텅스텐 막의 상면이 게이트 트렌치(GT) 내에서 셀 활성 영역(110C)의 기판(100)의 상면보다 낮은 레벨에 위치하도록 하거나 CMP를 이용하여 하드 마스크(210) 상의 텅스텐 막을 제거하여 텡스텐 막이 게이트 트렌치(GT) 영역 내에만 잔류하도록 한 다음 에치백 공정을 이용하여 텅스텐 막의 상면이 셀 활성 영역(110C)의 기판(100)의 상면보다 낮은 레벨에 위치하도록 할 수 있다.
도 19a 내지 도 19d와 도 1을 참조하면, 게이트 트렌치(GT)를 완전히 채우도록 셀 게이트 라인(230) 상에 게이트 캡핑막(240)이 형성되도록 하여 게이트 트렌치(GT), 셀 게이트 절연막(221), 셀 게이트 라인(230), 및 게이트 캡핑막(240)을 포함하는 셀 게이트 구조체(200)를 완성한다. 게이트 캡핑막(240)은 상면이 셀 활성 영역(110C) 내에 형성된 보호막(131)의 상면과 공면을 갖도록 형성될 수 있다. 게이트 캡핑막(240)은 보호막(131)과 식각율이 같거나 유사한 실리콘 산화막으로 형성할 수 있다. 게이트 캡핑막(240)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 일 예로, 기판(100) 전면에 실리콘 질화막을 증착하여 셀 게이트 라인(230) 상의 게이트 트렌치(GT)가 완전히 채워지도록 하고, 에치백 공정을 이용하여 하드 마스크(210) 상의 실리콘 질화막을 제거하며 실리콘 질화막의 상면이 게이트 트렌치(GT) 내에서 셀 활성 영역(110C) 내에 형성된 보호막(131)의 상면과 같은 레벨의 위치가 되도록 하거나 CMP를 이용하여 하드 마스크(210) 상의 실리콘 질화막을 제거하여 실리콘 질화막이 셀 게이트 트렌치(GT) 영역 내에만 잔류하도록 한 다음 에치백 공정을 이용하여 실리콘 질화막의 상면이 셀 활성 영역(110C) 내에 형성된 보호막(131)의 상면과 같은 레벨에 위치하도록 할 수 있다.
도 20a 내지 도 20d와 도 1을 참조하면, 도 19a 내지 도 19d에서 하드 마스크(210) 상면 및 측면에 형성된 셀 게이트 절연막(221)을 제거하고, 드러난 하드 마스크(210)를 제거한다. 기판(100) 상부의 드러난 셀 게이트 절연막(221)과 하드 마스크(210)는 단일 식각 공정에 의해 제거될 수도 있다. 게이트 트렌치(GT) 내벽에 형성된 셀 게이트 절연막(221)의 상면은 셀 활성 영역(100C) 내에 형성된 보호막(131) 또는/및 게이트 트렌치(GT) 내에 형성된 게이트 캡핑막(240)의 상면과 같은 레벨의 위치가 되도록 형성될 수 있다
기판(100) 상의 주변 영역(PA)만 드러나도록 셀 영역(CA) 상부에 마스킹막(310)을 형성한다. 마스킹막(310)은 도 20d에서와 같이 소자분리 영역(T4)의 일부 상에도 형성되도록 할 수 있다. 마스킹막(310)은 포토레지스터 막을 포함할 수 있다. 마스킹막(310)에 의해 드러난 주변 영역(PA) 내의 보호막(131)과 보호막(120)을 제거하여 도 20d에서와 같이 주변 활성 영역(110P)의 기판(100)이 드러나도록 한다. 보호막(131)과 보호막(120)의 제거는 식각 공정에 의해 진행할 수 있으며, 일 예로, 건식 식각 공정에 의해 주변 영역(PA) 내에 형성된 보호막(131)을 제거한 다음 습식 식각 공정에 의해 드러난 보호막(120)을 제거할 수 있다. 식각 공정에 의해 소자분리 영역(T4) 영역에서 보호막(120), 보호막(131), 및 트렌치 절연막(140)은 마스킹막(310)이 형성되지 않은 주변 영역(PA)에 인접하는 영역이 셀 영역(CA)에 인접하는 영역에 비하여 낮은 단차를 가지도록 형성될 수 있다.
도 16a 내지 도 16d와 1을 참조하면, 도 11a, 도 11b, 도 11c, 및 도 11d 내지 도 15a, 도 15b, 도 15c, 도 15d에서와 같은 방법에 의해 스토리지 콘택(BC)들과 소스/드레인 콘택(420)들이 형성된 절연막(410) 상에 콘택 패드(510, 511)가 형성되도록 하고, 셀 영역(CA) 내에 정보저장 요소(500)가 형성되도록 한다.
도 21은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 메모리 모듈(2100)을 개념적으로 도시한 도면이다. 도 21를 참조하면, 메모리 모듈(2100)은 메모리 모듈 기판(2110), 메모리 모듈 기판(2110) 상에 배치된 다수 개의 메모리 소자들(2120) 및 다수 개의 터미널들(2130)을 포함할 수 있다. 메모리 모듈 기판(2110)은 PCB 또는 웨이퍼를 포함할 수 있다. 메모리 소자들(2120)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 하나이거나, 또는 반도체 소자들 중 하나를 포함하는 반도체 패키지일 수 있다. 다수 개의 터미널들(2130)은 전도성 금속을 포함할 수 있다. 각 터미널들은 각 메모리 소자들(2120)과 전기적으로 연결될 수 있다. 메모리 모듈(2100)은 동작 신뢰성이 우수한 반도체 소자를 포함하므로 모듈 퍼포먼스가 개선된다.
도 22는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 22를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)은, 반도체 모듈 기판(2210) 상에 실장된 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 하나(2230)를 포함할 수 있다. 반도체 모듈(2200)은 모듈 기판(2210) 상에 실장된 마이크로프로세서(2220)를 더 포함할 수 있다. 모듈 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다.
도 23a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 전자 시스템(2300)을 개념적으로 도시한 블록도이다. 도 23a를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들은 전자 시스템(2300)에 적용될 수 있다. 전자 시스템(2300)은 바디(Body; 2310)를 포함할 수 있다. 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급 유닛(Power Unit; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 2350)을 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급 유닛(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤러 유닛(2350)은 상기 바디(2310)상에 실장 또는 장착될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 외부에 디스플레이 유닛(2360)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2360)은 상기 바디(2310)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 공급 유닛(2330)은 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(2320), 기능 유닛(2340), 디스플레이 컨트롤러 유닛(2350) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(2320)은 파워 공급 유닛(2330)으로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이 유닛(2360)을 제어할 수 있다. 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2300)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(2340)은 다이얼링, 또는 외부 장치(External Apparatus; 2370)와의 교신으로 상기 디스플레이 유닛(2360)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 다른 실시예에서, 전자 시스템(2300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2340)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2380)을 통해 외부 장치(2370)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 반도체 소자들은 마이크로 프로세서 유닛(2320) 및 기능 유닛(2340) 중 적어도 어느 하나에 포함될 수 있다.
도 23b는 본 발명의 기술적 사상이 적용된 일 실시예에 의한 반도체 소자들 중 적어도 하나를 포함하는 가진 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다. 도 23b를 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416) 및 버스(2420)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 램(2416)은 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2414) 또는 램(2416)은 본 발명의 실시예들에 의한 전극 연결 구조체들 중 적어도 하나를 포함할 수 있다. 마이크로프로세서(2414), 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 데이터를 입력하거나 또는 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 24는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 모바일 무선 폰(2500)을 개략적으로 도시한 도면이다. 모바일 무선 폰(2500)은 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판,
CA: 셀 영역,
PA: 주변 영역, 110C: 셀 활성 영역,
110P: 주변 활성 영역, T: 소자분리 트렌치,
T1, T2, T3, T4: 소자분리 영역, 120, 131: 보호막,
130: 실리콘 절연막, 140: 트렌치 절연막,
210, 340, HM: 하드 마스크, 200: 워드 라인(셀 게이트 구조)
GT: 게이트 트렌치, 220, 221: 셀 게이트 절연막,
230: 셀 게이트 라인, 240: 게이트 캡핑막,
300: 비트라인 구조, 300G: 주변 게이트 라인 구조,
310: 마스킹막, 320: 주변 게이트 절연막,
330, 370: 제 1, 제 2도전막, 350: 비트라인 콘택홀,
360: 비트라인 콘택 플러그, 380, 381: 스페이서,
410: 절연막, BC: 스토리지 콘택,
420: 소스/드레인 콘택, 500: 정보저장 요소,
510, 511: 콘택 패드, 520: 하부 전극,
530: 유전막, 540: 상부 전극
PA: 주변 영역, 110C: 셀 활성 영역,
110P: 주변 활성 영역, T: 소자분리 트렌치,
T1, T2, T3, T4: 소자분리 영역, 120, 131: 보호막,
130: 실리콘 절연막, 140: 트렌치 절연막,
210, 340, HM: 하드 마스크, 200: 워드 라인(셀 게이트 구조)
GT: 게이트 트렌치, 220, 221: 셀 게이트 절연막,
230: 셀 게이트 라인, 240: 게이트 캡핑막,
300: 비트라인 구조, 300G: 주변 게이트 라인 구조,
310: 마스킹막, 320: 주변 게이트 절연막,
330, 370: 제 1, 제 2도전막, 350: 비트라인 콘택홀,
360: 비트라인 콘택 플러그, 380, 381: 스페이서,
410: 절연막, BC: 스토리지 콘택,
420: 소스/드레인 콘택, 500: 정보저장 요소,
510, 511: 콘택 패드, 520: 하부 전극,
530: 유전막, 540: 상부 전극
Claims (10)
- 활성 영역들을 정의하는 소자분리 트렌치가 형성된 기판;
상기 활성 영역 내에 형성되며 상기 소자분리 트렌치와 교차하는 게이트 구조;
상기 활성 영역의 기판 상에 형성된 제1 보호막; 및
상기 제1 보호막 상에 형성된 제2 보호막을 포함하며,
상기 게이트 구조와 상기 소자분리 트렌치가 교차하는 제1 소자분리 영역에서, 상기 제1 보호막이 상기 소자분리 트렌치의 내벽 및 바닥면 상에 컨포멀하게 형성되며, 상기 제2 보호막이 상기 소자분리 트렌치의 바닥면 상의 상기 제1 보호막 상에 형성된 반도체 소자. - 제1항에 있어서, 상기 제1 소자분리 영역에서, 상기 게이트 구조가 상기 소자분리 트렌치를 완전히 채우는 반도체 소자.
- 제1항에 있어서, 상기 게이트 구조와 상기 소자분리 트렌치가 교차하지 않는 제2 소자분리 영역에서, 상기 제1 보호막이 상기 소자분리 트렌치의 내벽 및 바닥면 상에 컨포멀하게 형성되며, 상기 제2 보호막이 상기 소자분리 트렌치를 완전히 채우는 반도체 소자.
- 제3항에 있어서, 상기 제2 보호막의 상면은 상기 제2 소자분리 영역과 상기 활성 영역 내에서 공면을 갖는 반도체 소자.
- 제1항에 있어서, 상기 제1 소자분리 영역에 비하여 좁은 폭의 소자분리 트렌치가 형성된 제3 소자분리 영역에서, 상기 제1 보호막이 상기 소자분리 트렌치를 완전히 채우며, 상기 제2 보호막이 상기 제1 보호막 상에 형성된 반도체 소자.
- 제5항에 있어서, 상기 제1 보호막의 상면은 상기 제3 소자분리 영역과 상기 활성 영역 내에서 공면을 갖는 반도체 소자.
- 제5항에 있어서, 상기 제2 보호막의 상면은 상기 제3 소자분리 영역과 상기 활성 영역 내에서 공면을 갖는 반도체 소자.
- 제1항에 있어서, 상기 제1 소자분리 영역에 비하여 넓은 폭의 소자분리 트렌치가 형성된 제4 소자분리 영역에서, 상기 제1 보호막이 상기 소자분리 트렌치의 내벽 및 바닥면 상에 컨포멀하게 형성되며, 상기 제2 보호막이 상기 제1 보호막 상에 컨포멀하게 형성된 반도체 소자.
- 제1항에 있어서, 상기 게이트 구조는,
상기 활성 영역 내에 형성되며 상기 소자분리 트렌치와 교차하는 게이트 트렌치들;
상기 게이트 트렌치의 하부 영역을 채우는 게이트 라인; 및
상기 게이트 트렌치의 상부 영역을 채우며 상면이 상기 활성 영역 내의 상기 제2 보호막의 상면과 공면을 갖는 게이트 캡핑막을 포함하는 반도체 소자. - 셀 영역과 주변 영역을 포함하는 기판;
상기 셀 영역 내의 셀 활성 영역과 주변 영역 내의 주변 활성 영역을 정의하는 소자분리 트렌치;
상기 셀 활성 영역 내에 형성되며 상기 소자분리 트렌치와 교차하는 셀 게이트 구조체들;
상기 셀 활성 영역 상면 및 소자분리 트렌치의 내벽 및 바닥면 상에 컨포멀하게 형성된 제1 보호막;
상기 셀 활성 영역 상면 및 상기 소자분리 트렌치의 바닥면 상의 상기 제1 보호막 상에 형성된 제2 보호막;
상기 셀 게이트 구조체와 직각으로 배열되며 상기 셀 활성 영역과 교차하는 비트라인 구조; 및
상기 주변 활성 영역과 교차하는 주변 게이트 라인 구조를 포함하는 반도체 소자.
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