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KR102358318B1 - 멀티 일함수 게이트 패턴들을 갖는 반도체 소자 - Google Patents

멀티 일함수 게이트 패턴들을 갖는 반도체 소자 Download PDF

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KR102358318B1
KR102358318B1 KR1020150079367A KR20150079367A KR102358318B1 KR 102358318 B1 KR102358318 B1 KR 102358318B1 KR 1020150079367 A KR1020150079367 A KR 1020150079367A KR 20150079367 A KR20150079367 A KR 20150079367A KR 102358318 B1 KR102358318 B1 KR 102358318B1
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gate
gate barrier
barrier pattern
nmos
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박문규
나훈주
송재열
현상진
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삼성전자주식회사
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Abstract

제1 도전형 채널 상의 제1 영역 및 제2 영역을 갖는 반도체 기판 및 상기 제1 영역 및 제2 영역 상의 제1 게이트 패턴 및 제2 게이트 패턴을 포함하고, 상기 제1 게이트 패턴은 상기 제1 영역 상의 제1 게이트 절연 패턴, 상기 제1 게이트 절연 패턴 상의 제1 게이트 배리어 패턴, 및 상기 제1 게이트 배리어 패턴 상의 제1 일함수 금속 패턴을 포함하고, 상기 제2 게이트 패턴은 상기 제2 영역 상의 제2 게이트 절연 패턴, 상기 제2 게이트 절연 패턴 상의 제2 게이트 배리어 패턴, 및 상기 제2 게이트 배리어 패턴 상의 제2 일함수 금속 패턴을 포함하고, 상기 제1 게이트 배리어 패턴은 상기 제2 게이트 배리어 패턴과 다른 금속 물질을 포함하는 반도체 소자가 설명된다.

Description

멀티 일함수 게이트 패턴들을 갖는 반도체 소자{Semiconductor device having multi work function gate patterns}
본 발명은 멀티 일함수 게이트 패턴들을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
CMOS 반도체 소자의 높은 집적도와 빠른 동작속도가 요구됨에 따라, 게이트 절연막 및 게이트 전극의 초박막화가 요구된다. 실리콘 산화물을 포함하는 게이트 절연막의 초박막화에 따른 물리적 및 제조 공정상의 한계를 극복하기 위해, 실리콘 산화물보다 높은 유전상수를 가지는 고유전성(high-k) 게이트 절연막이 사용되고 있다. 이러한 고유전성(high-k) 게이트 절연막 및 금속 게이트 구조를 갖는 반도체 소자의 일함수를 조절하기 위한 방법으로 금속 게이트의 배리어 층의 두께를 조절하는 방법이 이용되고 있다. 그러나, 반도체 소자의 크기가 줄어들면서 배리어 층의 두께를 조절하는 방법이 사실상 불가능해졌다.
본 발명이 해결하고자 하는 과제는 멀티 일함수 게이트 패턴들을 갖는 반도체 소자들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 소자들의 제조 방법들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 소자들을 포함하는 전자 장치들을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 제1 도전형 채널 상의 제1 영역 및 제2 영역을 갖는 반도체 기판 및 상기 제1 영역 및 제2 영역 상의 제1 게이트 패턴 및 제2 게이트 패턴을 포함한다. 상기 제1 게이트 패턴은 상기 제1 영역 상의 제1 게이트 절연 패턴, 상기 제1 게이트 절연 패턴 상의 제1 게이트 배리어 패턴, 및 상기 제1 게이트 배리어 패턴 상의 제1 일함수 금속 패턴을 포함할 수 있다. 상기 제2 게이트 패턴은 상기 제2 영역 상의 제2 게이트 절연 패턴, 상기 제2 게이트 절연 패턴 상의 제2 게이트 배리어 패턴, 및 상기 제2 게이트 배리어 패턴 상의 제2 일함수 금속 패턴을 포함할 수 있다. 상기 제1 게이트 배리어 패턴은 상기 제2 게이트 배리어 패턴과 다른 금속 물질을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 제1 NMOS 트랜지스터가 형성되는 제1 영역 및 상기 제1 NMOS 트랜지스터와 다른 문턱 전압을 갖는 제2 NMOS 트랜지스터가 형성되는 제2 영역, 제1 PMOS 트랜지스터가 형성되는 제3 영역 및 상기 제1 PMOS 트랜지스터와 다른 문턱 전압을 갖는 제2 PMOS 트랜지스터가 형성되는 제4 영역을 갖는 반도체 기판 및 상기 제1 영역 상의 제1 NMOS 게이트 패턴, 상기 제2 영역 상의 제2 NMOS 게이트 패턴, 상기 제3 영역 상의 제1 PMOS 게이트 패턴, 및 상기 제4 영역 상의 제2 PMOS 게이트 패턴을 포함한다. 상기 제1 NMOS 게이트 패턴의 제1 NMOS 게이트 배리어 패턴과 상기 제2 NMOS 게이트 패턴의 제2 NMOS 게이트 배리어 패턴은 서로 다른 금속 물질을 포함하고, 상기 제1 PMOS 게이트 패턴의 제1 PMOS 게이트 배리어 패턴과 상기 제2 PMOS 게이트 패턴의 제2 PMOS 게이트 배리어 패턴은 서로 다른 금속 물질을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 제1 NMOS 트랜지스터를 포함하는 제1 영역 및 상기 제1 NMOS 트랜지스터와 다른 문턱 전압을 갖는 제2 NMOS 트랜지스터를 포함하는 제2 영역을 갖는 반도체 기판, 상기 제1 영역 상의 제1 게이트 절연 패턴 및 상기 제2 영역 상의 제2 게이트 절연 패턴, 상기 제1 게이트 절연 패턴 상의 제1 게이트 배리어 패턴 및 상기 제2 게이트 절연 패턴 상의 제2 게이트 배리어 패턴, 상기 제1 게이트 배리어 패턴 상의 제1 일함수 금속 패턴 및 상기 제2 게이트 배리어 패턴 상의 제2 일함수 금속 패턴 및 상기 제1 일함수 금속 패턴 상의 제1 배리어 캡핑 패턴 및 상기 제2 일함수 금속 패턴 상의 제2 배리어 캡핑 패턴을 포함한다. 상기 제1 게이트 배리어 패턴은 상기 제2 게이트 배리어 패턴과 다른 일함수를 갖는 금속 물질을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시 예들에 의한 반도체 소자는 서로 다른 일함수를 갖는 금속 물질들로 이루어진 게이트 배리어 패턴들을 포함하는 게이트 패턴들을 형성함으로써, 서로 다른 유효 일함수를 갖는 게이트 패턴들을 포함하는 반도체 소자를 용이하게 구현할 수 있는 효과가 있다.
기타 다양한 효과들은 상세한 설명 내에서 언급될 것이다.
도 1은 본 발명의 기술적 사상의 실시 예들에 의한 반도체 소자들의 레이아웃이다.
도 2a 내지 도 4e는 본 발명의 기술적 사상의 실시 예들에 의한 반도체 소자들을 설명하기 위하여 도 1의 I-I′방향, II-II′방향, III-III′방향, IV-IV′방향 V-V′방향, VI-VI′방향, VII-VII′방향 및 VIII-VIII′방향을 따라 절단한 종단면도들(cross-sectional views)이다.
도 5a 내지 도 7f는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들의 제조 방법들을 설명하기 위하여 도 1의 I-I′방향, II-II′방향, V-V′방향 및 VI-VI′방향을 따라 절단한 종단면도들(cross-sectional views)이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 9 및 도 10은 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’및/또는 ‘포함하는(comprising)’은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', 아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들의 예시적인 레이아웃이다.
도 1을 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자는 기판(11), 상기 기판(11) 상의 액티브 영역들(20), 및 상기 액티브 영역들(20)을 가로지르는 게이트 패턴들(30)을 포함할 수 있다. 상기 기판(11)은 NMOS 영역(NA) 및 PMOS 영역(PA)을 포함할 수 있다. 상기 NMOS(NA) 영역은 제1 NMOS 영역(N1) 및 제2 NMOS 영역(N2)을 포함하고, 상기 PMOS 영역(PA)은 제1 PMOS 영역(P1) 및 제2 PMOS 영역(P2)을 포함할 수 있다. 예를 들어, 상기 제1 NMOS 영역(N1)은 상대적으로 낮은 문턱 전압(threshold voltage)을 갖는 NMOS 트랜지스터가 형성될 수 있고, 상기 제2 NMOS 영역(N2)은 상대적으로 높은 문턱 전압(threshold voltage)을 갖는 NMOS 트랜지스터가 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다. 또한, 상기 PMOS 영역(PA)의 상기 제1 PMOS 영역(P1)은 상대적으로 낮은 문턱 전압(threshold voltage)을 갖는 PMOS 트랜지스터가 형성될 수 있고, 상기 제2 PMOS 영역(P2)은 상대적으로 높은 문턱 전압(threshold voltage)을 갖는 PMOS 트랜지스터가 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 2a는 도 1의 I-I′방향, II-II′방향, III-III′방향 및 IV-IV′방향을 따라 절단한 종단면도들이고, 도 2b는 도 1의 V-V′방향, VI-VI′방향, VII-VII′방향 및 VIII-VIII′방향을 따라 절단한 종단면도들이다.
도 2a 및 도 2b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100A)는 기판(101), 상기 기판(101) 상의 액티브 영역들(120, 140)을 정의하는 소자 분리 영역들(110), 및 상기 액티브 영역들(120, 140) 상의 게이트 패턴들(130A, 130B, 150A, 150B)을 포함할 수 있다.
상기 기판(101)은 실리콘 웨이퍼 또는 SOI(silicon on insulator) 웨이퍼와 같은 단결정 반도체 기판을 포함할 수 있다. 전술한 바와 같이, 상기 기판(101)은 상대적으로 낮은 문턱 전압을 갖는 NMOS 트랜지스터가 형성되는 제1 NMOS 영역(N1) 및 상대적으로 높은 문턱 전압을 갖는 NMOS 트랜지스터가 형성되는 제2 NMOS 영역(N2)을 포함하는 NMOS 영역(NA) 및 상대적으로 낮은 문턱 전압을 갖는 PMOS 트랜지스터가 형성되는 제1 PMOS 영역(P1) 및 상대적으로 높은 문턱 전압을 갖는 PMOS 트랜지스터가 형성되는 제2 PMOS 영역(P2)을 포함하는 PMOS 영역(PA)을 포함할 수 있다.
상기 액티브 영역들(120, 140)은 상기 NMOS 영역(NA) 내의 제1 액티브 영역들(120) 및 상기 PMOS 영역(PA) 내의 제2 액티브 영역들(140)을 포함할 수 있다. 상기 제1 액티브 영역들(120)은 상기 게이트 패턴들(130A, 130B)과 수직으로 중첩하는 제1 채널 영역들(125) 및 상기 게이트 패턴들(130A, 130B)과 수직으로 중첩하지 않는 제1 소스/드레인 영역들(127)을 포함할 수 있다. 상기 제1 소스/드레인 영역들(127)은 인(P, phosphorous) 및/또는 비소(As, arsenic) 같은 N형 불순물을 포함할 수 있다. 상기 제1 채널 영역들(125)은 실리콘(Si)을 포함할 수 있다.
또한, 상기 제2 액티브 영역들(140)은 상기 게이트 패턴들(150A, 150B)과 수직으로 중첩하는 제2 채널 영역들(145) 및 상기 게이트 패턴들(150A, 150B)과 수직으로 중첩하지 않는 제2 소스/드레인 영역들(147)을 포함할 수 있다. 상기 제2 소스/드레인 영역들(147)은 붕소(B, boron) 같은 P형 불순물을 포함할 수 있다. 상기 제1 채널 영역들(145)은 실리콘 게르마늄(SiGe)을 포함할 수 있다.
상기 소자 분리 영역들(110)은 상기 기판(101) 상에 상기 제1 액티브 영역들(120) 및 상기 제2 액티브 영역들(140)을 정의하도록 형성될 수 있다. 상기 소자 분리 영역들(110)은 상기 기판(101) 내에 형성된 소자 분리 트렌치들(111) 및 상기 소자 분리 트렌치들(111) 내에 채워진 소자 분리 절연물(112)을 포함할 수 있다. 상기 소자 분리 절연물(112)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
상기 게이트 패턴들(130A, 130B, 150A, 150B)은 상기 NMOS 영역(NA) 내의 NMOS 게이트 패턴들(130A, 130B) 및 PMOS 영역(PA) 내의 PMOS 게이트 패턴들(150A, 150B)을 포함할 수 있다. 상기 NMOS 게이트 패턴들(130A, 130B)은 상기 제1 NMOS 영역(N1) 내의 제1 NMOS 게이트 패턴(130A) 및 상기 제2 NMOS 영역(N2) 내의 제2 NMOS 게이트 패턴(130B)을 포함할 수 있다. 또한, 상기 PMOS 게이트 패턴들(150A, 150B)은 상기 제1 PMOS 영역(P1) 내의 제1 PMOS 게이트 패턴(150A) 및 상기 제2 PMOS 영역(P2) 내의 제2 PMOS 게이트 패턴(130B)을 포함할 수 있다.
상기 제1 NMOS 게이트 패턴(130A)은 NMOS 표면 절연 패턴(131), NMOS 게이트 절연 패턴(132), 제1 NMOS 게이트 배리어 패턴(133), NMOS 일함수 금속 패턴(135), NMOS 배리어 캡핑 패턴(136), 및 NMOS 게이트 전극 패턴(137)을 포함할 수 있다. 상기 제2 NMOS 게이트 패턴(130B)은 NMOS 표면 절연 패턴(131), NMOS 게이트 절연 패턴(132), 제2 NMOS 게이트 배리어 패턴(134), NMOS 일함수 금속 패턴(135), NMOS 배리어 캡핑 패턴(136), 및 NMOS 게이트 전극 패턴(137)을 포함할 수 있다.
상기 NMOS 표면 절연 패턴(131)은 상기 제1 액티브 영역들(120)의 표면 상에 형성될 수 있다. 상기 NMOS 표면 절연 패턴(131)은 상기 제1 액티브 영역들(120)의 표면이 산화되어 형성된 자연 산화막, 열 산화된 실리콘 또는 ALD(atomic layered deposition) 같은 증착 공정을 이용하여 증착된 실리콘 산화물 중 하나 이상을 포함할 수 있다.
상기 NMOS 게이트 절연 패턴(132)은 상기 NMOS 표면 절연 패턴(131)의 표면 및 상기 소자 분리 영역(110)의 표면 상에 컨포멀하게 형성될 수 있다. 상기 NMOS 게이트 절연 패턴(132)은 하프늄 산화물(HfO), 알루미늄 산화물(AlO), 지르코늄 산화물(ZrO), 란타늄 산화물(LaO), 또는 기타 금속 산화물 같은 고유전율 절연물들 중 하나 이상을 포함할 수 있다.
상기 제1 NMOS 게이트 배리어 패턴(133) 및 상기 제2 NMOS 게이트 배리어 패턴(134)은 상기 NMOS 게이트 절연 패턴(132) 상에 컨포멀하게 형성될 수 있다. 예를 들어, 상기 제1 NMOS 게이트 배리어 패턴(133) 및 상기 제2 NMOS 게이트 배리어 패턴(134)은 각각 상기 제1 NMOS 영역(N1) 내의 상기 NMOS 게이트 절연 패턴(132) 및 상기 제2 NMOS 영역(N2) 내의 상기 NMOS 게이트 절연 패턴(132) 상에 컨포멀하게 형성될 수 있다.
상기 제1 NMOS 게이트 배리어 패턴(133) 및 상기 제2 NMOS 게이트 배리어 패턴(134)은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 티타늄 산질화물(TiON), 탄탈룸 산질화물(TaON), 티타늄 알루미늄 질화물(TiAlN), 탄탈룸 알루미늄 질화물(TaAlN), 티타늄 실리콘 질화물(TiSiN), 티타늄 알루미늄 산질화물(TiAlON), 탄탈룸 알루미늄 산질화물(TaAlON), 또는 티타늄 실리콘 산질화물(TiSiON) 중 하나 이상을 포함할 수 있다.
상기 제1 NMOS 게이트 배리어 패턴(133)은 상기 제2 NMOS 게이트 배리어 패턴(134)과 다른 종류의 금속 물질을 포함할 수 있다. 상기 제1 NMOS 게이트 배리어 패턴(133)의 일함수는 상기 제2 NMOS 게이트 배리어 패턴(134)의 일함수와 다를 수 있다. 예를 들어, 상기 제1 NMOS 게이트 배리어 패턴(133)의 일함수는 상기 제2 NMOS 게이트 배리어 패턴(134)의 일함수보다 작을 수 있다. 예를 들어, 본 실시 예에서 상기 제1 NMOS 게이트 배리어 패턴(133)은 티타늄 질화물(TiN)을 포함하고, 상기 제2 NMOS 게이트 배리어 패턴(134)은 티타늄 실리콘 질화물(TiSiN)을 포함할 수 있다.
상기 NMOS 일함수 금속 패턴(135)은 상기 제1 NMOS 게이트 배리어 패턴(133) 및 상기 제2 NMOS 게이트 배리어 패턴(134) 상에 컨포멀하게 형성될 수 있다. 상기 NMOS 일함수 금속 패턴(135)은 티타늄 알루미늄(TiAl), 티타늄 알루미늄 산화물(TiAlO), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 알루미늄 질화물(TiAlN), 티타늄 알루미늄 산질화물(TiAlON), 티타늄 알루미늄 탄질화물(TiAlCN), 티타늄 알루미늄 탄산질화물(TiAlCON), 또는 그 조합들 중 하나 이상을 포함할 수 있다.
상기 NMOS 배리어 캡핑 패턴(136)은 상기 NMOS 일함수 금속 패턴(135) 상에 컨포멀하게 형성될 수 있다. 상기 NMOS 배리어 캡핑 패턴(136)은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 티타늄 산질화물(TiON), 탄탈룸 산질화물(TaON), 티타늄 알루미늄 질화물(TiAlN), 탄탈룸 알루미늄 질화물(TaAlN), 티타늄 실리콘 질화물(TiSiN), 티타늄 알루미늄 산질화물(TiAlON), 탄탈룸 알루미늄 산질화물(TaAlON), 또는 티타늄 실리콘 산질화물(TiSiON) 중 하나 이상을 포함할 수 있다.
상기 NMOS 게이트 전극 패턴(137)은 상기 NMOS 배리어 캡핑 패턴(136) 상에 형성될 수 있다. 상기 NMOS 게이트 전극 패턴(137)은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni), 백금(Pt), 또는 니켈-백금 합금(Ni-Pt) 중 하나 이상을 포함할 수 있다.
상기 제1 PMOS 게이트 패턴(150A)은 PMOS 표면 절연 패턴(151), PMOS 게이트 절연 패턴(152), 제1 PMOS 게이트 배리어 패턴(153), PMOS 일함수 금속 패턴(155), PMOS 배리어 캡핑 패턴(156), 및 PMOS 게이트 전극 패턴(157)을 포함할 수 있다. 상기 제2 PMOS 게이트 패턴(150B)은 PMOS 표면 절연 패턴(151), PMOS 게이트 절연 패턴(152), 제2 PMOS 게이트 배리어 패턴(154), PMOS 일함수 금속 패턴(155), PMOS 배리어 캡핑 패턴(156), 및 PMOS 게이트 전극 패턴(157)을 포함할 수 있다.
상기 PMOS 표면 절연 패턴(151)은 상기 제2 액티브 영역들(140)의 표면 상에 형성될 수 있다. 상기 PMOS 표면 절연 패턴(151)은 상기 제2 액티브 영역들(140)의 표면이 산화되어 형성된 자연 산화막, 열 산화된 실리콘 또는 ALD(atomic layered deposition) 같은 증착 공정을 이용하여 증착된 실리콘 산화물 중 하나 이상을 포함할 수 있다.
상기 PMOS 게이트 절연 패턴(152)은 상기 PMOS 표면 절연 패턴(151)의 표면 및 상기 소자 분리 영역(110)의 표면상에 컨포멀하게 형성될 수 있다. 상기 PMOS 게이트 절연 패턴(152)은 하프늄 산화물(HfO), 알루미늄 산화물(AlO), 지르코늄 산화물(ZrO), 란타늄 산화물(LaO), 또는 기타 금속 산화물 같은 고유전율 절연물들 중 하나 이상을 포함할 수 있다.
상기 제1 PMOS 게이트 배리어 패턴(153) 및 상기 제2 PMOS 게이트 배리어 패턴(154)은 상기 PMOS 게이트 절연 패턴(152) 상에 컨포멀하게 형성될 수 있다. 예를 들어, 상기 제1 PMOS 게이트 배리어 패턴(153)은 상기 제2 PMOS 게이트 배리어 패턴(154)은 각각 상기 제1 PMOS 영역(P1) 내의 상기 PMOS 게이트 절연 패턴(152) 및 상기 제2 PMOS 영역(P2) 내의 상기 PMOS 게이트 절연 패턴(152) 상에 컨포멀하게 형성될 수 있다.
상기 제1 PMOS 게이트 배리어 패턴(153) 및 상기 제2 PMOS 게이트 배리어 패턴(154)은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 티타늄 산질화물(TiON), 탄탈룸 산질화물(TaON), 티타늄 알루미늄 질화물(TiAlN), 탄탈룸 알루미늄 질화물(TaAlN), 티타늄 실리콘 질화물(TiSiN), 티타늄 알루미늄 산질화물(TiAlON), 탄탈룸 알루미늄 산질화물(TaAlON), 또는 티타늄 실리콘 산질화물(TiSiON) 중 하나 이상을 포함할 수 있다.
본 실시 예에서 상기 제1 PMOS 게이트 배리어 패턴(153)은 상기 제2 PMOS 게이트 배리어 패턴(154)과 다른 종류의 금속 물질을 포함할 수 있다. 예를 들어, 본 실시 예에서 상기 제1 PMOS 게이트 배리어 패턴(153)은 티타늄 실리콘 질화물(TiSiN)을 포함하고, 상기 제2 PMOS 게이트 배리어 패턴(154)은 티타늄 질화물(TiN)을 포함할 수 있다. 상기 제1 PMOS 게이트 배리어 패턴(153)의 일함수는 상기 제2 PMOS 게이트 배리어 패턴(154)의 일함수와 다를 수 있다. 예를 들어, 상기 제1 PMOS 게이트 배리어 패턴(153)의 일함수는 상기 제2 PMOS 게이트 배리어 패턴(154)의 일함수보다 클 수 있다.
또한, 본 실시 예에서 상기 제1 PMOS 게이트 배리어 패턴(153)은 상기 제2 NMOS 게이트 배리어 패턴(134)과 동일한 금속 물질을 포함하고, 상기 제2 PMOS 게이트 배리어 패턴(154)은 상기 제1 NMOS 게이트 배리어 패턴(133)과 동일한 금속 물질을 포함할 수 있다. 즉, 상기 제1 PMOS 게이트 배리어 패턴(153)의 일함수는 상기 제2 NMOS 게이트 배리어 패턴(134)의 일함수와 동일하고, 상기 제2 PMOS 게이트 배리어 패턴(154)의 일함수는 상기 제1 NMOS 게이트 배리어 패턴(133)의 일함수와 동일할 수 있으나, 본 발명에 이에 한정되는 것은 아니다.
상기 PMOS 일함수 금속 패턴(155)은 상기 제1 PMOS 게이트 배리어 패턴(153) 및 상기 제2 PMOS 게이트 배리어 패턴(154) 상에 컨포멀하게 형성될 수 있다. 상기 PMOS 일함수 금속 패턴(155)은 티타늄 알루미늄(TiAl), 티타늄 알루미늄 산화물(TiAlO), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 알루미늄 질화물(TiAlN), 티타늄 알루미늄 산질화물(TiAlON), 티타늄 알루미늄 탄질화물(TiAlCN), 또는 티타늄 알루미늄 탄산질화물(TiAlCON) 중 하나 이상을 포함할 수 있다.
상기 PMOS 배리어 캡핑 패턴(156)은 상기 PMOS 일함수 금속 패턴(155) 상에 컨포멀하게 형성될 수 있다. 상기 PMOS 배리어 캡핑 패턴(156)은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 티타늄 산질화물(TiON), 탄탈룸 산질화물(TaON), 티타늄 알루미늄 질화물(TiAlN), 탄탈룸 알루미늄 질화물(TaAlN), 티타늄 실리콘 질화물(TiSiN), 티타늄 알루미늄 산질화물(TiAlON), 탄탈룸 알루미늄 산질화물(TaAlON), 또는 티타늄 실리콘 산질화물(TiSiON) 중 하나 이상을 포함할 수 있다.
상기 PMOS 게이트 전극 패턴(157)은 상기 PMOS 배리어 캡핑 패턴(156) 상에 형성될 수 있다. 상기 PMOS 게이트 전극 패턴(157)은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni), 백금(Pt), 또는 니켈-백금 합금(Ni-Pt) 중 하나 이상을 포함할 수 있다.
이상, 본 실시 예에 의한 반도체 소자(100A)에 관하여 설명하였다. 본 실시 예에 의한 반도체 소자(100A)는 서로 다른 일함수를 갖는 금속 물질들로 이루어진 게이트 배리어 패턴들을 형성함으로써, 하나의 영역 내에 서로 다른 유효 일함수를 갖는 게이트 패턴들을 용이하게 형성할 수 있다.
도 2c는 도 1의 I-I′방향, II-II′방향, III-III′방향 및 IV-IV′방향을 따라 절단한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 2c를 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자(100B)는 도 2a 및 도 2b의 반도체 소자(100A)와 비교하여, 다층의 제1 NMOS 게이트 배리어 패턴(133)을 포함하는 제1 NMOS 게이트 패턴(130A), 다층의 제2 NMOS 게이트 배리어 패턴(134)을 포함하는 제2 NMOS 게이트 패턴(130B), 다층의 제1 PMOS 게이트 배리어 패턴(153)을 포함하는 제1 PMOS 게이트 패턴(150A), 및 다층의 제2 PMOS 게이트 배리어 패턴(154)을 포함하는 제2 PMOS 게이트 패턴(150B)을 포함할 수 있다.
상기 제1 NMOS 게이트 배리어 패턴(133)은 제1 NMOS 영역(N1) 내의 NMOS 게이트 절연 패턴(132) 상의 제1 하부 NMOS 게이트 배리어 패턴(133a), 상기 제1 하부 NMOS 게이트 배리어 패턴(133a) 상의 제1 중간 NMOS 게이트 배리어 패턴(133b), 및 상기 제1 중간 NMOS 게이트 배리어 패턴(133b) 상의 제1 상부 NMOS 게이트 배리어 패턴(133c)을 포함할 수 있다. 또한, 상기 제2 NMOS 게이트 배리어 패턴들(134)은 제2 NMOS 영역(N2) 내의 NMOS 게이트 절연 패턴(132) 상의 제2 하부 NMOS 게이트 배리어 패턴(134a), 상기 제2 하부 NMOS 게이트 배리어 패턴(134a) 상의 제2 중간 NMOS 게이트 배리어 패턴(134b), 및 상기 제2 중간 NMOS 게이트 배리어 패턴(134b) 상의 제2 상부 NMOS 게이트 배리어 패턴(134c)을 포함할 수 있다.
상기 제1 하부 NMOS 게이트 배리어 패턴(133a)과 상기 제2 하부 NMOS 게이트 배리어 패턴(134a)은 서로 다른 금속 물질을 포함할 수 있다. 예를 들어, 상기 제1 하부 NMOS 게이트 배리어 패턴(133a)은 티타늄 질화물(TiN)을 포함하고, 상기 제2 하부 NMOS 게이트 배리어 패턴(134a)은 티타늄 실리콘 질화물(TiSiN)을 포함할 수 있다.
상기 제1 중간 NMOS 게이트 배리어 패턴(133b)과 상기 제2 중간 NMOS 게이트 배리어 패턴(134b)은 서로 동일한 금속 물질을 포함할 수 있다. 또한, 상기 제1 상부 NMOS 게이트 배리어 패턴(133c)과 상기 제2 상부 NMOS 게이트 배리어 패턴(134c)은 서로 동일한 금속 물질을 포함할 수 있다. 예를 들어, 상기 제1 중간 NMOS 게이트 배리어 패턴(133b), 상기 제2 중간 NMOS 게이트 배리어 패턴(134b), 상기 제1 상부 NMOS 게이트 배리어 패턴(133c) 및 상기 제2 상부 NMOS 게이트 배리어 패턴(134c)은 티타늄 질화물(TiN) 또는 탄탈룸 질화물(TaN)을 포함할 수 있다. 상기 제1 중간 NMOS 게이트 배리어 패턴(133b)과 상기 제1 상부 NMOS 게이트 배리어 패턴(133c)은 서로 다른 금속 물질을 포함할 수 있다. 또한, 상기 제2 중간 NMOS 게이트 배리어 패턴(134b)과 상기 제2 상부 NMOS 게이트 배리어 패턴(134c)은 서로 다른 금속 물질을 포함할 수 있다.
상기 제1 PMOS 게이트 배리어 패턴들(153)은 제1 PMOS 영역(P1) 내의 PMOS 게이트 절연 패턴(152) 상의 제1 하부 PMOS 게이트 배리어 패턴(153a), 상기 제1 하부 PMOS 게이트 배리어 패턴(153a) 상의 제1 중간 PMOS 게이트 배리어 패턴(153b), 및 상기 제1 중간 PMOS 게이트 배리어 패턴(153b) 상의 제1 상부 PMOS 게이트 배리어 패턴(153c)을 포함할 수 있다. 또한, 상기 제2 PMOS 게이트 배리어 패턴들(154)은 제2 PMOS 영역(P2) 내의 PMOS 게이트 절연 패턴(152) 상의 제2 하부 PMOS 게이트 배리어 패턴(154a), 상기 제2 하부 PMOS 게이트 배리어 패턴(154a) 상의 제2 중간 PMOS 게이트 배리어 패턴(154b), 및 상기 제2 중간 PMOS 게이트 배리어 패턴(154b) 상의 제2 상부 PMOS 게이트 배리어 패턴(154c)을 포함할 수 있다.
상기 제1 하부 PMOS 게이트 배리어 패턴(153a)과 상기 제2 하부 PMOS 게이트 배리어 패턴(154a)은 서로 다른 금속 물질을 포함할 수 있다. 예를 들어, 상기 제1 하부 PMOS 게이트 배리어 패턴(153a)은 티타늄 실리콘 질화물(TiSiN)을 포함하고, 상기 제2 하부 PMOS 게이트 배리어 패턴(154a)은 티타늄 질화물(TiN)을 포함할 수 있다.
상기 제1 중간 PMOS 게이트 배리어 패턴(153b)과 상기 제2 중간 PMOS 게이트 배리어 패턴(154b)은 서로 동일한 금속 물질을 포함할 수 있다. 또한, 상기 제1 상부 PMOS 게이트 배리어 패턴(153c)과 상기 제2 상부 PMOS 게이트 배리어 패턴(154c)은 서로 동일한 금속 물질을 포함할 수 있다. 예를 들어, 상기 제1 중간 PMOS 게이트 배리어 패턴(153b), 상기 제2 중간 PMOS 게이트 배리어 패턴(154b), 상기 제1 상부 PMOS 게이트 배리어 패턴(153c) 및 상기 제2 상부 PMOS 게이트 배리어 패턴(154c)은 티타늄 질화물(TiN) 또는 탄탈룸 질화물(TaN)을 포함할 수 있다. 상기 제1 중간 PMOS 게이트 배리어 패턴(153b)과 상기 제1 상부 PMOS 게이트 배리어 패턴(153c)은 서로 다른 금속 물질을 포함할 수 있다. 또한, 상기 제2 중간 PMOS 게이트 배리어 패턴(154b)과 상기 제2 상부 PMOS 게이트 배리어 패턴(154c)은 서로 다른 금속 물질을 포함할 수 있다.
도 2d는 도 1의 I-I′방향, II-II′방향, III-III′방향 및 IV-IV′방향을 따라 절단한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 2d를 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자(100C)는 도 2c의 반도체 소자(100B)와 비교하여, 제1 상부 NMOS 게이트 배리어 패턴(133c)과 제2 상부 NMOS 게이트 배리어 패턴(134c)은 서로 다른 금속 물질을 포함하고, 제1 상부 PMOS 게이트 배리어 패턴(153c)과 제2 상부 PMOS 게이트 배리어 패턴(154c)은 서로 다른 금속 물질을 포함할 수 있다.
또한, 제1 하부 NMOS 게이트 배리어 패턴(133a)과 제2 하부 NMOS 게이트 배리어 패턴(134a)은 서로 동일한 금속 물질을 포함하고, 제1 중간 NMOS 게이트 배리어 패턴(133b)과 제2 중간 NMOS 게이트 배리어 패턴(134b)은 서로 동일한 금속 물질을 포함할 수 있다.
또한, 상기 제1 하부 PMOS 게이트 배리어 패턴(153a)과 상기 제2 하부 PMOS 게이트 배리어 패턴(154a)은 서로 동일한 금속 물질을 포함하고, 상기 제1 중간 PMOS 게이트 배리어 패턴(153b)과 상기 제2 중간 PMOS 게이트 배리어 패턴(154b)은 서로 동일한 금속 물질을 포함할 수 있다.
도 2e는 도 1의 I-I′방향, II-II′방향, III-III′방향 및 IV-IV′방향을 따라 절단한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 2e를 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자(100D)는 도 2c의 반도체 소자(100B)와 비교하여, 제1 중간 NMOS 게이트 배리어 패턴(133b)과 제2 중간 NMOS 게이트 배리어 패턴(134b)은 서로 다른 금속 물질을 포함하고, 제1 중간 PMOS 게이트 배리어 패턴(153b)과 제2 중간 PMOS 게이트 배리어 패턴(154b)은 서로 다른 금속 물질을 포함할 수 있다.
또한, 제1 하부 NMOS 게이트 배리어 패턴(133a)과 제2 하부 NMOS 게이트 배리어 패턴(134a)은 서로 동일한 금속 물질을 포함하고, 제1 상부 NMOS 게이트 배리어 패턴(133c)과 제2 상부 NMOS 게이트 배리어 패턴(134c)은 서로 동일한 금속 물질을 포함할 수 있다.
또한, 상기 제1 하부 PMOS 게이트 배리어 패턴(153a)과 상기 제2 하부 PMOS 게이트 배리어 패턴(154a)은 서로 동일한 금속 물질을 포함하고, 상기 제1 상부 PMOS 게이트 배리어 패턴(153c)과 상기 제2 상부 PMOS 게이트 배리어 패턴(154c)은 서로 동일한 금속 물질을 포함할 수 있다.
도 3a는 도 1의 I-I′방향, II-II′방향, III-III′방향 및 IV-IV′방향을 따라 절단한 종단면도들이고, 도 3b는 도 1의 V-V′방향, VI-VI′방향, VII-VII′방향 및 VIII-VIII′방향을 따라 절단한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 3a 및 도 3b를 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자(200A)는 도 2a 및 도 2b의 반도체 소자(100A)와 비교하여, 제1 NMOS 영역(N1) 내의 제1 NMOS 게이트 패턴(230A), 제2 NMOS 영역(N2) 내의 제2 NMOS 게이트 패턴(230B), 제1 PMOS 영역(P1) 내의 제1 PMOS 게이트 패턴(250A), 및 제2 PMOS 영역(P2) 내의 제2 PMOS 게이트 패턴(250B)을 포함하는 게이트 패턴들(230A, 230B, 250A, 250B)을 포함할 수 있다.
상기 제1 NMOS 게이트 패턴(230A)은 NMOS 표면 절연 패턴(231), 상기 NMOS 표면 절연 패턴(231) 상에 U자 모양으로 형성된 NMOS 게이트 절연 패턴(232), 상기 NMOS 게이트 절연 패턴(232) 상에 U자 모양으로 형성된 제1 NMOS 게이트 배리어 패턴(233), 상기 제1 NMOS 게이트 배리어 패턴(233) 상에 U자 모양으로 형성된 NMOS 일함수 금속 패턴(235), 상기 NMOS 일함수 금속 패턴(235) 상에 U자 모양으로 형성된 NMOS 배리어 캡핑 패턴(236), 및 상기 NMOS 배리어 캡핑 패턴(236) 상에 형성된 NMOS 게이트 전극 패턴(237)을 포함할 수 있다. 상기 NMOS 게이트 절연 패턴(232), 제1 NMOS 게이트 배리어 패턴(233), NMOS 일함수 금속 패턴(235), NMOS 배리어 캡핑 패턴(236), 및 NMOS 게이트 전극 패턴(237)의 상면들은 실질적으로 공면을 이룰 수 있다.
상기 제2 NMOS 게이트 패턴(230B)은 NMOS 표면 절연 패턴(231), 상기 NMOS 표면 절연 패턴(231) 상에 U자 모양으로 형성된 NMOS 게이트 절연 패턴(232), 상기 NMOS 게이트 절연 패턴(232) 상에 U자 모양으로 형성된 제2 NMOS 게이트 배리어 패턴(234), 상기 제2 NMOS 게이트 배리어 패턴(234) 상에 U자 모양으로 형성된 NMOS 일함수 금속 패턴(235), 상기 NMOS 일함수 금속 패턴(235) 상에 U자 모양으로 형성된 NMOS 배리어 캡핑 패턴(236), 및 상기 NMOS 배리어 캡핑 패턴(236) 상에 형성된 NMOS 게이트 전극 패턴(237)을 포함할 수 있다. 상기 NMOS 게이트 절연 패턴(232), 제2 NMOS 게이트 배리어 패턴(233), NMOS 일함수 금속 패턴(235), NMOS 배리어 캡핑 패턴(236), 및 NMOS 게이트 전극 패턴(237)의 상면들은 실질적으로 공면을 이룰 수 있다.
상기 제1 PMOS 게이트 패턴(250A)은 PMOS 표면 절연 패턴(251), 상기 PMOS 표면 절연 패턴(251) 상에 U자 모양으로 형성된 PMOS 게이트 절연 패턴(252), 상기 PMOS 게이트 절연 패턴(252) 상에 U자 모양으로 형성된 제1 PMOS 게이트 배리어 패턴(253), 상기 제1 PMOS 게이트 배리어 패턴(253) 상에 U자 모양으로 형성된 PMOS 일함수 금속 패턴(255), 상기 PMOS 일함수 금속 패턴(255) 상에 U자 모양으로 형성된 PMOS 배리어 캡핑 패턴(256), 및 상기 PMOS 배리어 캡핑 패턴(256) 상에 형성된 PMOS 게이트 전극 패턴(257)을 포함할 수 있다. 상기 PMOS 게이트 절연 패턴(252), 제1 PMOS 게이트 배리어 패턴(253), PMOS 일함수 금속 패턴(255), PMOS 배리어 캡핑 패턴(256), 및 PMOS 게이트 전극 패턴(257)의 상면들은 실질적으로 공면을 이룰 수 있다.
상기 제2 PMOS 게이트 패턴(250B)은 PMOS 표면 절연 패턴(251), 상기 PMOS 표면 절연 패턴(251) 상에 U자 모양으로 형성된 PMOS 게이트 절연 패턴(252), 상기 PMOS 게이트 절연 패턴(252) 상에 U자 모양으로 형성된 제2 PMOS 게이트 배리어 패턴(254), 상기 제2 PMOS 게이트 배리어 패턴(254) 상에 U자 모양으로 형성된 PMOS 일함수 금속 패턴(255), 상기 PMOS 일함수 금속 패턴(255) 상에 U자 모양으로 형성된 PMOS 배리어 캡핑 패턴(256), 및 상기 PMOS 배리어 캡핑 패턴(256) 상에 형성된 PMOS 게이트 전극 패턴(257)을 포함할 수 있다. 상기 PMOS 게이트 절연 패턴(252), 제2 PMOS 게이트 배리어 패턴(254), PMOS 일함수 금속 패턴(255), PMOS 배리어 캡핑 패턴(256), 및 PMOS 게이트 전극 패턴(257)의 상면들은 실질적으로 공면을 이룰 수 있다.
상기 반도체 소자(200A)는 상기 게이트 패턴들(230A, 230B, 250A, 250B)의 측벽들 상의 게이트 스페이서(260) 및 상기 게이트 스페이서(260)의 외측 면과 소스/드레인 영역들(127, 147)을 덮는 층간 절연 층(270)을 더 포함할 수 있다. 상기 게이트 스페이서(260)는 실리콘 질화물(SiN), 실리콘 산-질화물(SiON), 탄소를 포함하는 실리콘 산화물(SiOC), 탄소를 포함하는 실리콘 산-질화물(SiOCN), 또는 탄소와 붕소를 포함하는 실리콘 질화물(SiBCN) 중 하나 이상을 포함할 수 있다. 상기 층간 절연 층(270)은 실리콘 산화물을 포함할 수 있다.
도 3c는 도 1의 I-I′방향, II-II′방향, III-III′방향 및 IV-IV′방향을 따라 절단한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 3c를 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자(200B)는 도 3a의 반도체 소자(200A)와 비교하여, 다층의 제1 NMOS 게이트 배리어 패턴(233)을 포함하는 제1 NMOS 게이트 패턴(230A), 다층의 제2 NMOS 게이트 배리어 패턴(234)을 포함하는 제2 NMOS 게이트 패턴(230B), 다층의 제1 PMOS 게이트 배리어 패턴(253)을 포함하는 제1 PMOS 게이트 패턴(250A), 및 다층의 제2 PMOS 게이트 배리어 패턴(254)을 포함하는 제2 PMOS 게이트 패턴(250B)을 포함할 수 있다.
상기 제1 NMOS 게이트 배리어 패턴들(233)은 제1 NMOS 영역(N1) 내의 NMOS 게이트 절연 패턴(232) 상의 제1 하부 NMOS 게이트 배리어 패턴(233a), 상기 제1 하부 NMOS 게이트 배리어 패턴(233a) 상의 제1 중간 NMOS 게이트 배리어 패턴(233b), 및 상기 제1 중간 NMOS 게이트 배리어 패턴(233b) 상의 제1 상부 NMOS 게이트 배리어 패턴(233c)을 포함할 수 있다. 또한, 상기 제2 NMOS 게이트 배리어 패턴들(234)은 제2 NMOS 영역(N2) 내의 NMOS 게이트 절연 패턴(232) 상의 제2 하부 NMOS 게이트 배리어 패턴(234a), 상기 제2 하부 NMOS 게이트 배리어 패턴(234a) 상의 제2 중간 NMOS 게이트 배리어 패턴(234b), 및 상기 제2 중간 NMOS 게이트 배리어 패턴(234b) 상의 제2 상부 NMOS 게이트 배리어 패턴(234c)을 포함할 수 있다.
상기 제1 하부 NMOS 게이트 배리어 패턴(233a)과 상기 제2 하부 NMOS 게이트 배리어 패턴(234a)은 서로 다른 금속 물질을 포함하고, 상기 제1 중간 NMOS 게이트 배리어 패턴(233b)과 상기 제2 중간 NMOS 게이트 배리어 패턴(234b)은 서로 동일한 금속 물질을 포함하고, 상기 제1 상부 NMOS 게이트 배리어 패턴(233c)과 상기 제2 상부 NMOS 게이트 배리어 패턴(234c)은 서로 동일한 금속 물질을 포함할 수 있다.
상기 제1 PMOS 게이트 배리어 패턴들(253)은 제1 PMOS 영역(P1) 내의 PMOS 게이트 절연 패턴(252) 상의 제1 하부 PMOS 게이트 배리어 패턴(253a), 상기 제1 하부 PMOS 게이트 배리어 패턴(253a) 상의 제1 중간 PMOS 게이트 배리어 패턴(253b), 및 상기 제1 중간 PMOS 게이트 배리어 패턴(253b) 상의 제1 상부 PMOS 게이트 배리어 패턴(253c)을 포함할 수 있다. 또한, 상기 제2 PMOS 게이트 배리어 패턴들(254)은 제2 PMOS 영역(P2) 내의 PMOS 게이트 절연 패턴(252) 상의 제2 하부 PMOS 게이트 배리어 패턴(254a), 상기 제2 하부 PMOS 게이트 배리어 패턴(254a) 상의 제2 중간 PMOS 게이트 배리어 패턴(254b), 및 상기 제2 중간 PMOS 게이트 배리어 패턴(254b) 상의 제2 상부 PMOS 게이트 배리어 패턴(254c)을 포함할 수 있다.
상기 제1 하부 PMOS 게이트 배리어 패턴(253a)과 상기 제2 하부 PMOS 게이트 배리어 패턴(254a)은 서로 다른 금속 물질을 포함하고, 상기 제1 중간 PMOS 게이트 배리어 패턴(253b)과 상기 제2 중간 PMOS 게이트 배리어 패턴(254b)은 서로 동일한 금속 물질을 포함하고, 상기 제1 상부 PMOS 게이트 배리어 패턴(253c)과 상기 제2 상부 PMOS 게이트 배리어 패턴(254c)은 서로 동일한 금속 물질을 포함할 수 있다.
도 3d는 도 1의 I-I′방향, II-II′방향, III-III′방향 및 IV-IV′방향을 따라 절단한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 3d를 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자(200C)는 도 3c의 반도체 소자(200B)와 비교하여, 제1 상부 NMOS 게이트 배리어 패턴(233c)과 제2 상부 NMOS 게이트 배리어 패턴(234c)은 서로 다른 금속 물질을 포함하고, 제1 상부 PMOS 게이트 배리어 패턴(253c)과 제2 상부 PMOS 게이트 배리어 패턴(254c)은 서로 다른 금속 물질을 포함할 수 있다.
또한, 제1 하부 NMOS 게이트 배리어 패턴(233a)과 제2 하부 NMOS 게이트 배리어 패턴(234a)은 서로 동일한 금속 물질을 포함하고, 제1 중간 NMOS 게이트 배리어 패턴(233b)과 제2 중간 NMOS 게이트 배리어 패턴(234b)은 서로 동일한 금속 물질을 포함할 수 있다.
또한, 상기 제1 하부 PMOS 게이트 배리어 패턴(253a)과 상기 제2 하부 PMOS 게이트 배리어 패턴(254a)은 서로 동일한 금속 물질을 포함하고, 상기 제1 중간 PMOS 게이트 배리어 패턴(253b)과 상기 제2 중간 PMOS 게이트 배리어 패턴(254b)은 서로 동일한 금속 물질을 포함할 수 있다.
도 3e는 도 1의 I-I′방향, II-II′방향, III-III′방향 및 IV-IV′방향을 따라 절단한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 3e를 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자(200D)는 도 3c의 반도체 소자(200B)와 비교하여, 제1 중간 NMOS 게이트 배리어 패턴(233b)과 제2 중간 NMOS 게이트 배리어 패턴(234b)은 서로 다른 금속 물질을 포함하고, 제1 중간 PMOS 게이트 배리어 패턴(253b)과 제2 중간 PMOS 게이트 배리어 패턴(254b)은 서로 다른 금속 물질을 포함할 수 있다.
또한, 제1 하부 NMOS 게이트 배리어 패턴(233a)과 제2 하부 NMOS 게이트 배리어 패턴(234a)은 서로 동일한 금속 물질을 포함하고, 제1 상부 NMOS 게이트 배리어 패턴(233c)과 제2 상부 NMOS 게이트 배리어 패턴(234c)은 서로 동일한 금속 물질을 포함할 수 있다.
또한, 상기 제1 하부 PMOS 게이트 배리어 패턴(253a)과 상기 제2 하부 PMOS 게이트 배리어 패턴(254a)은 서로 동일한 금속 물질을 포함하고, 상기 제1 상부 PMOS 게이트 배리어 패턴(253c)과 상기 제2 상부 PMOS 게이트 배리어 패턴(254c)은 서로 동일한 금속 물질을 포함할 수 있다.
도 4a는 도 1의 I-I′방향, II-II′방향, III-III′방향 및 IV-IV′방향을 따라 절단한 종단면도들이고, 도 4b는 도 1의 V-V′방향, VI-VI′방향, VII-VII′방향 및 VIII-VIII′방향을 따라 절단한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 4a 및 4b를 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자(300A)는 상기 도 3a 및 도 3b의 반도체 소자(200A)와 비교하여, 기판(301)으로부터 돌출된 핀(fin) 형태의 액티브 영역들(320, 340)을 포함할 수 있다. 상기 기판(301) 상에 형성되는 소자 분리 영역(310)의 상면은 핀 형태의 액티브 영역들(320, 340)의 상면들보다 낮을 수 있다. 이에 따라, 상기 핀 형태의 액티브 영역들(320, 340)의 일부는 상기 소자 분리 영역(310)의 표면으로부터 돌출될 수 있다. 상기 소자 분리 영역(310)의 표면으로부터 돌출된 액티브 영역들(320, 340)의 상면 및 측면들은 게이트 패턴들(330A, 330B, 350A, 350B)로 덮일 수 있다.
도 4c는 도 1의 I-I′방향, II-II′방향, III-III′방향 및 IV-IV′방향을 따라 절단한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 4c를 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자(300B)는 도 4a의 반도체 소자(300A)와 비교하여, 다층의 제1 NMOS 게이트 배리어 패턴(333)을 포함하는 제1 NMOS 게이트 패턴(330A), 다층의 제2 NMOS 게이트 배리어 패턴(334)을 포함하는 제2 NMOS 게이트 패턴(330B), 다층의 제1 PMOS 게이트 배리어 패턴(353)을 포함하는 제1 PMOS 게이트 패턴(350A), 및 다층의 제2 PMOS 게이트 배리어 패턴(354)을 포함하는 제2 PMOS 게이트 패턴(350B)을 포함할 수 있다.
상기 제1 NMOS 게이트 배리어 패턴들(333)은 제1 NMOS 영역(N1) 내의 NMOS 게이트 절연 패턴(332) 상의 제1 하부 NMOS 게이트 배리어 패턴(333a), 상기 제1 하부 NMOS 게이트 배리어 패턴(333a) 상의 제1 중간 NMOS 게이트 배리어 패턴(333b), 및 상기 제1 중간 NMOS 게이트 배리어 패턴(333b) 상의 제1 상부 NMOS 게이트 배리어 패턴(333c)을 포함할 수 있다. 또한, 상기 제2 NMOS 게이트 배리어 패턴들(334)은 제2 NMOS 영역(N2) 내의 NMOS 게이트 절연 패턴(332) 상의 제2 하부 NMOS 게이트 배리어 패턴(334a), 상기 제2 하부 NMOS 게이트 배리어 패턴(334a) 상의 제2 중간 NMOS 게이트 배리어 패턴(334b), 및 상기 제2 중간 NMOS 게이트 배리어 패턴(334b) 상의 제2 상부 NMOS 게이트 배리어 패턴(334c)을 포함할 수 있다.
상기 제1 하부 NMOS 게이트 배리어 패턴(333a)과 상기 제2 하부 NMOS 게이트 배리어 패턴(334a)은 서로 다른 금속 물질을 포함하고, 상기 제1 중간 NMOS 게이트 배리어 패턴(333b)과 상기 제2 중간 NMOS 게이트 배리어 패턴(334b)은 서로 동일한 금속 물질을 포함하고, 상기 제1 상부 NMOS 게이트 배리어 패턴(333c)과 상기 제2 상부 NMOS 게이트 배리어 패턴(334c)은 서로 동일한 금속 물질을 포함할 수 있다.
상기 제1 PMOS 게이트 배리어 패턴들(353)은 제1 PMOS 영역(P1) 내의 PMOS 게이트 절연 패턴(352) 상의 제1 하부 PMOS 게이트 배리어 패턴(353a), 상기 제1 하부 PMOS 게이트 배리어 패턴(353a) 상의 제1 중간 PMOS 게이트 배리어 패턴(353b), 및 상기 제1 중간 PMOS 게이트 배리어 패턴(353b) 상의 제1 상부 PMOS 게이트 배리어 패턴(353c)을 포함할 수 있다. 또한, 상기 제2 PMOS 게이트 배리어 패턴들(354)은 제2 PMOS 영역(P2) 내의 PMOS 게이트 절연 패턴(352) 상의 제2 하부 PMOS 게이트 배리어 패턴(354a), 상기 제2 하부 PMOS 게이트 배리어 패턴(354a) 상의 제2 중간 PMOS 게이트 배리어 패턴(354b), 및 상기 제2 중간 PMOS 게이트 배리어 패턴(354b) 상의 제2 상부 PMOS 게이트 배리어 패턴(354c)을 포함할 수 있다.
상기 제1 하부 PMOS 게이트 배리어 패턴(353a)과 상기 제2 하부 PMOS 게이트 배리어 패턴(354a)은 서로 다른 금속 물질을 포함하고, 상기 제1 중간 PMOS 게이트 배리어 패턴(353b)과 상기 제2 중간 PMOS 게이트 배리어 패턴(354b)은 서로 동일한 금속 물질을 포함하고, 상기 제1 상부 PMOS 게이트 배리어 패턴(353c)과 상기 제2 상부 PMOS 게이트 배리어 패턴(354c)은 서로 동일한 금속 물질을 포함할 수 있다.
도 4d는 도 1의 I-I′방향, II-II′방향, III-III′방향 및 IV-IV′방향을 따라 절단한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 4d를 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자(300C)는 도 4c의 반도체 소자(300B)와 비교하여, 제1 상부 NMOS 게이트 배리어 패턴(333c)과 제2 상부 NMOS 게이트 배리어 패턴(334c)은 서로 다른 금속 물질을 포함하고, 제1 상부 PMOS 게이트 배리어 패턴(353c)과 제2 상부 PMOS 게이트 배리어 패턴(354c)은 서로 다른 금속 물질을 포함할 수 있다.
또한, 제1 하부 NMOS 게이트 배리어 패턴(333a)과 제2 하부 NMOS 게이트 배리어 패턴(334a)은 서로 동일한 금속 물질을 포함하고, 제1 중간 NMOS 게이트 배리어 패턴(333b)과 제2 중간 NMOS 게이트 배리어 패턴(334b)은 서로 동일한 금속 물질을 포함할 수 있다.
또한, 상기 제1 하부 PMOS 게이트 배리어 패턴(353a)과 상기 제2 하부 PMOS 게이트 배리어 패턴(354a)은 서로 동일한 금속 물질을 포함하고, 상기 제1 중간 PMOS 게이트 배리어 패턴(353b)과 상기 제2 중간 PMOS 게이트 배리어 패턴(354b)은 서로 동일한 금속 물질을 포함할 수 있다.
도 4e는 도 1의 I-I′방향, II-II′방향, III-III′방향 및 IV-IV′방향을 따라 절단한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 4e를 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자(300D)는 도 4c의 반도체 소자(300B)와 비교하여, 제1 중간 NMOS 게이트 배리어 패턴(333b)과 제2 중간 NMOS 게이트 배리어 패턴(334b)은 서로 다른 금속 물질을 포함하고, 제1 중간 PMOS 게이트 배리어 패턴(353b)과 제2 중간 PMOS 게이트 배리어 패턴(354b)은 서로 다른 금속 물질을 포함할 수 있다.
또한, 제1 하부 NMOS 게이트 배리어 패턴(333a)과 제2 하부 NMOS 게이트 배리어 패턴(334a)은 서로 동일한 금속 물질을 포함하고, 제1 상부 NMOS 게이트 배리어 패턴(333c)과 제2 상부 NMOS 게이트 배리어 패턴(334c)은 서로 동일한 금속 물질을 포함할 수 있다.
또한, 상기 제1 하부 PMOS 게이트 배리어 패턴(353a)과 상기 제2 하부 PMOS 게이트 배리어 패턴(354a)은 서로 동일한 금속 물질을 포함하고, 상기 제1 상부 PMOS 게이트 배리어 패턴(353c)과 상기 제2 상부 PMOS 게이트 배리어 패턴(354c)은 서로 동일한 금속 물질을 포함할 수 있다.
도 5a 내지 도 5d는 도 1의 I-I′방향, II-II′방향, V-V′방향, 및 VI-VI′방향을 따라 절단한 종단면도들이다. 도 5a 내지 도 5d는 NMOS 영역에 대해서만 도시하였으나, PMOS 영역에 대해서도 동일한 방법으로 동시에 또는 별도로 수행될 수 있다.
도 5a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자를 제조하는 방법은 기판(101)을 준비하고, 상기 기판(101) 상에 액티브 영역들(120)을 정의하는 소자 분리 영역들(110)을 형성하고, 상기 액티브 영역들(120)의 표면들 및 상기 소자 분리 영역들(110)의 표면들 상에 표면 절연 층(1), 게이트 절연 층(2), 제1 게이트 배리어 층(3)을 형성하고, 및 상기 제1 게이트 배리어 층(3) 상에 제1 마스크 패턴(M1)을 형성하는 것을 포함할 수 있다.
상기 기판(101)은 실리콘 웨이퍼 또는 SOI(silicon on insulator) 웨이퍼와 같은 단결정 반도체 기판을 포함할 수 있다. 상기 기판(101)은 상대적으로 낮은 문턱 전압(threshold voltage)을 갖는 NMOS 트랜지스터가 배치되는 제1 NMOS 영역(N1) 및 상대적으로 높은 문턱 전압을 갖는 NMOS 트랜지스터가 배치되는 제2 NMOS 영역(N2)을 포함할 수 있다.
상기 액티브 영역들(120)을 정의하는 소자 분리 영역들(110)을 형성하는 것은 STI(Shallow Trench Isolation) 공정을 수행하는 것을 포함할 수 있다. 상기 STI 공정은 상기 기판(101) 내에 소자 분리 트렌치들(111)을 형성하고, 상기 소자 분리 트렌치들(111) 내에 소자 분리 절연물(112)을 채우는 것을 포함할 수 있다. 상기 소자 분리 절연물(112)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
상기 표면 절연 층(1)은 상기 액티브 영역들(120)의 표면 상에 컨포멀하게 형성될 수 있다. 상기 표면 절연 층(1)은 상기 액티브 영역들(120)의 표면이 산화되어 형성된 자연 산화막, 열 산화된 실리콘 또는 ALD(atomic layered deposition) 같은 증착 공정을 이용하여 증착된 실리콘 산화물 중 하나 이상을 포함할 수 있다. 상기 표면 절연 층(1)이 ALD 같은 증착 공정을 이용하여 형성되는 경우, 상기 표면 절연 층(1)은 상기 액티브 영역들(120)뿐 아니라, 상기 소자 분리 영역들(110) 상에도 컨포멀하게 형성될 수 있다. 다른 실시예에서, 상기 표면 절연 층(1)은 생략될 수 있다.
상기 게이트 절연 층(2)은 증착 공정을 수행하여 상기 표면 절연 층(1) 및 상기 소자 분리 영역들(110) 상에 컨포멀하게 형성될 수 있다. 상기 게이트 절연 층(2)은 하프늄 산화물(HfO), 알루미늄 산화물(AlO), 지르코늄 산화물(ZrO), 란타늄 산화물(LaO), 또는 기타 금속 산화물 같은 고유전율 절연물들 중 하나 이상을 포함할 수 있다.
상기 제1 게이트 배리어 층(3)은 증착 공정을 수행하여 상기 게이트 절연 층(2) 상에 컨포멀하게 형성될 수 있다. 상기 제1 게이트 배리어 층(3)은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 티타늄 산질화물(TiON), 탄탈룸 산질화물(TaON), 티타늄 알루미늄 질화물(TiAlN), 탄탈룸 알루미늄 질화물(TaAlN), 티타늄 실리콘 질화물(TiSiN), 티타늄 알루미늄 산질화물(TiAlON), 탄탈룸 알루미늄 산질화물(TaAlON), 또는 티타늄 실리콘 산질화물(TiSiON) 중 하나 이상을 포함할 수 있다. 예를 들어, 본 실시 예에서 상기 제1 게이트 배리어 층(3)은 티타늄 질화물(TiN)을 포함할 수 있다. 상기 증착 공정은 원자층 증착(atomic layer deposition) 공정, 또는 화학적 기상 증착(chemical vapor deposition) 공정을 포함할 수 있다.
상기 제1 마스크 패턴(M1)은 상기 제2 NMOS 영역(N2)의 상기 제1 게이트 배리어 층(3)의 표면은 노출시키고, 상기 제1 NMOS 영역(N2)의 상기 제1 게이트 배리어 층(3)은 덮도록 형성될 수 있다. 상기 제1 마스크 패턴(M1)은 실리콘 산화물, 또는 실리콘 질화물을 포함할 수 있다.
도 5b를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 노출된 제1 게이트 배리어 층(3) 및 상기 제1 마스크 패턴(M1)을 제거하고, 상기 제1 NMOS 영역(N2)의 상기 제1 게이트 배리어 층(3) 및 상기 제2 NMOS 영역(N2)의 상기 게이트 절연 층(2) 상에 제2 게이트 배리어 층(4)을 형성하고, 상기 제1 NMOS 영역(N1)의 상기 제2 게이트 배리어 층(4)의 표면은 노출시키고, 상기 제2 NMOS 영역(N2)의 상기 제2 게이트 배리어 층(4)은 덮는 제2 마스크 패턴(M2)을 형성하는 것을 포함할 수 있다.
상기 제2 게이트 배리어 층(4)은 증착 공정을 수행하여 상기 제1 NMOS 영역(N2)의 상기 제1 게이트 배리어 층(3) 및 상기 제2 NMOS 영역(A2)의 상기 게이트 절연 층(2) 상에 컨포멀하게 형성될 수 있다. 상기 제2 게이트 배리어 층(4)은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 티타늄 산질화물(TiON), 탄탈룸 산질화물(TaON), 티타늄 알루미늄 질화물(TiAlN), 탄탈룸 알루미늄 질화물(TaAlN), 티타늄 실리콘 질화물(TiSiN), 티타늄 알루미늄 산질화물(TiAlON), 탄탈룸 알루미늄 산질화물(TaAlON), 또는 티타늄 실리콘 산질화물(TiSiON) 중 하나 이상을 포함할 수 있다.
본 실시 예에서 상기 제2 게이트 배리어 층(4)과 상기 제1 게이트 배리어 층(3)은 서로 다른 금속 물질을 포함할 수 있다. 예를 들어, 상기 제2 게이트 배리어 층(4)은 티타늄 실리콘 질화물(TiSiN)을 포함할 수 있다.
상기 제1 게이트 배리어 층(3)의 수직 두께는 상기 제2 게이트 배리어 층(4)의 수직 두께와 실질적으로 동일할 수 있다.
상기 제2 마스크 패턴(M2)은 실리콘 산화물, 또는 실리콘 질화물을 포함할 수 있다.
도 5c를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 노출된 제2 게이트 배리어 층(4)을 제거하고, 및 상기 제2 마스크 패턴(M2)을 제거하는 것을 포함할 수 있다.
도 5d를 참조하면, 상기 방법은 증착 공정을 수행하여 상기 제1 게이트 배리어 층(3) 및 상기 제2 게이트 배리어 층(4) 상에 일함수 금속 층(5), 배리어 캡핑 층(6), 및 게이트 전극 층(7)을 형성하는 것을 포함할 수 있다.
상기 일함수 금속 층(5)은 증착 공정을 수행하여 상기 제1 게이트 배리어 층(3) 및 상기 제2 게이트 배리어 층(4) 상에 컨포멀하게 형성될 수 있다. 상기 일함수 조절 층(135a)은 티타늄 알루미늄(TiAl), 티타늄 알루미늄 산화물(TiAlO), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 알루미늄 질화물(TiAlN), 티타늄 알루미늄 산질화물(TiAlON), 티타늄 알루미늄 탄질화물(TiAlCN), 또는 티타늄 알루미늄 탄산질화물(TiAlCON) 중 하나 이상을 포함할 수 있다.
상기 배리어 캡핑 층(6)은 증착 공정을 수행하여 상기 일함수 금속 층(5) 상에 컨포멀하게 형성될 수 있다. 상기 배리어 캡핑 층(6)은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 티타늄 산질화물(TiON), 탄탈룸 산질화물(TaON), 티타늄 알루미늄 질화물(TiAlN), 탄탈룸 알루미늄 질화물(TaAlN), 티타늄 실리콘 질화물(TiSiN), 티타늄 알루미늄 산질화물(TiAlON), 탄탈룸 알루미늄 산질화물(TaAlON), 또는 티타늄 실리콘 산질화물(TiSiON) 중 하나 이상을 포함할 수 있다.
상기 게이트 전극 층(7)은 증착 공정을 수행하여 상기 배리어 캡핑 층(6) 상에 형성될 수 있다. 상기 게이트 전극 층(7)은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni), 백금(Pt), 또는 니켈-백금 합금(Ni-Pt) 중 하나 이상을 포함할 수 있다.
도 2a 및 도 2b를 참조하면, 상기 방법은 상기 게이트 전극 층(7), 배리어 캡핑 층(6), 일함수 금속 층(5), 제1 게이트 배리어 층(3), 제2 게이트 배리어 층(4), 게이트 절연 층(2), 및 표면 절연 층(1)을 패터닝하여 제1 NMOS 영역(N1) 내의 제1 NMOS 게이트 패턴(130A) 및 제2 NMOS 영역(N2) 내의 제2 NMOS 게이트 패턴(130B)을 형성하는 것을 포함할 수 있다.
상기 방법은 상기 제1 및 제2 NMOS 게이트 패턴들(130A, 130B)의 양측의 상기 액티브 영역들(120)에 소스/드레인 영역들(127)을 형성하는 것을 더 포함할 수 있다. 상기 소스/드레인 영역들(127)를 형성하는 것은 상기 제1 및 제2 NMOS 게이트 패턴들(130A, 130B)의 양측의 상기 액티브 영역들(120)의 일부를 제거하고, 선택적 에피택셜 성장(SEG) 공정을 수행하여 상기 액티브 영역들(120) 상에 에피택셜 층을 형성하는 것을 포함할 수 있다. 이에 따라, 상기 소스/드레인 영역들(127) 사이의 상기 액티브 영역들(120)은 채널 영역들(125)이 될 수 있다. 즉, 상기 채널 영역들(125)은 상기 제1 및 제2 NMOS 게이트 패턴들(130A, 130B)과 수직으로 중첩될 수 있다.
도 6a 내지 도 6f는 도 1의 I-I′방향, II-II′방향, V-V′방향, 및 VI-VI′방향을 따라 절단한 종단면도들이다. 도 6a 내지 도 6d는 NMOS 영역에 대해서만 도시하였으나, PMOS 영역에 대해서도 동일한 방법으로 동시에 또는 별도로 수행될 수 있다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 6a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자를 제조하는 방법은 기판(201)을 준비하고, 상기 기판(201) 상에 액티브 영역들(220)을 정의하는 소자 분리 영역들(210)을 형성하고, 상기 기판(201) 상에 상기 액티브 영역들(220)을 가로지르는 희생 게이트 패턴들(230S)을 형성하고, 및 상기 희생 게이트 패턴들(230S)의 측면들 상에 게이트 스페이서(260)를 형성하는 것을 포함할 수 있다. 상기 기판(201)은 상대적으로 낮은 문턱 전압(threshold voltage)을 갖는 NMOS 트랜지스터가 배치되는 제1 NMOS 영역(N1) 및 상대적으로 높은 문턱 전압을 갖는 NMOS 트랜지스터가 배치되는 제2 NMOS 영역(N2)을 포함할 수 있다.
상기 희생 게이트 패턴들(230S)은 상기 액티브 영역들(220)의 표면 상의 희생 게이트 절연 패턴들(231s), 상기 희생 게이트 절연 패턴들(231s) 상의 희생 게이트 전극 패턴들(233s), 및 상기 희생 게이트 전극 패턴들(233s) 상의 희생 게이트 캡핑 패턴들(235s)을 포함할 수 있다.
상기 희생 게이트 절연 패턴들(231s)은 상기 액티브 영역들(220)의 표면이 산화되어 형성된 자연 산화막, 열 산화된 실리콘 또는 ALD 공정을 이용하여 증착된 실리콘 산화물 중 하나 이상을 포함할 수 있다. 상기 희생 게이트 전극 패턴들(233s)은 다결정 실리콘을 포함할 수 있다. 상기 희생 게이트 캡핑 패턴들(235s)은 실리콘 질화물을 포함할 수 있다.
상기 게이트 스페이서(260)를 형성하는 것은 증착 공정을 수행하여 상기 희생 게이트 패턴들(230S)의 상면들 및 측면들, 노출된 상기 액티브 영역들(220), 및 상기 소자 분리 영역(210) 상에 스페이서 물질 층을 컨포멀하게 형성하고, 에칭 공정을 수행하여 상기 스페이서 물질 층의 일부를 제거하는 것을 포함할 수 있다. 상기 스페이서 물질 층은 실리콘 질화물(SiN), 실리콘 산-질화물(SiON), 탄소를 포함하는 실리콘 산화물(SiOC), 탄소를 포함하는 실리콘 산-질화물(SiOCN), 또는 탄소와 붕소를 포함하는 실리콘 질화물(SiBCN) 중 하나 이상을 포함할 수 있다.
상기 방법은 상기 희생 게이트 패턴들(230S)의 양측의 상기 액티브 영역들(220) 상에 소스/드레인 영역들(227)을 형성하는 것을 더 포함할 수 있다. 상기 소스/드레인 영역들(227)을 형성하는 것은 상기 희생 게이트 패턴들(230S)의 양측들의 상기 액티브 영역들(220)의 일부를 제거하고, 선택적 에피택셜 성장(SEG) 공정을 수행하여 상기 액티브 영역들(220) 상에 에피택셜 층을 형성하는 것을 포함할 수 있다. 이에 따라, 상기 소스/드레인 영역들(227) 사이의 상기 액티브 영역들(220)은 채널 영역들(225)이 될 수 있다.
도 6b를 참조하면, 상기 방법은 상기 소스/드레인 영역들(227) 및 상기 소자 분리 영역들(210)의 상면들 및 상기 게이트 스페이서(260)의 측면들을 덮는 층간 절연 층(270)을 형성하고, 에칭 공정을 수행하여 상기 희생 게이트 패턴들(230S)을 제거하여 상기 게이트 스페이서(260)의 내부 측면 및 상기 액티브 영역들(220)의 표면을 노출시키는 게이트 패턴 공간들(GS)을 형성하는 것을 포함할 수 있다.
상기 층간 절연 층(270)을 형성하는 것은 증착 공정을 수행하여 상기 소스/드레인 영역들(227), 상기 소자 분리 영역들(210)들 및 상기 희생 게이트 패턴들(230S)을 덮는 층간 절연 층(270)을 형성하고, CMP 같은 평탄화 공정을 수행하여 상기 희생 게이트 패턴들(230S)의 상기 희생 게이트 캡핑 패턴들(235s)의 표면이 노출되도록 상기 희생 게이트 패턴들(230S) 상의 상기 층간 절연 층(270)을 제거하는 것을 포함할 수 있다. 이에 따라, 상기 층간 절연 층(270)의 상면은 상기 희생 게이트 패턴들(230S)의 상면들 및 상기 게이트 스페이서(260)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 층간 절연 층(270)은 실리콘 산화물을 포함할 수 있다.
도 6c를 참조하면, 상기 방법은 증착 공정을 수행하여 상기 게이트 패턴 공간들(GS) 내에 표면 절연 층(1), 게이트 절연 층(2), 제1 게이트 배리어 층(3)을 형성하고, 상기 제1 NMOS 영역(N1)의 상기 제1 게이트 배리어 층(3)은 덮고, 상기 제2 NMOS 영역(N2)의 상기 제1 게이트 배리어 층(3)은 노출시키는 제1 마스크 패턴(M1)을 형성하는 것을 포함할 수 있다.
상기 표면 절연 층(1)은 상기 게이트 패턴 공간들(GS)로 노출되는 상기 액티브 영역들(220)의 표면 상에 형성될 수 있다. 상기 표면 절연 층(1)은 상기 액티브 영역들(220)의 표면이 산화되어 형성된 자연 산화막, 열 산화된 실리콘 또는 ALD 공정을 이용하여 증착된 실리콘 산화물 중 하나 이상을 포함할 수 있다.
상기 게이트 절연 층(2)은 증착 공정을 수행하여 상기 노출된 상기 게이트 스페이서(260)의 내부 측면, 상기 표면 절연 층(1)의 표면, 상기 게이트 스페이서(260)의 상면, 및 상기 층간 절연 층(270)의 상면 상에 컨포멀하게 형성될 수 있다. 상기 게이트 절연 층(2)은 하프늄 산화물(HfO), 알루미늄 산화물(AlO), 지르코늄 산화물(ZrO), 란타늄 산화물(LaO), 또는 기타 금속 산화물 같은 고유전율 절연물들 중 하나 이상을 포함할 수 있다.
상기 제1 게이트 배리어 층(3)은 증착 공정을 수행하여 상기 게이트 절연 층(2) 상에 컨포멀하게 형성될 수 있다. 상기 제1 게이트 배리어 층(3)은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 티타늄 산질화물(TiON), 탄탈룸 산질화물(TaON), 티타늄 알루미늄 질화물(TiAlN), 탄탈룸 알루미늄 질화물(TaAlN), 티타늄 실리콘 질화물(TiSiN), 티타늄 알루미늄 산질화물(TiAlON), 탄탈룸 알루미늄 산질화물(TaAlON), 또는 티타늄 실리콘 산질화물(TiSiON) 중 하나 이상을 포함할 수 있다. 예를 들어, 상기 제1 게이트 배리어 층(3)은 티타늄 질화물(TiN)을 포함할 수 있다.
도 6d를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 노출된 제2 NMOS 영역(N2) 내의 제1 게이트 배리어 층(3)을 제거하고, 상기 제1 마스크 패턴(M1)을 제거하고, 증착 공정을 수행하여 상기 제1 NMOS 영역(N1) 내의 상기 제1 게이트 배리어 층(3) 및 상기 제2 NMOS 영역(N2) 내의 상기 게이트 절연 층(2) 상에 제2 게이트 배리어 층(4)을 컨포멀하게 형성하고, 상기 제2 NMOS 영역(N2)의 상기 제2 게이트 배리어 층(4)은 덮고 상기 제1 NMOS 영역(N1)의 상기 제2 게이트 배리어 층(4)은 노출시키는 제2 마스크 패턴(M2)을 형성하는 것을 포함할 수 있다.
상기 제2 게이트 배리어 층(4)은 상기 제1 게이트 배리어 층(3)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제2 게이트 배리어 층(4)은 티타늄 실리콘 질화물(TiSiN)을 포함할 수 있다.
도 6e를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 노출된 제1 NMOS 영역(N1) 내의 제2 게이트 배리어 층(4)을 제거하고, 상기 제2 마스크 패턴(M2)을 제거하는 것을 포함할 수 있다.
도 6f를 참조하면, 상기 방법은 증착 공정을 수행하여 상기 제1 게이트 배리어 층(3) 및 상기 제2 게이트 배리어 층(4) 상에 일함수 금속 층(5), 배리어 캡핑 층(6), 및 게이트 전극 층(7)을 컨포멀하게 형성하는 것을 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 상기 방법은 CMP 같은 평탄화 공정을 수행하여 상기 층간 절연 층(270) 상의 상기 게이트 전극 층(7), 배리어 캡핑 층(6), 일함수 금속 층(5), 제1 게이트 배리어 층(3), 제2 게이트 배리어 층(4), 및 게이트 절연 층(2)을 제거하여 제1 NMOS 영역(N1) 내의 제1 NMOS 게이트 패턴(230A) 및 제2 NMOS 영역(N2) 내의 제2 NMOS 게이트 패턴(230B)을 형성하는 것을 포함할 수 있다.
도 7a 내지 도 7f는 도 1의 I-I′방향, II-II′방향, V-V′방향, 및 VI-VI′방향을 따라 절단한 종단면도들이다. 도 7a 내지 도 7d는 NMOS 영역에 대해서만 도시하였으나, PMOS 영역에 대해서도 동일한 방법으로 동시에 또는 별도로 수행될 수 있다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 7a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자를 제조하는 방법은 기판(301)을 준비하고, 상기 기판(301) 상에 핀 액티브 영역들(320), 소자 분리 영역들(310), 희생 게이트 패턴들(330S)을 형성하고, 및 게이트 스페이서(370)를 형성하는 것을 포함할 수 있다. 상기 기판(301)은 제1 NMOS 영역(N1) 및 제2 NMOS 영역(N2)을 포함할 수 있다.
상기 기판(301) 상에 상기 핀 액티브 영역들(320)을 형성하는 것은 상기 기판(301) 상에 리세스 마스크를 형성하고, 상기 리세스 마스크를 식각 마스크로 이용하여 상기 기판(301)을 선택적으로 식각하여 상기 핀 액티브 영역들(320) 및 트렌치(311)를 형성하는 것을 포함할 수 있다. 상기 핀 액티브 영역들(320)은 상기 기판(301)으로부터 돌출한 형태를 가질 수 있다.
상기 소자 분리 영역들(310)을 형성하는 것은 상기 트렌치(311) 내에 소자 분리 절연물(312)을 채우고, CMP(chemical mechanical polishing)와 같은 평탄화 공정을 수행하여 상기 리세스 마스크의 표면이 노출되도록 상기 소자 분리 절연물(312)의 표면을 평탄화하고, 및 에치-백 공정을 수행하여 상기 핀 액티브 영역들(120)의 상면들보다 낮은 상면들을 갖는 상기 소자 분리 영역들(310)을 형성하는 것을 포함할 수 있다. 상기 소자 분리 절연물(312)은 실리콘 산화물을 포함할 수 있다.
상기 소자 분리 영역들(312)은 상기 트렌치(311)의 하부를 채울 수 있다. 이에 따라, 상기 핀 액티브 영역들(320)의 일부는 상기 소자 분리 영역들(310)의 표면들로부터 돌출할 수 있다. 상기 돌출된 핀 액티브 영역들(320)의 측면들 및 상면은 후술될 제1 및 제2 NMOS 게이트 패턴들(330A, 330B)으로 덮일 수 있다.
상기 방법은 상기 희생 게이트 패턴들(330S)의 양측의 상기 핀 액티브 영역들(320) 상에 소스/드레인 영역들(327)을 형성하는 것을 더 포함할 수 있다.
도 7b를 참조하면, 상기 방법은 상기 소스/드레인 영역들(327) 및 상기 소자 분리 영역들(310)의 상면들 및 상기 게이트 스페이서(360)의 측면들을 덮는 층간 절연 층(370)을 형성하고, 에칭 공정을 수행하여 상기 희생 게이트 패턴들(330S)을 제거하여 상기 게이트 스페이서(360)의 내부 측면 및 상기 핀 액티브 영역들(320)의 표면을 노출시키는 게이트 패턴 공간들(GS)을 형성하는 것을 포함할 수 있다.
도 7c를 참조하면, 상기 방법은 증착 공정을 수행하여 상기 게이트 패턴 공간들(GS) 내에 표면 절연 층(1), 게이트 절연 층(2), 제1 게이트 배리어 층(3)을 형성하고, 상기 제1 NMOS 영역(N1)의 상기 제1 게이트 배리어 층(3)은 덮고, 상기 제2 NMOS 영역(N2)의 상기 제1 게이트 배리어 층(3)은 노출시키는 제1 마스크 패턴(M1)을 형성하는 것을 포함할 수 있다.
도 7d를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 노출된 제2 NMOS 영역(N2) 내의 제1 게이트 배리어 층(3)을 제거하고, 상기 제1 마스크 패턴(M1)을 제거하고, 증착 공정을 수행하여 상기 제1 NMOS 영역(N1) 내의 상기 제1 게이트 배리어 층(3) 및 상기 제2 NMOS 영역(N2) 내의 상기 게이트 절연 층(2) 상에 제2 게이트 배리어 층(4)을 컨포멀하게 형성하고, 상기 제2 NMOS 영역(N2)의 상기 제2 게이트 배리어 층(4)은 덮고 상기 제1 NMOS 영역(N1)의 상기 제2 게이트 배리어 층(4)은 노출시키는 제2 마스크 패턴(M2)을 형성하는 것을 포함할 수 있다.
도 7e를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 노출된 제1 NMOS 영역(N1) 내의 제2 게이트 배리어 층(4)을 제거하고, 상기 제2 마스크 패턴(M2)을 제거하는 것을 포함할 수 있다.
도 7f를 참조하면, 상기 방법은 증착 공정을 수행하여 상기 제1 게이트 배리어 층(3) 및 상기 제2 게이트 배리어 층(4) 상에 일함수 금속 층(5), 배리어 캡핑 층(6), 및 게이트 전극 층(7)을 컨포멀하게 형성하는 것을 포함할 수 있다.
도 4a를 참조하면, 상기 방법은 CMP 같은 평탄화 공정을 수행하여 상기 층간 절연 층(370) 상의 상기 게이트 전극 층(7), 배리어 캡핑 층(6), 일함수 금속 층(5), 제1 게이트 배리어 층(3), 제2 게이트 배리어 층(4), 및 게이트 절연 층(2)을 제거하여 제1 NMOS 영역(N1) 내의 제1 NMOS 게이트 패턴(330A) 및 제2 NMOS 영역(N2) 내의 제2 NMOS 게이트 패턴(330B)을 형성하는 것을 포함할 수 있다.
도 8은 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 8을 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 상기 프로세서(220) 또는 상기 반도체 소자들(2230)은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들(100A-300D) 중 적어도 하나를 포함할 수 있다. 상기 모듈 기판(2210)의 적어도 한 변에는 전도성 입출력 터미널들(2240)이 배치될 수 있다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(2300)을 개념적으로 도시한 블록다이어그램이다. 도 9를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다. 상기 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 상기 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤 유닛(2350)은 상기 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 상기 디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(2330)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(2320), 상기 기능 유닛(2340), 상기 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 상기 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320)은 상기 파워 공급부(2330)로부터 전압을 공급받아 상기 기능 유닛(2340)과 상기 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(2320)은 CPU 또는 AP(application processor)를 포함할 수 있다. 상기 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320) 또는 상기 기능 유닛(2340)은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들(100A-300D) 중 적어도 하나를 포함할 수 있다.
도 10을 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(2400)은 상기 마이크로프로세서(2414)와 직접적으로 통신하는 상기 램(2416)을 더 포함할 수 있다. 상기 마이크로프로세서(2414) 및/또는 상기 램(2416)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 정보를 입력하거나 또는 상기 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416), 및/또는 상기 메모리 시스템(2412)은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들(100A-300D) 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100A-300D: 반도체 소자
101, 201, 301: 기판
110, 210, 310: 소자 분리 영역
111, 211, 311: 소자 분리 트렌치
112, 212, 312: 소자 분리 절연물
120, 220, 320: 액티브 영역
125, 225, 325: 채널 영역
127, 227, 327: 소스/드레인 영역
130A, 230A, 330A: 제1 NMOS 게이트 패턴
130B, 230B, 330B: 제2 NMOS 게이트 패턴
150A, 250A, 350A: 제1 PMOS 게이트 패턴
150B, 250B, 350B: 제1 PMOS 게이트 패턴
131, 231, 331: NMOS 표면 절연 패턴
151, 251, 351: PMOS 표면 절연 패턴
132, 232, 332: NMOS 게이트 절연 패턴
152, 252, 352: PMOS 게이트 절연 패턴
133, 233, 333: 제1 NMOS 게이트 배리어 패턴
134, 234, 334: 제2 NMOS 게이트 배리어 패턴
153, 253, 353: 제1 PMOS 게이트 배리어 패턴
154, 254, 354: 제2 PMOS 게이트 배리어 패턴
135, 235, 335: NMOS 일함수 금속 패턴
155, 255, 355: PMOS 일함수 금속 패턴
136, 236, 336: NMOS 배리어 캡핑 패턴
156, 256, 356: PMOS 배리어 캡핑 패턴
137, 237, 337: NMOS 게이트 전극 패턴
157, 257, 357: PMOS 게이트 전극 패턴
260, 360: 게이트 스페이서
270, 370: 층간 절연 층

Claims (10)

  1. 제1 도전형 트랜지스터 영역을 갖는 반도체 기판, 상기 제1 도전형 트랜지스터 영역은 제1 영역 및 제2 영역을 포함하고; 및
    상기 제1 영역 상의 제1 게이트 패턴, 및 상기 제2 영역 상의 제2 게이트 패턴을 포함하고,
    상기 제1 게이트 패턴은 상기 제1 영역 상의 제1 게이트 절연 패턴, 상기 제1 게이트 절연 패턴 상의 제1 게이트 배리어 패턴, 및 상기 제1 게이트 배리어 패턴 상의 제1 일함수 금속 패턴을 포함하고,
    상기 제2 게이트 패턴은 상기 제2 영역 상의 제2 게이트 절연 패턴, 상기 제2 게이트 절연 패턴 상의 제2 게이트 배리어 패턴, 및 상기 제2 게이트 배리어 패턴 상의 제2 일함수 금속 패턴을 포함하고,
    상기 제1 게이트 배리어 패턴은 상기 제2 게이트 배리어 패턴과 다른 금속 물질을 포함하고,
    상기 제1 게이트 배리어 패턴 및 상기 제2 게이트 배리어 패턴은 다층 패턴들을 각각 포함하고, 상기 제1 게이트 배리어 패턴의 하나의 층 패턴은 대응되는 상기 제2 게이트 배리어 패턴의 하나의 층 패턴과 다른 금속 물질을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 게이트 배리어 패턴의 상기 다층 패턴들은 상기 제1 게이트 절연 패턴 상의 제1 하부 게이트 배리어 패턴, 상기 제1 하부 게이트 배리어 패턴 상의 제1 중간 게이트 배리어 패턴 및 상기 제1 중간 게이트 배리어 패턴 상의 제1 상부 게이트 배리어 패턴을 포함하고,
    상기 제2 게이트 배리어 패턴의 상기 다층 패턴들은 상기 제2 게이트 절연 패턴 상의 제2 하부 게이트 배리어 패턴, 상기 제2 하부 게이트 배리어 패턴 상의 제2 중간 게이트 배리어 패턴 및 상기 제2 중간 게이트 배리어 패턴 상의 제2 상부 게이트 배리어 패턴을 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 하부 게이트 배리어 패턴과 상기 제2 하부 게이트 배리어 패턴은 서로 다른 금속 물질을 포함하고,
    상기 제1 중간 게이트 배리어 패턴과 상기 제2 중간 게이트 배리어 패턴은 서로 동일한 금속 물질을 포함하고, 및
    상기 제1 상부 게이트 배리어 패턴과 상기 제2 중간 게이트 배리어 패턴은 서로 동일한 금속 물질을 포함하는 반도체 소자.
  4. 제2항에 있어서,
    상기 제1 하부 게이트 배리어 패턴과 상기 제2 하부 게이트 배리어 패턴은 서로 동일한 금속 물질을 포함하고,
    상기 제1 중간 게이트 배리어 패턴과 상기 제2 중간 게이트 배리어 패턴은 서로 동일한 금속 물질을 포함하고, 및
    상기 제1 상부 게이트 배리어 패턴과 상기 제2 중간 게이트 배리어 패턴은 서로 다른 금속 물질을 포함하는 반도체 소자.
  5. 제2항에 있어서,
    상기 제1 하부 게이트 배리어 패턴과 상기 제2 하부 게이트 배리어 패턴은 서로 동일한 금속 물질을 포함하고,
    상기 제1 중간 게이트 배리어 패턴과 상기 제2 중간 게이트 배리어 패턴은 서로 다른 금속 물질을 포함하고, 및
    상기 제1 상부 게이트 배리어 패턴과 상기 제2 중간 게이트 배리어 패턴은 서로 동일한 금속 물질을 포함하는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 게이트 절연 패턴, 제2 게이트 절연 패턴, 상기 제1 게이트 배리어 패턴, 상기 제2 게이트 배리어 패턴, 상기 제1 일함수 금속 패턴 및 상기 제2 일함수 금속 패턴은 U자 형상을 갖는 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 영역은 상기 반도체 기판의 일면으로부터 상기 반도체 기판에 수직하는 방향으로 돌출한 제1 핀(fin)을 갖는 제1 활성 영역을 포함하고,
    상기 제2 영역은 상기 반도체 기판의 상기 일면으로부터 상기 반도체 기판에 수직한 상기 방향으로 돌출한 제2 핀(fin)을 갖는 제2 활성 영역을 포함하고,
    상기 제1 게이트 패턴은 상기 제1 핀의 상면 및 측면들을 덮고,
    상기 제2 게이트 패턴은 상기 제2 핀의 상면 및 측면들을 덮는 반도체 소자.
  8. 제1 NMOS 트랜지스터가 형성되는 제1 영역, 상기 제1 NMOS 트랜지스터와 다른 문턱 전압을 갖는 제2 NMOS 트랜지스터가 형성되는 제2 영역, 제1 PMOS 트랜지스터가 형성되는 제3 영역 및 상기 제1 PMOS 트랜지스터와 다른 문턱 전압을 갖는 제2 PMOS 트랜지스터가 형성되는 제4 영역을 갖는 반도체 기판; 및
    상기 제1 영역 상의 제1 NMOS 게이트 패턴, 상기 제2 영역 상의 제2 NMOS 게이트 패턴, 상기 제3 영역 상의 제1 PMOS 게이트 패턴, 및 상기 제4 영역 상의 제2 PMOS 게이트 패턴을 포함하고,
    상기 제1 NMOS 게이트 패턴의 제1 NMOS 게이트 배리어 패턴과 상기 제2 NMOS 게이트 패턴의 제2 NMOS 게이트 배리어 패턴은 서로 다른 금속 물질을 포함하고, 상기 제1 PMOS 게이트 패턴의 제1 PMOS 게이트 배리어 패턴과 상기 제2 PMOS 게이트 패턴의 제2 PMOS 게이트 배리어 패턴은 서로 다른 금속 물질을 포함하고, 및
    상기 제1, 제2, 제3 및 제4 영역들은 상기 반도체 기판의 상면으로부터 상기 반도체 기판에 수직한 방향으로 돌출되는 핀을 갖는 활성 영역을 각각 포함하고, 및 상기 제1 NMOS 게이트 패턴, 상기 제2 NMOS 게이트 패턴, 상기 제1 PMOS 게이트 패턴 및 상기 제2 PMOS 게이트 패턴은 각각 상기 제1, 제2, 제3 및 제4 영역들의 핀들의 상면 및 측면들을 덮는 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 NMOS 트랜지스터는 상기 제2 NMOS 트랜지스터보다 낮은 문턱 전압을 갖고, 상기 제1 PMOS 트랜지스터는 상기 제2 PMOS 트랜지스터보다 낮은 문턱 전압을 갖고, 및
    상기 제1 PMOS 게이트 배리어 패턴과 상기 제2 NMOS 게이트 배리어 패턴은 서로 동일한 금속 물질을 포함하고, 상기 제1 PMOS 게이트 배리어 패턴과 상기 제2 NMOS 게이트 배리어 패턴은 서로 동일한 금속 물질을 포함하는 반도체 소자.
  10. 제1 NMOS 트랜지스터를 포함하는 제1 영역 및 상기 제1 NMOS 트랜지스터와 다른 문턱 전압을 갖는 제2 NMOS 트랜지스터를 포함하는 제2 영역을 갖는 반도체 기판;
    상기 제1 영역 상의 제1 게이트 절연 패턴 및 상기 제2 영역 상의 제2 게이트 절연 패턴;
    상기 제1 게이트 절연 패턴 상의 제1 게이트 배리어 패턴 및 상기 제2 게이트 절연 패턴 상의 제2 게이트 배리어 패턴;
    상기 제1 게이트 배리어 패턴 상의 제1 일함수 금속 패턴 및 상기 제2 게이트 배리어 패턴 상의 제2 일함수 금속 패턴; 및
    상기 제1 일함수 금속 패턴 상의 제1 배리어 캡핑 패턴 및 상기 제2 일함수 금속 패턴 상의 제2 배리어 캡핑 패턴을 포함하고,
    상기 제1 게이트 배리어 패턴은 상기 제2 게이트 배리어 패턴과 다른 일함수를 갖는 금속 물질을 포함하고,
    상기 제1 게이트 배리어 패턴 및 상기 제2 게이트 배리어 패턴은 각각 다층 패턴들을 포함하고, 상기 제1 게이트 배리어 패턴의 하나의 층 패턴은 대응되는 상기 제2 게이트 배리어 패턴의 하나의 층 패턴과는 다른 금속 물질을 포함하는 반도체 소자
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