Nothing Special   »   [go: up one dir, main page]

KR102202032B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR102202032B1
KR102202032B1 KR1020190030852A KR20190030852A KR102202032B1 KR 102202032 B1 KR102202032 B1 KR 102202032B1 KR 1020190030852 A KR1020190030852 A KR 1020190030852A KR 20190030852 A KR20190030852 A KR 20190030852A KR 102202032 B1 KR102202032 B1 KR 102202032B1
Authority
KR
South Korea
Prior art keywords
layer
pattern
forming
seed layer
barrier metal
Prior art date
Application number
KR1020190030852A
Other languages
English (en)
Other versions
KR20200111334A (ko
Inventor
이석재
민우식
오찬권
Original Assignee
하이엔드테크놀로지(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 하이엔드테크놀로지(주) filed Critical 하이엔드테크놀로지(주)
Priority to KR1020190030852A priority Critical patent/KR102202032B1/ko
Priority to PCT/KR2020/003072 priority patent/WO2020189929A1/ko
Publication of KR20200111334A publication Critical patent/KR20200111334A/ko
Application granted granted Critical
Publication of KR102202032B1 publication Critical patent/KR102202032B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76874—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 본 발명의 실시 예를 따르는 반도체 소자의 제조 방법은, 절연층에 음각 패턴 및 양각 패턴을 형성하는 단계; 상기 음각 패턴 및 양각 패턴 상에 베리어메탈층을 형성하는 단계; 상기 베리어메탈층 상에 씨드층을 형성하는 단계; 상기 양각 패턴 상에 형성된 베리어메탈층 상의 씨드층을 제거하는 단계; 및 음각 패턴 상에 형성된 씨드층 상에 도전층을 형성하는 단계; 를 포함한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
전자 제품이 소형화되고 있으며, 높은 기능을 요구하게 되면서 반도체 소자에 대해서도 소형화 및 고성능화에 대한 요구가 커지고 있다. 이러한 이유로 종래의 반도체 소자 제조에 사용되는 재료 및 제조 장치에 대한 개선이 요구되고 있다. 또한, 새로운 반도체 소자의 제조 방법을 도입하여 고집적화, 고성능화 및 고수율을 이루고자 하는 시도가 지속적으로 이루어지고 있다.
일 예로, 반도체 소자의 금속배선 물질로 알루미늄을 적용하는 대신 구리를 적용함으로써 전기저항 감소를 통한 시간 지연(Time Delay) 문제를 해결하고 있다. 구리는 비저항이 1.7uΩ㎝ 정도로서, 2.65uΩ㎝의 비저항을 갖는 알루미늄에 비해 비저항이 낮고, EM 특성 및 SIM 특성에 대한 저항성도 알루미늄 보다 대략 2배 이상 우수하다. 다만, 현재로서는 구리를 식각하여 패터닝할 수 있는 적합한 식각액이 개발되지 않은 상태이다. 따라서, 일반적으로 구리 배선을 형성하기 위해 다마신(Damascene) 공정을 이용한다. 다마신 공정은 기판에 음각 및 양각 패턴을 형성한 후 구리가 상기 음각 패턴에 매립되도록 형성한 후 CMP 공정을 수행하여 음각 패턴 이외의 영역에 형성된 구리를 제거함으로써 이루어진다.
이 때, 음각 패턴에 구리를 매립하는 방법은 일반적으로 전해도금법 및 무전도금법을 이용한다. 전해도금법의 경우 고집적 반도체 소자에서 스텝 커버리지(step coverage)가 감소하여 구리 배선 내부에 공극(void)가 형성되는 문제점이 있다. 이러한 전해도금의 대안으로 무전해도금법을 사용하기도 한다.
한편, 상기 CMP 공정은 패드, 슬러리 등 많은 소모성 재료를 사용할 뿐 아니라, 연마에 따른 스크레치(scratch) 및 오염원이 발생하고, 디싱(Dishing) 및 이로전(Erosion)이 발생하여 수율을 낮추는 문제점을 가지고 있다. 종래의 반도체 소자의 금속 배선 형성 공정에서는 다수의 CMP 공정을 수행하여야 하고 CMP 공정을 통해 많은 량의 구리 층을 제거해야 하기 때문에, 반도체 소자의 제조 비용 및 제조 시간을 증가시켜 생산성을 낮추고, 생산 수율을 낮추고, 성능을 낮추는 문제점이 있다.
한국특허공개공보 제2004-0043383호　(2004.05.24)　
본 발명은 금속 배선 공정의 제조 비용 및 제조 시간을 감소시켜 생산성을 증가시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
또한, CMP(Chemical Mechanical Polishing) 공정에 따른 디싱 및 이로전 발생을 최소화함으로써, 반도체 소자의 성능을 개선할 수 있다.
본 발명의 실시 예를 따르는 반도체 소자의 제조 방법은, 절연층에 음각 패턴 및 양각 패턴을 형성하는 단계; 상기 음각 패턴 및 양각 패턴 상에 베리어메탈층을 형성하는 단계; 상기 베리어메탈층 상에 씨드층을 형성하는 단계; 상기 양각 패턴 상에 형성된 베리어메탈층 상의 씨드층을 제거하는 단계; 및 음각 패턴 상에 형성된 씨드층 상에 도전층을 형성하는 단계; 를 포함한다.
본 발명의 다른 실시 예를 따르는 반도체 소자의 제조 방법은, 절연층에 포토레지스트 패턴을 형성하고, 상기 절연층에 형성된 음각 패턴 및 양각 패턴을 형성하는 단계; 상기 음각 패턴 및 양각 패턴 상에 배치된 포토레지스트 패턴 상에 베리어메탈층을 형성하는 단계; 상기 베리어메탈층 상에 씨드층을 형성하는 단계; 상기 양각 패턴 상에 형성된 베리어메탈층 상의 씨드층을 제거하는 단계; 상기 양각 패턴 상에 배치된 포토레지스트 패턴을 제거하는 단계; 및 음각 패턴 상에 형성된 씨드층 상에 도전층을 형성하는 단계;를 포함한다.
본 발명의 실시 예를 따르는 반도체 소자의 제조 방법은, 금속 배선 공정의 제조 비용 및 제조 시간을 감소시켜 생산성을 증가시킬 수 있다.
또한, CMP(Chemical Mechanical Polishing) 공정에 따른 디싱 및 이로전 발생을 최소화함으로써, 반도체 소자의 성능을 개선할 수 있다.
도 1 내지 도 7은 본 발명의 실시 예를 따르는 반도체 소자의 제조 방법을 도시한 것이다.
도 8 내지 도 16은 본 발명의 다른 실시 예를 따르는 반도체 소자의 제조 방법을 도시한 것이다.
도 17 및 도 18은 무전해도금 공정 원리를 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다. 그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.　 또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.　 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다. 또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다. 덧붙여, 명세서 전체에서 어떤 구성요소를 "포함"한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1 내지 도 7은 본 발명의 실시 예를 따르는 반도체 소자(100)의 제조 방법을 도시한 것이다.
도 1 내지 도 7을 참조하면, 본 발명의 실시 예를 따르는 반도체 소자(100)의 제조 방법은, 절연층(120)에 음각 패턴 및 양각 패턴을 형성하는 단계; 상기 음각 패턴 및 양각 패턴 상에 베리어메탈층(140)을 형성하는 단계; 상기 베리어메탈층(140) 상에 씨드층(150)을 형성하는 단계; 상기 양각 패턴 상에 형성된 베리어메탈층(140) 상의 씨드층(150)을 제거하는 단계; 및 음각 패턴 상에 형성된 씨드층(150) 상에 도전층(170)을 형성하는 단계; 를 포함한다.
도 1은 절연층(120)에 음각 패턴 및 양각 패턴을 형성하는 단계를 도시한 것이다. 절연층(120)에 음각 패턴 및 양각 패턴을 형성하는 단계는 금속 배선이 배치될 영역을 형성하는 단계이다. 상기 음각 패턴 내부에 구리 등의 전도성 물질이 매립되도록 형성함으로써 일정한 형상을 가진 금속 배선을 제조할 수 있다. 도 1을 참조하면, 음각 패턴의 하부 중 일부는 관통전극(130)과 연결되도록 형성될 수 있다. 이로써 금속 배선이 관통전극(130)을 통해 반도체 소자(100) 하부의 전기 시스템(게이트 등)과 전기적으로 연결될 수 있다.
상기 음각 패턴 및 양각 패턴은 리소그래피(Lithography) 공정을 통해 수행될 수 있다. 리소그래피 공정을 이용하여 음각 패턴 및 양각 패턴을 형성하는 방법은 포토레지스트를 절연층(120) 상에 패터닝하여 형성한 후 그 이외의 부분을 제거함으로써 수행될 수 있다. 이 후 외부로 노출된 절연층(120)을 식각 공정을 통해 제거함으로써 절연층(120)에 음각 패턴 및 양각 패턴을 형성할 수 있다. 다음으로, 절연층(120)의 양각 패턴 상에 배치된 포토레지스트를 제거할 수 있다.
상기 절연층(120)은 일반적으로 반도체 소자(100) 제조에 사용되는 기판(110)일 수 있으며, 기판(110) 상에 도포되어 형성된 절연성을 가진 물질의 층일 수 있다. 상기 기판(110)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있으며, 내부에 불순물 원소를 포함하여 일정한 수준의 전도성을 갖는 것을 포함할 수 있다. 상기 절연성을 가진 물질은 반도체 소자 제조에서 절연층 형성 시 일반적으로 사용하는 물질일 수 있으며, 다양한 산화물, 질화물 또는 산질화물을 포함할 수 있다.
도 2는 음각 패턴 및 양각 패턴 상에 베리어메탈층(140)을 형성하는 단계를 도시한 것이다. 상기 음각 패턴 및 양각 패턴 상에 베리어메탈층(140)을 형성하는 단계는 CVD(Chemical vapor deposition) 또는 ALD (Atomic Layer Deposition) 등의 다양한 증착방법을 이용하여 수행될 수 있다. 상기 베리어메탈층(140)은 Ta막 또는 TaN막의 단일막이거나, Ta막과 TaN막의 적층막일 수 있으며 특별히 제한되지 않는다. 상기 베리어메탈층(140)의 두께는 필요에 따라 선택될 수 있으며 수 nm에서 수백 nm일 수 있다.
도 2를 참조하면, 상기 베리어메탈층(140)은 음각 패턴 및 양각 패턴을 따라 일정한 두께를 갖도록 형성될 수 있다.
도 3은 베리어메탈층(140) 상에 씨드층(150)을 형성하는 단계를 도시한 것이다. 상기 베리어메탈층(140) 상에 씨드층(150)을 형성하는 단계는 CVD(Chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering) 또는 ALD (Atomic Layer Deposition) 등의 다양한 증착방법을 이용하여 수행될 수 있다. 상기 씨드층(150)은 수 nm 또는 수 천 nm의 두께로 형성될 수 있으며 특별히 제한되지 않는다.
씨드층(150)은 도전층(170)을 전해도금법 또는 무전해도금법을 이용하여 형성하는 단계에서 상기 도전층(170)을 형성하기 위한 씨드 역할을 수행할 수 있다.
도전층을 전해도금법으로 형성할 경우, 도전층으로 구리(Cu)를 형성하는 경우에는 씨드층으로 seed Cu를 사용할 수 있고, 도전층으로 코발트(Co)를 형성하는 경우에는 씨드층으로 seed Co를 사용할 수 있다. 상기 seed Cu 또는 seed Co는 스퍼터링(sputtering), CVD, ALD 등으로 증착할 수 있다. 도전층을 무전해도금법으로 형성할 경우, 도전층(Cu 또는 Co)을 도금하기 전에 베리어메탈층 상에 액티베이터(Activator)로서 기능을 수행하는 씨드층을 형성할 수 있다. 상기 씨드층은 베리어메탈층 상에 팔라듐(Pd)을 박막 또는 입자 형태로 증착 또는 도금하여 형성할 수 있으며, 이 경우, 상기 베리어메탈층 표면을 자가촉매적(autocatalytic)으로 바꾸어 줄 수 있다.
도 17 및 도 18은 무전해도금 공정의 원리를 도시한 것이다. 도 17 및 도 18 에서, 베리어메탈층 상에 형성된 씨드층에 포함된 Pd 입자에서 무전해도금액에 포함되어 있는 Cu이온이 환원됨으로써 구리막이 형성되고, 일단 구리막이 형성되면 상기 구리막 상에서 계속적으로 환원반응이 일어나 상기 구리막의 두께가 증가할 수 있다.
도 4는 양각 패턴 상에 형성된 베리어메탈층(140) 상의 씨드층(150)을 제거하는 단계를 도시한 것이고, 도 5는 양각 패턴 상의 씨드층(150)이 제거된 모습을 도시한 것이다. 본 단계에서 상기 양각 패턴 상에 형성된 베리어메탈층(140) 상의 씨드층(150)을 선택적으로 제거할 수 있다. 이를 통해 도전층(170)을 형성하는 경우 양각 패턴 상에서 도전층(170)이 형성되는 양을 줄일 수 있고, 양각 패턴 상에 형성된 도전층(170)을 제거하기 위한 CMP 공정을 수행함에 있어서, 공정 시간 및 공정 횟수를 감소시킬 수 있다.
상기 양각 패턴 상에 형성된 베리어메탈층(140) 상의 씨드층(150)을 제거하는 단계는, 상기 양각 패턴 상에 형성된 베리어메탈층(140) 상의 씨드층(150) 상에 질량체(160)를 분사하여 상기 양각 패턴 상에 형성된 베리어메탈층(140) 상의 씨드층(150)을 선택적으로 제거하는 것일 수 있다.
상기 씨드층(150)을 제거하는 단계는 씨드층(150)에 질량체(160)를 분사하여 수행될 수 있다. 상기 질량체(160)를 분사하는 방법은, 상기 포토레이지스층에 수직인 방향으로부터 소정의 각도를 갖도록 상기 질량체(160)를 분사하는 것일 수 있다. 도 4를 참조하면, 질량체(160)가 씨드층(150)에 수직인 방향(점선)에 대하여 소정의 각도(θ)로 경사진 방향으로 분사됨을 알 수 있다. 이를 통해 상기 질량체(160)가 씨드층(150)에 충돌하되, 음각 패턴 상에 배치된 씨드층(150)에는 충돌하지 않도록 제어할 수 있다. 상기 질량체(160)가 입사되는 각도는 씨드층(150)에 수직인 방향에 대하여 20 내지 70°일 수 있다. 상기 질량체(160)가 입사되는 각도가 20°미만인 경우에는 질량체(160)가 음극 패턴 상의 씨드층(150)에 충돌하는 문제가 발생할 수 있다. 상기 질량체(160)가 입사되는 각도가 70°초과인 경우에는 질량체(160)가 씨드층(150)에 충분한 충격량을 전달하지 못하기 때문에 씨드층(150)의 제거가 충분히 일어나지 않을 수 있다.
상기 질량체(160)는 씨드층(150)이 제거될 수 있을 정도의 충격량을 전달할 수 있는 질량을 가질 수 있고, 소정의 각도로 입사하는 경우 음극 패턴 내부로 유입되지 않을 정도의 크기를 가지는 것이 바람직하다. 이를 위해 본 단계에서 씨드층(150)으로 입사되는 질량체(160)의 평균 지름은 5μm 이상, 보다 바람직하게는 10μm 이상일 수 있다.
상기 질량체(160)는 승화(sublimation) 물질일 수 있고, 바람직하게 상기 승화 물질은 드라이아이스, 나프탈렌 및 아이오딘 중 어느 하나일 수 있다. 상기 질량체(160)로 승화 물질을 사용하는 경우, 질량체(160)가 씨드층(150)과 충돌한 후 기화되므로 씨드층(150) 상에 부산물이 존재하지 않을 수 있다. 따라서, 간단한 공정으로 씨드층(150)을 제거할 수 있고, 부산물 발생에 의한 추가 세정 공정이 불필요하다.
상기 질량체(160)를 입사하는 방법은 분말 상태의 질량체(160)를 캐리어 기체를 통해 운반하여 노즐로 방사하는 방법일 수 있다.
도 6은 음각 패턴 상에 형성된 씨드층(150) 상에 도전층(170)을 형성하는 단계를 도시한 것이다. 상기 도전층(170)을 형성하는 단계는 전해도금 공정 또는 무전해도금 공정을 수행하여 상기 도전층(170)을 형성할 수 있다. 종래의 스퍼터링 법에 의해 금속 배선을 형성하는 경우, 식각을 통해 불필요한 부분을 제거해야 했으나, 비용 및 시간이 많이 소요되고 기술적으로 난이도가 높아 실현성이 낮은 문제가 있었다. 또한, 구리를 도전성 물질로 사용하는 경우, 적합한 식각 물질이 없는 문제점이 있다. 본 발명의 실시 예는 종래의 스퍼터링 법 등을 이용하여 도전성 배선을 형성한 것에 비하여 빠르고 경제적으로 도금층을 형성할 수 있다.
상기 도전층(170)은 도전성을 갖는 물질로 이루어질 수 있고, 바람직하게는 구리(Cu), 코발트(Co), 구리 합금 또는 코발트 합금일 수 있다. 상기 도전층(170)은 상기 음각 패턴 상에 형성된 씨드층(150) 상 및 상기 씨드층(150)이 제거된 양각 패턴 상에 형성될 수 있다. 양각 패턴 상의 씨드층(150)은 앞선 공정에서 제거되지만, 전해도금법 및 무전해도금법을 수행하는 과정에서 도금층이 일부 형성될 수 있다. 또한, 앞선 공정에서 미쳐 제거되지 못한 씨드층(150)으로부터 성장하여 형성될 수 있다.
상기 무전해도금법은 상기 씨드층(150) 상에 도금액을 공급하여 수행될 수 있다. 상기 무전해도금법은 금속층을 형성하기 위해 수행되는 통상적인 방법으로 수행될 수 있다. 형성되는 도금층이 구리막인 경우, 무전해도금을 위해 사용되는 도금액은 황산구리 등의 금속염, 포르말린 등의 산화제, 롯셀염 등의 착화제 및 수산화나트륨을 포함할 수 있다.
도 7은 도전층(170)을 형성하는 단계 이후에, CMP 공정을 수행하여 상기 씨드층(150)이 제거된 양각 패턴 상에 형성된 도금층을 제거한 모습을 도시한 것이다. CMP 공정은 도전층(170)이 형성된 기판(110)을 슬러리가 공급되는 패드에 문질러 물리적 반응 및 화학적 반응을 이용하여 제거하는 것으로, 통상적인 CMP 공정법을 적용할 수 있으며 특별히 제한되지 않는다.
본 발명의 실시 예를 따른 반도체 소자(100)의 제조 방법은, 양극 패턴 상에 형성된 씨드층(150)을 선택적으로 제거함으로써 양극 패턴 상의 도전층(170)을 상대적으로 적게 형성하도록 할 수 있기 때문에 CMP 공정을 짧은 시간동안 수행할 수 있을 뿐 아니라, 1회만을 수행하는 것만으로 도전층(170) 간의 분리가 가능하고, 과도한 CMP 공정에 따른 디싱 및 이로전 발생을 방지할 수 있다.
도 8 내지 도 16은 본 발명의 다른 실시 예를 따르는 반도체 소자(100)의 제조 방법을 도시한 것이다.
도 8 내지 도 16을 참조하면, 본 발명의 다른 실시 예를 따르는 반도체 소자(100)의 제조 방법은, 절연층(120)에 포토레지스트 패턴(180)을 형성하고, 상기 절연층(120)에 형성된 음각 패턴 및 양각 패턴을 형성하는 단계; 상기 음각 패턴 및 양각 패턴 상에 배치된 포토레지스트 패턴(180) 상에 베리어메탈층(140)을 형성하는 단계; 상기 베리어메탈층(140) 상에 씨드층(150)을 형성하는 단계; 상기 양각 패턴 상에 형성된 베리어메탈층(140) 상의 씨드층(150)을 제거하는 단계; 상기 양각 패턴 상에 배치된 포토레지스트 패턴(180)을 제거하는 단계; 및 음각 패턴 상에 형성된 씨드층(150) 상에 도전층(170)을 형성하는 단계;를 포함한다.
도 8은 절연층(120)에 포토레지스트 패턴(180)을 형성하는 단계를 도시한 것이고, 도 2는 상기 절연층(120)에 형성된 음각 패턴 및 양각 패턴을 형성하는 단계를 도시한 것이다. 본 단계는 금속 배선이 배치될 영역을 형성하는 단계이다. 상기 음각 패턴 내부에 구리 등의 전도성 물질이 매립되도록 형성함으로써 일정한 형상을 가진 금속 배선을 제조할 수 있다. 도 9를 참조하면, 음각 패턴의 하부 중 일부는 관통전극(130)과 연결되도록 형성될 수 있다. 이로써 금속 배선이 관통전극(130)을 통해 반도체 소자(100) 하부의 전기 시스템(게이트 등)과 전기적으로 연결될 수 있다.
상기 음각 패턴 및 양각 패턴은 리소그래피(Lithography) 공정을 통해 수행될 수 있다. 도 8을 참조하면, 리소그래피 공정을 이용하여 음각 패턴 및 양각 패턴을 형성하는 방법은 포토레지스트를 절연층(120) 상에 패터닝하여 형성한 후 그 이외의 부분을 제거함으로써 수행될 수 있다. 이후 외부로 노출된 절연층(120)을 식각 공정을 통해 제거함으로써 절연층(120)에 음각 패턴 및 양각 패턴을 형성할 수 있다.
상기 절연층(120)은 일반적으로 반도체 소자(100) 제조에 사용되는 기판(110)일 수 있으며, 기판(110) 상에 도포되어 형성된 절연성을 가진 물질의 층일 수 있다. 상기 기판(110)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있으며, 내부에 불순물 원소를 포함하여 일정한 수준의 전도성을 갖는 것을 포함할 수 있다. 상기 절연성을 가진 물질은 반도체 소자 제조에서 절연층 형성 시 일반적으로 사용하는 물질일 수 있으며, 다양한 산화물, 질화물 또는 산질화물을 포함할 수 있다.
도 10은 상기 음각 패턴 및 양각 패턴 상에 배치된 포토레지스트 패턴(180) 상에 베리어메탈층(140)을 형성하는 단계를 도시한 것이다. 본 단계는 CVD(Chemical vapor deposition) 또는 ALD (Atomic Layer Deposition) 등의 다양한 증착방법을 이용하여 수행될 수 있다. 상기 베리어메탈층(140)은 Ta막 또는 TaN막의 단일막이거나, Ta막과 TaN막의 적층막일 수 있으며 특별히 제한되지 않는다. 상기 베리어메탈층(140)의 두께는 필요에 따라 선택될 수 있으며 수 nm에서 수 백 nm일 수 있다.
도 10을 참조하면, 상기 베리어메탈층(140)은 음각 패턴 및 양각 패턴을 따라 일정한 두께를 갖도록 형성될 수 있다.
도 11은 상기 베리어메탈층(140) 상에 씨드층(150)을 형성하는 단계를 도시한 것이다. 본 단계는 CVD(Chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering) 또는 ALD (Atomic Layer Deposition) 등의 다양한 증착방법을 이용하여 수행될 수 있다. 상기 씨드층(150)은 수 nm 또는 수 천 nm의 두께로 형성될 수 있으며 특별히 제한되지 않는다.
씨드층(150)은 도전층(170)을 전해도금법 또는 무전해도금법을 이용하여 형성하는 단계에서 상기 도전층(170)을 형성하기 위한 씨드 역할을 수행할 수 있다. 이를 위해 상기 씨드층(150)은 바람직하게 팔라듐(Pd)를 포함할 수 있다. 도전층을 전해도금법으로 형성할 경우, 도전층으로 구리(Cu)를 형성하는 경우에는 씨드층으로 seed Cu를 사용할 수 있고, 도전층으로 코발트(Co)를 형성하는 경우에는 씨드층으로 seed Co를 사용할 수 있다. 상기 seed Cu 또는 seed Co는 스퍼터링(sputtering), CVD, ALD 등으로 증착할 수 있다. 도전층을 무전해도금법으로 형성할 경우, 도전층(Cu 또는 Co)을 도금하기 전에 베리어메탈층 상에 액티베이터(Activator)로서 기능을 수행하는 씨드층을 형성할 수 있다. 상기 씨드층은 베리어메탈층 상에 팔라듐(Pd)을 박막 또는 입자 형태로 증착 또는 도금하여 형성할 수 있으며, 이 경우, 상기 베리어메탈층 표면을 자가촉매적(autocatalytic)으로 바꾸어 줄 수 있다.
도 17 및 도 18은 무전해도금 공정의 원리를 도시한 것이다. 도 17 및 도 18 에서, 베리어메탈층 상에 형성된 씨드층에 포함된 Pd 입자에서 무전해도금액에 포함되어 있는 Cu이온이 환원됨으로써 구리막이 형성되고, 일단 구리막이 형성되면 상기 구리막 상에서 계속적으로 환원반응이 일어나 상기 구리막의 두께가 증가할 수 있다.
도 12는 상기 양각 패턴 상에 형성된 베리어메탈층(140) 상의 씨드층(150)을 제거하는 단계를 도시한 것이고, 도 13은 양각 패턴 상의 씨드층(150)이 제거된 모습을 도시한 것이다. 본 단계에서 상기 양각 패턴 상에 형성된 베리어메탈층(140) 상의 씨드층(150)을 선택적으로 제거할 수 있다. 이를 통해 도전층(170)을 형성하는 경우 양각 패턴 상에서 도전층(170)이 형성되는 양을 줄일 수 있고, 양각 패턴 상에 형성된 도전층(170)을 제거하기 위한 CMP 공정을 수행함에 있어서, 공정 시간 및 공정 횟수를 감소시킬 수 있다.
상기 양각 패턴 상에 형성된 베리어메탈층(140) 상의 씨드층(150)을 제거하는 단계는, 상기 양각 패턴 상에 형성된 베리어메탈층(140) 상의 씨드층(150) 상에 질량체(160)를 분사하여 상기 양각 패턴 상에 형성된 베리어메탈층(140) 상의 씨드층(150)을 선택적으로 제거하는 것일 수 있다.
상기 씨드층(150)을 제거하는 단계는 씨드층(150)에 질량체(160)를 분사하여 수행될 수 있다. 상기 질량체(160)를 분사하는 방법은, 상기 포토레이지스층에 수직인 방향으로부터 소정의 각도를 갖도록 상기 질량체(160)를 분사하는 것일 수 있다. 도 12를 참조하면, 질량체(160)가 씨드층(150)에 수직인 방향(점선)에 대하여 소정의 각도(θ)로 경사진 방향으로 분사됨을 알 수 있다. 이를 통해 상기 질량체(160)가 씨드층(150)에 충돌하되, 음각 패턴 상에 배치된 씨드층(150)에는 충돌하지 않도록 제어할 수 있다. 상기 질량체(160)가 입사되는 각도는 씨드층(150)에 수직인 방향에 대하여 20 내지 70°일 수 있다. 상기 질량체(160)가 입사되는 각도가 20°미만인 경우에는 질량체(160)가 음극 패턴 상의 씨드층(150)에 충돌하는 문제가 발생할 수 있다. 상기 질량체(160)가 입사되는 각도가 70°초과인 경우에는 질량체(160)가 씨드층(150)에 충분한 충격량을 전달하지 못하기 때문에 씨드층(150)의 제거가 충분히 일어나지 않을 수 있다.
상기 질량체(160)는 씨드층(150)이 제거될 수 있을 정도의 충격량을 전달할 수 있는 질량을 가질 수 있고, 소정의 각도로 입사하는 경우 음극 패턴 내부로 유입되지 않을 정도의 크기를 가지는 것이 바람직하다. 이를 위해 본 단계에서 씨드층(150)으로 입사되는 질량체(160)의 평균 지름은 5μm 이상, 보다 바람직하게는 10μm 이상일 수 있다.
상기 질량체(160)는 승화(sublimation) 물질일 수 있고, 바람직하게 상기 승화 물질은 드라이아이스, 나프탈렌 및 아이오딘 중 어느 하나일 수 있다. 상기 질량체(160)로 승화 물질을 사용하는 경우, 질량체(160)가 씨드층(150)과 충돌한 후 기화되므로 씨드층(150) 상에 부산물이 존재하지 않을 수 있다. 따라서, 간단한 공정으로 씨드층(150)을 제거할 수 있고, 부산물 발생에 의한 추가 세정 공정이 불필요하다.
상기 질량체(160)를 입사하는 방법은 분말 상태의 질량체(160)를 캐리어 기체를 통해 운반하여 노즐로 방사하는 방법일 수 있다.
도 14는 상기 양각 패턴 상에 배치된 포토레지스트 패턴(180)을 제거하는 단계를 도시한 것이다. 앞선 단계에서 포토레지스트 상의 씨드층(150)을 제거하였기 때문에, 포토레지스트 제거가 용이하게 이루어질 수 있다. 본 단계를 통해 포토레지스트 상의 씨드층(150)이 와전하게 제거되며, 이후 도전층(170)을 형성할 때, 음각 패턴 상의 씨드층(150) 상에서만 도전층(170)이 형성되도록 할 수 있다. 포토레지스트를 제거하는 공정은 반도체 소자 제조 공정에서 통상적으로 수행되는 방법에 의할 수 있으며, 특별히 제한되지 않는다.
도 15는 음각 패턴 상에 형성된 씨드층(150) 상에 도전층(170)을 형성하는 단계를 도시한 것이다. 상기 도전층(170)을 형성하는 단계는 전해도금 공정 또는 무전해도금 공정을 수행하여 상기 도전층(170)을 형성할 수 있다. 종래의 스퍼터링 법에 의해 도전성 배선을 형성하는 경우, 식각을 통해 불필요한 부분을 제거해야 했으나, 비용 및 시간이 많이 소요되고 기술적으로 난이도가 높아 실현성이 낮은 문제가 있었다. 또한, 구리를 도전성 물질로 사용하는 경우, 적합한 식각 물질이 없는 문제점이 있다. 본 발명의 실시 예는 무전해도금법을 이용하기 때문에, 종래의 스퍼터링 법 등을 이용하여 도전성 배선을 형성한 것에 비하여 빠르고 경제적으로 도금층을 형성할 수 있다.
상기 도전층(170)은 도전성을 갖는 물질로 이루어질 수 있고, 바람직하게는 구리(Cu), 코발트(Co), 구리 합금 또는 코발트 합금일 수 있다. 상기 도전층(170)은 상기 음각 패턴 상에 형성된 씨드층(150) 상 및 상기 씨드층(150)이 제거된 양각 패턴 상에 형성될 수 있다. 양각 패턴 상의 씨드층(150)은 앞선 공정에서 제거되지만, 전해도금법 및 무전해도금법을 수행하는 과정에서 도금층이 일부 형성될 수 있다. 또한, 앞선 공정에서 미쳐 제거되지 못한 씨드층(150)으로부터 성장하여 형성될 수 있다.
상기 무전해도금법은 상기 씨드층(150) 상에 도금액을 공급하여 수행될 수 있다. 상기 무전해도금법은 금속층을 형성하기 위해 수행되는 통상적인 방법으로 수행될 수 있다. 형성되는 도금층이 구리막인 경우, 무전해도금을 위해 사용되는 도금액은 황산구리 등의 금속염, 포르말린 등의 산화제, 롯셀염 등의 착화제 및 수산화나트륨을 포함할 수 있다.
도 16은 도전층(170)을 형성하는 단계 이후에, CMP 공정을 수행하여 상기 씨드층(150)이 제거된 양각 패턴 상에 형성된 도금층을 제거한 모습을 도시한 것이다. CMP 공정은 도전층(170)이 형성된 기판(110)을 슬러리가 공급되는 패드에 문질러 물리적 반응 및 화학적 반응을 이용하여 제거하는 것으로, 통상적인 CMP 공정법을 적용할 수 있으며 특별히 제한되지 않는다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 소자
110: 기판
120: 절연층
130: 관통전극
140: 베리어메탈층
150: 씨드층
160: 질량체
170: 도전층
180: 포토레지스트 패턴
190: 팔라듐 원소

Claims (7)

  1. 절연층에 음각 패턴 및 양각 패턴을 형성하는 단계;
    상기 음각 패턴 및 양각 패턴 상에 베리어메탈층을 형성하는 단계;
    상기 베리어메탈층 상에 씨드층을 형성하는 단계;
    상기 양각 패턴 상에 형성된 베리어메탈층 상의 씨드층을 제거하는 단계; 및
    상기 음각 패턴 상에 형성된 씨드층 상에 도전층을 형성하는 단계;를 포함하고,
    상기 양각 패턴 상에 형성된 베리어메탈층 상의 씨드층을 제거하는 단계는,
    상기 양각 패턴 상에 형성된 베리어메탈층 상의 씨드층 상에 질량체를 20 내지 70° 각도로 경사지게 분사하여 상기 양각 패턴 상에 형성된 베리어메탈층 상의 씨드층을 선택적으로 제거하는 것이고,
    상기 질량체의 평균 지름은 5μm 이상인,
    반도체 소자의 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 질량체는 승화(sublimation) 물질인,
    반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 씨드층은 팔라듐(Pd)를 포함하는
    반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 도전층을 형성하는 단계에서, 상기 도전층은 상기 음각 패턴 상에 형성된 씨드층 상 및 상기 씨드층이 제거된 양각 패턴 상에 형성되고,
    상기 도전층을 형성하는 단계 이후에, CMP 공정을 수행하여 상기 씨드층이 제거된 양각 패턴 상에 형성된 도금층을 제거하는
    반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 도전층을 형성하는 단계는 전해도금 공정 또는 무전해도금 공정을 수행하여 상기 도전층을 형성하는
    반도체 소자의 제조 방법.
  7. 절연층에 포토레지스트 패턴을 형성하고, 상기 절연층에 음각 패턴 및 양각 패턴을 형성하는 단계;
    상기 음각 패턴 및 양각 패턴 상에 배치된 포토레지스트 패턴 상에 베리어메탈층을 형성하는 단계;
    상기 베리어메탈층 상에 씨드층을 형성하는 단계;
    상기 양각 패턴 상에 형성된 베리어메탈층 상의 씨드층을 제거하는 단계;
    상기 양각 패턴 상에 배치된 포토레지스트 패턴을 제거하는 단계; 및
    상기 음각 패턴 상에 형성된 씨드층 상에 도전층을 형성하는 단계;를 포함하고,
    상기 양각 패턴 상에 형성된 베리어메탈층 상의 씨드층을 제거하는 단계는,
    상기 양각 패턴 상에 형성된 베리어메탈층 상의 씨드층 상에 질량체를 20 내지 70° 각도로 경사지게 분사하여 상기 양각 패턴 상에 형성된 베리어메탈층 상의 씨드층을 선택적으로 제거하는 것이고,
    상기 질량체의 평균 지름은 5μm 이상인,
    반도체 소자의 제조 방법.
KR1020190030852A 2019-03-19 2019-03-19 반도체 소자의 제조 방법 KR102202032B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020190030852A KR102202032B1 (ko) 2019-03-19 2019-03-19 반도체 소자의 제조 방법
PCT/KR2020/003072 WO2020189929A1 (ko) 2019-03-19 2020-03-04 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190030852A KR102202032B1 (ko) 2019-03-19 2019-03-19 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20200111334A KR20200111334A (ko) 2020-09-29
KR102202032B1 true KR102202032B1 (ko) 2021-01-13

Family

ID=72520378

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190030852A KR102202032B1 (ko) 2019-03-19 2019-03-19 반도체 소자의 제조 방법

Country Status (2)

Country Link
KR (1) KR102202032B1 (ko)
WO (1) WO2020189929A1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100194310B1 (ko) 1995-07-28 1999-06-15 가네꼬 히사시 층간 유전체 평면화 방법 및 장치
JP2000058494A (ja) 1998-08-06 2000-02-25 Sony Corp 洗浄方法及び洗浄装置
KR101429728B1 (ko) * 2013-12-18 2014-08-12 주식회사 엔픽스 건식 식각 장치, 건식 식각을 위한 고속 입자 빔을 생성하는 노즐 및 고속 입자 빔을 이용한 건식 식각 방법.
KR101800656B1 (ko) 2016-08-09 2017-11-23 하이엔드테크놀로지(주) 포토레지스트 음각패턴 및 표면개질을 이용한 금속메쉬 타입 투명 전도막 제조방법 및 이에 의해 제조되는 투명 전도막

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376370B1 (en) * 2000-01-18 2002-04-23 Micron Technology, Inc. Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy
KR100421913B1 (ko) * 2001-12-22 2004-03-11 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성방법
KR20040043383A (ko) 2002-11-18 2004-05-24 주식회사 하이닉스반도체 반도체 소자의 구리 배선 형성방법
US8673766B2 (en) * 2012-05-21 2014-03-18 Globalfoundries Inc. Methods of forming copper-based conductive structures by forming a copper-based seed layer having an as-deposited thickness profile and thereafter performing an etching process and electroless copper deposition
US9245797B2 (en) * 2013-08-19 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Opening fill process and structure formed thereby
JP6748491B2 (ja) * 2016-06-27 2020-09-02 東京エレクトロン株式会社 基板に形成された凹部に銅配線を形成するための前処理を行う方法、及び、処理装置
US10049980B1 (en) * 2017-02-10 2018-08-14 International Business Machines Corporation Low resistance seed enhancement spacers for voidless interconnect structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100194310B1 (ko) 1995-07-28 1999-06-15 가네꼬 히사시 층간 유전체 평면화 방법 및 장치
JP2000058494A (ja) 1998-08-06 2000-02-25 Sony Corp 洗浄方法及び洗浄装置
KR101429728B1 (ko) * 2013-12-18 2014-08-12 주식회사 엔픽스 건식 식각 장치, 건식 식각을 위한 고속 입자 빔을 생성하는 노즐 및 고속 입자 빔을 이용한 건식 식각 방법.
KR101800656B1 (ko) 2016-08-09 2017-11-23 하이엔드테크놀로지(주) 포토레지스트 음각패턴 및 표면개질을 이용한 금속메쉬 타입 투명 전도막 제조방법 및 이에 의해 제조되는 투명 전도막

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Chuanli Ma 등 (2008.10.18)*

Also Published As

Publication number Publication date
KR20200111334A (ko) 2020-09-29
WO2020189929A1 (ko) 2020-09-24

Similar Documents

Publication Publication Date Title
US6162726A (en) Gas shielding during plating
US6821879B2 (en) Copper interconnect by immersion/electroless plating in dual damascene process
US6372633B1 (en) Method and apparatus for forming metal interconnects
KR100396883B1 (ko) 화학기계적 연마용 슬러리 및 이를 이용한 구리 금속배선제조방법
US6258713B1 (en) Method for forming dual damascene structure
US6225223B1 (en) Method to eliminate dishing of copper interconnects
US20050014359A1 (en) Semiconductor device manufacturing method
US20070173061A1 (en) Copper metal interconnection with a local barrier metal layer
JP3403374B2 (ja) 有機膜のエッチング方法、半導体装置の製造方法及びパターンの形成方法
EP1077485A2 (en) Method to deposit a platinum seed layer for use in selective copper plating
US6855632B2 (en) Cu film deposition equipment of semiconductor device
US20220246535A1 (en) Ruthenium oxide film and ruthenium liner for low-resistance copper interconnects in a device
KR100332118B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR102202032B1 (ko) 반도체 소자의 제조 방법
KR20120037653A (ko) 코발트 박막의 선택적 증착방법
JP2000252285A (ja) 半導体装置の製造方法
US20070007654A1 (en) Metal line of semiconductor device and method for forming thereof
KR101303964B1 (ko) 무전해 도금 공정을 이용한 반도체 소자의 금속배선 형성방법
JP2006120664A (ja) 半導体装置の製造方法
JPH11340226A (ja) 半導体装置の製造方法
US20060172529A1 (en) Uniform passivation method for conductive features
JP2007250915A (ja) 基板処理方法および基板処理装置
US7482691B2 (en) Semiconductor device and method for fabricating the same
US20010051431A1 (en) Fabrication process for dishing-free cu damascene structures
JP2006147653A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant