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KR102197854B1 - 박막 트랜지스터, 이를 포함하는 표시기판 및 이의 제조방법 - Google Patents

박막 트랜지스터, 이를 포함하는 표시기판 및 이의 제조방법 Download PDF

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KR102197854B1
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Abstract

본 발명에 따른 박막 트랜지스터는 제어 전극, 제어 전극 상에 배치된 반도체층, 적어도 일부가 반도체층 상에 배치된 입력전극, 및 적어도 일부가 반도체층 상에 배치되고, 입력전극과 이격된 출력 전극을 포함하고, 입력전극 및 출력 전극 각각은, 금속을 포함하는 배선층, 배선층의 측부에 배치되고, 금속의 산화물을 포함하는 더미부, 및 배선층 상에 배치되고, 배선층 및 더미부와 중첩하는 보호층을 포함한다.

Description

박막 트랜지스터, 이를 포함하는 표시기판 및 이의 제조방법{THIN FILM TRANSISTOR, DISPLAY SUBSTRATE HAVING THEREOF AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터, 이를 포함하는 표시기판 및 이의 제조방법에 관한 것으로, 상세하게는 전기적 특성이 향상된 박막 트랜지스터, 이를 포함하는 표시기판 및 이의 제조방법에 관한 것이다.
일반적으로 표시 장치는 기판, 기판 상에 구비된 복수 개의 화소들을 포함한다. 각 화소들은 기판 상에 제공된 게이트 라인과 데이터 라인에 연결된 박막 트랜지스터를 포함한다. 상기 박막 트랜지스터에는 상기 게이트 라인을 통해 게이트 온 전압이 입력되고 상기 데이터 라인을 통해 영상 신호가 입력된다.
박막 트랜지스터는 표시 장치에서 스위칭 소자로 사용된다. 박막 트랜지스터의 전기적 특성에 영향을 미치는 전하의 이동도는 전하 운반자(캐리어)가 이동하는 경로인 채널영역의 상태에 따라 크게 좌우된다.
따라서, 본 발명은 채널 영역의 손상을 방지하고, 입력 전극 및 출력 전극의 손상을 방지하여 전류 특성이 향상된 박막 트랜지스터를 제공하는 데 그 목적이 있다.
또한, 박막 트랜지스터를 커버하는 패시베이션 막의 증착 특성을 향상시켜 패시베이션 막의 불량이 감소된 표시기판 및 이의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 제어 전극, 상기 제어 전극 상에 배치된 반도체층, 적어도 일부가 상기 반도체층 상에 배치된 입력전극, 및 적어도 일부가 상기 반도체층 상에 배치되고, 상기 입력전극과 이격된 출력 전극을 포함하고, 상기 입력전극 및 상기 출력 전극 각각은, 금속을 포함하는 배선층, 상기 배선층의 측부에 배치되고, 상기 금속의 산화물을 포함하는 더미부, 및 상기 배선층 상에 배치되고, 상기 배선층 및 상기 더미부와 중첩하는 보호층을 포함한다.
상기 반도체층은 산화물 반도체를 포함할 수 있다.
상기 보호층은 상기 배선층과 중첩하는 제1 부분, 및 상기 제1 부분과 연결되고, 상기 더미부와 중첩하는 제2 부분을 포함하고, 상기 제2 부분은 평면상에서 상기 배선층의 외측으로 돌출될 수 있다.
상기 반도체층은 상기 입력전극에 중첩하는 입력영역, 상기 출력 전극에 중첩하는 출력영역, 및 상기 입력영역과 상기 출력영역 사이에 배치된 채널영역을 포함하고, 상기 제2 부분은 상기 채널영역에 인접할 수 있다.
상기 입력영역은 상기 입력전극과 전면적으로 중첩하고, 상기 출력영역은 상기 출력 전극과 전면적으로 중첩할 수 있다.
상기 채널영역의 상면은 상기 입력영역의 상면 및 상기 출력영역의 상면들로부터 함몰될 수 있다.
상기 제2 부분이 상기 배선층의 외측으로 돌출된 길이는 상기 배선층의 폭의 약 1.25% 내지 약 5%일 수 있다.
상기 배선층의 상기 금속은 구리 또는 구리 합금을 포함할 수 있다.
상기 보호층은 인듐-아연 산화물, 갈륨-아연 산화물 및 알루미늄-아연 산화물 중 적어도 어느 하나를 포함할 수 있다.
상기 입력전극 및 상기 출력 전극 각각은, 상기 반도체층 및 상기 배선층 사이에 배치된 배리어층을 더 포함하고, 상기 배리어층은 인듐-아연 산화물, 갈륨-아연 산화물 및 알루미늄-아연 산화물 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시기판은 베이스 기판, 상기 베이스 기판 상에 배치된 제1 전극층, 상기 제1 전극층 상에 배치되고, 산화물 반도체를 포함하는 반도체층, 및 적어도 일부가 상기 반도체층 상에 배치된 제2 전극층을 포함하는 박막 트랜지스터, 및 상기 박막 트랜지스터와 전기적으로 연결된 화소전극을 포함하고, 상기 제2 전극층은, 금속을 포함하는 배선층, 상기 배선층의 측부에 배치되고, 상기 금속의 산화물을 포함하는 더미부, 및 상기 배선층 상에 배치되고, 상기 배선층 및 상기 더미부와 중첩하는 보호층을 포함할 수 있다.
상기 보호층은 상기 배선층과 중첩하는 제1 부분, 및 상기 제1 부분과 연결되고, 상기 더미부와 중첩하는 제2 부분을 포함하고, 상기 제2 부분은 평면상에서 상기 배선층의 외측으로 돌출될 수 있다.
상기 보호층은 구리의 합금, 인듐-아연 산화물, 갈륨-아연 산화물 및 알루미늄-아연 산화물 중 적어도 어느 하나를 포함할 수 있다.
상기 제2 전극층은 상기 배선층 및 상기 반도체층 사이에 배치된 배리어층을 더 포함하고, 상기 배리어층은 인듐-아연 산화물, 갈륨-아연 산화물 및 알루미늄-아연 산화물 중 적어도 어느 하나를 포함할 수 있다.
상기 제2 전극층은 서로 이격되어 배치된 입력전극 및 출력 전극을 포함할 수 있다.
본 발명의 일 실시예에 표시기판은 상기 베이스 기판 상에 배치되어 제1 방향으로 연장되고, 상기 제2 전극층과 연결된 게이트 라인, 및 상기 베이스 기판 상에 배치되고 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제1 전극층과 연결된 데이터 라인을 더 포함하고, 상기 데이터 라인은 상기 제2 전극층과 동일한 층구조를 가지고, 상기 데이터 라인은 전면적으로 상기 반도체층과 중첩할 수 있다.
본 발명에 따른 표시기판 제조방법은 베이스 기판 상에 제1 전극층을 형성하는 단계, 상기 제1 전극층 상에 반도체층, 배리어층, 배선층, 및 보호층을 형성하는 단계, 상기 보호층 상에 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 마스크로 하여 상기 반도체층, 상기 배리어층, 및 상기 보호층을 선택적으로 식각하여 반도체 패턴, 배리어 패턴, 배선 패턴, 및 보호 패턴을 포함하는 제1 구조체를 형성하는 단계, 상기 제1 감광막 패턴일 식각하여 상기 제1 구조체의 일부분을 노출시키는 제2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 마스크로 하여 상기 제1 구조체의 상기 노출된 일부분을 식각하여, 상기 반도체 패턴, 상기 배리어 패턴, 상기 제1 구조체의 상기 노출된 일부분에 대응하는 일부분이 제거된 배선 패턴, 상기 제1 구조체의 상기 노출된 일부분에 대응하는 일부분이 제거된 보호 패턴을 포함하는 제2 구조체를 형성하는 단계, 및 상기 반도체 패턴의 노출된 일부분에 대응하는 일부분을 플라즈마 처리하여 박막 트랜지스터를 형성하는 단계를 포함한다.
이때, 상기 제1 구조체의 상기 노출된 일부분에 대응하는 일부분이 제거된 보호 패턴은 평면상에서 상기 제1 구조체의 상기 노출된 일부분에 대응하는 일부분이 제거된 배선 패턴의 외측으로 돌출된다.
상기 제1 구조체를 형성하는 단계는 제1 식각액을 사용하고, 상기 제1 식각액에 의한 상기 보호 패턴의 식각 속도는 적어도 상기 제1 식각액에 의한 상기 배선 패턴의 식각 속도보다 낮을 수 있다.
상기 제2 구조체를 형성하는 단계는 제2 식각액을 사용하고, 상기 제2 식각액에 의한 상기 보호 패턴의 식각 속도는 상기 제2 식각액에 의한 상기 배선 패턴의 식각 속도보다 낮을 수 있다.
본 발명에 따른 박막 트랜지스터는 보호막에 평면상에서 전극 측부의 외측으로 돌출된 돌출부를 포함하는 입력 전극 및 출력 전극을 포함한다. 상기 돌출부는 상기 금속 산화물의 성장을 방지하여 채널 영역을 보호한다. 또한, 상기 돌출부는 상기 플라즈마 가스와 입력 전극 및 출력 전극 사이의 물리적 충돌을 방지하여 입력 전극 및 출력 전극을 보호할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시기판을 포함하는 표시패널을 나타낸 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시기판의 일부를 도시한 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ'를 자른 단면도이다.
도 4는 도 3의 AA영역을 확대하여 도시한 단면도이다.
도 5a 내지 도 5i는 본 발명의 일 실시예에 따른 표시기판의 제조방법을 도시한 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 박막 트랜지스터의 일 영역의 단면을 도시한 현미경 사진이다.
도 6b는 비교 실시예의 일 영역의 단면을 도시한 현미경 사진이다.
도 7a 및 도 7b는 조성물의 함량에 따른 보호층의 식각속도의 변화를 도시한 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시기판을 포함하는 표시패널(DP)을 나타낸 사시도이다. 도 1에서는 액정 표시패널을 예시적으로 도시하였다. 도 1을 참조하면, 상기 표시패널(DP)은 제1 기판(100), 제2 기판(200) 및 상기 제1 기판(100)과 상기 제2 기판(200) 사이에 배치된 액정층(LC)을 포함한다.
본 실시예에서 상기 제1 기판(100)은 본 발명에 따른 표시기판에 대응될 수 있다. 상기 표시기판(100)은 표시 영역(DA)과 비표시 영역(NDA)을 포함한다. 상기 표시 영역(DA)은 복수 개의 화소 영역들(PXA)을 포함한다. 상기 화소 영역들(PXA) 각각에는 영상이 표시되는 화소(미도시)가 배치된다.
상기 비표시 영역(NDA)은 상기 표시 영역(DA)의 주변에 배치되고, 영상이 표시되지 않는다. 상기 비표시 영역(NDA)에는 상기 화소들에 전압을 인가하는 구동부(미도시)나 상기 표시기판과 상기 구동부를 전기적으로 연결하는 패드 영역들(미도시)이 배치될 수 있다.
상기 제2 기판(200)은 대향 기판일 수 있다. 상기 대향 기판(200)은 상기 표시기판(100) 상에 배치된다. 다만, 다른 실시예에서, 상기 대향 기판(200)은 상기 표시기판(100)의 하측에 배치될 수 있으며, 어느 하나의 실시예에 한정되지 않는다.
상기 대향 기판(200)은 외부로부터 전압을 인가받는다. 다만, 다른 실시예에서, 상기 대향 기판(200)은 상기 표시기판(100)을 보호하는 보호기판일 수 있다. 이때, 상기 표시기판(100)이 서로 다른 전압들을 인가받고, 상기 대향 기판(200)은 별도의 전압을 인가받지 않을 수 있다.
상기 액정층(LC)은 유전율 이방성을 가지는 복수의 액정 분자들을 포함한다. 상기 액정 분자들은 상기 표시기판(100) 및 상기 대향 기판(200) 사이에 전계가 인가되면 상기 표시기판(100)과 상기 대향 기판(200) 사이에서 특정 방향으로 회전하며, 이에 따라 상기 액정층(LC)으로 입사되는 광의 투과도를 조절한다. 또는, 다른 실시예에서, 상기 액정층(LC)은 상기 표시기판(100)에 인가된 서로 다른 전압들에 의해 구동됨으로써 광의 투과도를 조절할 수도 있다.
도 2는 상기 표시기판(100)의 일부를 도시한 평면도이고, 도 3은 도 2의 Ⅰ-Ⅰ'을 따라 자른 단면도이다. 도 4는 도 3의 AA영역을 확대하여 도시한 단면도이다. 도 2 내지 도 4를 참조하면, 상기 표시기판(100)은 베이스 기판(BS), 데이터 라인 (DLj), 게이트 라인(GLi), 박막 트랜지스터, 및 화소전극(PE)을 포함할 수 있다.
상기 베이스 기판(BS)은 투명한 유리 또는 플라스틱으로 형성될 수 있다. 상기 데이터 라인(DLj)은 상기 베이스 기판(BS) 상에 제1 방향(DR1)으로 연장된다. 상기 데이터 라인(DLj)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 배열된다. 상기 게이트 라인(GLi)은 상기 제2 방향(DR2)으로 연장된다. 상기 게이트 라인(GLi) 및 상기 데이터 라인(DLj)은 서로 절연된다.
본 실시예에 따른 표시기판(100)은 상기 제2 방향(DR2)으로 연장된 반도체 라인(SL-D)을 더 포함할 수 있다. 상기 반도체 라인(SL-D)은 상기 데이터 라인(DLj)과 평면상에서 중첩한다. 도 2에서 상기 반도체 라인(SL-D)이 상기 데이터 라인(DLj)보다 더 넓은 면적을 가지는 것으로 도시되었으나, 이에 한정되지 않고, 상기 반도체 라인(SL-D)은 상기 데이터 라인(DLj)과 동일한 형상을 가질 수 있다.
도 2에는 하나의 데이터 라인(DLj) 및 하나의 게이트 라인(GLi)을 일 예로 도시하였으나, 상기 게이트 라인(GLi) 및 상기 데이터 라인(DLj) 각각은 복수 개로 구비될 수 있다. 상기 데이터 라인(DLj) 및 상기 게이트 라인(GLi)은 상기 화소에 인접하여 배치될 수 있다.
상기 박막 트랜지스터(TFT)는 제어 전극(GE), 입력전극(SE), 출력 전극(DE), 및 반도체층(SL)을 포함할 수 있다. 상기 반도체층(SL)은 상기 베이스 기판(BS) 상에 배치된다. 상기 반도체층(SL)은 상기 제어 전극(GE)과 중첩하고, 상기 입력전극(SE) 및 상기 출력 전극(DE)에 전기적으로 연결된다.
상기 제어 전극(GE)은 상기 게이트 라인(GLi)으로부터 돌출된다. 상기 제어 전극(GE)은 게이트 전극일 수 있다. 상기 제어 전극(GE) 및 상기 게이트 라인(GLi) 각각은 단일막 또는 다중막으로 이루어질 수 있다. 상기 제어 전극(GE)은 상기 게이트 라인(GLi)과 동일한 물질로 이루어질 수 있다.
상기 제어 전극(GE)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 및 망간(Mn)으로 이루어진 적어도 1 이상의 층을 포함할 수 있다.
상기 표시기판(100)은 상기 제어 전극(GE) 상에 배치된 제1 절연막(IL1)을 더 포함한다. 상기 제1 절연막(IL1)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)과 같은 절연 물질로 이루어질 수 있다.
상기 제1 절연막(IL1)은 상기 입력전극(SE) 및 상기 출력 전극(DE)을 상기 제어 전극(GE)과 절연시킨다. 도시되지 않았으나, 상기 복수 개의 게이트 라인들 및 상기 복수 개의 데이터 라인들은 상기 제1 절연막(IL1)을 사이에 두고 서로 절연 교차할 수 있다.
상기 반도체층(SL)은 상기 제1 절연막(IL1) 상에 배치될 수 있다. 상기 반도체층(SL)은 상기 제어 전극(GE)과 중첩한다. 상기 반도체층(SL)은 상기 반도체 라인(SL-D)으로부터 돌출된다. 상기 반도체층(SL)은 상기 입력전극(SE) 및 상기 출력 전극(DE)과 중첩할 수 있다.
상기 반도체층(SL)은 산화물 반도체 물질을 포함할 수 있다. 상기 산화물 반도체 물질은 아연(Zn), 인듐(In), 주석(Sn), 및 갈륨(Ga) 중 적어도 하나를 포함한다. 예를 들어, 상기 반도체층(SL)은 인듐-갈륨-아연 산화물(IGZO)로 구성될 수 있고, 어느 하나의 실시예에 한정되지 않는다.
상기 입력전극(SE)은 상기 데이터 라인(DLj)으로부터 상기 제1 방향(DR1)으로 일부가 돌출되어 형성된다. 상기 입력전극(SE)은 상기 출력 전극(DE)과 이격되어 배치된다. 상기 출력 전극(DE)은 상기 입력전극(SE)과 이격되어 배치된다. 평면상에서, 상기 입력전극(SE) 및 상기 출력 전극(DE)은 상기 반도체층과 일부가 중첩한다.
상기 입력전극(SE)은 상기 데이터 라인(DLj)으로부터 데이터 전압을 수신하고, 상기 출력 전극(DE)은 상기 반도체층(SL)을 통해 전달되는 전압을 수신한다. 상기 입력전극(SE) 및 상기 출력 전극(DE) 각각은 상기 데이터 라인(DLj)을 구성하는 물질과 동일한 물질로 구성되고, 동일한 층구조를 가질 수 있다.
상기 입력전극(SE) 및 상기 출력 전극(DE)은 각각 소정의 폭들(CW1, CW2)을 가진다. 상기 폭들(CW1, CW2)은 전극들(SE, DE2) 각각이 연장된 방향과 직교하는 방향에서 측정될 수 있다. 본 실시예에서, 상기 입력전극(SE)의 폭(CW1) 및 상기 출력 전극(DE)의 폭(CW2)은 각각 상기 제2 방향(DR2)과 나란한 방향에서 측정될 수 있다.
상기 입력전극(SE) 및 상기 출력 전극(DE)은 상기 반도체층(SL) 상에 배치되고, 상기 반도체층(SL)의 일부 영역을 노출시킨다. 상기 반도체층(SL)의 상기 노출된 일부 영역에는 소정의 홈부(HM)가 정의된다.
상기 홈부(HM)의 상면은 상기 반도체층(SL)의 상기 홈부(HM)와 인접하는 상면으로부터 단차진다. 제조 공정의 오차에 따라 상기 홈부(HM)는 설계한 깊이보다 큰 깊이를 가질 수 있다.
상기 홈부(HM)에는 상기 박막 트랜지스터(TFT)의 채널영역(CA)이 정의된다. 상기 채널영역(CA)은 전하가 이동하는 통로가 된다. 상기 입력전극(SE)을 통하여 수신된 전압은 상기 채널영역(CA)을 통해 상기 출력 전극(DE)으로 전달될 수 있다. 상기 홈부(HM)의 깊이의 오차에 따라 상기 채널영역(CA)의 전기적 특성이 달라질 수 있다.
상기 입력전극(SE) 및 상기 출력 전극(DE) 각각은 배리어층(BL1, BL2), 배선층(CL1, CL2), 및 보호층(PL1, PL2)을 포함할 수 있다. 즉, 상기 입력전극(SE) 및 상기 출력 전극(DE) 각각은 삼중막 구조를 가질 수 있다.
상기 배선층(CL1, CL2)은 전도성 물질을 포함한다. 상기 입력전극(SE)을 구성하는 제1 배선층(CL1)은 상기 데이터 라인(DLj)의 배선층(CLj)과 연결된다. 도 3에서는 복수 개의 데이터 라인들(DLj, DLj+1) 각각을 구성하는 배선층들(CLj, CLj+1)을 예시적으로 도시하였다.
상기 제1 배선층(CL1)과 상기 출력 전극(DE)을 구성하는 제2 배선층(CL2)은 동일한 물질로 구성되고, 동일한 층구조를 가질 수 있다. 구체적으로, 상기 배선층(CL1, CL2)은 적어도 하나의 금속을 포함할 수 있다. 예를 들어, 상기 제1 부분은 구리(Cu) 또는 구리 합금으로 이루어질 수 있다.
상기 배리어층(BL1, BL2)은 상기 배선층(CL1, CL2) 및 상기 반도체층(SL) 사이에 배치된다. 상기 배리어층(BL1, BL2)은 상기 배선층(CL1, CL2)을 구성하는 물질, 예컨대, 상기 금속이 상기 반도체층(SL)으로 확산되는 것을 방지한다.
상기 배리어층(BL1, BL2)은 상기 제1 배선층(CL1)의 하측에 배치된 제1 배리어층(BL1) 및 상기 제2 배선층(CL2)의 하측에 배치된 제2 배리어층(BL2)을 포함한다. 다만, 본 발명의 다른 실시예에서, 상기 배리어층(BL1, BL2)은 생략될 수 있다.
상기 제1 및 상기 제2 배리어층들(BL1, BL2) 각각은 바나듐(V), 지르코늄(Zr), 탄탈륨(Ta), 망간(Mn), 마그네슘(Mg), 크롬(Cr), 몰리브덴(Mo), 코발트(Co), 니오븀(Nb), 및 니켈(Ni) 중 적어도 하나, 또는 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및 알루미늄-아연 산화물(AZO) 중 적어도 하나의 금속 산화물을 포함할 수 있다.
상기 보호층(PL1, PL2)은 상기 배선층들(CL1, CL2) 각각의 상측에 배치된다. 상기 보호층(PL1, PL2)은 상기 제1 배선층(CL1) 상에 배치된 제1 보호층(PL1) 및 상기 제2 배선층(CL2) 상에 배치된 제2 보호층(PL2)을 포함한다.
상기 제1 및 제2 보호층(PL1, PL2)은 상기 제1 및 제2 배선층(CL1, CL2) 각각의 상면을 커버한다. 상기 제1 및 제2 보호층들(PL1, PL2)은 상기 제1 및 제2 배선층들(CL1, CL2)이 변성되어 상기 박막 트랜지스터(TFT)의 특성이 저하되는 것을 방지한다.
상기 제1 및 제2 보호층들(PL1, PL2) 각각은 금속 산화물로 구성될 수 있다. 예를 들어, 상기 제1 및 제2 보호층들(PL1, PL2) 각각은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및 알루미늄-아연 산화물(AZO) 중 적어도 하나를 포함할 수 있다.
상기 제1 및 제2 보호층(PL1, PL2) 각각은 상기 제1 및 제2 배선층들(CL1, CL2) 각각의 외측으로 일부가 돌출된다. 상기 제1 및 제2 보호층(PL1, PL2) 각각의 돌출된 부분들은 제1 돌출부(PP1) 및 제2 돌출부(PP2)로 정의된다.
상기 입력전극(SE) 및 상기 출력 전극(DE) 각각의 측부에 대하여, 도 4를 참조하여 구체적으로 설명한다. 다만, 도 4에는 상기 입력전극(SE) 및 상기 출력 전극(DE) 각각의 측부에 있어서, 상기 홈부(HM)에 인접하는 부분만을 도시하였으나, 상기 입력전극(SE) 및 상기 출력 전극(DE)의 측부의 다른 부분도 상기 홈부(HM)에 인접하는 부분과 동일한 형상을 가질 수 있다.
상기 배선층(CL1, CL2)은 측부에 소정의 더미부(DM1, DM2)가 배치된다. 상기 제1 배선층(CL1)의 측부에는 제1 더미부(DM1)가 배치되고, 상기 제2 배선층(CL2)의 측부에는 제2 더미부(DM2)가 배치된다. 상기 제1 및 제2 더미부들(DM1, DM2) 각각은 상기 제1 및 제2 배선층들(CL1, CL2)에 부착된다.
상기 더미부들(DM1, DM2) 각각은 각 배선층들(CL1, CL2)을 구성하는 금속의 산화물을 포함한다. 예를 들어, 상기 더미부들(DM1, DM2) 각각은 구리 산화물(CuOx), 또는 구리 합금의 산화물을 포함할 수 있다. 상기 더미부들(DM1, DM2) 각각은 상기 제1 배선층(CL1) 및 상기 제2 배선층(CL2) 각각의 측부의 적어도 일부를 커버한다.
상기 제1 보호층(PL1)은 평면상에서, 제1 부분(CP1) 및 상기 제1 부분(CP1)에 연결된 제2 부분(PP1)을 포함한다. 상기 제1 부분(CP1)은 평면상에서 상기 제1 보호층(PL1)의 중심영역에 배치된 제1 중심부에 대응되고, 상기 제2 부분(PP1)은 평면상에서 상기 제1 배선층(CL1)의 외측으로 돌출된 제1 돌출부로 대응될 수 있다. 상기 제1 중심부 (CP1)는 상기 제1 배선층(CL1)의 상면과 중첩하고, 상기 제1 돌출부 (PP1)는 상기 제1 더미부(DM1)와 중첩한다.
상기 제2 보호층(PL2)도 상기 제1 보호층(PL1)과 동일한 구조 및 형상을 가진다. 이에 따라, 상기 제2 보호층(PL2)은 상기 제2 배선층(CL2)과 중첩하는 제2 중심부(CP2) 및 상기 제2 더미부(DM2)와 중첩하는 제2 돌출부(PP2)를 포함한다.
상기 제1 및 제2 더미부들(DM1, DM2) 각각의 크기는 서로 다를 수 있다. 상기 제1 및 제2 돌출부들(PP2)은 상기 제1 및 제2 더미부들(DM1, DM2)의 크기가 더 커지지 않도록 차단한다. 이에 따라, 상기 제1 및 제2 더미부들(DM1, DM2) 각각은 상기 제1 및 제2 돌출부들(PP2)의 상측까지 연장되지 않는다. 이에 관한 상세한 설명은 후술한다.
다만, 상기 제1 및 제2 돌출부들(PP2)는 돌출된 길이가 길수록 상기 홈부(HM)와 중첩하는 영역이 증가한다. 상기 홈부(HM)와 중첩하는 영역이 증가할수록 상기 채널영역(CA)에 대한 플라즈마 처리가 어려워질 수 있다.
따라서, 상기 제1 및 제2 돌출부들(PP1, PP2)는 상기 더미부들(DM1, DM2)의 성장을 차단하면서도, 상기 채널영역(CA)의 플라즈마 처리에 영향을 미치지 않는 범위의 길이라면 다양한 길이를 가질 수 있다. 예컨대, 상기 제1 및 제2 돌출부들(PP1, PP2)이 돌출된 길이는 상기 배선층의 폭의 약 1.25% 내지 약 5%일 수 있다.
상기 입력 전극(SE)의 폭(CW1: 도 2 참조)은 상기 제1 배선층(CL1)의 폭으로 정의될 수 있다. 또한, 상기 출력 전극(DE)의 폭(CW2: 도 2 참조)은 상기 제2 배선층(CL2)의 폭으로 정의될 수 있다. 따라서, 상기 제1 및 제2 돌출부들(PP1, PP2)은 상기 배선층들(CL1, CL2)의 폭들(CW1, CW2) 각각의 약 1.25% 내지 약 5%의 길이로 상기 중심부들(CP1, CP2)로부터 각각 외측으로 돌출될 수 있다.
다시 도 3을 참조하면, 본 실시예에 따른 표시기판(100)은 상기 제1 절연막(IL1) 및 상기 제어 전극(GE) 상에 배치된 제2 절연막(IL2)을 더 포함할 수 있다. 상기 제2 절연막(IL2)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)과 같은 절연 물질로 이루어질 수 있다. 상기 제2 절연막(IL2)은 상기 입력전극(SE) 및 상기 출력 전극(DE)을 다른 구성들과 절연시킨다.
상기 표시기판(100)은 상기 제2 절연막(IL2) 상에 배치된 유기층(OL)을 더 포함할 수 있다. 상기 유기층(OL)은 적어도 하나의 유기물을 포함한다. 상기 유기층(OL)은 상기 제2 절연막(IL2)의 상면을 평탄화시켜 상부에 평탄면을 제공할 수 있다.
상기 유기층(OL)은 적어도 하나의 컬러를 포함하는 컬러필터층(colorfilter layer)일 수 있다. 상기 유기층(OL)은 상기 화소 영역에 대응하도록 배치되어 상기 화소 영역을 통과한 광에 색을 제공할 수 있다. 도시하지는 않았으나, 상기 유기층(OL)은 적색 컬러, 녹색 컬러, 및 청색 컬러 중 적어도 하나를 포함할 수 있다.
상기 화소전극(PE)은 상기 유기층(OL) 상에 배치된다. 상기 유기층(OL) 및 상기 제2 절연막(IL2)에는 상기 출력 전극(DE)의 상면 일부를 노출하는 컨택홀(CH)이 정의될 수 있다. 상기 화소전극(PE)은 상기 컨택홀(CH)을 통해 상기 박막 트랜지스터(TFT)와 전기적으로 연결된다. 상기 화소전극(PE)은 상기 출력 전극(DE)을 구성하는 상기 제2 배선층(CL2)을 통해 상기 데이터 전압을 수신한다.
상기 화소전극(PE)은 투명 전극일 수 있다. 예를 들어, 상기 화소전극(PE)은 인듐-주석산화물(ITO), 인듐-아연 산화물(IZO)과 같은 투명한 전도성 산화물을 포함할 수 있다. 도시되지 않았으나, 상기 화소전극(PE)은 복수 개의 슬릿들을 포함할 수 있다.
미 도시된 대향 기판(200: 도 1 참조)에는 공통전극(미도시)이 배치된다. 상기 공통전극은 상기 화소전극(PE)과 전계를 형성한다. 상기 전계에 의해 상기 액정층(LC: 도 1 참조)이 제어된다.
다만, 이에 한정되는 것이 아니고, 본 발명의 다른 실시예에서, 상기 표시기판(100)은 상기 공통전극을 더 포함할 수 있다. 상기 공통전극은 상기 화소전극(PE)의 상측 또는 하측에 배치될 수 있다.
도시되지 않았으나, 상기 표시기판(100)은 상기 유기층 상에 배치된 제3 절연층(미도시)을 더 포함할 수 있다. 상기 제3 절연층은 상기 화소전극(PE)을 커버한다. 상기 제3 절연층은 배향막(alignment layer)일 수 있다. 상기 배향막은 상기 표시기판(100) 상에 배치될 상기 액정층(LC)을 구성하는 액정 분자들의 배향을 제어한다.
도 5a 내지 도 5i는 본 발명의 일 실시예에 따른 표시기판의 제조방법을 도시한 단면도이다. 이하, 도 1 내지 도 4에 도시된 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고, 구체적인 설명은 생략한다.
도 5a에 도시된 것과 같이, 상기 베이스 기판(BS) 상에 상기 제어 전극(GE)을 형성한다. 이때, 미도시된 복수 개의 게이트 라인들이 동시에 형성될 수 있다. 상기 제어 전극(GE) 및 상기 복수 개의 게이트 라인들은 포토공정을 통해 도전층을 패터닝하거나 증착 또는 스퍼터링 공정을 통해 형성될 수 있으며, 어느 하나의 실시예에 한정되지 않는다.
도 5b 및 도 5c를 참조하면, 상기 제어 전극(GE) 상에 제1 절연막(IL1), 반도체 물질을 포함하는 반도체층(SML, 이하 반도체층), 배리어층(10), 배선층(20), 보호층(30), 및 감광막(PR)을 순차적으로 증착한다.상기 제1 절연막(IL1), 상기 반도체 층(SML), 상기 배리어층(10), 상기 배선층(20), 및 상기 보호층(30)은 증착 공정을 통해 형성될 수 있다. 상기 감광막(PR)은 상기 보호층(30) 상에 액상 감광성 물질을 도포하여 형성한다. 본 실시예에서, 상기 감광막(PR)은 광에 민감한 포지티브 포토레지스트로 형성될 수 있다.
이후, 마스크(MSK)를 통해 상기 감광막(PR)에 광을 조사한다. 상기 마스크(MSK)는 하프톤 마스크(halftone mask)로서, 조사된 광을 모두 차단시키는 제1 영역(R1), 광의 일부만 투과시키고 일부는 차단하는 제2 영역(R2), 및 조사된 광을 모두 투과시키는 제3 영역(R3)으로 구분될 수 있다. 상기 마스크(MSK)를 투과한 광만이 상기 감광막(PR)에 조사된다.
이후, 상기 마스크(MSK)를 통해 노광된 감광막을 현상하여 제1 감광막 패턴(PR-P1)을 형성한다. 상기 제1 감광막 패턴(PR-P1)은 상기 제3 영역(R3)에 대응되는 상기 감광막(PR)의 일부가 완전히 제거되어 형성된다. 상기 제2 영역(R2)은 상기 제3 영역(R3)보다 노광량이 적기 때문에 상기 2 영역(R2)에 대응되는 상기 감광막(PR)의 일부는 상기 제1 영역(R1)에 대응되는 감광막(PR)의 일부보다 작은 두께를 가진다.
다만, 이에 한정되는 것은 아니고, 상기 감광막(PR)이 네거티브 포토 레지스트로 형성된 경우에는 상기 광이 차단된 영역만 존재하는 감광막 패턴이 형성될 수도 있다.
도 5d를 참조하면, 상기 제1 감광막 패턴(PR-P1)을 마스크로 하여, 상기 제1 감광막 패턴(PR-P1)에 의해 노출된 부분을 제거한다. 상기 제1 감광막 패턴(PR-P1)에 의해 노출된 부분은 제거되어 제1 구조체(P1)를 형성한다.
상기 제1 구조체(P1)는 다양한 방법으로 형성될 수 있다. 예를 들어, 상기 제1 구조체(P1)는 상기 보호층(30)의 두께 방향으로의 결정성을 증가시킴으로써 형성될 수 있다. 또는, 상기 보호층(30)과 상기 제1 감광막 패턴(PR-P1) 사이의 접착력을 증가시킴으로써 상기 제1 구조체(P1)를 형성할 수 있다. 본 실시예에서는 각 층들과의 반응성을 달리하는 제1 식각액(미도시)을 사용하여 상기 제1 구조체(P1)를 형성하는 방법을 설명한다.
상기 제1 식각액은 상기 반도체층(SML), 상기 배리어층(10), 상기 배선층(20), 및 상기 보호층(30)과 각각 반응한다. 본 실시예에서 상기 제1 식각액은 상기 보호층(30)과의 반응성이 상기 배선층(20)과의 반응성보다 낮은 물질로 구성된다. 이에 따르면, 동일한 조건 하에서, 상기 제1 식각액에 대한 상기 보호층(30)의 식각 속도는 상기 배선층(20)의 식각속도보다 작을 수 있다.
상기 제1 감광막 패턴(PR-P1)으로부터 노출된 부분은 상기 제1 식각액과 반응하여 서서히 식각된다. 일단 상기 제1 식각액에 의해 상기 보호층(30)이 식각 되어 상기 배선층(20)이 노출되면, 상기 보호층(30)보다 상기 배선층(20)이 더 빠른 속도로 식각된다. 상기 배선층(20)은 식각되어 상기 배리어층(10)을 노출시키고, 이후, 상기 반도체층(SML), 상기 배리어층(10), 상기 배선층(20), 및 상기 보호층(30)은 동시에 식각된다.
상기 제1 식각액은 상기 반도체층(SML)과 반응하여 반도체 패턴(SL-P)을 형성하고, 상기 배리어층(10)과 반응하여 배리어 패턴(10-1)을 형성한다. 또한, 상기 제1 식각액은 상기 배선층(20)과 반응하여 배선 패턴(20-1)을 형성하고, 상기 보호층(30)과 반응하여 보호 패턴(30-1)을 형성한다. 상기 반도체 패턴(SL-P), 상기 배리어 패턴(10-1), 상기 배선 패턴(20-1), 및 상기 보호 패턴(30-1)은 상기 제1 구조체(P1)를 구성한다.
이때, 식각속도의 차이에 의해 상기 보호층(30)은 상기 배선층(20)보다 덜 식각될 수 있다. 상기 배선층(20)은 상기 보호층(30)보다 상기 제1 감광막 패턴(PR-P1)의 측부(PA1)로부터 내측으로 더 식각될 수 있다. 결과적으로, 상기 보호 패턴(30-1)은 평면상에서 상기 배선 패턴(20-1)의 외측으로 돌출될 수 있다.
다만, 이에 한정되는 것은 아니고, 본 발명의 다른 실시예에서는 상기 제1 식각액 대신 서로 다른 복수 개의 식각액들을 사용하여 상기 반도체층(SML), 상기 배리어층(10), 상기 배선층(20), 상기 보호층(30)을 순차적으로 제거할 수도 있다. 이때, 복수 개의 식각액들 각각에 대한 대응되는 층들의 식각 속도를 고려하여, 상기 보호층(30)이 다른 층들에 비해 상대적으로 덜 식각되는 식각액을 선택하여 상기 제1 구조체(P1)를 형성할 수 있다.
이후, 도 5e를 참조하면, 상기 제1 감광막 패턴(PR-P1)을 식각하여 제2 감광막 패턴(PR-P2)을 형성한다. 상기 제1 감광막 패턴(PR-P1)의 전 영역은 상면으로부터 동일한 속도로 식각된다.
이에 따라, 상기 제1 감광막 패턴(PR-P1)의 상대적으로 낮은 두께를 가진 일부분은 완전히 제거될 수 있다. 본 실시예에서, 상기 제1 감광막 패턴(PR-P1)에 상기 제1 구조체(P1)의 상기 제어 전극(GE)과 중첩하는 일부분을 노출시키는 제1 개구부(OP1)가 정의된 상기 제2 감광막 패턴(PR-P2)이 형성된다. 제2 감광막 패턴(PR-P2)은 제1 감광막 패턴(PR-P1)이 일부 식각되어 형성된 것일 수 있다.
도 5f를 참조하면, 상기 제2 감광막 패턴(PR-P2)을 마스크로 상기 제1 구조체(P1)를 식각하여 제2 구조체(P2)를 형성한다. 상기 제1 구조체(P1)는 상기 제2 감광막 패턴(PR-P2)에 의해 노출된 영역이 식각되어 상기 제2 구조체(P2)가 된다. 이때, 상기 제2 구조체(P2)에는 상기 제1 개구부(OP1)와 대응되는 영역이 주로 식각되어 제2 개구부(OP2)가 정의된다.
상기 제2 식각액은 상기 제1 식각액과 동일한 물질로 구성되거나, 상기 제1 식각액보다 상기 반도체 패턴(SL-P)과의 반응성이 낮은 물질로 구성될 수 있다. 이때에도 상기 보호패턴(30-1)은 상기 배선 패턴(20-1)보다 낮은 속도로 식각된다.
상기 제2 식각액은 상기 보호 패턴(30-1)과 반응하여 상기 개구부와 대응되는 일부분이 제거된 제1 및 제2 보호층(PL1, PL2)을 형성하고, 상기 배선 패턴(20-1)과 반응하여 상기 개구부와 대응되는 일부분이 제거된 제1 및 제2 배선층(CL1, CL2)을 형성한다. 또한, 상기 제2 식각액은 상기 배리어 패턴(10-1)과 반응하여, 제1 및 배리어층(BL1, BL2)을 형성한다.
상기 제1 및 제2 보호층(PL1, PL2), 상기 제1 및 제2 배선층(CL1, CL2), 및 상기 제1 및 제2 배리어층(BL1, BL2)은 상기 제2 구조체(P2)를 구성한다. 상기 제2 구조체(P2)를 형성하는 방법은 상기 제1 구조체(P1: 도 5d 참조)와 대응되므로, 중복되는 설명은 생략하기로 한다.
다만, 상기 제2 식각액에 의해 상기 반도체 패턴(SL-P)의 일부가 식각될 수 있다. 상기 제1 구조체(P1)는 상기 제1 개구부(OP1)와 대응되는 영역에 별도의 에치 스토퍼를 포함하지 않는다. 따라서, 상기 제2 식각액에 의하여 상기 채널영역의 일부가 식각될 수 있다.
상기 반도체 패턴(SL-P)의 상기 제2 개구부(OP2)와 중첩되는 영역에는 상기 제2 식각액에 의해 일부가 제거된 반도체 패턴(SL-A)이 형성된다. 상기 제2 개구부(OP2)와 중첩되는 일부가 제거된 반도체 패턴(SL-A)은 상기 제2 개구부(OP2)와 중첩되는 영역이 다른 영역보다 함몰되어 다른 영역으로부터 소정의 단차를 가진 상기 홈부(HM)가 형성된다. 상기 제2 식각액의 반응성 및 반응시간을 조절함으로써, 상기 홈부(HM)의 깊이를 조절할 수 있다.
이후, 상기 제2 감광막 패턴(PR-P2)을 제거한다. 상기 제2 감광막 패턴(PR-P2)은 애싱(ashing) 공정 및/또는 스트립(strip) 공정을 통해 제거될 수 있다.
이후, 도 5g 및 도 5h를 참조하면, 플라즈마 처리가 진행되어 박막 트랜지스터(TFT)가 형성된다. 상기 제2 구조체(P2)의 상측에 소정의 플라즈마 가스(PT)가 제공된다. 상기 플라즈마 가스(PT)는 질소산화물(NxO) 또는 산소(O2) 중 어느 하나를 포함한다.
상기 제2 개구부(OP2)와 중첩되는 일부가 제거된 반도체 패턴(SL-A)은 플라즈마 처리되어 표면 처리된 반도체 패턴층(SL)을 형성한다. 상기 반도체 패턴층(SL)은 후술할 패시베이션막에 상기 채널영역(CA)이 노출되어 상기 패시베이션막과 직접적으로 접촉하면서 발생될 수 있는 손상이 방지될 수 있다. 예를 들어, 상기 채널 영역에서의 전하 축적이나 상기 패시베이션막을 증착하는 과정에서 발생되는 채널영역의 손상이 감소할 수 있다.
이때, 상기 박막 트랜지스터(TFT)에는 소정의 더미부들(DM1, DM2)이 부착될 수 있다. 상기 플라즈마 가스(PT)는 상기 제1 및 제2 배선층들(CL1, CL2)의 측면과 반응하여, 상기 제1 및 제2 배선층들(CL1, CL2)의 측면을 산화시킨다. 상기 제1 및 제2 배선층들(CL1, CL2)은 상기 플라즈마 가스(PT)와 상기 제1 및 제2 배선층들(CL1, CL2)이 반응하여 더미부들(DM1, DM2)을 생성한다
상기 더미부들(DM1, DM2)은 상기 플라즈마 처리 시간이 지속됨에 따라 크기가 커질 수 있다. 상기 돌출부들(PP1, PP2)은 평면 상에서 상기 제1 및 제2 배선층들(CL1, CL2)의 외측으로 돌출된다. 따라서, 상기 더미부들(DM1, DM2)의 성장을 일정 크기 이하로 차단할 수 있는 차단막이 된다. 상기 더미부들(DM1, DM2)은 상기 돌출부들(PP1, PP2)과 접촉하면서 상기 제1 및 제2 배선층들(CL1, CL2)의 상측으로 성장하는 것이 방지될 수 있다.
상기 더미부들(DM1, DM2)은 상기 배선층들(CL1, CL2)에 포함된 금속을 다른 인접하는 층으로 확산시킬 수 있다. 따라서, 본 실시예에서는 상기 제1 및 제2 더미부들(DM1, DM2)의 성장을 억제하여 상기 채널영역으로 상기 금속이 확산되어 나타나는 문제를 방지할 수 있다.
또한, 상기 돌출부들(PP1, PP2)은 상기 플라즈마 가스(PT)와 상기 제1 및 제2 배선층들(DL1, CL2)의 측면이 직접적으로 반응하는 것을 방지한다. 따라서, 상기 플라즈마 가스(PT)와 상기 제1 및 제2 배선층들(DL1, CL2)의 물리적 충돌을 감소시킬 수 있다. 이에 따라, 상기 플라즈마 처리 과정에서 상기 제1 및 제2 배선층들(DL1, CL2)의 측면이 상기 플라즈마 가스와 충돌하여 손상되는 것을 방지할 수 있다.
이후, 도 5i를 참조할 때, 상기 박막 트랜지스터(TFT) 상에 유기층(OL)을 형성한다. 상기 유기층(OL)은 유기물을 상기 박막 트랜지스터(TFT) 상에 도포한 후 건조과정을 거쳐 형성될 수 있다. 상기 유기층(OL)은 상기 유기층(OL)의 상측에 평탄면을 제공할 수 있다.
이때, 상기 박막 트랜지스터(TFT) 및 상기 유기층(OL) 사이에 제2 절연막(IL2)을 형성할 수 있다. 상기 제2 절연막(IL2)은 상기 박막 트랜지스터(TFT)를 다른 구성으로부터 절연시키고, 상기 유기층(OL)의 수분이 상기 박막 트랜지스터(TFT)로 침투되는 것을 방지할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터에 있어서, 상기 더미부들(DM1, DM2)은 상기 입력전극(SE) 및 상기 출력 전극(DE) 상측까지 연장되지 않는다. 따라서, 상기 입력전극(SE) 및 상기 출력 전극(DE)은 상기 제2 절연막(IL2)에 평탄면을 제공할 수 있다. 이에 따라, 상기 제2 절연막(IL2)은 상기 더미부들(DM1, DM2)로 인한 상기 제2 절연막(IL2)의 크랙이나 터짐 현상이 감소될 수 있다.
이후, 상기 유기층(OL) 및 상기 제2 절연막(IL2)을 관통하는 컨택홀(CH)을 형성한다. 상기 컨택홀(CH)은 상기 출력 전극(DE)과 중첩하는 영역에 형성한다.
이후, 상기 유기층(OL) 상에 화소전극(PE)을 형성한다. 상기 화소전극(PE)은 상기 컨택홀(CH)을 통해 상기 출력 전극(DE)과 연결된다. 상기 화소전극(PE)은 투명한 전도성 물질을 증착하여 형성할 수 있다.
도 6a는 본 발명의 일 실시예에 따른 박막 트랜지스터의 일 영역의 단면을 도시한 현미경 사진이다. 도 6b는 비교 실시예의 일 영역의 단면을 도시한 현미경 사진이다. 도 6a 및 도 6b는 투과전자현미경(Transmission Electron Microscopy, TEM)으로 촬영되었다.
도 6a 및 도 6b는 입력전극(SE)의 채널영역(CA: 도 4 참조)에 인접하는 측부에 대응되는 영역을 도시하였다. 한편, 도 1 내지 도 5i에 도시한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고, 구체적인 설명은 생략한다.
상술한 플라즈마 처리 과정에서 상기 제1 돌출부(PP1)는 평면상에서 상기 제1 배선층(CL1)의 측면이 노출되지 않도록 상기 제1 배선층(CL1)의 측면을 커버한다. 이에 따라, 상기 제1 돌출부(PP1)는 상기 제1 배선층(CL1)의 측면과 플라즈마 가스와의 직접적인 물리적 충돌을 방지한다. 본 발명에 따른 박막 트랜지스터는 상기 제1 돌출부(PP1)를 더 포함함으로써, 플라즈마 처리 과정에서의 상기 제1 배선층(CL1)의 표면 손상이 완화될 수 있다.
또한, 상기 제1 보호층(PL1)은 상기 제1 더미부(DM1)가 상기 제1 배선층(CL1)의 상측으로 성장하는 것을 차단한다. 따라서, 도 6a에 도시된 것과 같이, 상기 제1 더미부(DM1)는 상기 제1 돌출부(PP1)의 하측에만 배치되고, 상기 제1 보호층(PL1)의 상측에는 배치되지 않는다. 상기 제1 더미부(DM1)는 상기 제1 배선층(CL1)의 측부에 형성되고, 평면상에서 상기 제1 돌출부(PP1)와 중첩될 수 있다.
이와 달리, 도 6b를 참조하면, 본 발명의 입력전극(SE)과 대응되는 상기 비교예(EX)의 보호층(PL1-E)은 상기 제1 돌출부(PP1)를 포함하지 않는다. 이에 따라, 비교예에 생성된 더미부(DM1-E)의 성장은 상기 보호층(PL1-E)에 의해 차단되지 않으므로, 상기 더미부(DM1-E)는 본 발명에 따른 더미부들(DM1, DM2)보다 더 커질 수 있다. 이에 따라, 상기 더미부(DM1-E)는 계속 성장하여 상기 보호층(PL1-E)의 상측으로 연장되거나, 상기 채널영역과 접촉할 수 있다.
상술한 바와 같이, 상기 더미부(DM1-E)는 상기 배선층(CL1-E)을 구성하는 금속의 확산을 촉진한다. 상기 금속은 상기 더미부(DM1-E)를 통해 상기 채널영역으로 확산될 수 있다. 이에 따라, 상기 채널영역에 전하가 축적되어 박막 트랜지스터가 열화되기 쉽고, 박막 트랜지스터의 전기적 특성이 저하될 수 있다.
또한, 플라즈마 처리 과정에서, 상기 비교예의 배선층(CL1-E)의 측면은 상기 보호층(PL1-E)에 의해 커버되지 않고 노출되어 상기 플라즈마 가스에 직접적으로 노출된다. 이에 따라, 상기 배선층(CL1-E)의 측면은 상기 플라즈마 가스와 물리적으로 충돌할 수 있다. 따라서, 도 5b에 도시된 것과 같이, 상기 배선층(CL1-E)의 측면은 불균일한 표면을 가진다.
상기 더미부(DM1-E) 및 상기 불균일한 배선층(CL1-E)의 측면은 상부에 배치될 층에 영향을 미칠 수 있다. 구체적으로, 상기 더미부(DM1-E) 및 상기 불균일한 배선층(CL1-E)에 의해 상기 배선층(CL1-E) 상에 배치되는 패시베이션 막에 크랙(crack)이 생기거나, 상기 패시베이션막이 상기 더미부(DM1-E)에 의한 터짐 불량(seam defect)이 발생할 수 있다.
본 발명에 따른 박막 트랜지스터는 상기 제1 보호층(PL1)에 제1 돌출부(PP1)를 더 구비함으로써, 상기 제1 더미부(DM1)의 확장을 방지할 수 있고, 상기 플라즈마 가스에 의한 상기 제1 배선층(CL1) 표면의 손상을 줄일 수 있다.
도 7a 및 도 7b는 조성물의 함량에 따른 보호층의 식각속도의 변화를 도시한 그래프이다. 도 7a는 상기 보호층(PL1, PL2)이 인듐 산화물을 포함할 경우, 인듐(In) 함량에 따른 보호층(PL1, PL2)의 식각속도 변화를 도시한 것이고, 도 7b는 상기 보호층(PL1, PL2)이 갈륨 산화물을 포함할 경우, 갈륨(Ga) 함량에 따른 보호층(PL1, PL2)의 식각속도 변화를 도시한 것이다.
삭제
도 7a 및 도 7b를 참조하여, 상기 보호층들(PL1, PL2)을 형성하는 방법 중, 상기 보호층들(PL1, PL2)의 조성 함량을 조절하는 방법에 대해 설명한다. 본 발명의 일 실시예에 따른 박막 트랜지스터는 상기 보호층들(PL1, PL2)의 상기 조성 함량을 조절함으로써 식각속도를 제어할 수 있다.
도 7a를 참조할 때, 인듐 함량이 증가할수록 상기 보호층의 식각속도는 대체로 감소하는 경향을 보인다. 약 19at% 내지 약 20.2at% 범위 내에서, 상기 인듐 함량이 약 20.0at%일 때, 상기 보호층의 식각속도는 약 21.5Å/s의 최소값을 가진다.
도 7b를 참조할 때, 갈륨도 함량이 증가할수록 상기 보호층의 식각속도는 대체로 감소하는 경향을 보인다. 약 18.6at% 내지 약 20.4at% 범위 내에서, 상기 갈륨 함량이 약 20.1at%일 때, 상기 보호층의 식각속도는 약 25Å/s의 최소값을 가진다.
도 7a 및 도 7b를 참조할 때, 상기 인듐 또는 상기 갈륨 함량을 조절함에 따라, 상기 보호층의 식각속도를 조절할 수 있다. 이에 따르면, 동일한 식각 조건에서, 상기 보호층들(PL1, PL2)의 조성물 함량을 조절함으로써, 상기 보호층들(PL1, PL2)은 상기 배선층들(CL1, CL2)의 식각속도보다 낮은 식각속도를 가질 수 있다. 본 발명의 실시예에 따르면, 상기 보호층들(PL1, PL2)의 조성함량을 조절하여 상기 돌출부들(PP1, PP2)을 용이하게 형성할 수 있다. 다만, 상기 돌출부들(PP1, PP2)은 이에 한정되지 않고 다양한 방법으로 형성될 수 있다. 예를 들어, 상기 보호층들(PL1, PL2)이 소정의 방향으로의 결정성을 제어하면 돌출부를 조절할 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DP: 표시패널 100: 제1 기판
200: 제2 기판 LC: 액정층
SL: 반도체층 BL1, BL2: 제1 및 제2 배리어층
CL1, CL2: 제1 및 제2 배선층 PL1, PL2: 제1 및 제 보호층
DM1, DM2: 제1 및 제2 더미부

Claims (19)

  1. 제어 전극;
    상기 제어 전극 상에 배치된 반도체층;
    적어도 일부가 상기 반도체층 상에 배치된 입력전극; 및
    적어도 일부가 상기 반도체층 상에 배치되고, 상기 입력전극과 이격된 출력 전극을 포함하고,
    상기 입력전극 및 상기 출력 전극 각각은,
    금속을 포함하는 배선층;
    상기 배선층의 측부에 배치되고, 상기 금속의 산화물을 포함하는 더미부; 및
    상기 배선층 상에 배치되고, 상기 배선층 및 상기 더미부와 중첩하는 보호층을 포함하고,
    상기 더미부의 상면은 상기 보호층의 배면에 접촉하는 박막 트랜지스터.
  2. 제1 항에 있어서,
    상기 반도체층은 산화물 반도체를 포함하는 것을 특징으로 하는 박막 트랜지스터.
  3. 제1 항에 있어서,
    상기 보호층은 상기 배선층과 중첩하는 제1 부분; 및
    상기 제1 부분과 연결되고, 상기 더미부와 중첩하는 제2 부분을 포함하고,
    상기 제2 부분은 평면상에서 상기 배선층의 외측으로 돌출된 것을 특징으로 하는 박막 트랜지스터.
  4. 제3 항에 있어서,
    상기 반도체층은 상기 입력전극에 중첩하는 입력영역, 상기 출력 전극에 중첩하는 출력영역, 및 상기 입력영역과 상기 출력영역 사이에 배치된 채널영역을 포함하고,
    상기 제2 부분은 상기 채널영역에 인접한 것을 특징으로 하는 박막 트랜지스터.
  5. 제4 항에 있어서,
    상기 입력영역은 상기 입력전극과 전면적으로 중첩하고,
    상기 출력영역은 상기 출력 전극과 전면적으로 중첩하는 것을 특징으로 하는 박막 트랜지스터.
  6. 제5 항에 있어서,
    상기 채널영역의 상면은 상기 입력영역의 상면 및 상기 출력영역의 상면들로부터 함몰된 것을 특징으로 하는 박막 트랜지스터.
  7. 제4 항에 있어서,
    상기 제2 부분이 상기 배선층의 외측으로 돌출된 길이는 상기 배선층의 폭의 1.25% 내지 5%인 것을 특징으로 하는 박막 트랜지스터.
  8. 제1 항에 있어서,
    상기 배선층의 상기 금속은 구리 또는 구리 합금을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  9. 제1 항에 있어서,
    상기 보호층은 인듐-아연 산화물, 갈륨-아연 산화물 및 알루미늄-아연 산화물 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터.
  10. 제1 항에 있어서,
    상기 입력전극 및 상기 출력 전극 각각은, 상기 반도체층 및 상기 배선층 사이에 배치된 배리어층을 더 포함하고,
    상기 배리어층은 인듐-아연 산화물, 갈륨-아연 산화물 및 알루미늄-아연 산화물 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터.
  11. 베이스 기판;
    상기 베이스 기판 상에 배치된 제1 전극층, 상기 제1 전극층 상에 배치되고, 산화물 반도체를 포함하는 반도체층, 및 적어도 일부가 상기 반도체층 상에 배치된 제2 전극층을 포함하는 박막 트랜지스터; 및
    상기 박막 트랜지스터와 전기적으로 연결된 화소전극을 포함하고,
    상기 제2 전극층은,
    금속을 포함하는 배선층;
    상기 배선층의 측부에 배치되고, 상기 금속의 산화물을 포함하는 더미부; 및
    상기 배선층 상에 배치되고, 상기 배선층 및 상기 더미부와 중첩하는 보호층을 포함하고,
    상기 더미부의 상면은 상기 보호층의 배면에 접촉하는 표시기판.
  12. 제11 항에 있어서,
    상기 보호층은 상기 배선층과 중첩하는 제1 부분; 및
    상기 제1 부분과 연결되고, 상기 더미부와 중첩하는 제2 부분을 포함하고,
    상기 제2 부분은 평면상에서 상기 배선층의 외측으로 돌출된 것을 특징으로 하는 표시기판.
  13. 제12 항에 있어서,
    상기 보호층은 구리의 합금, 인듐-아연 산화물, 갈륨-아연 산화물 및 알루미늄-아연 산화물 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 표시기판.
  14. 제13 항에 있어서,
    상기 제2 전극층은 상기 배선층 및 상기 반도체층 사이에 배치된 배리어층을 더 포함하고,
    상기 배리어층은 인듐-아연 산화물, 갈륨-아연 산화물 및 알루미늄-아연 산화물 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 표시기판.
  15. 제11 항에 있어서,
    상기 제2 전극층은 서로 이격되어 배치된 입력전극 및 출력 전극을 포함하는 것을 특징으로 하는 표시기판.
  16. 제15 항에 있어서,
    상기 베이스 기판 상에 배치되어 제1 방향으로 연장되고, 상기 제2 전극층과 연결된 게이트 라인; 및
    상기 베이스 기판 상에 배치되고 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제1 전극층과 연결된 데이터 라인을 더 포함하고,
    상기 데이터 라인은 상기 제2 전극층과 동일한 층구조를 가지고,
    상기 데이터 라인은 전면적으로 상기 반도체층과 중첩하는 것을 특징으로 하는 표시기판.
  17. 베이스 기판 상에 제1 전극층을 형성하는 단계;
    상기 제1 전극층 상에 반도체층, 배리어층, 배선층, 및 보호층을 형성하는 단계;
    상기 보호층 상에 제1 감광막 패턴을 형성하는 단계;
    상기 제1 감광막 패턴을 마스크로 하여 상기 반도체층, 상기 배리어층, 및 상기 보호층을 선택적으로 식각하여 반도체 패턴, 배리어 패턴, 배선 패턴, 및 보호 패턴을 포함하는 제1 구조체를 형성하는 단계;
    상기 제1 감광막 패턴일 식각하여 상기 제1 구조체의 일부분을 노출시키는 제2 감광막 패턴을 형성하는 단계;
    상기 제2 감광막 패턴을 마스크로 하여 상기 제1 구조체의 상기 노출된 일부분을 식각하여, 상기 반도체 패턴, 상기 배리어 패턴, 상기 제1 구조체의 상기 노출된 일부분에 대응하는 일부분이 제거된 배선 패턴, 상기 제1 구조체의 상기 노출된 일부분에 대응하는 일부분이 제거된 보호 패턴을 포함하는 제2 구조체를 형성하는 단계; 및
    상기 반도체 패턴의 노출된 일부분에 대응하는 일부분을 플라즈마 처리하여 박막 트랜지스터를 형성하는 단계를 포함하고,
    상기 제1 구조체의 상기 노출된 일부분에 대응하는 일부분이 제거된 보호 패턴은 평면상에서 상기 제1 구조체의 상기 노출된 일부분에 대응하는 일부분이 제거된 배선 패턴의 외측으로 돌출된 표시기판의 제조방법.
  18. 제17 항에 있어서,
    상기 제1 구조체를 형성하는 단계는 제1 식각액을 사용하고,
    상기 제1 식각액에 의한 상기 보호 패턴의 식각 속도는 적어도 상기 제1 식각액에 의한 상기 배선 패턴의 식각 속도보다 낮은 것을 특징으로 하는 표시기판의 제조방법.
  19. 제18 항에 있어서,
    상기 제2 구조체를 형성하는 단계는 제2 식각액을 사용하고,
    상기 제2 식각액에 의한 상기 보호 패턴의 식각 속도는 상기 제2 식각액에 의한 상기 배선 패턴의 식각 속도보다 낮은 것을 특징으로 하는 표시기판의 제조방법.
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