KR102189802B1 - 복합 전자 부품 및 그 실장 기판 - Google Patents

Abstract

본 발명은, 세라믹 바디 및 상기 세라믹 바디의 두께 방향의 일면에 서로 이격되게 배치된 복수의 외부 전극을 포함하는 적층형 커패시터; 탄탈 바디와 상기 탄탈 바디에 일부가 매설된 탄탈 와이어를 포함하며, 상기 적층형 커패시터와 폭 방향으로 이격되게 배치되는 탄탈 커패시터; 일면에 상기 복수의 외부 전극 및 상기 탄탈 바디의 두께 방향의 일면과 접속되도록 복수의 커패시터 실장용패턴이 배치되고, 타면에 상기 커패시터 실장용패턴과 각각 대응되는 복수의 외부실장용패턴이 배치되는 기판; 상기 기판의 외부실장용패턴과 상기 탄탈 와이어가 노출되도록 상기 적층형 커패시터 및 상기 탄탈 커패시터를 캡슐화(encapsulation)하는 캡슐부; 및 상기 커패시터 실장용패턴과 상기 외부실장용패턴을 서로 연결하는 복수의 연결 단자; 를 포함하는 복합 전자 부품을 제공한다.

Description

복합 전자 부품 및 그 실장 기판{Composite electronic component and board having the same}

본 발명은 복합 전자 부품 및 그 실장 기판에 관한 것이다.

LSI(large scale integrated circuit)와 같은 전원 회로에는 디커플링 커패시터(Decoupling Capacitor)가 실장된다.

상기 디커플링 커패시터는 커패시터의 충전 및 방전을 통해 LSI의 전원 전압 변동을 억제하고 LSI의 성능을 보증하는 역할을 한다.

최근 LSI의 다기능화와 고집적화에 따라 소비 전류가 증가되고 구동 주파수의 고주파화에 의해 전원 회로에 급격한 과도 전류가 발생되어, 디커플링 커패시터의 고용량화와 ESL(등가직렬인덕턴스; Equivalent Series Inductance)의 저감이 요구되고 있다.

또한, 정보통신장치의 휴대화로 전자 부품의 소형화가 요구되면서 고성능의 디커플링 커패시터에 대한 수요가 증가하고 있다.

일본공개특허 1997-232196

본 발명의 목적은, 직류전압(DC-Bias)이나 온도가 안정된 정전 용량 특성을 얻을 수 있으며, ESL 및 ESR(등가직렬저항; Equivalent Series Resistance)이 낮고 고주파 임피던스(impedance)를 저감할 수 있는 복합 전자 부품 및 그 실장 기판을 제공하는데 있다.

본 발명의 일 측면은, 세라믹 바디의 두께 방향의 일면에 서로 이격되게 배치된 복수의 외부 전극을 포함하는 적층형 커패시터; 탄탈 바디에 일부가 매설된 탄탈 와이어를 포함하며, 상기 적층형 커패시터와 폭 방향으로 이격되게 배치되는 탄탈 커패시터; 일면에 상기 복수의 외부 전극 및 상기 탄탈 바디의 두께 방향의 일면과 접속되도록 복수의 커패시터 실장용패턴이 배치되고, 타면에 상기 커패시터 실장용패턴과 각각 대응되는 복수의 외부실장용패턴이 배치되는 기판; 상기 기판의 외부실장용패턴과 상기 탄탈 와이어가 노출되도록 상기 적층형 커패시터 및 상기 탄탈 커패시터를 캡슐화(encapsulation)하는 캡슐부; 및 상기 커패시터 실장용패턴과 상기 외부실장용패턴을 서로 연결하는 복수의 연결 단자; 를 포함하는 복합 전자 부품을 제공한다.

본 발명의 다른 측면은, 상부에 복수의 전극 패드를 갖는 회로 기판과 상기 회로 기판 위에 설치된 상기 복합 전자 부품 및 상기 전극 패드와 상기 복합 전자 부품을 연결하는 솔더를 포함하는 복합 전자 부품의 실장 기판을 제공한다.

본 발명의 일 실시 형태에 따르면, DC-Bias나 온도가 안정된 정전 용량 특성을 얻을 수 있으며, 낮은 ESL 및 낮은 ESR 값을 가지며 고주파 임피던스가 저감된 복합 전자 부품 및 그 실장 기판을 제공할 수 있다.

도 1은 본 발명의 일 실시 형태에 따른 복합 전자 부품을 개략적으로 도시한 투명사시도이다.
도 2는 도 1의 복합 전자 부품에서 캡슐부를 제외하고 도시한 사시도이다.
도 3은 도 1의 복합 전자 부품에 적용되는 적층형 커패시터의 내부 전극 구조를 도시한 분리사시도이다.
도 4는 도 2의 분리사시도이다.
도 5는 도 1의 복합 전자 부품에서 기판의 저면도이다.
도 6은 본 발명의 일 실시 형태에 따른 복합 전자 부품의 등가회로도이다.
도 7은 본 발명의 다른 실시 형태에 따른 복합 전자 부품에서 캡슐부를 제외하고 개략적으로 도시한 사시도이다.
도 8은 도 7의 적층형 커패시터를 도시한 사시도이다.
도 9는 도 8의 적층형 커패시터의 내부 전극 구조를 도시한 분리사시도이다.
도 10은 본 발명의 또 다른 실시 형태에 따른 복합 전자 부품에서 캡슐부를 제외하고 개략적으로 도시한 사시도이다.
도 11은 도 10의 분리사시도이다.
도 12은 도 10의 복합 전자 부품의 등가회로도이다.
도 13은 본 발명의 또 다른 실시 형태에 따른 복합 전자 부품을 개략적으로 도시한 투명사시도이다.
도 14는 도 13의 복합 전자 부품에서 캡슐부를 제외하고 도시한 사시도이다.
도 15는 도 14의 분리사시도이다.
도 16은 본 발명의 일 실시 예에 의한 복합 전자 부품과 종래의 복합 전자 부품의 입력 신호의 주파수 대비 임피던스(impedance)를 비교하여 나타낸 그래프이다.
도 17은 도 1의 복합 전자 부품이 회로 기판에 실장된 모습을 도시한 사시도이다.
도 18은 본 발명의 복합 전자 부품이 LSI 전원회로의 디커플링 커패시터(decoupling capacitor)로 사용되는 일 실시 예를 개략적으로 나타낸 회로도이다.
도 19는 도 18의 복합 전자 부품의 전류변화 및 전압변동을 나타낸 그래프이다.

본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다.

또한, 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

또한 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할 때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다.

본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.

복합 전자 부품

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.

도 1은 본 발명의 일 실시 형태에 따른 복합 전자 부품을 개략적으로 도시한 투명사시도이고, 도 2는 도 1의 복합 전자 부품에서 캡슐부를 제외하고 도시한 사시도이고, 도 3은 도 1의 복합 전자 부품에 적용되는 적층형 커패시터의 내부 전극 구조를 도시한 분리사시도이고, 도 4는 도 2의 분리사시도이고, 도 5는 도 1의 복합 전자 부품에서 기판의 저면도이다.

도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 복합 전자 부품(1)은, 세라믹 바디(110)와 세라믹 바디(110)의 두께 방향의 일면에 서로 이격되게 배치되는 복수의 외부 전극을 포함하는 적층형 커패시터(100), 탄탈 커패시터(200), 일면에 상기 복수의 외부 전극 및 탄탈 커패시터(200)의 일면과 접속되는 복수의 커패시터 실장용패턴을 가지고 타면에 상기 커패시터 실장용패턴과 대응되는 복수의 외부실장용패턴을 가지는 기판(300), 캡슐부(500) 및 상기 커패시터 실장용패턴과 상기 외부실장용패턴을 서로 대응되게 연결하는 복수의 연결 단자를 포함한다.

본 실시 형태의 적층형 커패시터(100)는 세라믹 바디(110) 및 제1 내지 제4 외부 전극(131-134)을 포함한다.

세라믹 바디(110)는 폭 방향으로 적층되는 복수의 유전체층(111) 및 유전체층(111)을 사이에 두고 폭 방향으로 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하며, 이렇게 적층된 유전체층(111)과 제1 및 제2 내부 전극(121, 122)를 소성하여 형성될 수 있다.

이러한 세라믹 바디(110)는 두께 방향으로 서로 대향하는 제1 및 제2 면, 길이 방향으로 서로 대향하는 제3 및 제4 면, 폭 방향으로 서로 대향하는 제5 및 제6 면을 포함하는 대략적인 육면체 형상을 가질 수 있다.

유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO₃)계 또는 티탄산스트론튬(SrTiO₃)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

도 3을 참조하면, 제1 내부 전극(121)은 세라믹 바디(110)의 제3 및 제4 면을 통해 노출된다.

제2 내부 전극(122)은 제1 내부 전극(121)과 오버랩 되는 제1 바디부(122a)와 제1 바디부(122a)에서 상하로 연장되어 세라믹 바디(110)의 제1 및 제2 면을 통해 각각 노출되는 제1 및 제2 리드부(122b, 122c)를 포함할 수 있다.

이때, 제1 및 제2 내부 전극(121, 122)의 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 적어도 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.

도 4 및 도 5를 참조하면, 제1 및 제2 외부 전극(131, 132)은 세라믹 바디(110)의 두께 방향의 제1 면에서 길이 방향의 제3 및 제4 면에 까지 각각 연장되게 배치되며, 제1 내부 전극(121)의 제3 및 제4 면을 통해 노출되는 양 단부와 각각 접촉되어 전기적으로 연결될 수 있다.

이때, 제1 및 제2 외부 전극(131, 132)은 세라믹 바디(110)의 폭 방향의 제5 및 제6 면에 까지 연장되게 형성될 수 있다.

제3 및 제4 외부 전극(133, 134)은 세라믹 바디(110)의 제1 및 제2 면에 각각 배치되고, 제2 내부 전극(122)의 제1 및 제2 리드부(122b, 122c)의 제1 및 제2 면을 통해 노출되는 부분과 각각 접촉되어 전기적으로 연결될 수 있다.

본 실시 형태의 복합 전자 부품은 후술하는 바와 같이 적층형 커패시터(100)와 탄탈 커패시터(200)를 포함하는 복합체를 둘러싸도록 배치된 캡슐부(500)를 포함하기 때문에, 적층형 커패시터(100)의 제1 내지 제4 외부 전극(131-134) 상에 별도의 도금층을 형성할 필요가 없다.

즉, 외부 전극에 도금층을 형성하지 않더라도 적층형 커패시터(100)의 세라믹 바디(110) 내부로 도금액 침투에 의한 신뢰성 저하의 문제가 발생하지 않는다.

탄탈 커패시터(200)는 탄탈 바디(210) 및 탄탈 와이어(220)를 포함한다. 탄탈 커패시터(200)는 적층형 커패시터(100)와 폭 방향으로 일정 간격을 두고 이격되게 배치된다.

탄탈 바디(210)는 탄탈 분말 소결체를 포함한다. 본 실시 형태에서, 탄탈 와이어(220)는 길이 방향의 일부가 탄탈 바디(210)의 길이 방향의 일면을 통해 노출되도록 탄탈 바디(210) 내부에 일부 영역이 매설된다.

기판(300)은 기판 바디(310)와 기판 바디(310)의 일면에 배치되는 복수의 커패시터 실장용패턴 및 기판 바디(310)의 타면에 배치되는 복수의 외부실장용패턴을 포함한다.

본 실시 형태에서, 상기 커패시터 실장용패턴은, 제1 내지 제4 커패시터 실장용패턴(321-324)를 포함한다.

이때, 제1 내지 제4 커패시터 실장용패턴(321-324)은 예컨대 구리와 같은 금속으로 이루어질 수 있다.

제1 및 제2 커패시터 실장용패턴(321, 322)은 길이 방향으로 이격되게 배치되고 제1 및 제2 외부 전극(131, 132)와 각각 접촉되어 전기적으로 연결된다.

제3 커패시터 실장용패턴(323)은 제1 및 제2 커패시터 실장용패턴(321, 322) 사이에 배치되고, 제3 외부 전극(133)과 접촉되어 전기적으로 연결된다.

이때, 제1 내지 제3 외부 전극(131-133)은 도전성 수지 페이스트나 솔더 등을 통해 제1 내지 제3 커패시터 실장용패턴(321-323)과 접속될 수 있다.

제4 커패시터 실장용패턴(324)은 제1 및 제2 커패시터 실장용패턴(321-322)과 폭 방향으로 이격되게 배치되고, 제3 커패시터 실장용패턴(323)과 연결되며 그 위에 탄탈 바디(210)가 접촉되어 전기적으로 연결된다. 이와 같이 적층형 커패시터(100)의 제3 및 제4 외부 전극(133, 134)과 탄탈 바디(210)는 제3 커패시터 실장용 패턴(323)에 의해 동일한 그라운드 단자로 묶이게 되므로 기판(300)의 패턴 구성이 보다 간단해질 수 있다.

본 실시 형태에서, 상기 외부실장용패턴은, 제1 내지 제4 외부실장용패턴(331, 334)를 포함한다.

제1 및 제2 외부실장용패턴(331, 332)은 길이 방향으로 이격되게 배치되며, 이때 제1 외부실장용패턴(331)은 제1 및 제4 커패시터 실장용패턴(321, 324)과 상하로 대응되고, 제2 외부실장용패턴(332)은 제2 및 제4 커패시터 실장용패턴(322, 324)과 상하로 대응된다.

제3 및 제4 외부실장용패턴(333, 334)은 제1 및 제2 외부실장용패턴(331, 332) 사이에 배치되고, 이때 제3 외부실장용패턴(333)은 제3 커패시터 실장용패턴(323)과 상하로 대응되고, 제4 외부실장용패턴(334)은 제4 커패시터 실장용패턴(324)과 상하로 대응된다.

이때, 제1 내지 제4 외부실장용패턴(331-324)은 예컨대 구리와 같은 금속으로 이루어질 수 있다.

이때, 제1 내지 제3 외부 전극(131-133) 및 탄탈 바디(210)와 기판(310)의 커패시터 실장용패턴 사이에는 필요시 도전성 접착층(미도시)이 각각 배치될 수 있다.

이때, 상기 도전성 접착층은 솔더, 은(Ag) 또는 도전성 페이스트와 같은 재료를 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

또한, 각각의 대응하는 커패시터 실장용패턴과 외부실장용패턴은 서로 연결되는데, 예컨대 상기 커패시터 실장용패턴과 상기 외부실장용패턴의 일부를 기판 바디의 선단으로 노출시켜 이 노출된 부분을 연결 단자를 이용하여 서로 연결시킬 수 있다.

즉, 제1 및 제2 커패시터 실장용패턴(321, 322)은 기판 바디(310)의 길이 방향의 양면을 통해 각각 노출되고, 제3 커패시터 실장용패턴(323)은 기판 바디(310)의 폭 방향의 일면을 통해 노출되고, 제4 커패시터 실장용패턴(324)은 기판 바디(310)의 폭 방향의 타면을 통해 노출되는 연장부(324a)를 가질 수 있다.

그리고, 제1 및 제2 외부실장용패턴(331, 332)는 기판 바디(310)의 길이 방향의 양면을 통해 각각 노출되고, 제3 및 제4 외부실장용패턴(333, 334)는 폭 방향의 양면을 통해 각각 노출될 수 있다.

이때, 상기 연결 단자는, 기판 바디(310)의 길이 방향의 일면에 배치되고 제1 커패시터 실장용패턴(321)과 제1 외부실장용패턴(331)을 연결하는 제1 연결 단자(511)와, 기판 바디(310)의 길이 방향의 타면에 배치되고 제2 커패시터 실장용패턴(322)과 제2 외부실장용패턴(332)을 연결하는 제2 연결 단자(512)와, 기판 바디(310)의 폭 방향의 일면에 배치되고 제3 커패시터 실장용패턴(323)과 제3 외부실장용패턴(333)을 연결하는 제3 연결 단자(513)와, 기판 바디(310)의 폭 방향의 타면에 배치되고 제4 커패시터 실장용패턴(324)의 연장부(324a)와 제4 외부실장용패턴(334)을 연결하는 제4 연결 단자(514)를 포함할 수 있다. 또한, 상기 연결 단자들은 필요시 표면에 도금 등의 표면처리가 될 수 있다.

캡슐부(500)는 세라믹 바디(110) 및 탄탈 바디(210)를 커버하도록 형성된다.

캡슐부(500)는 적층형 커패시터(100)와 탄탈 커패시터(200)를 외부 환경으로부터 보호하고, 적층형 커패시터(100)와 탄탈 바디(210)가 서로 절연되도록 하는 역할을 한다.

또한, 캡슐부(300)는 예컨대 에폭시나 실리카 계열의 EMC 등으로 이루어지며, 본 발명이 이에 한정되는 것은 아니다.

이와 같이, 캡슐부(500)로 인하여 본 발명의 일 실시 형태에 따른 복합 전자 부품(1)은 적층형 커패시터(100)와 탄탈 커패시터(200)가 결합된 하나의 부품으로 구현될 수 있다.

한편, 캡슐부(500) 내에서, 적층형 커패시터(100)의 세라믹 바디(110)와 탄탈 커패시터(200)의 탄탈 바디(210) 사이에 절연부재(400)가 배치될 수 있다.

절연부재(400)는 적층형 커패시터(100)의 외부 전극들과 탄탈 커패시터(200)의 탄탈 바디(210)이 예기치 않게 접속되어 쇼트가 발생되는 것을 더 효과적으로 방지하는 역할을 한다.

위와 같은 구조에 따라, 도 6에 도시된 바와 같이, 본 실시 형태의 탄탈 커패시터(200)는 제1 및 제4 연결 단자(511, 514)와 연결되며, 본 실시 형태의 복합 전자 부품(1)에서 적층형 커패시터(100)와 탄탈 커패시터(200)는 서로 병렬로 연결될 수 있다.

이렇게 탄탈 커패시터(200)가 내부 리드 프레임이 없는 구조로서 탄탈 와이어(220)가 캡슐부(500)의 길이 방향의 일면으로 노출되면 탄탈 커패시터(200)의 용량을 종래의 프레임을 갖는 탄탈 커패시터에 비해 향상시킬 수 있다.

또한, 본 실시 형태는, 정전 용량 체적 효율이 높은 탄탈 커패시터와 적층형 커패시터를 하나의 전자 부품으로 복합화함으로써 고용량 및 저ESL을 실현할 수 있다.

탄탈 커패시터는 고체전해 커패시터로 DC-Bias 특성 및 온도 특성이 안정적이다. 그러나, ESL 및 ESR이 높아 고주파에서 임피던스가 줄어들지 않는다는 단점이 있다.

적층형 커패시터는 고주파 특성은 뛰어나지만, DC-Bias 특성 및 온도 특성에 따라 정전 용량이 저하되는 단점이 있다.

LSI의 전원 회로에 사용되는 디커플링 커패시터는 LSI에 흐르는 급격한 전류 변화와 배선 인덕턴스에 의해 발생하는 전압 변동을 흡수하여 전원 전압을 안정시키므로 정전 용량이 크고 ESL이 작아야 한다.

본 실시 형태에 따르면, 적층형 커패시터와 탄탈 커패시터가 결합된 복합 전자 부품의 구조를 통해 적층형 커패시터와 탄탈 커패시터의 단점을 서로 보완하고, 안정된 정전 용량과 고주파 특성이 우수한 디커플링 커패시터를 제공할 수 있다.

탄탈 커패시터는 고용량과 우수한 DC-Bias 특성을 구현할 수 있으며, 기판에 실장시 어쿠스틱 노이즈를 발생시키지 않는 특성을 가진다. 그러나, 탄탈 커패시터는 ESR이 높은 문제가 있다.

적층형 커패시터는 ESR과 ESL은 낮지만, 탄탈 커패시터에 비해 DC-Bias 특성이 좋지 못하고 용량이 낮은 단점이 있다.

본 발명의 일 실시 형태에 따른 복합 전자 부품은 적층형 커패시터와 탄탈 커패시터가 결합된 복합체를 포함하기 때문에, 탄탈 커패시터의 단점인 높은 ESR을 감소시킬 수 있고, 적층형 커패시터의 단점인 DC-Bias 특성 저하를 개선할 수 있다.

도 7은 본 발명의 다른 실시 형태에 따른 복합 전자 부품에서 캡슐부를 제외하고 개략적으로 도시한 사시도이고, 도 8은 도 7의 적층형 커패시터를 도시한 사시도이고, 도 9는 도 8의 적층형 커패시터의 내부 전극 구조를 도시한 분리사시도이다.

여기서, 탄탈 커패시터, 캡슐부 및 기판의 구조는 앞서 설명한 일 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 적층형 커패시터를 도시하여 이를 토대로 구체적으로 설명하기로 한다.

도 7 내지 도 9를 참조하면, 본 발명의 다른 실시 형태로서, 적층형 커패시터(1000)가 실장 면 쪽으로 3개의 외부 전극을 가지도록 구성될 수 있다.

본 실시 형태에서, 적층형 커패시터(1000)는 세라믹 바디(1100)의 두께 방향의 일면에 서로 이격되게 제5 및 제6 외부 전극(1310, 1320)이 배치되고, 세라믹 바디(1100)의 두께 방향의 일면에서 제5 및 제6 외부 전극(1310, 1320) 사이에 제7 외부 전극(1330)이 배치된다.

이때, 제5 및 제5 외부 전극(1310, 1320)은 세라믹 바디(1100)의 길이 방향의 일면의 일부와 폭 방향의 양면의 일부까지 각각 연장되게 형성될 수 있다.

또한, 제7 외부 전극(1330)은 세라믹 바디(1100)의 폭 방향의 양면의 일부까지 연장되게 형성될 수 있다.

그리고, 세라믹 바디(1100)는, 폭 방향으로 적층된 복수의 유전체층(1110) 및 유전체층(1110)을 사이에 두고 폭 방향으로 번갈아 배치되는 제3 및 제4 내부 전극(1210, 1220)을 포함한다.

제3 내부 전극(1210)은 제2 바디부(1210b)와 제2 바디부(1210b)에서 세라믹 바디(1100)의 두께 방향의 일면을 통해 노출되어 제5 및 제6 외부 전극(1310, 1320)과 각각 접촉되어 전기적으로 연결되는 제3 및 제4 리드부(1210b, 1210c)를 가진다.

제4 내부 전극(1220)은 제2 바디부(1210a)와 오버랩 되는 제3 바디부(1220a)와 제3 바디부(1220a)에서 세라믹 바디(1100)의 두께 방향의 일면을 통해 노출되어 제7 외부 전극(1330)과 접촉되어 전기적으로 연결되는 제5 리드부(1220b)를 가진다.

도 10은 본 발명의 또 다른 실시 형태에 따른 복합 전자 부품에서 캡슐부를 제외하고 개략적으로 도시한 사시도이고, 도 11은 도 10의 분리사시도이다.

여기서, 적층형 커패시터 및 캡슐부의 구조는 앞서 설명한 일 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 탄탈 커패시터와 기판(단자)을 도시하여 이를 토대로 구체적으로 설명하기로 한다.

본 실시 형태에서 탄탈 커패시터는 캡슐부(300) 내에서 길이 방향으로 적어도 2개 이상이 이격되게 배치될 수 있다.

본 실시 형태의 제1 및 제2 탄탈 커패시터(2100, 2200)는 길이 방향으로 이격되게 배치되는 제1 및 제2 탄탈 바디(2110, 2210)와 제1 및 제2 탄탈 바디(2110, 2210)에서 서로 대향되는 면을 통해 인출되는 제1 및 제2 탄탈 와이어(2120, 2220)를 각각 포함한다.

이때, 커패시터 실장용패턴은 길이 방향으로 이격되게 배치되는 제5 및 제6 커패시터 실장용패턴(3210, 3220)과 제5 및 제6 커패시터 실장용패턴(3210, 3220) 사이에 이격되게 배치되는 제7 및 제8 커패시터 실장용패턴(3230, 3240)을 포함한다.

제5 내지 제7 커패시터 실장용패턴에는 제1 내지 제3 외부 전극이 각각 접촉되어 전기적으로 연결된다.

제1 탄탈 바디는 제5 및 제8 커패시터 실장용패턴과 접촉되어 전기적으로 연결되고, 제2 탄탈 바디는 제6 및 제8 커패시터 실장용패턴과 접촉되어 전기적으로 연결된다.

이때, 제7 및 제8 커패시터 실장용패턴(3230, 3240)을 서로 연결되고, 제8 커패시터 실장용패턴(3240)은 기판 바디(3100)의 폭 방향의 일면으로 노출되는 연장부(3240a)를 가질 수 있다.

이와 같이 적층형 커패시터(100)의 외부 전극(133, 134)과 탄탈 바디(210)는 제7 및 제8 커패시터 실장용패턴(3230, 3240)의 연결에 의해 동일한 그라운드 단자로 묶이게 되므로 기판(300)의 패턴 구성이 보다 간단해질 수 있다.

또한, 제1 및 제2 탄탈 와이어(2120, 2220))는 캡슐부(500) 외부로 노출되어 외부 단자(미도시)에 의해, 도 12에 도시된 바와 같이, 각각 제5 및 제6 단자 패턴(3210, 3220)과 접속되어 제1 및 제2 탄탈 커패시터(2100, 2200)가 서로 병렬로 연결되도록 할 수 있다.

위와 같이 복합 전자 부품이 복수의 탄탈 커패시터를 포함하면, 저주파의 ESR이 더 낮아져 광대역에서 임피던스를 낮출 수 있으며, 디커플링 효과를 더 개선할 수 있다.

한편, 도면부호 3310, 3320, 3340은 각각 제1, 제2 및 제4 외부실장용패턴을 나타낸다. 커패시터 실장용패턴들과 외부실장용패턴들의 연결 구조는 앞서 설명한 일 실시 형태와 유사하므로 중복을 피하기 위하여 이하 상세한 설명은 생략한다.

도 13은 본 발명의 또 다른 실시 형태에 따른 복합 전자 부품을 개략적으로 도시한 투명사시도이고, 도 14는 도 13의 복합 전자 부품에서 캡슐부를 제외하고 도시한 사시도이고, 도 15는 도 14의 분리사시도이다.

여기서, 앞서 설명한 일 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 적층형 커패시터, 탄탈 커패시터 및 기판(단자)을 도시하여 이를 토대로 구체적으로 설명하기로 한다.

도 13 내지 도 15를 참조하면, 본 발명의 또 다른 실시 형태로서, 탄탈 커패시터(2300)는 탄탈 와이어(2320)이 탄탈 바디(2310)의 폭 방향의 일면을 통해 노출되도록 형성될 수 있다.

이때, 커패시터 실장용패턴은 길이 방향으로 양 끝에 배치되는 제9 및 제10 커패시터 실장용패턴(3610, 3620)과 제9 및 제10 커패시터 실장용패턴(3610, 3620) 사이에서 폭 방향으로 이격되게 배치되는 제11 및 제12 커패시터 실장용패턴(3630, 3640)을 포함한다.

제11 내지 제12 커패시터 실장용패턴(3630, 3640)은 연결부에 의해 서로 연결된다.

그리고, 제1 내지 제3 외부 전극은 제9 내지 제11 커패시터 실장용패턴(3610, 3620, 3630)과 각각 접촉되어 전기적으로 연결된다.

탄탈 바디는 제9, 제10 및 제12 커패시터 실장용패턴(3610, 3620, 3640)과 접촉되어 전기적으로 연결된다.

이때, 탄탈 와이어(2320)는 제12 커패시터 실장용패턴(2640)에 접속부(3641)를 상향 돌출되게 형성하여 서로 접촉시켜 전기적으로 연결할 수 있다.

다른 예로서, 탄탈 와이어(2320)는 캡슐부(500) 외부로 노출되어 외부 단자(미도시)에 의해 제12 단자 패턴(3640)과 전기적으로 연결될 수 있다.

도 16은 본 발명의 일 실시 예에 의한 복합 전자 부품과 다른 비교 예에 의한 입력 신호의 주파수 대비 임피던스를 나타낸 그래프이다.

여기서, 비교 예는 2단자형 적층 세라믹 커패시터와 탄탈 커패시터를 하나의 복합 전자 부품으로 구성한 것이다.

도 16을 참조하면, 실시 예 및 비교 예는, 저주파 영역에서는 탄탈 커패시터의 임피던스가 나타나고, 고주파 영역에서는 적층 세라믹 커패시터의 임피던스가 나타난다.

따라서, 자기 공진 주파수(Self Resonant Frequency, SRF)를 기준으로 이전 혹은 이후의 주파수 영역 중 적어도 한 영역에 임피던스의 변곡점이 발생한다.

상기 임피던스의 변곡점은 자기 공진 주파수(SRF)를 기준으로 이전 혹은 이후의 주파수 영역 중 적어도 한 영역에 발생하거나, 이전 및 이후의 주파수 영역 모두에 발생할 수 있다.

위와 같이 임피던스의 변곡점이 자기 공진 주파수를 기준으로 이전 혹은 이후의 주파수 영역 중 적어도 한 영역에서 발생하면, 전자 부품의 ESR이 낮아진다.

또한, 실시 예는 비교 예에 비해 고주파에서의 임피던스가 더 낮게 나타나 디커플링 성능이 더 우수하다고 볼 수 있다. 비교 예는 리드 프레임의 인덕턴스에 의해 ESL이 증가하기 때문이다.

따라서, 실시 예의 경우 비교 예 대비 자기공진주파수(SRF)가 고주파로 이동되면서 낮은 임피던스를 나타내고 있으며, 이에 전기적 특성이 비교 예에 비해 상대적으로 개선된 것을 알 수 있다.

위와 같이 실시 예는, 리드 프레임을 사용하지 않고 직접 단자 전극에 적층 세라믹 커패시터와 탄탈 커패시터를 접속하기 때문에, ESL의 증가가 거의 없으며 양호한 고주파 특성을 나타낼 수 있어서 LSI의 전압 변동이나 고주파 노이즈를 저감할 수 있다.

복합 전자 부품의 실장 기판

본 발명의 다른 측면은, 상부에 복수의 전극 패드를 갖는 회로 기판을 포함하며, 회로 기판 위에 복합 전자 부품이 설치된다.

도 19는 도 1의 복합 전자 부품이 회로 기판에 실장된 모습을 도시한 사시도이다.

도 19를 참조하면, 본 실시 형태에 따른 복합 전자 부품의 실장 기판(600)은 복합 전자 부품이 실장되는 회로 기판(610)과, 회로 기판(610)의 상면에 서로 이격되게 형성된 제1 내지 제4 전극 패드(611, 612, 613, 미도시)를 포함한다. 상기 제4 전극 패드는 폭 방향으로 제3 전극 패드(613)와 이격되게 배치되고, 그 위에 제3 외부실장용패턴이 접속된다.

위와 같이, 상기 복합 전자 부품은 제1 내지 제4 외부실장용패턴이 각각 제1 내지 제4 전극 패드 위에 각각 접촉되게 위치한 상태에서 솔더(621, 622, 623)에 의해 회로 기판(610)과 전기적으로 연결될 수 있다.

한편, 도 19에서는 도 1의 복합 전자 부품을 회로 기판에 실장한 구조를 도시하여 설명하고 있으나, 다른 실시 형태의 복합 전자 부품도 유사한 형태로 회로 기판 상에 실장하여 구성할 수 있다.

도 18은 본 발명의 복합 전자 부품이 LSI 전원회로의 디커플링 커패시터(decoupling capacitor)로 사용되는 일 실시 예를 개략적으로 나타낸 회로도이고, 도 19는 도 18의 복합 전자 부품의 전류변화 및 전압변동을 나타낸 그래프이다.

도 18 및 도 19를 참조하면, 디커플링 커패시터는 LSI에 흐르는 급격한 전류변화와 배선 인덕턴스에 의해 발생하는 전압변동을 흡수하여 전원전압을 안정시키는 역할을 한다. 본 발명의 일 실시 예에 의한 복합 전자 부품을 LSI 전원회로에 사용되는 디커플링 커패시터로 적용하는 경우, 도시된 바와 같이, 정전 용량이 크고 ESL이 작아 상기의 전류변화와 배선 인덕턴스에 의해 발생하는 전압변동 흡수가 잘 이루어지는 것을 알 수 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

1 ; 복합 전자 부품
100, 100', 1000 ; 적층형 커패시터
110, 1100 ; 세라믹 바디
111, 1110 ; 유전체층
121, 122 ; 제1 및 제2 내부 전극
200, 2300 ; 탄탈 커패시터
210, 2310 ; 탄탈 바디
220, 2320 ; 탄탈 와이어
300, 3000, 3500 ; 기판
310, 3510 ; 기판 바디
321-324 ; 제1 내지 제4 커패시터 실장용패턴
331-334 ; 제1 내지 제4 외부실장용패턴
400 ; 절연부재
500 ; 캡슐부
511-514 ; 제1 내지 제4 연결 단자
600 ; 실장 기판
610 ; 회로 기판
611-613 ; 제1 내지 제3 전극 패드
621-623 ; 솔더
1210, 1220 ; 제3 및 제4 내부 전극
1310, 1320, 1330 ; 제5 내지 제8 외부 전극
2100, 2200 ; 제1 및 제2 탄탈 커패시터
2110, 2210 ; 제1 및 제2 탄탈 바디
2120, 2220 ; 제1 및 제2 탄탈 와이어
3210, 3220, 3230, 3240 ; 제5 내지 제8 커패시터 실장용패턴
3610, 3620, 3630, 3640 ; 제9 내지 제12 커패시터 실장용패턴

Claims (14)

1. 세라믹 바디 및 상기 세라믹 바디의 두께 방향의 일면에 서로 이격되게 배치된 복수의 외부 전극을 포함하는 적층형 커패시터;
   탄탈 바디와 상기 탄탈 바디에 일부가 매설된 탄탈 와이어를 포함하며, 상기 적층형 커패시터와 폭 방향으로 이격되게 배치되는 탄탈 커패시터;
   일면에 상기 복수의 외부 전극 및 상기 탄탈 바디의 두께 방향의 일면과 접속되도록 복수의 커패시터 실장용패턴이 배치되고, 타면에 상기 커패시터 실장용패턴과 각각 대응되는 복수의 외부실장용패턴이 배치되는 기판;
   상기 기판의 외부실장용패턴과 상기 탄탈 와이어가 노출되도록 상기 적층형 커패시터 및 상기 탄탈 커패시터를 캡슐화(encapsulation)하는 캡슐부; 및
   상기 커패시터 실장용패턴과 상기 외부실장용패턴을 서로 연결하는 복수의 연결 단자; 를 포함하고,
   상기 적층형 커패시터는, 상기 세라믹 바디의 두께 방향의 일면에서 길이 방향의 양면까지 각각 연장되게 배치되는 제1 및 제2 외부 전극, 상기 제1 및 제2 외부 전극 사이에 배치되는 제3 외부 전극 및 상기 세라믹 바디의 두께 방향의 타면에 상기 제3 외부 전극과 대응되게 배치되는 제4 외부 전극을 포함하며,
   상기 커패시터 실장용패턴은, 상기 제1 및 제2 외부 전극과 각각 접속되는 제1 및 제2 커패시터 실장용패턴, 및 상기 제3 외부 전극과 상기 탄탈 바디에 각각 접속되고 서로 연결되는 제3 및 제4 커패시터 실장용패턴을 포함하고,
   상기 외부실장용패턴은, 상기 제1 및 제4 커패시터 실장용패턴과 접속되는 제1 외부실장용패턴, 상기 제2 및 제4 커패시터 실장용패턴과 접속되는 제2 외부실장용패턴, 및 상기 제3 및 제4 커패시터 실장용패턴과 각각 접속되는 제3 및 제4 외부실장용패턴을 포함하는,
   복합 전자 부품.
   
2. 제1항에 있어서,
   상기 세라믹 바디와 상기 탄탈 바디 사이에 배치되는 절연부재를 더 포함하는 복합 전자 부품.
   
3. 제1항에 있어서,
   상기 세라믹 바디는, 폭 방향으로 적층되는 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고,
   상기 제1 내부 전극은 상기 세라믹 바디의 길이 방향의 양면을 통해 노출되어 상기 제1 및 제2 외부 전극과 각각 접속되고,
   상기 제2 내부 전극은 상기 세라믹 바디의 두께 방향의 양면을 통해 각각 노출되어 상기 제3 및 제4 외부 전극과 각각 접속되는 제1 및 제2 리드부를 가지는 복합 전자 부품.
   
4. 삭제
5. 삭제
6. 제1항에 있어서,
   상기 제3 및 제4 외부 전극이 서로 연결되는 복합 전자 부품.
   
7. 제1항에 있어서,
   상기 적층형 커패시터는, 상기 세라믹 바디의 두께 방향의 일면에 서로 이격되게 배치되는 제5 및 제6 외부 전극, 및 상기 상기 제5 및 제6 외부 전극 사이에 배치되는 제7 외부 전극을 포함하며,
   상기 세라믹 바디는, 폭 방향으로 적층되는 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 제3 및 제4 내부 전극을 포함하고,
   상기 제3 내부 전극은 상기 세라믹 바디의 두께 방향의 일면을 통해 노출되어 상기 제5 및 제6 외부 전극과 각각 접속되는 제3 및 제4 리드부를 가지고,
   상기 제4 내부 전극은 상기 세라믹 바디의 두께 방향의 일면을 통해 노출되어 상기 제7 외부 전극과 접속되는 제5 리드부를 가지는 복합 전자 부품.
   
8. 제1항에 있어서,
   상기 탄탈 커패시터는, 상기 탄탈 와이어가 상기 탄탈 바디의 길이 방향의 일면을 통해 노출되는 복합 전자 부품.
   
9. 세라믹 바디 및 상기 세라믹 바디의 두께 방향의 일면에 서로 이격되게 배치된 복수의 외부 전극을 포함하는 적층형 커패시터;
   탄탈 바디와 상기 탄탈 바디에 일부가 매설된 탄탈 와이어를 포함하며, 상기 적층형 커패시터와 폭 방향으로 이격되게 배치되는 탄탈 커패시터;
   일면에 상기 복수의 외부 전극 및 상기 탄탈 바디의 두께 방향의 일면과 접속되도록 복수의 커패시터 실장용패턴이 배치되고, 타면에 상기 커패시터 실장용패턴과 각각 대응되는 복수의 외부실장용패턴이 배치되는 기판;
   상기 기판의 외부실장용패턴과 상기 탄탈 와이어가 노출되도록 상기 적층형 커패시터 및 상기 탄탈 커패시터를 캡슐화(encapsulation)하는 캡슐부; 및
   상기 커패시터 실장용패턴과 상기 외부실장용패턴을 서로 연결하는 복수의 연결 단자; 를 포함하고,
   상기 탄탈 커패시터는, 상기 캡슐부 내에 길이 방향으로 적어도 2개 이상이 이격되게 배치되고,
   상기 탄탈 커패시터는, 길이 방향으로 이격되게 배치되는 제1 및 제2 탄탈 바디와 상기 제1 및 제2 탄탈 바디에 서로 대향되게 형성되는 제1 및 제2 탄탈 와이어를 각각 포함하는 제1 및 제2 탄탈 커패시터를 포함하고,
   상기 적층형 커패시터는, 상기 세라믹 바디의 두께 방향의 일면에서 길이 방향의 양면까지 각각 연장되게 배치되는 제1 및 제2 외부 전극, 상기 제1 및 제2 외부 전극 사이에 배치되는 제3 외부 전극 및 상기 세라믹 바디의 두께 방향의 타면에 상기 제3 외부 전극과 대응되게 배치되는 제4 외부 전극을 포함하며,
   상기 커패시터 실장용패턴은, 길이 방향으로 이격되게 배치되고 상기 제1 및 제2 외부 전극과 각각 접속되는 제9 및 제10 커패시터 실장용패턴, 및 상기 제9 및 제10 커패시터 실장용패턴 사이에 배치되고 서로 연결되는 제11 및 제12 단자 패턴을 포함하며,
   상기 제3 외부 전극은 상기 제11 단자 패턴과 접속되고, 상기 제1 탄탈 바디는 제9 및 제 12 단자 패턴과 접속되고, 상기 제2 탄탈 바디는 제10 및 제12 단자 패턴과 접속되는,
   복합 전자 부품.
   
10. 삭제
11. 삭제
12. 세라믹 바디 및 상기 세라믹 바디의 두께 방향의 일면에 서로 이격되게 배치된 복수의 외부 전극을 포함하는 적층형 커패시터;
    탄탈 바디와 상기 탄탈 바디에 일부가 매설된 탄탈 와이어를 포함하며, 상기 적층형 커패시터와 폭 방향으로 이격되게 배치되는 탄탈 커패시터;
    일면에 상기 복수의 외부 전극 및 상기 탄탈 바디의 두께 방향의 일면과 접속되도록 복수의 커패시터 실장용패턴이 배치되고, 타면에 상기 커패시터 실장용패턴과 각각 대응되는 복수의 외부실장용패턴이 배치되는 기판;
    상기 기판의 외부실장용패턴과 상기 탄탈 와이어가 노출되도록 상기 적층형 커패시터 및 상기 탄탈 커패시터를 캡슐화(encapsulation)하는 캡슐부; 및
    상기 커패시터 실장용패턴과 상기 외부실장용패턴을 서로 연결하는 복수의 연결 단자; 를 포함하고,
    상기 탄탈 커패시터는, 상기 탄탈 와이어가 상기 탄탈 바디의 폭 방향의 일면을 통해 노출되고,
    상기 적층형 커패시터는, 상기 세라믹 바디의 두께 방향의 일면에서 길이 방향의 양면까지 각각 연장되게 배치되는 제1 및 제2 외부 전극, 상기 제1 및 제2 외부 전극 사이에 배치되는 제3 외부 전극 및 상기 세라믹 바디의 두께 방향의 타면에 상기 제3 외부 전극과 대응되게 배치되는 제4 외부 전극을 포함하며,
    상기 커패시터 실장용패턴은, 길이 방향으로 양 끝에 배치되고 서로 연결되는 제13 및 제14 단자 패턴, 및 상기 제13 및 제14 단자 패턴 사이에서 폭 방향으로 이격되게 배치되는 제15 및 제16 단자 패턴을 포함하며,
    상기 제1 외부 전극이 상기 제13 단자 패턴과 접속되고, 상기 제2 외부 전극이 상기 제14 단자 패턴과 접속되고, 상기 제3 외부전극이 상기 제15 단자 패턴과 접속되고, 상기 탄탈 바디가 상기 제13, 제14 및 제16 단자 패턴과 접속되는 복합 전자 부품.
    
13. 삭제
14. 상부에 복수의 전극 패드를 갖는 회로 기판;
    상기 회로 기판의 전극 패드 위에 대응되는 외부실장용패턴이 각각 접속되어 상기 회로 기판 상에 실장되는 상기 제1 항 내지 제3항, 제6항 내지 제9항, 제12항 중 어느 한 항의 복합 전자 부품; 및
    상기 각각의 전극 패드와 상기 복합 전자 부품의 대응되는 외부실장용패턴을 각각 연결하는 복수의 솔더; 를 포함하는 복합 전자 부품의 실장 기판.

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