KR101843567B1 - 반도체 메모리 소자 및 그의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 174
- 238000000034 method Methods 0.000 title claims description 62
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 238000005530 etching Methods 0.000 claims description 32
- 239000000463 material Substances 0.000 claims description 29
- 230000035515 penetration Effects 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 262
- 239000010408 film Substances 0.000 description 83
- 239000012535 impurity Substances 0.000 description 50
- 238000003860 storage Methods 0.000 description 48
- 239000013078 crystal Substances 0.000 description 28
- 238000002955 isolation Methods 0.000 description 17
- 230000000903 blocking effect Effects 0.000 description 14
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 9
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000011049 filling Methods 0.000 description 7
- 230000010365 information processing Effects 0.000 description 7
- 238000013500 data storage Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 5
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 5
- 230000000149 penetrating effect Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000001953 recrystallisation Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 239000012528 membrane Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000010899 nucleation Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 1
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000000277 atomic layer chemical vapour deposition Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910021423 nanocrystalline silicon Inorganic materials 0.000 description 1
- 239000002105 nanoparticle Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0688—Integrated circuits having a three-dimensional layout
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
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- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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Abstract
반도체 소자가 제공된다. 셀 게이트 패턴들 및 셀 게이트 패턴들 상의 선택 게이트 패턴을 포함하는 적층 구조체 및 적층 구조체를 관통하여 기판과 전기적으로 연결되는 반도체 패턴이 제공된다. 반도체 패턴은 상기 셀 게이트 패턴들의 활성 영역인 제 1 영역 및 상기 선택 게이트 패턴의 활성 영역인 제 2 반도체 영역을 포함하고, 상기 제 2 영역의 결정립 크기는 상기 제 1 반도체 영역의 결정립 크기보다 크다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
전자 산업이 고도 발전함에 따라, 반도체 메모리 장치의 집적도가 증가되고 있다. 반도체 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인으로 작용하고 있다. 즉, 집적도가 높아질수록 반도체 메모리 장치의 제품 가격이 감소될 수 있다. 이에 따라, 반도체 메모리 장치의 집적도 향상에 대한 요구가 심화되고 있다. 통상적으로, 반도체 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 평면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 초고가의 장비들 및 반도체 제조 공정의 어려움 등에 의하여 패턴의 미세화가 점점 한계에 다다르고 있다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 향상된 반도체 메모리 소자 및 그 제조방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 반도체 메모리 소자 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 반도체 소자를 제공한다. 상기 소자는 셀 게이트 패턴들 및 상기 셀 게이트 패턴들 상의 선택 게이트 패턴을 포함하는 적층 구조체, 및 상기 적층 구조체를 관통하여 상기 기판과 전기적으로 연결되는 반도체 패턴을 포함하고, 상기 반도체 패턴은 상기 셀 게이트 패턴들의 활성 영역인 제 1 반도체 영역, 및 상기 선택 게이트 패턴의 활성 영역인 제 2 반도체 영역을 포함하고, 상기 제 2 반도체 영역의 결정립 크기는 상기 제 1 반도체 영역의 결정립 크기보다 클 수 있다.
일 실시예에 있어서, 상기 제 2 반도체 영역의 결정립들은 상기 기판의 표면과 평행한 방향으로의 폭보다 상기 기판에 수직한 방향으로의 길이가 더 클 수 있다.
일 실시예에 있어서, 상기 제 1 반도체 영역에 의해 둘러싸인 매립 패턴을 더 포함하고, 상기 매립 패턴의 상면은 상기 셀 게이트 패턴들 중 최상층과 상기 선택 게이트 패턴 사이에 제공될 수 있다.
일 실시예에 있어서, 상기 제 1 반도체 영역 및 상기 제 2 반도체 영역에 의해 둘러싸인 매립 패턴을 더 포함하고, 상기 매립 패턴의 상면은 상기 선택 게이트 패턴의 상면보다 높을 수 있다.
상기 기술적 과제를 달성하기 위한 반도체 소자의 제조 방법이 제공된다. 상기 방법은 기판 상에 반복적으로 번갈아 제 1 및 제 2 물질막들을 적층하는 것, 상기 제 1 및 제 2 물질막들을 패터닝하여 상기 기판을 노출하는 제 1 관통 영역을 형성하는 것, 상기 제 1 관통 영역 내에 제 1 반도체층 및 매립막을 차례로 형성하는 것, 제 1 반도체층의 일부를 식각하여 제 2 관통 영역을 형성하는 것, 및 상기 제 2 관통 영역 내에 제 2 반도체층을 형성하는 것을 포함하고, 상기 제 2 반도체층은 상기 제 2 관통 영역에 의하여 노출된 상기 제 1 반도체층을 씨드(seed)로 하는 에피택시얼 공정에 의해 형성될 수 있다.
일 실시예에 있어서, 상기 제 2 관통 영역을 형성하는 것은 상기 매립막의 상부를 식각하는 것을 더 포함하고, 식각된 상기 매립막의 상면은 식각된 상기 제 1 반도체층의 상면보다 높을 수 있다.
일 실시예에 있어서, 상기 제 2 물질막을 게이트 전극들로 교체하는 것을 더 포함하고, 상기 게이트 전극들은 셀 게이트 패턴들 및 상기 셀 게이트 패턴들 상의 선택 게이트 패턴을 포함하고, 상기 제 1 반도체층의 식각 공정은 상기 셀 게이트 패턴들 중 최상층과 상기 선택 게이트 패턴 사이의 깊이로 수행될 수 있다.
일 실시예에 있어서, 상기 제 2 관통 영역을 형성하는 것은 상기 매립막의 상부를 식각하는 것을 더 포함하고, 식각된 상기 매립막의 상면은 상기 선택 게이트 패턴의 하면 보다 낮을 수 있다.
일 실시예에 있어서, 상기 제 2 관통 영역을 형성하는 것은 상기 매립막의 상부를 식각하는 것을 더 포함하고, 상기 매립막의 식각 공정은 상기 선택 게이트 패턴의 상면보다 높은 깊이로 수행될 수 있다.
본 발명의 일 실시예에 따르면, 셀 게이트 패턴과 선택 게이트 패턴에 인접한 채널 영역들의 구조가 서로 다른 채널 패턴이 제공될 수 있다. 선택 게이트 패턴에 인접한 채널 영역들의 결정립 크기를 상대적으로 크게 형성하여 반도체 소자의 전기적 특성을 개선할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 회로도이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 소자의 사시도이다.
도 3은 도 2의 채널 구조체의 확대도이다.
도 4 내지 도 14는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들 및 상부면도들이다.
도 15는 본 발명의 제 2 실시예에 따른 반도체 소자의 사시도이다.
도 16은 도 15의 채널 구조체의 확대도이다.
도 17 내지 도 24는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들 및 상부면도이다.
도 25 및 도 26은 본 발명의 실시예들에 따른 정보 저장막의 구조를 설명하기 위한 사시도들이다.
도 27은 본 발명의 실시예들에 따른 형성된 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 28은 본 발명의 실시예들에 따른 반도체 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 29는 본 발명의 실시예들에 따른 반도체 소자를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 소자의 사시도이다.
도 3은 도 2의 채널 구조체의 확대도이다.
도 4 내지 도 14는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들 및 상부면도들이다.
도 15는 본 발명의 제 2 실시예에 따른 반도체 소자의 사시도이다.
도 16은 도 15의 채널 구조체의 확대도이다.
도 17 내지 도 24는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들 및 상부면도이다.
도 25 및 도 26은 본 발명의 실시예들에 따른 정보 저장막의 구조를 설명하기 위한 사시도들이다.
도 27은 본 발명의 실시예들에 따른 형성된 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 28은 본 발명의 실시예들에 따른 반도체 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 29는 본 발명의 실시예들에 따른 반도체 소자를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 층이 다른 층 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 층들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 층을 다른 영역 또는 층과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제 1막질로 언급된 막질이 다른 실시 예에서는 제 2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 소자는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL0-BL3) 및 상기 공통 소오스 라인(CSL)과 상기 비트 라인들(BL0-BL3) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
상기 공통 소오스 라인(CSL)은 반도체 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 상기 비트 라인들(BL0-BL3)은 반도체 기판으로부터 이격되어 그 상부에 배치되는 도전성 패턴들일 수 있다. 상기 비트 라인들(BL0-BL3)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 상기 셀 스트링들(CSTR)은 상기 공통 소오스 라인(CSL) 또는 기판 상에 2차원적으로 배열된다.
상기 셀 스트링들(CSTR) 각각은 상기 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트 라인(BL0-BL3)에 접속하는 스트링 선택 트랜지스터(SST) 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 상기 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL3) 사이에 배치되는, 접지 선택 라인(GSL), 상기 복수개의 워드 라인들(WL0-WL3) 및 스트링 선택 라인들(SSL0-SSL2)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
상기 접지 선택 트랜지스터들(GST)은 기판으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 상기 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 상기 접지 선택 라인(GSL)은 상기 공통 소오스 라인(CSL) 및 이에 가장 인접하는 메모리 셀 트랜지스터(MCT) 사이에 배치되는, 평판(plate) 모양 또는 빗(comb) 모양의 도전 패턴일 수 있다. 유사하게, 상기 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 상기 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 상기 워드 라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 상기 워드 라인들(WL0-WL3) 각각은 기판의 상부면에 평행한 평판 모양 또는 빗 모양의 도전 패턴일 수 있다. 한편, 하나의 셀 스트링(CSTR)은 상기 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 상기 공통 소오스 라인(CSL)과 상기 비트 라인들(BL0-BL3) 사이에는 다층의 워드 라인들(WL0-WL3)이 배치된다.
상기 셀 스트링들(CSTR) 각각은 상기 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 상기 비트 라인(BL0-BL3)에 접속하는 채널 구조체를 포함할 수 있다. 상기 채널 구조체는 반도체층을 포함할 수 있다. 상기 반도체층은 상기 접지 선택 라인(GSL) 및 상기 워드 라인들(WL0-WL3)을 관통하도록 형성될 수 있다. 이에 더하여, 반도체층은 몸체부 및 몸체부의 일단 또는 양단에 형성되는 불순물 영역들을 포함할 수 있다. 예를 들면, 드레인 영역이 반도체층의 상단에 형성될 수 있다.
한편, 상기 워드 라인들(WL0-WL3)과 반도체층 사이에는 정보 저장막이 배치될 수 있다. 일 실시예에 따르면, 정보 저장막은 전하저장막일 수 있다. 예를 들면, 정보 저장막은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
상기 접지 선택 라인(GSL)과 반도체층 사이 또는 상기 스트링 선택 라인들(SSL0-SSL2)과 반도체층 사이에는, 상기 접지 선택 트랜지스터(GST) 또는 상기 스트링 선택 트랜지스터(SST)의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 중의 적어도 하나의 게이트 절연막은 메모리 셀 트랜지스터(MCT)의 정보 저장막과 동일한 물질로 형성될 수 있지만, 통상적인 모스펫(MOSFET)을 위한 게이트 절연막일 수도 있다.
상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 상기 메모리 셀 트랜지스터들(MCT)은 반도체층을 채널 영역으로 사용하는 모스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 반도체층은, 상기 접지 선택 라인(GSL), 상기 워드 라인들(WL0-WL3) 및 상기 스트링 선택 라인들(SSL0-SSL2)과 함께, 모스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터(SST)은 상기 접지 선택 라인(GSL), 상기 워드 라인들(WL0-WL3) 및 상기 스트링 선택 라인들(SSL0-SSL2)로부터의 기생 전계(fringe field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.
도 2 및 도 3을 참조하여, 본 발명의 제 1 실시예에 따른 반도체 소자가 설명된다. 도 2는 본 발명의 제 1 실시예에 따른 반도체 소자의 사시도이고, 도 3은 도 2의 채널 구조체의 확대도이다.
도 2 및 3을 참조하면, 기판(100) 상에 적층 구조체가 제공된다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(100)은 제 1 도전형일 수 있다. 일 예로, 상기 제 1 도전형은 p형일 수 있다. 상기 적층 구조체는 상기 기판(100) 상에 반복적으로 번갈아 적층된 게이트 패턴들 및 절연 패턴들을 포함할 수 있다. 상기 게이트 패턴들은 하부 선택 게이트 패턴(157L), 셀 게이트 패턴들(157m, 157) 및 상부 선택 게이트 패턴(157U)을 포함할 수 있다. 상기 셀 게이트 패턴들은 최상층 셀 게이트 패턴(157m) 및 그 아래의 셀 게이트 패턴들(157)을 포함할 수 있다. 상기 기판(100)과 상기 하부 선택 게이트 패턴(157L) 사이에 버퍼 절연막(105)이 제공될 수 있다. 상기 버퍼 절연막(105)은 실리콘 산화막일 수 있다. 일 예로, 상기 하부 및 상기 상부 선택 게이트 패턴들(157L, 157U)은 상기 셀 게이트 패턴들(157m, 157) 보다 두껍게 형성될 수 있다. 이와는 달리, 상기 하부 및 상부 선택 게이트 패턴들(157L, 157U)은 상기 셀 게이트 패턴들(157m, 157)과 실질적으로 동일한 두께로 형성될 수 있다.
상기 절연 패턴들은 최상층 절연 패턴(120Ua), 최하층 절연 패턴(120La) 및 상기 최상층 절연 패턴(120Ua)과 상기 최하층 절연 패턴(120La) 사이의 중간 절연 패턴들(120a)을 포함할 수 있다. 상기 게이트 패턴들(157U, 157m, 157, 157L) 및 상기 절연 패턴들(120Ua, 120a, 120La)은 수평방향, 예를 들면 y방향으로 연장될 수 있다. 상기 게이트 패턴들(157U, 157m, 157, 157L) 및 상기 절연 패턴들(120Ua, 120a, 120La)은 각각 6개만 도시되어 있지만 이는 설명의 간략함을 위하여 생략한 것이다. 또한, 상기 하부 및 상부 선택 게이트 패턴들(157L, 157U)은 각각 하나씩 도시하였으나, 이와는 달리 각각 두 개 이상의 게이트 패턴들로 구성될 수 있다.
상기 게이트 패턴들(157U, 157m, 157, 157L)은 금속, 금속 실리사이드, 도전성 금속 질화물, 및 도핑된 반도체 물질에서 선택된 적어도 하나를 포함할 수 있다. 상기 게이트 패턴들(157U, 157m, 157, 157L) 사이의 이격된 공간에 상기 절연 패턴들(120Ua, 120a, 120La)이 제공될 수 있다. 일 예로, 상기 절연 패턴들(120Ua, 120a, 120La)은 산화막 또는 산화질화막일 수 있다.
상기 기판(100)으로부터 연장되어 상기 게이트 패턴들(157U, 157m, 157, 157L) 및 상기 절연 패턴들(120Ua, 120a, 120La)을 관통하는 채널 구조체들(139)이 제공될 수 있다. 상기 채널 구조체들(139)은 상기 게이트 패턴들(157U, 157m, 157, 157L) 및 상기 절연 패턴들(120Ua, 120a, 120La)을 관통하는 제 1 관통 영역들(125) 내에 제공될 수 있다.
상기 채널 구조체들(139)은 제 1 반도체층(132)을 포함하는 제 1 영역(P1), 및 제 2 반도체층(133)을 포함하는 제 2 영역(P2)을 포함할 수 있다. 상기 제 1 영역은 상기 셀 게이트 패턴들(157m, 157) 및 하부 선택 게이트 패턴(157L)의 활성 영역(active region)일 수 있고, 상기 제 2 영역(P2)은 상기 상부 선택 게이트 패턴(157U)의 활성 영역일 수 있다. 상기 제 2 영역(P2)은 상기 제 1 영역 (P1) 상에 제공될 수 있다. 상기 제 1 영역(P1)과 상기 제 2 영역(P2)의 경계는 상기 상부 선택 게이트 패턴(157U)과 상기 최상층 셀 게이트 패턴(157m) 사이에 제공될 수 있다. 상기 제 2 영역(P2)은 상기 상부 선택 게이트 패턴(157U)에 인접할 수 있고, 상기 제 1 영역(P1)은 상기 셀 게이트 패턴들(157m, 157)에 인접할 수 있다. 즉, 상기 상부 선택 게이트 패턴(157U)이 스트링 선택 트랜지스터의 게이트 전극일 경우, 상기 제 2 영역(P2)의 일부는 상기 스트링 선택 트랜지스터의 채널 영역일 수 있다. 상기 셀 게이트 패턴들(157m, 157)이 메모리 셀 트랜지스터들의 게이트 전극들일 경우, 상기 제 1 영역(P1)의 일부는 상기 메모리 셀 트랜지스터들의 채널 영역일 수 있다.
상기 제 2 영역(P2)의 결정립 크기(grain size)는 상기 제 1 영역(P1)의 결정립 크기보다 클 수 있다. 일 예로, 제 2 영역(P2)의 결정립들은 상기 기판(100)의 표면과 평행한 방향(x방향 및 y 방향)으로의 폭 보다 상기 기판(100)에 수직한 방향(z방향)으로의 길이가 더 클 수 있다. 일 예로, 상기 제 2 영역(P2) 내의 결정립들의 종횡비(aspect ratio)는 약 2 ~ 100 일 수 있다. 일 예로, 상기 제 2 영역(P2) 내의 결정립들의 z 방향으로의 길이는 상기 상부 선택 게이트 패턴(157U)의 두께보다 클 수 있다. 즉, 상기 스트링 선택 트랜지스터는 상기 메모리 셀 트랜지스터들에 비해 상대적으로 결정립 크기가 큰 채널 영역을 가질 수 있다. 따라서, 상기 스트링 선택 트랜지스터의 채널 영역 내의 결정립계(grain boundary)의 면적을 줄일 수 있다. 그에 의하여, 결정립계에 의하여 발생될 수 있는 누설 전류 등의 반도체 소자의 전기적 특성을 개선할 수 있다.
상기 채널 구조체들(139)은 상기 제 1 영역(P1)에 둘러싸인 매립 패턴(156)을 더 포함할 수 있다. 일 예로, 상기 채널 구조체들(139)의 하부는 상기 제 1 관통 영역들(125)의 하면 및 내측벽을 따라 형성된 상기 반도체 패턴(136) 내에, 상기 매립 패턴(156)이 채워진 마카로니(macaroni) 형태 또는 쉘(shell) 형태일 수 있다. 상기 매립 패턴(156)은 상기 반도체 패턴(136)에 의하여 상기 기판(100)과 이격될 수 있다. 이와는 달리, 상기 채널 구조체들(139)의 상부는 상기 매립 패턴(156)을 포함하지 않을 수 있다. 일 예로, 상기 채널 구조체들(139)의 상부는 상기 제 1 관통 영역들(125) 내에 상기 반도채 패턴(136)이 완전히 채워진 영역일 수 있다. 따라서, 상기 스트링 선택 트랜지스터는 상기 메모리 셀 트랜지스터들에 비하여 상대적으로 넓은 채널 영역을 확보할 수 있다.
상기 매립 패턴(156)의 상면은 상기 상부 선택 게이트 패턴(157U)과 상기 최상층 셀 게이트 패턴(157m) 사이에 제공될 수 있다. 일 예로, 상기 매립 패턴(156)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 반도체 패턴(136)은 제 1 도전형이거나 진성 상태(intrinsic state)의 실리콘, 또는 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다.
상기 x 방향으로 배열된 채널 구조체들(139)은 하나의 행을 이루고, 상기 y축 방향으로 배열된 채널 구조체들(139)은 하나의 열을 이룬다. 상기 기판(100) 상에 복수의 행들 및 복수의 열들이 배열될 수 있다. 소자 분리 패턴(175)이 인접한 한 쌍의 상기 열들 사이에 배치될 수 있다. 즉, 상기 소자 분리 패턴(175)은 y 방향으로 연장할 수 있다. 상기 소자 분리 패턴(175)은 절연성 물질을 포함할 수 있다. 예컨대, 상기 소자 분리 패턴(175)은 고밀도 플라즈마 산화막, SOG막(Spin On Glass layer) 및/또는 CVD 산화막 등으로 형성될 수 있다. 상기 소자 분리 패턴(175) 아래의 기판(100) 내에 제 1 불순물 영역(170)이 형성될 수 있다. 일 예로, 상기 제 1 불순물 영역(170)은 y 방향으로 연장된 라인 형태일 수 있다. 상기 제 1 불순물 영역(170)은 제 2 도전형의 불순물로 도핑된 영역일 수 있다. 상기 제 2 도전형은 상기 제 1 도전형과는 다른 도전형일 수 있다. 상기 게이트 패턴들(157U, 157m, 157, 157L)과 상기 채널 구조체들(139) 사이에 정보 저장막(150)이 제공될 수 있다. 상기 정보 저장막(150)의 구조에 대해서는 이하, 도 25 및 도 26을 참조하여 보다 상세히 설명된다.
상기 최상층 절연 패턴(120Ua)에 인접하는 상기 반도체 패턴(136)의 상부에 제 2 불순물 영역(198)이 제공될 수 있다. 상기 제 2 불순물 영역(198)은 상기 제 1 불순물 영역(170)과 동일한 도전형의 불순물 영역일 수 있다. 상기 게이트 패턴들(157U, 157m, 157, 157L)과 교차하는 방향(일 예로, x 방향)으로 연장되며, 상기 제 2 불순물 영역(198)과 전기적으로 연결되는 비트 라인들(BL)이 제공된다. 상기 비트 라인들(BL)은 콘택 플러그들(199)을 통하여 상기 채널 구조체들(139)과 연결될 수 있다. 상기 비트 라인들(BL)은 금속, 도전성 금속 질화물, 또는 도핑된 반도체 물질 중에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 제 1 실시예에 따르면, 선택 트랜지스터는 메모리 셀 트랜지스터들에 비하여 상대적으로 결정립 크기가 큰 채널 영역을 가질 수 있다. 따라서, 결정립계에 의해 누설 전류가 증가되는 것을 완화할 수 있다. 또한 선택 트랜지스터는 메모리 셀 트랜지스터들에 비하여 상대적으로 넓은 부피의 채널 영역을 확보할 수 있어 채널 저항을 줄일 수 있다.
도 4 내지 도 14는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들 및 상부면도들이다.
도 4를 참조하여, 기판(100)이 준비된다. 상기 기판(100)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 또는 화합물 반도체 기판일 수 있다. 일 예로, 상기 기판(100)은 제 1 도전형의 불순물로 도핑될 수 있다.
상기 기판(100) 상에 제 1 물질막들 및 상기 제 2 물질막들이 번갈아 그리고 반복적으로 적층된 적층 구조체가 제공될 수 있다. 상기 제 2 물질막들은 상기 제 1 물질막들과 다른 물질을 포함할 수 있다. 일 예로, 상기 제 1 물질막들은 희생막들(110L, 110m, 110, 110U)일 수 있다. 상기 제 2 물질막들은 절연막들(120L, 120, 120U)일 수 있다. 상기 희생막들(110L, 110m, 110, 110U)은 상기 절연막들(120L, 120, 120U)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 절연막들(120L, 120, 120U)은 산화물로 형성될 수 있고, 상기 희생막들(110L, 110m, 110, 110U)은 질화물 및/또는 산화질화물 등을 포함할 수 있다.
상기 희생막들(110L, 110m, 110, 110U)은 서로 동일한 두께로 형성될 수 있다. 이와는 다르게, 상기 희생막들(110L, 110m, 110, 110U) 중에서 상부 선택 게이트 희생막(110U) 및 하부 선택 게이트 희생막(110L)은 상기 상부 선택 게이트 희생막(110U)과 상기 하부 선택 게이트 희생막(110L) 사이의 셀 게이트 희생막들(110m, 110)에 비하여 상대적으로 두껍게 형성될 수 있다. 상기 상부 선택 게이트 희생막(110U)은 이하 설명될 상부 선택 게이트 패턴이 형성될 공간을 점유하고, 상기 셀 게이트 희생막들(110m, 110)은 이하 설명될 셀 게이트 패턴들이 형성될 공간을 점유할 수 있다. 상기 셀 게이트 희생막들은 최상층 셀 게이트 희생막(110m) 및 그 아래의 셀 게이트 희생막들(110)을 포함할 수 있다. 상기 하부 선택 게이트 희생막(110L)은 이하 설명될 하부 선택 게이트 패턴이 형성될 공간을 점유할 수 있다. 상기 절연막들(120L, 120, 120U) 중에서 최상층 절연막(120U)은 그 아래의 절연막들(120,120L)에 비하여 상대적으로 두껍게 형성될 수 있다.
상기 희생막들(110L, 110m, 110, 110U) 및 절연막들(120L, 120, 120U)을 형성하기 전에, 상기 기판(100) 상에 버퍼 절연막(105)이 형성될 수 있다. 상기 희생막들(110L, 110m, 110, 110U) 및 절연막들(120L, 120, 120U)은 상기 버퍼 절연막(105) 상에 형성될 수 있다. 일 예로, 상기 하부 선택 게이트 희생막(110L)이 상기 버퍼 절연막(105) 바로 위(directly on)에 형성될 수 있다. 상기 버퍼 절연막(105)은 상기 희생막들(110L, 110m, 110, 110U)에 대하여 식각선택비를 갖는 유전물질로 형성될 수 있다. 예컨대, 상기 버퍼 절연막(105)은 산화물, 특히, 열산화물로 형성될 수 있다.
상기 버퍼 절연막(105), 상기 절연막들(120L, 120U, 120) 및 희생막들(110U, 110m, 110, 110L)이 연속적으로 패터닝되어, 상기 기판(100)을 노출하는 제 1 관통 영역들(125)이 형성될 수 있다. 상기 제 1 관통 영역들(125)은 이방성 식각 공정을 이용하여 형성될 수 있다. 상기 제 1 관통 영역들(125)의 형성 시에, 과도 식각(over etch)의 결과로 상기 기판(100)의 상부가 함께 식각될 수 있다. 상기 제 1 관통 영역들(125)은 상기 기판(100) 상에 2차원적으로 배열될 수 있다. 상기 제 1 관통 영역들(125)은 평면적 관점(in plan view)에서 원형, 타원형 또는 다각형일 수 있다.
도 5를 참조하면, 상기 제 1 관통 영역들(125)의 측벽 및 하부를 따라 제 1 예비 반도체층(131)이 형성될 수 있다. 상기 제 1 예비 반도체층(131)은 실리콘층일 수 있다. 일 예로, 상기 제 1 예비 반도체층(131)은 상기 제 1 관통 영역들(125)을 완전히 채우지 않을 수 있다. 상기 제 1 예비 반도체층(131) 상에 상기 제 1 관통 영역들(125)을 채우는 매립막 (155)이 형성될 수 있다. 일 예로, 상기 매립막(155)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제 1 예비 반도체층(131) 및 상기 매립막(155)은 화학 기상 증착(Chemical Vapor Deposition:CVD) 또는 원자층 증착(Atomic Layer Deposition:ALD)을 통하여 형성할 수 있다. 일 실시예에 있어서, 상기 제 1 예비 반도체층(131)의 형성은 제 1 열처리 공정에 의한 재결정화를 포함할 수 있다. 증착 후 반도체층이 실질적으로 비정질인 경우, 상기 재결정화에 의하여 상대적으로 작은 결정립을 갖는 다결정 실리콘막이 될 수 있다. 상기 제 1 열처리 공정은 고상 결정화(solid phase crystallization) 공정일 수 있다. 상기 제 1 예비 반도체층(131) 및 상기 매립막(155)이 증착된 후, 평탄화 공정에 의하여 상기 최상층 절연막(120U)이 노출될 수 있다. 이와는 달리, 상기 평탄화 공정이 수행되지 않을 수 있다.
도 6 내지 8을 참조하여, 상기 제 1 예비 반도체층(131)의 상부가 식각되어 제 1 반도체층(132)이 형성된다. 도 7은 도 6의 제 1 반도체층(132)의 확대도이고, 도 8은 상기 제 1 반도체층(132)의 상부면도이다. 상기 제 1 반도체층(132)의 상면은 제 2 관통 영역들(126)에 의하여 노출될 수 있다. 상기 식각 공정은 상기 최상층 셀 게이트 희생막(110m)의 상면과 상기 상부 선택 게이트 희생막(110U)의 하면 사이의 깊이로 수행될 수 있다. 즉, 상기 제 2 관통 영역들(126)의 하면은 상기 최상층 셀 게이트 희생막(110m)의 상면과 상기 상부 선택 게이트 희생막(110U)의 하면 사이에 배치될 수 있다.
상기 매립막(155)의 상부가 식각되어 매립 패턴(156)이 형성될 수 있다. 일 예로, 상기 매립 패턴(156)의 상면은 상기 최상층 셀 게이트 희생막(110m)의 상면과 상기 상부 선택 게이트 희생막(110U)의 하면 사이에 배치될 수 있다. 상기 매립 패턴(156)의 상면의 높이는 상기 제 1 반도체층(132)의 상면의 높이와 같거나 더 높을 수 있다. 상기 매립 패턴(156)의 상면 및 상기 제 1 반도체층(132)의 상면은 상기 제 2 관통 영역들(126)의 하면을 이룰 수 있다. 따라서 상기 제 1 반도체층(132)의 상면은 상기 매립 패턴(156)이 없는 경우에 비하여 상기 제 2 관통 영역들(126)에 의해 상대적으로 적은 수의 결정립들을 노출할 수 있다.
상기 제 2 관통 영역들(126)은 건식 식각, 습식 식각, 또는 이들을 조합한 다양한 식각 공정에 의하여 형성될 수 있다. 일 실시예에 있어서, 상기 제 1 반도체층(132) 및 상기 매립 패턴(156)의 형성을 위한 식각은 동시에 진행될 수 있다. 이 경우, 상기 식각 공정은 상기 제 1 반도체층(132)과 상기 매립 패턴(156)에 대해 식각률이 다소 다른(slightly different) 식각 레시피로 진행될 수 있다. 상기 식각 공정이 진행됨에 따라, 상기 식각률 차이에 의하여 상기 제 1 반도체층(132)의 상면과 상기 매립 패턴(156)의 상면 사이에 단차가 발생될 수 있다.
다른 실시예에서, 상기 제 1 반도체층(132)과 상기 매립 패턴(156)의 형성을 위한 식각 공정이 각각 진행될 수 있다. 또 다른 실시예에서, 상기 제 1 예비 반도체층(131)과 상기 매립막(155)을 함께 식각 한 후, 상기 제 1 예비 반도체층(131) 또는 상기 매립막(155) 중 하나를 더욱 식각하는 추가 공정이 수행될 수 있다. 상기 매립막(155)의 식각 시에, 상기 최상층 절연막(120U) 또는 상기 상부 선택 게이트 희생막(110U)의 일부가 함께 식각될 수 있다.
도 9 내지 도 11을 참조하여, 상기 제 2 관통 영역들(126)을 채우는 제 2 반도체층(133)이 형성될 수 있다. 도 10은 도 9의 제 1 및 제 2 반도체층들(132, 133)의 확대도이고, 도 11은 상기 제 2 반도체층(133)의 상부면도이다. 상기 제 2 반도체층(133)은 실리콘 또는 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다. 상기 제 2 반도체층(133)은 상기 제 2 관통 영역들(126)에 의하여 노출된 상기 제 1 반도체층(132)의 상면을 씨드(seed)로 하는 에피택시얼 성장(epitaxial growth) 공정을 통하여 형성될 수 있다. 즉, 상기 제 1 반도체층(132)의 상면을 이루는 결정립들을 씨드로하여 에피택시얼 공정이 진행될 수 있다. 상기 제 1 반도체층(132)은 상기 매립 패턴(156)이 없는 경우에 비하여 상대적으로 적은 수의 결정립들을 노출한다. 따라서, 상기 제 1 반도체층(132)을 씨드로 상기 제 2 반도체층(133)이 성장되는 경우, 상기 제 2 반도체층(133)은 도 11에 도시된 바와 같이 상대적으로 적은 수의 결정립들로 구성될 수 있다. 상기 제 1 반도체층(132)을 씨드로하여 성장된 각각의 결정립들은 상기 매립 패턴(156) 상에서 서로 접촉하여 결정립계를 형성할 수 있다. 상기 성장 공정 중에, 일부의 결정립들이 서로 합쳐지거나, 하나의 결정립이 복수의 결정립들로 분화되거나, 씨드 결정립들 중 일부에서만 공정 완료 시까지 성장이 유지될 수 있으나, 상기 제 2 반도체층(133)의 결정립 수는 상기 씨드 결정립들의 수와 유사한 개수로 형성될 수 있다. 상기 제 2 반도체층(133)을 이루는 결정립들은 상기 기판(100)의 상면에 수직한 방향으로 길게 연장된 형상을 가질 수 있다. 상기 제 2 반도체층(133)은 상기 최상층 절연막(120U)의 상면 보다 높게 형성된 후, 평탄화 공정을 통하여 상기 최상층 절연막(120U)과 실질적으로 동일한 높이가 될 수 있다. 상기 제 2 반도체층(133)은 진성 상태이거나, 제 1 형 불순물로 도핑될 수 있다.
도 12를 참조하여, 상기 희생막들(110U, 110m, 110, 110L)이 제거될 수 있다. 상기 제거 공정은 상기 절연막들(120U, 120, 120L) 및 상기 희생막들(110U, 110m, 110, 110L)을 연속적으로 패터닝하여 제 1 트렌치(140)를 형성하는 것을 포함할 수 있다. 상기 제 1 트렌치(140)의 형성에 의하여, 상기 절연막들(120U, 120, 120L)은 각각은 절연 패턴들(120Ua, 120a, 102La)로 분리될 수 있다. 상기 제 1 트렌치(140)를 형성하는 것은 이방성 식각 공정에 의해 수행될 수 있다. 상기 제 1 트렌치(140)에 의하여 노출된 희생 패턴들(110La, 110m, 110a, 110Ua)이 선택적 식각 공정으로 제거되어, 리세스 영역들(145L, 145, 145U)이 형성될 수 있다. 상기 선택적 식각 공정에서, 상기 희생 패턴들(110La, 110m, 110a, 110Ua)의 식각율은 상기 절연 패턴들(120La, 120a, 120Ua), 상기 버퍼 절연막(105) 및 상기 반도체 패턴(136)의 식각율들보다 클 수 있다. 이에 따라, 상기 선택적 식각 공정을 수행한 후에, 상기 절연 패턴들(120La, 120a, 120Ua), 상기 버퍼 절연막(105) 및 상기 채널 구조체들(139)이 잔존될 수 있다. 상기 리세스 영역들(145L, 145, 145U)은 상기 희생 패턴들(110La, 110m, 110a, 110Ua)과 접하던 상기 채널 구조체들(139)의 측벽의 일부분들을 각각 노출시킬 수 있다.
도 13을 참조하면, 상기 리세스 영역들(145L, 145, 145U)이 형성된 결과물 상에, 정보 저장막(150)이 형성될 수 있다. 상기 정보 저장막(150)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예컨대, CVD 또는 ALD 등)을 사용하여 형성될 수 있다. 이로써, 상기 정보 저장막(150)은 상기 리세스 영역들(145L, 145, 145U)을 따라 실질적으로 콘포말(conformal)하게 형성될 수 있다. 상기 정보 저장막(150)은 상기 리세스 영역들(145L, 145, 145U)의 일부를 채울 수 있다. 상기 정보 저장막(150)의 구조에 대해서는 이하, 도 25 및 도 26을 참조하여 보다 상세히 설명된다.
상기 정보 저장막(150)을 형성 한 후, 상기 리세스 영역들(145L, 145, 145U)을 채우는 게이트 도전층(158)이 형성될 수 있다. 상기 게이트 도전층(158)은 상기 제 1 트렌치(140)의 적어도 일부분을 채울 수 있다. 상기 게이트 도전층(158)은 상기 정보 저장막(150)에 의해 상기 채널 구조체들(139) 및 상기 기판(100)으로부터 전기적으로 분리될 수 있다. 상기 게이트 도전층(158)은 화학 기상 증착법(CVD), 물리 기상 증착법(Physical Vapor Depositon: PVD) 또는 원자층 화학 증착법(ALD)에 의해 형성될 수 있다. 상기 게이트 도전층(158)은 금속, 금속 실리사이드, 도전성 금속 질화물, 및 도핑된 반도체 물질 등에서 선택된 적어도 어느 하나를 포함할 수 있다.
도 14를 참조하면, 상기 게이트 도전층(158)의 형성 후, 상기 리세스 영역들(145L, 145, 145U)의 외부에 위치한 상기 게이트 도전층(158)의 일부를 제거하여, 상기 리세스 영역들(145L, 145, 145U) 내에 게이트 전극들(157L, 157m, 157, 157U)이 형성된다. 상기 리세스 영역들(145L, 145, 145U) 외부에 위치한 게이트 도전층(158)은 습식 식각 및/또는 건식 식각 공정에 의하여 제거될 수 있다. 그 결과 제 2 트렌치(141)가 형성될 수 있다.
상기 게이트 전극들 중 최하부의 패턴은 하부 선택 게이트 패턴(157L)이고, 최상부의 패턴은 상부 선택 게이트 패턴(157U)일 수 있다. 상기 하부 선택 게이트 패턴(157L)과 상기 상부 선택 게이트 패턴(157U) 사이에 셀 게이트 패턴들(157m, 157)이 제공될 수 있다. 상기 셀 게이트 패턴들은 최상층 셀 게이트 패턴(157m) 및 그 아래의 셀 게이트 패턴들(157)을 포함할 수 있다.
상기 제 2 트렌치(141)의 바닥면 아래의 상기 기판(100) 내에 제 1 불순물 영역(170)이 형성될 수 있다. 제 1 불순물 영역(170)은 상기 제 2 트렌치(141)를 따라 연장될 수 있다. 상기 제 1 불순물 영역(170)은 제 2 도전형의 불순물 이온들을 주입하여 형성될 수 있다. 상기 최상층 절연 패턴(120Ua)이 이온 주입 마스크로 사용될 수 있다.
상기 채널 구조체들(139)의 상부에 제 2 불순물 영역(198)이 형성될 수 있다. 상기 제 2 불순물 영역(198)은 상기 제 2 도전형의 불순물 도핑된 영역일 수 있다. 상기 제 2 불순물 영역(198)의 하면은 상기 상부 선택 게이트 패턴(157U)의 상면보다 높을 수 있다. 상기 제 2 불순물 영역(198)은 상기 제 1 불순물 영역(170)과 동시에 형성될 수 있다. 이와는 달리, 상기 제 2 불순물 영역(198)은 상기 제 1 불순물 영역(170)을 형성하기 전에 형성될 수 있다. 이 경우에, 상기 제 2 불순물 영역(198)은 상기 채널 구조체들(139)을 형성한 후, 상기 제 2 트렌치(141)를 형성하기 전에 형성될 수 있다. 이와는 달리, 상기 제 2 불순물 영역(198)은 상기 제 1 불순물 영역(170)을 형성한 후에 형성될 수 있다.
상기 제 2 트렌치(141)를 채우는 소자 분리 패턴(175)이 형성될 수 있다. 상기 소자 분리 패턴(175)을 형성하는 것은, 상기 기판(100) 상에 상기 제 2 트렌치(141)를 채우는 소자 분리막을 형성하는 것 및 상기 최상층 절연 패턴(120Ua) 상의 상기 정보 저장막(150)의 상부면을 식각 정지막으로 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 소자 분리 패턴(175)은 절연성 물질을 포함할 수 있다. 예컨대, 상기 소자 분리 패턴(175)은 고밀도 플라즈마 산화막, SOG막(Spin On Glass layer) 및/또는 CVD 산화막 등으로 형성될 수 있다. 상기 소자 분리 패턴(175)을 형성한 후에, 노출된 상기 정보 저장막(150)을 식각하여 상기 최상층 절연 패턴(120Ua)을 노출시킬 수 있다. 이 경우, 상기 제 2 불순물 영역(198)이 함께 노출될 수 있다.
도 2를 다시 참조하여, 상기 제 2 불순물 영역(198)과 전기적으로 접속되는 비트 라인들(BL)이 형성될 수 있다. 상기 비트 라인들(BL)은 x 방향으로 연장될 수 있다. 상기 최상층 절연 패턴(120Ua) 및 소자 분리 패턴(175)을 덮는 층간 절연막(미도시)을 형성하고, 상기 층간 절연막 상에 상기 비트 라인들(BL)을 형성할 수 있다. 상기 비트 라인들(BL)은 상기 층간 절연막을 관통하는 콘택 플러그들(199)을 경유하여 상기 제 2 불순물 영역(198)과 전기적으로 접속될 수 있다. 상기 콘택 플러그들(199)은 금속, 도전성 금속 질화물, 또는 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다.
도 15 및 도 16을 참조하여, 본 발명의 제 2 실시예에 따른 반도체 소자가 설명된다. 도 15는 본 발명의 제 2 실시예에 따른 반도체 소자의 사시도이고, 도 16은 도 15의 채널 구조체의 확대도이다. 본 실시예의 일부 구조 및 형성 방법은 앞서 제 1 실시예의 그것과 유사하다. 따라서 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략될 수 있다.
도 15 및 도 16을 참조하면, 기판(100) 상에 적층 구조체가 제공된다. 상기 적층 구조체는 상기 기판(100) 상에 반복적으로 번갈아 적층된 게이트 패턴들 및 절연 패턴들을 포함할 수 있다. 상기 게이트 패턴들은 하부 선택 게이트 패턴(157L), 셀 게이트 패턴들(157m, 157) 및 상부 선택 게이트 패턴(157U)을 포함할 수 있다. 상기 셀 게이트 패턴들은 최상층 셀 게이트 패턴(157m) 및 그 아래의 셀 게이트 패턴들(157)을 포함할 수 있다. 상기 기판(100)과 상기 하부 선택 게이트 패턴(157L) 사이에 버퍼 절연막(105)이 제공될 수 있다. 상기 절연 패턴들은 최상층 절연 패턴(120Ua), 최하층 절연 패턴(120La) 및 상기 최상층 절연 패턴(120Ua)과 상기 최하층 절연 패턴(120La) 사이의 중간 절연 패턴들(120a)을 포함할 수 있다.
상기 기판(100)으로부터 연장되어 상기 게이트 패턴들(157U, 157m, 157, 157L) 및 상기 절연 패턴들(120Ua, 120a, 120La)을 관통하는 채널 구조체들(139)이 제공될 수 있다. 상기 채널 구조체들(139)은 상기 게이트 패턴들(157U, 157m, 157, 157L) 및 상기 절연 패턴들(120Ua, 120a, 120La)을 관통하는 제 1 관통 영역들(125) 내에 제공될 수 있다.
상기 채널 구조체들(139)은 제 1 반도체층(132)을 포함하는 제 1 영역(P1) 및 제 2 반도체층(133)을 포함하는 제 3 영역(P3)을 포함할 수 있다. 상기 제 1 영역은 상기 셀 게이트 패턴들(157m, 157) 및 하부 선택 게이트 패턴(157L)의 활성 영역(active region)일 수 있고, 상기 제 3 영역(P3)은 상기 상부 선택 게이트 패턴(157U)의 활성 영역일 수 있다. 상기 제 3 영역(P3)은 상기 제 1 영역(P1) 상에 제공될 수 있다. 상기 제 1 영역(P1)과 상기 제 3 영역(P3)의 경계는 상기 상부 선택 게이트 패턴(157U)과 상기 최상층 셀 게이트 패턴(157m) 사이에 제공될 수 있다. 상기 제 1 및 제 2 반도체층들(132, 133)은 반도체 패턴(136)의 일부를 구성할 수 있다. 상기 제 3 영역(P3)은 상기 상부 선택 게이트 패턴(157U)에 인접할 수 있고, 상기 제 1 영역(P1)은 상기 셀 게이트 패턴들(157m, 157)에 인접할 수 있다. 즉, 상기 상부 선택 게이트 패턴(157U)이 스트링 선택 트랜지스터의 게이트 전극일 경우, 상기 제 3 영역(P3)의 일부는 상기 스트링 선택 트랜지스터의 채널 영역일 수 있다. 상기 셀 게이트 패턴들(157m, 157)이 메모리 셀 트랜지스터의 게이트 전극들일 경우, 상기 제 1 영역(P1)의 일부는 상기 메모리 셀 트랜지스터의 채널 영역일 수 있다.
상기 제 3 영역(P3) 내의 결정립 크기(grain size)는 상기 제 1 영역(P1) 내의 결정립 크기보다 클 수 있다. 일 예로, 상기 제 3 영역(P3) 내의 결정립들은 상기 기판(100)의 표면과 평행한 방향(x방향 또는 y 방향)으로의 폭 보다 상기 기판(100)에 수직한 방향(z방향)으로의 길이가 더 클 수 있다. 일 예로, 상기 제 3 영역(P3) 내의 결정립들의 종횡비(aspect ratio)는 약 2 ~ 100 일 수 있다. 일 예로, 상기 제 3 영역(P3) 내의 결정립들의 z 방향으로의 길이는 상기 상부 선택 게이트 패턴(157U)의 두께보다 클 수 있다. 즉, 상기 스트링 선택 트랜지스터는 상기 메모리 셀 트랜지스터들에 비해 상대적으로 결정립 크기가 큰 채널 영역을 가질 수 있다. 따라서, 상기 스트링 선택 트랜지스터의 채널 영역 내의 결정립계(grain boundary)의 면적을 줄일 수 있다. 그에 의하여, 결정립계에 의하여 발생될 수 있는 누설 전류 등의 반도체 소자의 전기적 특성을 개선할 수 있다.
상기 채널 구조체들(139)은 상기 반도체 패턴(136)에 의해 둘러싸인 매립 패턴(156)을 더 포함할 수 있다. 일 예로, 상기 제 1 관통 영역들(125)의 하면 및 내측벽을 따라 상기 반도체 패턴(136)이 제공되고, 상기 반도체 패턴(136) 내에 상기 매립 패턴(156)이 채워질 수 있다. 상기 매립 패턴(156)은 상기 반도체 패턴(136)에 의하여 상기 기판(100)과 이격될 수 있다. 상기 매립 패턴(156)의 상면은 상기 상부 선택 게이트 패턴(157U)의 상면보다 높을 수 있다.
상기 채널 구조체들(139) 사이로 연장되는 소자 분리 패턴(175)이 제공될 수 있다. 상기 소자 분리 패턴(175) 아래의 기판(100) 내에 제 1 불순물 영역(170)이 형성될 수 있다. 상기 제 1 불순물 영역(170)은 y 방향으로 연장된 라인 형태일 수 있다. 상기 제 1 불순물 영역(170)은 제 2 도전형 불순물로 도핑된 영역일 수 있다. 상기 제 2 도전형은 상기 제 1 도전형과는 다른 도전형일 수 있다.
상기 게이트 패턴들(157U, 157m, 157, 157L)과 상기 채널 구조체들(139) 사이에 제 1 및 제 2 정보 저장막들(DA1, DA2)이 제공될 수 있다. 상기 제 1 정보 저장막(DA1)은 제 1 관통 영역들(125)의 측벽을 따라 수직으로 연장될 수 있다. 상기 제 2 정보 저장막(DA2)은 상기 게이트 패턴들(157U, 157m, 157, 157L)의 상면, 하면, 및 측벽을 따라 연장될 수 있다. 상기 정보 저장막들(DA1, DA2)의 구조에 대해서는 이하, 도 25 및 도 26을 참조하여 보다 상세히 설명된다.
상기 최상층 절연 패턴(120Ua)에 인접하는 상기 반도체 패턴(136)의 상부에 제 2 불순물 영역(198)이 제공될 수 있다. 상기 제 2 불순물 영역(198)은 상기 제 1 불순물 영역(170)과 동일한 도전형의 불순물 영역일 수 있다. 상기 게이트 패턴들(157U, 157m, 157, 157L)과 교차하는 방향(일 예로, x 방향)으로 연장되며, 상기 제 2 불순물 영역(198)과 전기적으로 연결되는 비트 라인들(BL)이 제공된다. 상기 비트 라인들(BL)은 콘택 플러그들(199)을 통하여 상기 채널 구조체들(139)과 연결될 수 있다. 상기 비트 라인들(BL)은 금속, 도전성 금속 질화물, 또는 반도체 물질 중에서 선택된 적어도 하나를 포함할 수 있다.
도 17 내지 도 24는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들 및 상부면도이다.
도 17을 참조하여, 기판(100) 상에 제 1 물질막들 및 상기 제 2 물질막들이 번갈아 그리고 반복적으로 적층된 적층 구조체가 제공될 수 있다. 상기 제 1 물질막들은 희생막들(110L, 110m, 110, 110U)일 수 있다. 상기 제 2 물질막들은 절연막들(120L, 120, 120U)일 수 있다. 상기 희생막들은 상부 선택 게이트 희생막(110U), 셀 게이트 희생막들(110m, 110), 및 하부 선택 게이트 희생막(110L)을 포함할 수 있다. 상기 희생막들(110L, 110m, 110, 110U) 및 절연막들(120L, 120, 120U)을 형성하기 전에, 상기 기판(100) 상에 버퍼 절연막(105)이 형성될 수 있다.
상기 버퍼 절연막(105), 상기 절연막들(120L, 120U, 120) 및 희생막들(110U, 110m, 110, 110L)이 연속적으로 패터닝되어, 상기 기판(100)을 노출하는 제 1 관통 영역들(125)이 형성될 수 있다. 상기 제 1 관통 영역들(125)은 이방성 식각 공정을 이용하여 형성될 수 있다. 상기 제 1 관통 영역들(125)은 x 방향 및 y 방향을 따라 2차원적으로 배열될 수 있다. 상기 제 1 관통 영역들(125)은 평면적 관점(in plan view)에서 원형, 타원형 또는 다각형일 수 있다.
상기 제 1 관통 영역들(125)의 측벽 및 하면을 따라 제 1 정보 저장막(DA1)이 형성될 수 있다. 상기 제 1 정보 저장막(DA1)은 적어도 하나의 절연막을 포함할 수 있다. 상기 제 1 정보 저장막(DA1)의 구체적인 구성은 이하, 도 25 및 도 26을 참조하여 보다 상세히 설명된다.
도 18을 참조하여, 상기 제 1 관통 영역들(125) 내에 제 1 예비 반도체층(131)과 매립막(155)이 차례로 형성될 수 있다. 상기 제 1 예비 반도체층(131)은 상기 제 1 정보 저장막(DA1) 상에 형성될 수 있다. 상기 제 1 예비 반도체층(131)을 형성하기 전에, 상기 제 1 정보 저장막(DA1)의 하부가 식각되어 상기 기판(100)을 노출할 수 있다. 따라서, 상기 제 1 예비 반도체층(131)은 상기 기판(100)과 전기적으로 연결될 수 있다. 상기 제 1 정보 저장막(DA1)의 식각은 상기 제 1 관통 영역들(125)의 측벽 상에 상기 제 1 정보 저장막(DA1)의 하부를 노출하는 스페이서(미도시)를 형성한 후, 상기 스페이서를 식각 마스크로하여 수행될 수 있다. 상기 스페이서는 실리콘 물질을 포함할 수 있다. 상기 스페이서는 상기 식각 공정 이후 제거되거나, 제거되지 않고 상기 제 1 예비 반도체층(131)의 일부를 구성할 수 있다. 상기 제 1 예비 반도체층(131)의 형성은 제 1 열처리 공정에 의한 재결정 공정을 포함할 수 있다. 상기 재결정 공정에 의하여 상기 제 1 예비 반도체층(131)은 상대적으로 작은 결정립을 갖는 다결정 실리콘막이 될 수 있다. 일 예로, 상기 제 1 열처리 공정은 고상 결정화(solid phase crystallization) 공정일 수 있다. 상기 제 1 예비 반도체층(131) 및 상기 매립막(155)이 증착된 후, 평탄화 공정에 의하여 최상층 절연막(120U)을 노출시킬 수 있다. 이와는 달리, 상기 평탄화 공정이 수행되지 않을 수 있다.
도 19 내지 21을 참조하여, 상기 제 1 예비 반도체층(131)의 상부가 식각되어 제 1 반도체층(132)이 형성된다. 도 20은 도 19의 제 1 반도체층(132)의 확대도이고, 도 21은 상기 제 1 반도체층(132)의 상부면도이다. 상기 제 1 반도체층(132)은 제 2 관통 영역들(126)에 의하여 노출된 상면을 가질 수 있다. 상기 식각 공정은 최상층 셀 게이트 희생막(110m)의 상면과 상기 상부 선택 게이트 희생막(110U)의 하면 사이의 깊이로 수행될 수 있다. 즉, 상기 제 2 관통 영역들(126)의 하면은 상기 최상층 셀 게이트 희생막(110m)의 상면과 상기 상부 선택 게이트 희생막(110U)의 하면 사이에 배치될 수 있다.
상기 매립막(155)의 상부가 식각되어 매립 패턴(156)이 형성될 수 있다. 일 예로, 상기 매립 패턴(156)의 상면은 상기 상부 선택 게이트 희생막(110U)의 상면보다 높고, 상기 최상층 절연막(120U)의 상면보다 낮을 수 있다. 상기 매립막(155)의 식각 시에, 상기 제 1 정보 저장막(DA1)의 상부가 함께 식각될 수 있다. 이와는 달리, 제 1 정보 저장막(DA1)의 상부는 식각되지 않을 수 있다.
상기 제 1 반도체층(132)의 상면은 상기 제 2 관통 영역들(126)의 하면을 이룰 수 있다. 따라서 상기 제 1 반도체층(132)의 상면은 상기 매립 패턴(156)이 없는 경우에 비하여 상기 제 2 관통 영역들(126) 내에서 상대적으로 적은 수의 결정립들을 노출할 수 있다.
상기 제 2 관통 영역들(126)은 건식 식각, 습식 식각, 또는 이들을 조합한 다양한 식각 공정에 의하여 형성될 수 있다. 일 실시예에 있어서, 상기 제 1 반도체층(132) 및 상기 매립 패턴(156)의 형성을 위한 식각은 동시에 진행될 수 있다. 이 경우, 상기 식각 공정은 상기 제 1 반도체층(132)에 대하여 상대적으로 높은 식각률을 갖는 식각 레시피로 수행될 수 있다. 다른 실시예에서, 상기 제 1 반도체층(132)과 상기 매립 패턴(156)의 형성을 위한 식각 공정이 각각 진행될 수 있다. 또 다른 실시예에서, 상기 매립 패턴(156)은 이하 설명될 제 2 반도체층(133)의 형성 후에 형성될 수 있다.
도 22 및 도 23을 참조하여, 상기 제 2 관통 영역들(126)을 채우는 제 2 반도체층(133)이 형성될 수 있다. 도 22는 도 21의 제 1 및 제 2 반도체층들(132, 133)의 확대도이다. 상기 제 2 반도체층(133)의 상부면도는 도 11과 실질적으로 동일할 수 있다. 상기 제 2 반도체층(133)은 실리콘 또는 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다. 상기 제 2 반도체층(133)은 상기 제 2 관통 영역들(126)에 의하여 노출된 상기 제 1 반도체층(132)을 씨드(seed)로 하는 에피택시얼 성장(epitaxial growth) 공정을 통하여 형성될 수 있다. 즉, 상기 제 1 반도체층(132)의 상면을 이루는 결정립들을 씨드로하여 에피택시얼 공정이 진행될 수 있다. 상기 제 1 반도체층(132)은 상기 매립 패턴(156)이 없는 경우에 비하여 상대적으로 적은 수의 결정립들을 노출한다. 따라서, 상기 제 1 반도체층(132)을 씨드로 상기 제 2 반도체층(133)이 성장되는 경우, 상기 제 2 반도체층(133)은 도 11에 도시된 바와 같이 상대적으로 적은 수의 결정립들로 구성될 수 있다. 상기 제 1 반도체층(132)을 씨드로하여 성장된 각각의 결정립들은 상기 매립 패턴(156) 상에서 서로 접촉하여 결정립계를 형성할 수 있다. 상기 성장 공정 중에, 일부의 결정립들이 서로 합쳐지거나, 하나의 결정립이 복수의 결정립들로 분화되거나, 씨드 결정립들 중 일부에서만 공정 완료 시까지 성장이 유지될 수 있으나, 상기 제 2 반도체층(133)의 결정립 수는 상기 씨드 결정립들의 수와 유사한 개수로 형성될 수 있다. 상기 제 2 반도체층(133)을 이루는 결정립들은 상기 기판(100)의 상면에 수직한 방향으로 길게 연장된 형상을 가질 수 있다. 상기 제 2 반도체층(133)은 상기 최상층 절연막(120U)의 상면 보다 높게 형성된 후, 평탄화 공정을 통하여 상기 최상층 절연막(120U)과 실질적으로 동일한 높이가 될 수 있다. 상기 제 2 반도체층(133)은 진성 상태이거나, 제 1 형 불순물로 도핑될 수 있다.
도 24를 참조하여, 상기 희생막들(110U, 110m, 110, 110L)이 제거되어 리세스 영역들(미도시)이 형성된 후, 상기 리세스 영역들 내에 제 2 정보 저장막(DA2) 및 게이트 전극들(157L, 157m, 157, 157U)이 형성된다. 상기 게이트 전극들 중 최하부의 패턴은 하부 선택 게이트 패턴(157L)이고, 최상부의 패턴은 상부 선택 게이트 패턴(157U)일 수 있다. 상기 하부 선택 게이트 패턴(157L)과 상기 상부 선택 게이트 패턴(157U) 사이에 셀 게이트 패턴들(157m, 157)이 제공될 수 있다. 상기 셀 게이트 패턴들은 최상층 셀 게이트 패턴(157m) 및 그 아래의 셀 게이트 패턴들(157)을 포함할 수 있다.
제 2 트렌치(141)의 바닥면 아래의 상기 기판(100) 내에 제 1 불순물 영역(170)이 형성될 수 있다. 상기 제 1 불순물 영역(170)은 제 2 형의 도펀트 이온들을 주입하여 형성될 수 있다. 상기 채널 구조체들(139)의 상부에 제 2 불순물 영역(198)이 형성될 수 있다. 상기 제 2 불순물 영역(198)은 상기 제 2 형의 도펀트로 도핑된 영역일 수 있다. 상기 제 2 불순물 영역(198)의 하면은 상기 상부 선택 게이트 패턴(157U)의 상면보다 높을 수 있다. 일 예로, 상기 제 2 불순물 영역(198)은 상기 제 1 불순물 영역(170)과 동시에 형성될 수 있다. 상기 제 2 트렌치(141)를 채우는 소자 분리 패턴(175)이 형성될 수 있다.
도 15를 다시 참조하여, 상기 제 2 불순물 영역(198)과 전기적으로 접속되는 비트 라인들(BL)이 형성될 수 있다. 상기 비트 라인들(BL)은 x 방향으로 연장될 수 있다. 상기 비트 라인들(BL)은 층간 절연막(미도시)을 관통하는 콘택 플러그들(199)을 경유하여 상기 제 2 불순물 영역(198)과 전기적으로 접속될 수 있다. 상기 콘택 플러그들(199)은 금속, 도전성 금속 질화물, 또는 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다.
도 25 및 도 26은 본 발명의 실시예들에 따른 정보 저장막의 구조를 설명하기 위한 사시도들이다.
도 25는 본 발명의 실시예들에 따른 정보 저장막(150)을 설명하기 위한 사시도이다. 보다 구체적으로, 도 25의 정보 저장막(150)은 본 발명의 제 1 실시예에 도시된 정보 저장막일 수 있다.
제 1 관통 영역들(125) 내에 매립 패턴(DP) 및 반도체 패턴(SP)이 제공되고, 상기 반도체 패턴(SP)의 측벽 상에 정보 저장막(150)이 제공될 수 있다. 상기 정보 저장막(150)은 리세스 영역들(145) 내에 차례로 적층된 터널 절연막(TIL), 전하 저장막(CL), 및 블로킹 절연막(BLL)을 포함할 수 있다. 상기 정보 저장막(150)을 구성하는 막들은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다.
상기 전하 저장막(CL)은 트랩 사이트들이 풍부한 절연막들 및 나노 입자들을 포함하는 절연막들 중의 하나일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 전하 저장막(CL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 일 예로, 상기 전하 저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다.
상기 터널 절연막(TIL)은 상기 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 하나일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 터널 절연막(TIL)은 상술한 증착 기술들 중의 하나를 사용하여 형성되는 실리콘 산화막일 수 있다. 이에 더하여, 상기 터널 절연막(TIL)에 증착 공정 이후 실시되는 소정의 열처리 단계가 더 수행될 수 있다. 상기 열처리 단계는 급속-열-질화 공정(Rapid Thermal Nitridation; RTN) 또는 질소 및 산소 중의 적어도 하나를 포함하는 분위기에서 실시되는 어닐링 공정일 수 있다.
상기 블로킹 절연막(BLL)은 단일 절연막일 수 있다. 이와는 달리 상기 블로킹 절연막(BLL)은 제 1 및 제 2 블로킹 절연막들(미도시)을 포함할 수 있다. 상기 제 1 및 제 2 블로킹 절연막들은 서로 다른 물질로 형성될 수 있으며, 상기 제 1 및 제 2 블로킹 절연막들 중의 하나는 상기 터널 절연막(TIL)보다 작고 상기 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 하나일 수 있다. 또한, 상기 제 1 및 제 2 블로킹 절연막들은 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있으며, 이들 중의 적어도 하나는 습식 산화 공정을 통해 형성될 수 있다. 일 실시예에 따르면, 상기 제 1 블로킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 상기 제 2 블로킹 절연막은 상기 제 1 블로킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 실시예에 따르면, 상기 제 2 블로킹 절연막은 고유전막들 중의 하나이고, 상기 제 1 블로킹 절연막은 상기 제 2 블로킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다.
도 26은 본 발명의 다른 실시예들에 따른 정보 저장막의 구조를 도시하는 사시도이다. 보다 구체적으로, 도 26의 정보 저장막들(DA1, DA2)은 본 발명의 제 2 실시예에 도시된 정보 저장막일 수 있다. 본 실시예에 따른 정보 저장막은 제 1 정보 저장막(DA1) 및 제 2 정보 저장막(DA2)을 포함할 수 있다. 상기 제 1 정보 저장막(DA1)은 상기 제 1 관통 영역들(125) 내에 형성되고, 상기 제 1 관통 영역들(125)의 측벽을 따라 연장될 수 있다. 상기 제 2 정보 저장막(DA2)은 상기 리세스 영역들(145) 내에 형성될 수 있다. 상기 제 1 및 제 2 정보 저장막들(DA1, DA2)은 각각 상기 블로킹 절연막(BLL), 전하 저장막(CL), 및 터널 절연막(TIL) 중 하나 이상을 포함할 수 있다.
도 27은 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 27을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 메모리 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 메모리 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다. 인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 28은 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 28을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명의 실시예들에 따른 플래시 메모리 장치(1210)가 장착될 수 있다. 본 발명의 실시예들에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 29는 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 29를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 상술한 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 버퍼 절연막
110: 희생막 120: 절연막
139: 채널 구조체 157: 게이트 패턴들
156: 매립 패턴 175: 소자 분리 패턴
110: 희생막 120: 절연막
139: 채널 구조체 157: 게이트 패턴들
156: 매립 패턴 175: 소자 분리 패턴
Claims (10)
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- 기판 상에 반복적으로 번갈아 제 1 및 제 2 물질막들을 적층하는 것;
상기 제 1 및 제 2 물질막들을 패터닝하여 상기 기판을 노출하는 제 1 관통 영역을 형성하는 것;
상기 제 1 관통 영역 내에 제 1 반도체층 및 매립막을 차례로 형성하는 것;
제 1 반도체층의 일부를 식각하여 제 2 관통 영역을 형성하는 것;
상기 제 2 관통 영역 내에 제 2 반도체층을 형성하는 것; 및
상기 제 2 물질막을 게이트 전극들로 교체하는 것을 포함하고,
상기 제 2 반도체층은 상기 제 2 관통 영역에 의하여 노출된 상기 제 1 반도체층을 씨드(seed)로 하는 에피택시얼 공정에 의해 형성되고,
상기 기판의 상면에 수직한 방향에 있어서, 상기 제 2 반도체층의 결정립 크기는 상기 제 1 반도체층의 결정립 크기보다 크고,
상기 게이트 전극들은 셀 게이트 패턴들 및 상기 셀 게이트 패턴들 상의 선택 게이트 패턴을 포함하고,
상기 제 1 반도체층의 식각 공정은 상기 셀 게이트 패턴들 중 최상층과 상기 선택 게이트 패턴 사이의 깊이로 수행되는 반도체 메모리 소자의 제조 방법. - 삭제
- 삭제
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- 제 5 항에 있어서,
상기 제 2 관통 영역을 형성하는 것은 상기 매립막의 상부를 식각하는 것을 더 포함하고,
식각된 상기 매립막의 상면은 상기 선택 게이트 패턴의 하면 보다 낮은 반도체 메모리 소자의 제조 방법. - 제 5 항에 있어서,
상기 제 2 관통 영역을 형성하는 것은 상기 매립막의 상부를 식각하는 것을 더 포함하고,
상기 매립막의 식각 공정은 상기 선택 게이트 패턴의 상면보다 높은 깊이로 수행되는 반도체 메모리 소자의 제조 방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110041678A KR101843567B1 (ko) | 2011-05-02 | 2011-05-02 | 반도체 메모리 소자 및 그의 제조 방법 |
| US13/167,858 US8592873B2 (en) | 2010-06-24 | 2011-06-24 | Semiconductor memory devices and methods of forming the same |
| US13/724,632 US8980731B2 (en) | 2010-06-24 | 2012-12-21 | Methods of forming a semiconductor device |
| US14/082,657 US9257441B2 (en) | 2010-06-24 | 2013-11-18 | Semiconductor memory devices and methods of forming the same |
| US14/985,730 US9466612B2 (en) | 2010-06-24 | 2015-12-31 | Semiconductor memory devices and methods of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110041678A KR101843567B1 (ko) | 2011-05-02 | 2011-05-02 | 반도체 메모리 소자 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120123984A KR20120123984A (ko) | 2012-11-12 |
| KR101843567B1 true KR101843567B1 (ko) | 2018-03-30 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110041678A KR101843567B1 (ko) | 2010-06-24 | 2011-05-02 | 반도체 메모리 소자 및 그의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101843567B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100785020B1 (ko) | 2006-06-09 | 2007-12-12 | 삼성전자주식회사 | 하부 게이트 박막 트랜지스터 및 그 제조방법 |
| US20090173981A1 (en) | 2008-01-09 | 2009-07-09 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device and method of manufacturing the same |
-
2011
- 2011-05-02 KR KR1020110041678A patent/KR101843567B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2009164485A (ja) * | 2008-01-09 | 2009-07-23 | Toshiba Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20120123984A (ko) | 2012-11-12 |
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