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KR102112283B1 - 박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법 - Google Patents

박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법 Download PDF

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Abstract

표시 기판 및 이의 제조 방법을 개시한다. 상기 표시 기판은 게이트 전극, 액티브 패턴, 절연 패턴, 소스 전극, 드레인 전극 및 제1 패시베이션막을 포함한다. 상기 게이트 전극은 베이스 기판 상에 배치된다. 사익 액티브 패턴은 상기 게이트 전극과 중첩하며, 산화물 반도체를 포함한다. 상기 절연 패턴은 상기 액티브 패턴 상에 배치된다. 상기 소스 전극은 상기 액티브 패턴과 접촉한다. 상기 드레인 전극은 상기 액티브 패턴과 접촉하며, 상기 소스 전극과 이격된다. 상기 제1 패시베이션막은 상기 절연 패턴 및 상기 액티브 패턴 상에 배치되며, 플루오르를 포함한다. 상기 액티브 패턴은 상기 절연 패턴과 접촉하며, 상기 게이트 전극과 중첩된 제1 부분, 상기 제1 패시베이션막과 접촉하며, 상기 제1 부분보다 높은 전기 전도도를 갖는 제2 부분 및 상기 제1 패시베이션막과 접촉하며, 상기 제1 부분보다 높은 전기 전도도를 가지며, 상기 제2 부분과 이격된 제3 부분을 포함한다.

Description

박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법 {DISPLAY SUBSTRATE HAVING A THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터를 포함하는 표시 기판 및 표시 기판의 제조 방법에 관한 것이다.
일반적으로, 표시 장치에서 화소를 구동하기 위하여 표시 기판 상에 배치되는 박막 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 상기 소스 전극과 드레인 전극 사이의 채널을 형성하는 액티브 패턴을 포함한다. 상기 액티브 패턴은 비정질 실리콘(amorphous silicon), 다결정 실리콘(poly silicon) 또는 산화물 반도체를 포함하는 반도체층을 포함한다.
비정질 실리콘층은 대형 기판 상에 균일하게 형성할 수 있는 장점이 있는 반면, 전자 이동도가 약 1~10㎠/V정도로 낮은 수준이어서 박막 트랜지스터의 구동 특성이 낮은 편이다. 반면, 전자 이동도가 수십 내지 수백 ㎠/V인 다결정 실리콘층은 전자 이동도는 상기 비정질 실리콘층에 비해 상대적으로 좋지만 상기 다결정 실리콘층을 형성하기 위해서는 실리콘의 결정화 공정이 필수적으로 수반됨으로써 대형 기판 상에 균일하게 형성하기 어렵고 제조비용이 높은 단점이 있다. 반면, 산화물 반도체층은 저온 공정을 이용하여 제조할 수 있고 대면적화가 용이하며 높은 전자 이동도를 가지고 있으므로 산화물 반도체가 여러 기술 분야에서 주목받고 있다.
다만, 상기 박막 트랜지스터의 문턱 전압(threshold voltage)에 관한 공정 마진을 향상시키고, 채널의 길이를 단축시킬 수 있는 구조가 필요로 하다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 신뢰성이 향상된 박막 트랜지스터를 포함하는 표시 기판을 제공하는 것이다.
또한, 본 발명은 다른 목적은 신뢰성이 향상된 박막 트랜지스터를 포함하는 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판은 게이트 전극, 액티브 패턴, 절연 패턴, 소스 전극, 드레인 전극 및 제1 패시베이션막을 포함한다. 상기 게이트 전극은 베이스 기판 상에 배치된다. 사익 액티브 패턴은 상기 게이트 전극과 중첩하며, 산화물 반도체를 포함한다. 상기 절연 패턴은 상기 액티브 패턴 상에 배치된다. 상기 소스 전극은 상기 액티브 패턴과 접촉한다. 상기 드레인 전극은 상기 액티브 패턴과 접촉하며, 상기 소스 전극과 이격된다. 상기 제1 패시베이션막은 상기 절연 패턴 및 상기 액티브 패턴 상에 배치되며, 플루오르를 포함한다. 상기 액티브 패턴은 상기 절연 패턴과 접촉하며, 상기 게이트 전극과 중첩된 제1 부분, 상기 제1 패시베이션막과 접촉하며, 상기 제1 부분보다 높은 전기 전도도를 갖는 제2 부분 및 상기 제1 패시베이션막과 접촉하며, 상기 제1 부분보다 높은 전기 전도도를 가지며, 상기 제2 부분과 이격된 제3 부분을 포함한다.
일 실시예에서, 상기 제1 패시베이션막은 실리콘 산화플루오르화물(SiOF), 실리콘 질화플루오르화물(SiNF), 실리콘 탄화플루오르화물(SiCF), 실리콘 산화질화플루오르화물(SiONF) 또는 실리콘 산화탄화플루오르화물(SiOCF)을 포함할 수 있다.
일 실시예에서, 상기 제1 부분은 P-형 산화물 반도체를 포함하고, 상기 제2 부분 및 상기 제3 부분은 N-형 산화물 반도체를 포함할 수 있다.
일 실시예에서, 상기 제2 부분 및 상기 제3 부분은 상기 제1 부분보다 높은 플루오르 농도를 가질 수 있다.
일 실시예에서, 상기 액티브 패턴은 상기 제2 부분과 접촉하며, 상기 소스 전극과 중첩되는 제4 부분 및 상기 제3 부분과 접촉하며, 상기 드레인 전극과 중첩되는 제5 부분을 더 포함할 수 있다.
일 실시예에서, 상기 제4 부분 및 상기 제5 부분은 상기 제2 부분 및 상기 제3 부분보다 낮은 플루오르 농도를 가지는 P-형 반도체를 포함할 수 있다.
일 실시예에서, 상기 소스 전극 및 상기 드레인 전극은 상기 절연 패턴과 중첩되지 않을 수 있다.
일 실시예에서, 상기 산화물 반도체는 1 내지 10wt%의 주석(Sn)을 포함할 수 있다.
일 실시예에서, 제2 부분 및 상기 제3 부분은 1E18 내지 1E22 개/cm3의 캐리어 농도를 가질 수 있다.
일 실시예에서, 상기 게이트 전극은 상기 베이스 기판과 상기 액티브 패턴 사이에 위치할 수 있다.
일 실시예에서, 상기 액티브 패턴은 상기 베이스 기판과 상기 게이트 전극 사이에 위치할 수 있다.
일 실시예에서, 상기 절연 패턴은 상기 액티브 패턴의 상기 제2 부분 및 상기 제3 부분을 노출하는 개구들을 포함할 수 있다.
일 실시예에서, 상기 절연 패턴은 상기 게이트 전극과 중첩되는 고립된 섬 형상을 가질 수 있다.
일 실시예에서, 상기 액티브 패턴의 상기 제2 부분 및 상기 제3 부분은 상기 절연 패턴과 중첩되지 않으며, 상기 소스 전극 및 상기 드레인 전극과도 중첩되지 않을 수 있다.
일 실시예에서, 상기 제1 패시베이션막 상에 배치되는 제2 패시베이션막을 더 포함할 수 있다.
일 실시예에서, 상기 제2 패시베이션막은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 기판의 제조 방법에 있어서, 베이스 기판 상에 게이트 전극을 형성한다. 상기 게이트 전극과 중첩되며, 산화물 반도체를 포함하는 액티브 패턴을 형성한다. 상기 액티브 패턴을 부분적으로 덮는 절연 패턴을 형성한다. 상기 액티브 패턴과 접촉하며, 서로 이격된 소스 전극 및 드레인 전극을 형성한다. 상기 절연 패턴 및 상기 액티브 패턴 상에 배치되며, 플루오르를 포함하는 제1 패시베이션막을 형성한다.
일 실시예에서, 상기 액티브 패턴을 형성하는 단계는 P형 산화물 반도체층을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 제1 패시베이션막을 형성하는 단계는 상기 제1 패시베이션막과 직접적으로 접촉하는 상기 액티브 패턴 부분에 플루오르를 주입하여, N형 산화물 반도체로 변환하는 단계를 포함할 수 있다.
일 실시예에서, 상기 제1 패시베이션막 상에 제2 패시베이션막을 형성하는 단계를 더 포함할 수 있다.
이와 같은 실시예들에 따르면, 표시 기판의 박막 트랜지스터는 게이트 전극, 게이트 절연층, 액티브 패턴, 절연 패턴, 소스 전극 및 드레인 전극을 포함할 수 있으며, 패시베이션막에 의해서 커버될 수 있다. 상기 패시베이션막은 플루오르(F)를 포함하는 무기 절연물질을 포함하고, 이에 따라 상기 패시베이션막으로부터 상기 액티브 패턴으로 상기 플루오르(F)가 선택적으로 도핑될 수 있다. 상기 플루오르(F)가 도핑된 상기 액티브 패턴의 제2 부분 및 제3 부분은 상기 액티브 패턴의 다른 부분에 비해서 낮은 전기 저항을 가질 수 있으며, 상기 제2 부분과 상기 제3 부분 사이의 제1 부분은 채널로 정의될 수 있다. 이에 따라, 상기 박막 트랜지스터의 채널 길이가 단축될 수 있다. 또한, 상기 액티브 패턴의 상기 제2 부분 및 상기 제3 부분은 절연 패턴과 자기 정렬될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1의 I-I'선을 따라 절단한 표시 기판의 단면도이다.
도 3 내지 도 13은 본 발명의 일 실시예에 따른 표시 기판을 제조하기 위한 방법을 도시한 단면도들 및 평면도들이다.
도 14는 본 발명의 다른 일 실시예에 따른 표시 기판의 평면도이다.
도 15는 도 14의 II-II'선을 따라 절단한 표시 기판의 단면도이다.
도 16은 본 발명의 또 다른 일 실시예에 따른 표시 기판의 평면도이다.
도 17은 도 16의 III-III'선을 따라 절단한 표시 기판의 단면도이다.
도 18은 본 발명의 일 실시예에 따른 표시 기판의 단면도이다.
도 19 내지 도 22는 본 발명의 일 실시예에 따른 표시 기판을 제조하기 위한 방법을 도시한 단면도들 및 평면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이고, 도 2는 도 1의 I-I'선을 따라 절단한 표시 기판의 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 표시 기판은 베이스 기판(100), 게이트 라인(GL), 데이터 라인(DL), 박막 트랜지스터, 패시베이션막(140) 및 화소 전극(PE)을 포함한다. 상기 박막 트랜지스터는 게이트 전극(GE), 게이트 절연층(110), 액티브 패턴(120), 절연 패턴(130), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
상기 게이트 라인(GL)은 도 1에서, 제1 방향(D1)으로 연장되고, 상기 데이터 라인(DL)은 제2 방향(D2)으로 연장된다. 상기 제1 방향(D1)과 상기 제2 방향(D2)은 서로 교차한다. 예를 들어, 상기 제1 방향(D1)과 상기 제2 방향(D2)는 실질적으로 서로 수직할 수 있다.
상기 게이트 라인(GL)은 상기 게이트 전극(GE)과 전기적으로 연결된다. 예를 들어, 상기 게이트 전극(GE)는 상기 게이트 라인(GL)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다.
상기 게이트 절연층(110)은 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)을 커버할 수 있다. 상기 게이트 절연층(110)은 실리콘을 포함하는 산화물, 실리콘을 포함하는 질화물과 같은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연층(110)은 BPSG(Boro-Phospho-Silicate Glass), TOSZ(Tonen Silazene), USG(Undoped Silicate Glass), SOG(Spin On Glass), FOX(Flowable Oxide), TEOS(Tetra-Ethyl-Ortho-Silicate) 또는 HDP-CVD(High Density Plasma Chemical Vapor Deposition) 산화물 등과 같은 실리콘 산화물을 포함할 수 있다. 이와 달리, 상기 게이트 절연층(110)은 실리콘 산화물과 실리콘 질화물을 포함하는 다층 구조를 가질 수도 있다.
상기 액티브 패턴(120)은 상기 게이트 절연층(110) 상에서 상기 게이트 전극(GE)과 중첩한다. 예를 들어, 상기 액티브 패턴(120)은 상기 제1 방향(D1)으로 연장할 수 있으며, 상기 액티브 패턴(120)의 중심부가 상기 게이트 전극(GE)과 중첩될 수 있다.
상기 액티브 패턴(120)은 산화물 반도체를 포함한다. 즉, 상기 액티브 패턴(120)은 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga) 또는 하프늄(hafnium; Hf)의 산화물을 포함할 수 있다. 예를 들어, 상기 액티브 패턴(120)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함할 수 있다.
일 실시예에 있어서, 상기 산화물 반도체는 주석(tin; Sn)이 추가적으로 포함될 수 있다. 예를 들어, 상기 산화물 반도체는 1 내지 10wt%의 주석을 포함할 수 있다. 즉, 상기 액티브 패턴(120)은 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO), 주석이 첨가된 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO) 또는 주석이 첨가된 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함할 수 있다.
상기 액티브 패턴(120)은 플루오르(F)의 농도에 따라 제1 부분(121), 제2 부분(122), 제3 부분(123), 제4 부분(124) 및 제5 부분(125)으로 구분될 수 있다.
상기 액티브 패턴(120)의 상기 제1 부분(121)은 이후 설명되는 상기 절연 패턴(130) 및 상기 게이트 전극(GE)과 중첩될 수 있다. 상기 액티브 패턴(120)의 제1 부분(121)은 이후 설명하는 상기 패시베이션막(140)과 직접적으로 접촉하지 않으므로, 상기 패시베이션막(140)으로부터 상기 플루오르(F)가 확산되지 않는다. 상기 제1 부분(121)은 이에 따라 비교적 낮은 농도의 플루오르(F)를 포함하거나 플루오르(F)를 포함하지 않을 수 있다. 한편, 상기 제1 부분(121)의 산화물 반도체는 진성 반도체(intrinsic semiconductor)와 비교하여 산소의 농도가 낮을 수 있다. 이에 따라, 상기 제1 부분(121)의 산화물 반도체는 다수의 산소 빈격자점(oxygen vacancy)을 포함하며, 홀(hole)의 농도가 전자(electron)의 농도보다 높은 P-형 반도체일 수 있다. 상기 액티브 패턴(120)의 제1 부분(121)은 상기 트랜지스터의 채널로 역할을 할 수 있다.
상기 액티브 패턴(120)의 상기 제2 부분(122) 및 상기 제3 부분(123)은 상기 제1 부분(121)과 접촉하도록 배치될 수 있다. 또한, 상기 제2 부분(122)과 상기 제3 부분(123)은 상기 제1 부분(121)을 중심으로 상기 제1 방향으로 서로 이격될 수 있다. 상기 제2 부분(122) 및 상기 제3 부분(123)은 상기 절연 패턴(130), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 중첩되지 않으며, 상기 패시베이션막(140)과 직접적으로 접촉할 수 있다. 이에 따라, 상기 제2 부분(122) 및 상기 제3 부분(123)은 상기 제1 부분(121)보다 높은 플루오르(F) 농도를 가질 수 있으며, N-형 반도체를 포함할 수 있다. 또한, 상기 제2 부분(122) 및 상기 제3 부분(123)은 높은 전자 농도를 가질 수 있으며, 상기 제1 부분(121)보다 높은 전기전도도를 가질 수 있다. 이에 따라, 상기 제2 부분(122) 및 상기 제3 부분(123)은 상기 트랜지스터의 채널로 역할을 하지 않으며, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 비교적 낮은 저항으로 연결될 수 있다.
상기 액티브 패턴(120)의 상기 제4 부분(124) 및 상기 제5 부분(125)은 각기 상기 제2 부분(122) 및 상기 제3 부분(123)에 접촉하도록 배치될 수 있다. 예를 들어, 상기 제4 부분(124)은 상기 소스 전극(SE)과 중첩되며, 상기 제5 부분(125)은 상기 드레인 전극(DE)과 중첩되도록 배치될 수 있다. 상기 제4 부분(124) 및 상기 제5 부분(125)은 상기 패시베이션막(140)과 직접적으로 접촉하지 않으며, 이에 따라, 상기 제2 부분(122) 및 상기 제3 부분(123)보다 낮은 플루오르(F) 농도를 가질 수 있다. 상기 제4 부분(124) 및 상기 제5 부분(125)은 상기 제1 부분(121)과 같이 P-형 반도체를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 패턴(120)은 선택적으로 도핑된 플루오르(F)를 포함하여, 부분적으로 저항이 낮은 부분을 포함할 수 있다. 플루오르(F)를 이용하여 상기 액티브 패턴(120)을 도핑하는 경우, 상기 플루오르(F)가 상기 트랜지스터의 채널 부분으로 확산되지 않을 수 있다. 이에 따라, 채널 길이 및 문턱 전압의 신뢰성이 향상될 수 있다.
상기 절연 패턴(130)은 상기 액티브 패턴(120) 및 상기 게이트 절연층(110) 상에 배치된다. 상기 절연 패턴(130)은 예를 들어 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 상기 절연 패턴(130)은 상기 액티브 패턴(120)과 상기 게이트 절연층(110) 상에 전체적으로 배치될 수 있으며, 개구들(132, 134)을 포함할 수 있다. 상기 제1 개구(132) 및 상기 제2 개구(134)는 상기 절연 패턴(130)을 관통하며, 상기 액티브 패턴(120)을 부분적으로 노출한다. 예를 들어, 상기 제1 개구(132)는 상기 액티브 패턴(120)의 상기 제2 부분(122) 및 상기 제4 부분(124)을 노출하며, 상기 제2 개구(134)는 상기 액티브 패턴(120)의 상기 제3 부분(123) 및 상기 제5 부분(125)을 노출할 수 있다. 상기 절연 패턴(130)은 상기 표시 기판의 제조 과정(특히, 식각 공정)에서, 상기 액티브 패턴(120)을 보호하는 역할을 수행할 수 있다. 즉, 상기 절연 패턴(130)은 그 하부에 위치하는 상기 액티브 패턴(120)을 보호하는 에치 스토퍼(etch stopper)로 역할을 할 수 있다.
다시 도 1 및 도 2를 참조하면, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 서로 이격되며, 각각 상기 액티브 패턴(120)에 접촉하도록 위치한다. 구체적으로, 상기 소스 전극(SE)은 상기 액티브 패턴(120)의 상기 제4 부분(124)과 중첩될 수 있으며, 상기 드레인 전극(DE)은 상기 액티브 패턴(120)의 상기 제5 부분(125)과 중첩될 수 있다. 상기 제4 부분(124) 및 상기 제5 부분(125)은 홀(hole)의 농도가 높은 P-형 반도체를 포함하므로, 상기 제4 부분(124)과 상기 소스 전극(SE) 사이 및 상기 제5 부분(125)과 상기 드레인 전극(DE) 사이는 오믹(ohmic) 콘택을 형성할 수 있다. 이에 따라 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 상기 액티브 패턴(120) 사이의 접촉 저항이 감소될 수 있다.
한편, 상기 소스 전극(SE)은 상기 데이터 라인(DL)과 전기적으로 연결될 수 있다. 예를 들어, 상기 소스 전극(SE)는 상기 데이터 라인(DL)으로부터 상기 제1 방향(D1)으로 돌출될 수 있다.
상기 패시베이션막(140)은 상기 박막 트랜지스터를 커버할 수 있다. 상기 패시베이션막(140)은 플루오르(F)를 포함하는 무기 절연물질을 포함할 수 있다. 예를 들어, 상기 패시베이션막(140)은 실리콘 산화플루오르화물(SiOF), 실리콘 질화플루오르화물(SiNF), 실리콘 탄화플루오르화물(SiCF), 실리콘 산화질화플루오르화물(SiONF) 또는 실리콘 산화탄화플루오르화물(SiOCF) 등을 포함할 수 있다.
한편, 상기 화소 전극(PE)은 상기 패시베이션막(140) 상에 배치되며, 상기 패시베이션막(140)을 관통하는 콘택홀(CH)을 통하여, 상기 드레인 전극(DE)에 연결된다. 상기 화소 전극(PE)은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 표시 기판의 상기 박막 트랜지스터는 상기 게이트 전극(GE), 상기 게이트 절연층(110), 상기 액티브 패턴(120), 상기 절연 패턴(130), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 포함할 수 있으며, 상기 패시베이션막(140)에 의해서 커버될 수 있다. 상기 패시베이션막(140)은 플루오르(F)를 포함하는 무기 절연물질을 포함하고, 이에 따라 상기 패시베이션막(140)으로부터 상기 액티브 패턴(120)으로 상기 플루오르(F)가 선택적으로 도핑될 수 있다. 상기 플루오르(F)가 도핑된 상기 액티브 패턴(120)의 상기 제2 부분(122) 및 상기 제3 부분(123)은 상기 액티브 패턴(120)의 다른 부분에 비해서 낮은 전기 저항을 가질 수 있으며, 상기 제2 부분(122)과 상기 제3 부분(123) 사이의 상기 제1 부분(121)은 채널로 정의될 수 있다. 이에 따라, 상기 박막 트랜지스터의 채널 길이가 단축될 수 있다. 또한, 상기 액티브 패턴(120)의 상기 제2 부분(122) 및 상기 제3 부분(123)은 절연 패턴(130)과 자기 정렬될 수 있다.
도 3 내지 도 13는 도 1 및 도 2에 도시된 표시 기판을 제조하기 위한 방법을 도시한 평면도들 및 단면도들이다. 구체적으로, 도 4, 도 6, 도 8, 도 10 및 도 12은 상기 표시 기판을 제조하기 위한 방법을 도시한 평면도들이고, 도 3, 도 5, 도 7, 도 9, 도 11 및 도 13은 상기 평면도들의 라인 I-I' 따라 자른 단면도들이다.
도 3을 참조하면, 베이스 기판(100) 상에 게이트 라인 및 게이트 전극(GE)을 형성하고, 이들을 덮는 게이트 절연막(110)을 형성한다.
구체적으로, 상기 베이스 기판(100) 상에 게이트 금속층을 형성한 후, 이를 패터닝하여, 상기 게이트 라인 및 게이트 전극(GE)을 형성한다. 상기 베이스 기판(100)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
상기 게이트 금속층은 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금을 포함할 수 있으며, 단일층 구조 또는 복수의 금속층 및 도전성 산화물층을 포함하는 다층 구조를 가질 수 있다. 일 실시예에 있어서, 상기 게이트 금속층은 몰리브덴을 포함하는 단일층 구조를 가질 수 있다. 다른 일 실시예에 있어서, 상기 게이트 금속층은 알루미늄 및 몰리브덴을 포함하는 다층 구조를 가질 수 있다.
이후, 상기 게이트 라인 및 상기 게이트 전극(GE)을 덮는 상기 게이트 절연층(110)을 형성할 수 있다. 상기 게이트 절연층(110)은 화학 기상 증착(CVD) 공정 또는 원자층 증착 공정(ALD)을 통해서 형성될 수 있다. 예를 들어, 상기 게이트 절연층(110)은 BPSG(Boro-Phospho-Silicate Glass), TOSZ(Tonen Silazene), USG(Undoped Silicate Glass), SOG(Spin On Glass), FOX(Flowable Oxide), TEOS(Tetra-Ethyl-Ortho-Silicate) 또는 HDP-CVD(High Density Plasma Chemical Vapor Deposition) 산화물 등과 같은 실리콘 산화물을 포함할 수 있다. 이와 달리, 상기 게이트 절연층(110)은 실리콘 산화물과 실리콘 질화물을 포함하는 다층 구조를 가질 수도 있다.
도 4 및 도 5를 참조하면, 상기 게이트 절연층(110) 상에 액티브 패턴(120)을 형성한다.
구체적으로, 상기 게이트 절연층(110) 상에 산화물 반도체층을 형성한 후, 상기 산화물 반도체층을 패터닝하여 상기 액티브 패턴(120)을 형성할 수 있다.
상기 산화물 반도체층은 바람직하게는 진공 증착 또는 스퍼터링 등과 같은 물리 증착(physical vapor deposition)에 의해 형성된다. 상기 산화물 반도체층을 형성하는 공정은 약 700℃ 이상의 비교적 고온에서 진행될 수 있다. 일 실시예에 있어서, 상기 산화물 반도체층의 형성을 위하여, 상기 산화물 반도체층과 유사한 조성을 갖는 스퍼터링 타겟이 이용될 수 있다.
상기 액티브 패턴(120)은 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga) 또는 하프늄(hafnium; Hf)의 산화물을 포함할 수 있다. 예를 들어, 상기 액티브 패턴(120)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함할 수 있다.
일 실시예에 있어서, 상기 산화물 반도체는 주석(tin; Sn)이 추가적으로 포함될 수 있다. 예를 들어, 상기 산화물 반도체는 1 내지 10wt%의 주석을 포함할 수 있다. 즉, 상기 액티브 패턴(120)은 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO), 주석이 첨가된 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO) 또는 주석이 첨가된 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함할 수 있다.
한편, 산화물 반도체는 진성 반도체(intrinsic semiconductor)와 비교하여 산소의 농도가 낮을 수 있다. 이에 따라, 상기 액티브 패턴(120)은 다수의 산소 빈격자점(oxygen vacancy)을 포함하며, 홀(hole)의 농도가 전자(electron)의 농도보다 높은 P-형 반도체일 수 있다.
또한, 상기 산화물 반도체층을 형성한 후, 상기 산화물 반도체층에 열을 가하는 어닐링 공정을 수행할 수 있다. 예를 들어, 상기 어닐링 공정은 약 230℃내지 약 400℃에서 이루어질 수 있다. 상기 어닐링 공정을 통하여, 상기 산화물 반도체층의 전기적 특성이 개선될 수 있다.
이후, 상기 산화물 반도체층을 부분적으로 제거하여 상기 액티브 패턴(120)을 형성할 수 있다. 이때, 상기 액티브 패턴(120)은 상기 게이트 전극(GE)과 부분적으로 중첩되도록 배치될 수 있다. 즉, 도 4에 도시된 바와 같이, 상기 게이트 전극(GE)은 상기 게이트 라인(GL)으로부터 제2 방향(D2)으로 돌출될 수 있고, 상기 액티브 패턴(120)은 제1 방향(D1)으로 연장하여 상기 액티브 패턴(120)과 중첩될 수 있다.
도 6 및 도 7을 참조하면, 상기 액티브 패턴(120)을 부분적으로 노출시키는 절연 패턴(130)을 형성할 수 있다.
상기 절연 패턴(130)은 상기 게이트 절연막(110) 및 상기 액티브 패턴(120)을 전체적으로 덮는 무기 절연층을 형성한 후, 상기 무기 절연층을 부분적으로 제거하여 상기 액티브 패턴(120)을 부분적으로 노출시키는 개구들(132, 134)을 형성하여 완성할 수 있다. 일 실시예에 있어서, 상기 무기 절연층은 실리콘 산화물을 사용하여 형성할 수 있다.
한편, 상기 절연 패턴(130)을 관통하는 상기 제1 개구(132) 및 상기 제2 개구(134)는 상기 게이트 전극(GE)과 중첩되지 않도록 배치될 수 있다. 즉, 상기 제1 개구(132) 및 상기 제2 개구(134)는 상기 제1 방향(D1)으로 서로 이격되어 배치될 수 있으며, 상기 제1 개구(132)와 상기 제2 개구(134) 사이에 상기 게이트 전극(GE)이 배치될 수 있다. 이에 따라, 상기 제1 개구(132) 및 상기 제2 개구(134)에 의해서 노출된 상기 액티브 패턴(120) 부분은 상기 게이트 전극(GE)과 중첩되지 않는다.
상기 절연 패턴(130)은 상기 표시 기판의 제조 과정(특히, 식각 공정)에서, 상기 액티브 패턴(120)을 보호하는 역할을 수행할 수 있다. 즉, 상기 절연 패턴(130)은 그 하부에 위치하는 상기 액티브 패턴(120)을 보호하는 에치 스토퍼로 역할을 할 수 있다.
도 8 및 도 9를 참조하면, 상기 액티브 패턴(120)과 접촉하는 드레인 전극(DE), 소스 전극(SE) 및 데이터 라인(DL)을 형성한다.
상기 드레인 전극(DE), 상기 소스 전극(SE) 및 상기 데이터 라인(DL)은 상기 액티브 패턴(120) 및 상기 절연 패턴(130) 상에 데이터 금속층을 형성한 후, 상기 데이터 금속층을 패터닝하여 형성할 수 있다. 일 실시예에 있어서, 상기 데이터 금속층은 상기 게이트 금속층과 실질적으로 동일하거나 유사한 물질을 사용하여 형성할 수 있다.
상기 데이터 금속층을 패터닝하는 과정에서, 상기 제1 개구(132) 및 상기 제2 개구(134)에 의해서 노출된 상기 액티브 패턴(120) 부분이 노출될 수 있다. 다만, 상기 액티브 패턴(120)은 1 내지 10wt%의 주석을 포함하는 산화물 반도체를 포함할 수 있으며, 상기 산화물 반도체는 상기 데이터 금속층과 식각 선택비를 가질 수 있다. 즉, 상기 패터닝 공정에서, 상기 데이터 금속층에 대해서 높은 식각률을 가지고, 상기 산화물 반도체에 대해서 낮은 식각률을 가지는 식각액을 사용하여 식각을 진행할 수 있다. 이에 따라, 상기 패터닝 과정에서 상기 액티브 패턴(120)은 손상되지 않을 수 있다.
한편, 상기 데이터 라인(DL)은 상기 절연 패턴(130) 상에서 상기 제2 방향(D2)을 따라 연장할 수 있다. 또한, 상기 소스 전극(SE)은 상기 데이터 라인(DL)에 전기적으로 연결될 수 있다. 일 실시예에 있어서, 상기 소스 전극(SE)은 상기 데이터 라인(DL)으로부터 상기 제1 방향(D1)으로 돌출될 수 있다. 상기 소스 전극(SE)의 단부는 상기 제1 개구(132)에 의해서 노출된 상기 액티브 패턴(120) 상에 배치될 수 있다. 즉, 상기 제1 개구(132)에 의해서 노출된 상기 액티브 패턴(120)의 부분은 상기 소스 전극(SE)과 중첩될 수 있다.
한편, 상기 드레인 전극(DE)은 상기 절연 패턴(130) 상에 배치되며, 상기 제2 개구(134)에 의해서 노출된 상기 액티브 패턴(120) 상에 배치될 수 있다. 즉, 상기 제2 개구(134)에 의해서 노출된 상기 액티브 패턴(120)의 부분은 상기 드레인 전극(DE)과 중첩될 수 있다.
도 10 및 도 11을 참조하면, 상기 액티브 패턴(120), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 덮는 패시베이션막(140)을 형성한다.
상기 패시베이션막(140)은 화학기상증착(CVD) 공정, 원자층 증착(ALD) 공정 또는 플라즈마 화학기상증착(PECVD) 공정을 통해서 형성될 수 있다. 상기 패시베이션막(140)은 플루오르(F)를 포함하는 무기 절연물질을 사용하여 형성할 수 있다. 예를 들어, 상기 패시베이션막(140)은 실리콘 산화플루오르화물(SiOF), 실리콘 질화플루오르화물(SiNF), 실리콘 탄화플루오르화물(SiCF), 실리콘 산화질화플루오르화물(SiONF) 또는 실리콘 산화탄화플루오르화물(SiOCF) 등을 포함할 수 있다.
일 실시예에 있어서, 상기 패시베이션막(140)은 실리콘 사플루오르화물(SiF4)와 아산화질소(N2O)를 소스 가스로 사용하는 플라즈마 화학기상증착(PECVD) 공정을 통해서 실리콘 산화플루오르화물(SiOF)을 증착하여 형성할 수 있다.
다른 일 실시예에 있어서, 상기 패시베이션막(140)은 실리콘 사플루오르화물(SiF4), 실란(SiH4) 및 산소(O2)가스를 사용하는 플라즈마 화학기상증착(PECVD) 공정을 통해서 실리콘 산화플루오르화물(SiOF)을 증착하여 형성할 수 있다.
상기 패시베이션막(140)을 형성함에 따라, 상기 패시베이션막(140) 내의 플루오르(F) 원자들은 상기 패시베이션막(140)과 직접적으로 접촉하는 상기 액티브 패턴(120)으로 확산될 수 있다. 상기 플루오르(F) 원자들이 확산된 상기 액티브 패턴(120)의 부분은 전자의 농도가 높은 N-형 반도체로 변경될 수 있다.
이에 따라, 상기 액티브 패턴(120)은 제1 부분(121), 제2 부분(122), 제3 부분(123), 제4 부분(124) 및 제5 부분(125)으로 구분될 수 있다.
상기 액티브 패턴(120)의 상기 제1 부분(121)은 상기 절연 패턴(130)과 중첩될 수 있다. 상기 액티브 패턴(120)의 제1 부분(121)은 상기 패시베이션막(140)과 직접적으로 접촉하지 않으므로, 상기 패시베이션막(140)으로부터 상기 플루오르(F)가 확산되지 않는다. 상기 액티브 패턴(120)은 상기 트랜지스터의 채널로 역할을 할 수 있다. 즉, 상기 절연 패턴(130)에 의해서 상기 트랜지스터의 채널(즉, 제1 부분(121))이 자기-정렬될(self-aligned) 수 있다.
상기 액티브 패턴(120)의 상기 제2 부분(122) 및 상기 제3 부분(123)은 상기 제1 부분(121)과 접촉하도록 배치될 수 있다. 또한, 상기 제2 부분(122)과 상기 제3 부분(123)은 상기 제1 부분(121)을 중심으로 상기 제1 방향으로 서로 이격될 수 있다. 상기 제2 부분(122) 및 상기 제3 부분(123)은 상기 절연 패턴(130), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 중첩되지 않으며, 상기 패시베이션막(140)과 직접적으로 접촉할 수 있다. 이에 따라, 상기 제2 부분(122) 및 상기 제3 부분(123)은 상기 제1 부분(121)보다 높은 플루오르(F) 농도를 가질 수 있으며, 이에 따라 N-형 반도체일 수 있다. 또한, 상기 제2 부분(122) 및 상기 제3 부분(123)은 높은 전자 농도를 가질 수 있으며, 상기 제1 부분(121)보다 높은 전기전도도를 가질 수 있다. 이에 따라, 상기 제2 부분(122) 및 상기 제3 부분(123)은 상기 트랜지스터의 채널로 역할을 하지 않는다.
상기 액티브 패턴(120)의 상기 제4 부분(124) 및 상기 제5 부분(125)은 각기 상기 제2 부분(122) 및 상기 제3 부분(123)에 접촉하도록 배치될 수 있다. 상기 제4 부분(124)은 상기 소스 전극(SE)과 중첩되며, 상기 제5 부분(125)은 상기 드레인 전극(DE)과 중첩되도록 배치될 수 있다. 상기 제4 부분(124) 및 상기 제5 부분(125)은 상기 패시베이션막(140)과 직접적으로 접촉하지 않으며, 이에 따라, 상기 제2 부분(122) 및 상기 제3 부분(123)보다 낮은 플루오르(F) 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 패시베이션막(140)을 이용하여 플루오르(F)를 확산시켜, 높은 도전성을 갖는 상기 제2 부분(122) 및 상기 제3 부분(123)을 형성할 수 있다.
한편, 본 발명의 실시예들의 경우, 상기 패시베이션막(140)을 이용하므로, 별도의 플라즈마 표면 처리 공정 또는 어닐링 공정을 수행하지 않고, 플루오르(F)를 주입할 수 있다.
도 12 및 도 13을 참조하면, 상기 드레인 전극(DE)과 전기적으로 연결된 화소 전극(PE)을 형성한다.
구체적으로, 상기 패시베이션막(140)을 부분적으로 식각하여, 상기 드레인 전극(DE)을 노출하는 콘택홀(CH)을 형성한 후, 상기 콘택홀(CH) 및 상기 패시베이션막(140) 상에 화소 전극막을 형성하고, 이를 식각하여 상기 화소 전극(PE)을 형성할 수 있다.
일 실시예에 있어서, 상기 화소 전극막은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)을 사용하여 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 패턴(120) 상에 상기 절연 패턴(130)을 형성한 후, 플루오르(F)를 포함하는 상기 패시베이션막(140)을 형성할 수 있다. 상기 패시베이션막(140)을 이용하여 플루오르(F)를 확산시켜, 높은 도전성을 갖는 상기 제2 부분(122) 및 상기 제3 부분(123)을 형성할 수 있다. 또한, 상기 제2 부분(122)과 상기 제3 부분(123) 사이에 비교적 짧은 채널 길이를 갖는 제1 부분(121)이 정의될 수 있다. 즉, 상기 패시베이션막(140)을 이용하므로, 별도의 플라즈마 표면 처리 공정 또는 어닐링 공정을 수행하지 않고, 플루오르(F)를 주입할 수 있다.
도 1 및 도 2를 참조하여 설명된 표시 기판은 직사각형의 평면 형상을 갖는 개구들(132, 134)을 포함하는 절연 패턴(130)을 구비하나, 다른 실시예에서는 개구들의 형상이 변경될 수 있다. 이하에서는 게이트 전극을 향해서 돌출된 형상을 갖는 개구들을 포함하는 절연 패턴(131)을 구비하는 표시 기판을 설명한다. 다만, 동일하거나 유사한 구성 요소에 대해서는 동일하거나 유사한 인용부호를 사용하고 반복되는 설명은 생략한다.
도 14는 본 발명의 다른 일 실시예에 따른 표시 기판의 평면도이고, 도 15는 도 14의 II-II'선을 따라 절단한 표시 기판의 단면도이다.
도 14 및 도 15를 참조하면, 본 실시예에 따른 표시 기판은 베이스 기판(100), 게이트 라인(GL), 데이터 라인(DL), 박막 트랜지스터, 제1 패시베이션막(141) 및 화소 전극(PE)을 포함한다. 상기 박막 트랜지스터는 게이트 전극(GE), 게이트 절연층(110), 액티브 패턴(129), 절연 패턴(131), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
상기 게이트 라인(GL)은 도 14에서, 제1 방향(D1)으로 연장되고, 상기 데이터 라인(DL)은 제2 방향(D2)으로 연장된다. 상기 제1 방향(D1)과 상기 제2 방향(D2)은 서로 교차한다. 한편, 상기 게이트 전극(GE)는 상기 게이트 라인(GL)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다. 또한, 상기 게이트 절연층(110)은 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)을 커버할 수 있다.
상기 액티브 패턴(129)은 상기 게이트 절연층(110) 상에서 상기 게이트 전극(GE)과 중첩한다. 상기 액티브 패턴(129)은 도 1 및 도 2를 참조로 설명한 액티브 패턴(120)과 실질적으로 동일한 산화물 반도체를 포함할 수 있다.
상기 액티브 패턴(120)은 플루오르(F)의 농도에 따라 제1 부분(126), 제2 부분(127), 제3 부분(128), 제4 부분(124) 및 제5 부분(125)으로 구분될 수 있다.
상기 액티브 패턴(120)의 상기 제1 부분(126)은 이후 설명되는 상기 절연 패턴(131) 및 상기 게이트 전극(GE)과 중첩될 수 있다. 상기 액티브 패턴(120)의 제1 부분(126)은 이후 설명하는 상기 제1 패시베이션막(141)과 직접적으로 접촉하지 않으므로, 상기 제1 패시베이션막(141)으로부터 상기 플루오르(F)가 확산되지 않는다. 상기 제1 부분(126)은 이에 따라 비교적 낮은 농도의 플루오르(F)를 포함하거나 플루오르(F)를 포함하지 않을 수 있다. 한편, 상기 제1 부분(126)의 산화물 반도체는 진성 반도체(intrinsic semiconductor)와 비교하여 산소의 농도가 낮을 수 있다. 이에 따라, 상기 제1 부분(126)의 산화물 반도체는 다수의 산소 빈격자점(oxygen vacancy)을 포함하며, 홀(hole)의 농도가 전자(electron)의 농도보다 높은 P-형 반도체일 수 있다. 상기 액티브 패턴(120)은 상기 트랜지스터의 채널로 역할을 할 수 있다.
상기 액티브 패턴(120)의 상기 제2 부분(127) 및 상기 제3 부분(128)은 상기 제1 부분(126)과 접촉하도록 배치될 수 있다. 또한, 상기 제2 부분(127)과 상기 제3 부분(128)은 상기 제1 부분(126)을 중심으로 상기 제1 방향으로 서로 이격될 수 있다. 상기 제2 부분(127) 및 상기 제3 부분(128)은 상기 절연 패턴(131), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 중첩되지 않으며, 상기 제1 패시베이션막(141)과 직접적으로 접촉할 수 있다. 이에 따라, 상기 제2 부분(127) 및 상기 제3 부분(128)은 상기 제1 부분(126)보다 높은 플루오르(F) 농도를 가질 수 있으며, N-형 반도체일 수 있다. 또한, 상기 제2 부분(127) 및 상기 제3 부분(128)은 높은 전자 농도를 가질 수 있으며, 상기 제1 부분(126)보다 높은 전기전도도를 가질 수 있다. 이에 따라, 상기 제2 부분(127) 및 상기 제3 부분(128)은 상기 트랜지스터의 채널로 역할을 하지 않으며, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 비교적 낮은 저항으로 연결될 수 있다.
상기 액티브 패턴(120)의 상기 제4 부분(124) 및 상기 제5 부분(125)은 각기 상기 제2 부분(127) 및 상기 제3 부분(128)에 접촉하도록 배치될 수 있다. 상기 제4 부분(124)은 상기 소스 전극(SE)과 중첩되며, 상기 제5 부분(125)은 상기 드레인 전극(DE)과 중첩되도록 배치될 수 있다. 상기 제4 부분(124) 및 상기 제5 부분(125)은 상기 제1 패시베이션막(141)과 직접적으로 접촉하지 않으며, 이에 따라, 상기 제2 부분(127) 및 상기 제3 부분(128)보다 낮은 플루오르(F) 농도를 가질 수 있다. 상기 제4 부분(124) 및 상기 제5 부분(125)은 상기 제1 부분(126)과 같이 P-형 반도체를 포함할 수 있다.
상기 절연 패턴(131)은 상기 액티브 패턴(120)과 상기 게이트 절연층(110) 상에 전체적으로 배치될 수 있으며, 개구들(133, 135)을 포함할 수 있다. 상기 제1 개구(133) 및 상기 제2 개구(135)는 상기 절연 패턴(131)을 관통하며, 상기 액티브 패턴(120)을 부분적으로 노출한다.
예를 들어, 상기 제1 개구(133)는 상기 액티브 패턴(120)의 상기 제2 부분(122) 및 상기 제4 부분(124)을 노출하며, 상기 제2 개구(135)는 상기 액티브 패턴(120)의 상기 제3 부분(123) 및 상기 제5 부분(125)을 노출할 수 있다. 상기 제1 개구(133) 및 상기 제2 개구(135)는 상기 게이트 전극(GE)을 향해서 돌출되는 평면 형상을 가질 수 있다.
상기 절연 패턴(131)은 상기 표시 기판의 제조 과정에서, 상기 액티브 패턴(120)을 보호하는 역할을 수행할 수 있다. 즉, 상기 절연 패턴(131)은 에치 스토퍼로 역할을 할 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 서로 이격되며, 각각 상기 액티브 패턴(120)에 접촉하도록 위치한다. 구체적으로, 상기 소스 전극(SE)은 상기 액티브 패턴(120)의 상기 제4 부분(124)과 중첩될 수 있으며, 상기 드레인 전극(DE)은 상기 액티브 패턴(120)의 상기 제5 부분(125)과 중첩될 수 있다.
상기 제1 패시베이션막(141)은 상기 박막 트랜지스터를 커버할 수 있다. 상기 제1 패시베이션막(141)은 플루오르(F)를 포함하는 무기 절연물질을 포함할 수 있다. 구체적으로, 상기 제1 패시베이션막(141)은 도 1 및 도 2를 참조로 설명한 패시베이션막(140)과 실질적으로 동일한 무기 절연물질을 포함할 수 있다.
한편, 상기 제1 패시베이션막(141) 상에는 제2 패시베이션막(142)이 배치될 수 있다. 상기 제2 패시베이션막(142)은 상기 제1 패시베이션막(141)과 상이한 물질을 포함할 수 있다. 즉, 상기 제2 패시베이션막(142)은 플루오르(F)를 포함하지 않을 수 있다. 예를 들어, 상기 제2 패시베이션막(142)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있으며, 상기 제1 패시베이션막(141)을 보호할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 장치의 상기 박막 트랜지스터는 상기 절연 패턴(131)에 의해서 자기 정렬되는 채널(즉, 상기 액티브 패턴(129)의 상기 제1 부분(126))을 포함한다. 상기 절연 패턴(131)의 상기 제1 개구(133) 및 상기 제2 개구(135)의 형상에 따라, 상기 채널의 길이가 단축될 수 있다. 이에 따라, 상기 박막 트랜지스터의 속도가 향상될 수 있다.
도 1 및 도 2를 참조하여 설명된 표시 기판은 개구들(132, 134)을 포함하는 절연 패턴(130)을 구비하나, 다른 실시예에서는 상기 절연 패턴(130)의 형상이 변경될 수 있다. 이하에서는 고립된 섬 형상을 갖는 절연 패턴(230)을 구비하는 표시 기판을 설명한다. 다만, 동일하거나 유사한 구성 요소에 대해서는 동일하거나 유사한 인용부호를 사용하고 반복되는 설명은 생략한다.
도 16은 본 발명의 또 다른 일 실시예에 따른 표시 기판의 평면도이고, 도 17은 도 16의 III-III'선을 따라 절단한 표시 기판의 단면도이다.
도 16 및 도 17을 참조하면, 본 실시예에 따른 표시 기판은 베이스 기판(200), 게이트 라인(GL), 데이터 라인(DL), 박막 트랜지스터, 패시베이션막(240) 및 화소 전극(PE)을 포함한다. 상기 박막 트랜지스터는 게이트 전극(GE), 게이트 절연층(210), 액티브 패턴(220), 절연 패턴(230), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
상기 게이트 라인(GL)은 도 16에서, 제1 방향(D1)으로 연장되고, 상기 데이터 라인(DL)은 제2 방향(D2)으로 연장된다. 상기 제1 방향(D1)과 상기 제2 방향(D2)은 서로 교차한다. 한편, 상기 게이트 전극(GE)는 상기 게이트 라인(GL)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다. 또한, 상기 게이트 절연층(110)은 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)을 커버할 수 있다.
상기 액티브 패턴(220)은 상기 게이트 절연층(110) 상에서 상기 게이트 전극(GE)과 중첩한다. 상기 액티브 패턴(220)은 도 1 및 도 2를 참조로 설명한 액티브 패턴(220)과 실질적으로 동일한 산화물 반도체를 포함할 수 있으며, 제1 부분 내지 제5 부분(221, 222, 223, 224, 225)을 포함할 수 있다.
상기 절연 패턴(230)은 상기 액티브 패턴(220) 상에서 상기 게이트 전극(GE)과 중첩되도록 배치될 수 있다. 즉, 상기 절연 패턴(230)은 상기 게이트 전극(GE)과 중첩되는 고립된 섬 형상을 가질 수 있다. 이에 따라, 상기 절연 패턴(230)는 상기 액티브 패턴(220)의 제1 부분(221)만을 커버하며, 상기 액티브 패턴(220)의 제2 부분 내지 제5 부분(222, 223, 224, 225)을 커버하지 않는다. 상기 절연 패턴(230)은 상기 액티브 패턴(220)을 보호하는 에치 스토퍼로 역할을 할 수 있다.
한편, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 서로 이격되며, 각각 상기 액티브 패턴(220)에 접촉하도록 위치한다. 구체적으로, 상기 소스 전극(SE)은 상기 액티브 패턴(220)의 상기 제4 부분(224)과 중첩될 수 있으며, 상기 드레인 전극(DE)은 상기 액티브 패턴(220)의 상기 제5 부분(225)과 중첩될 수 있다.
상기 패시베이션막(240)은 상기 박막 트랜지스터를 커버할 수 있다. 상기 패시베이션막(240)은 플루오르(F)를 포함하는 무기 절연물질을 포함할 수 있다. 구체적으로, 상기 패시베이션막(240)은 도 1 및 도 2를 참조로 설명한 패시베이션막(140)과 실질적으로 동일한 무기 절연물질을 포함할 수 있다.
도 1 및 도 2를 참조하여 설명된 표시 기판은 상기 게이트 전극(GE)이 상기액티브 패턴(120) 하부에 위치하는 바텀 게이트(bottom gate) 구조의 트랜지스터를 포함하나, 다른 실시예에서는 표시 기판은 탑 게이트(top gate) 구조의 트랜지스터를 포함하도록 변경될 수 있다. 이하에서는 탑 게이트(top gate) 구조의 트랜지스터를 포함하는 표시 기판을 설명한다. 다만, 동일하거나 유사한 구성 요소에 대해서는 동일하거나 유사한 인용부호를 사용하고 반복되는 설명은 생략한다.
도 18은 본 발명의 일 실시예에 따른 표시 기판의 단면도이다.
도 18을 참조하면, 본 실시예에 따른 표시 기판은 베이스 기판(300), 액티브 패턴(320), 게이트 절연 패턴(330), 게이트 전극(GE), 패시베이션막(340), 평탄화막(350), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
상기 베이스 기판(300) 상에 버퍼층(310)이 배치된다. 상기 버퍼층(310)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기 절연물질 또는 유기 절연물질을 포함할 수 있다.
상기 액티브 패턴(320)은 상기 버퍼층(310) 상에 배치될 수 있다. 상기 액티브 패턴(320)은 산화물 반도체를 포함한다. 즉, 상기 액티브 패턴(320)은 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga) 또는 하프늄(hafnium; Hf)의 산화물을 포함할 수 있다. 예를 들어, 상기 액티브 패턴(320)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함할 수 있다.
한편, 산화물 반도체는 진성 반도체(intrinsic semiconductor)와 비교하여 산소의 농도가 낮을 수 있다. 이에 따라, 상기 액티브 패턴(320)은 다수의 산소 빈격자점(oxygen vacancy)를 포함하며, 홀(hole)의 농도가 전자(electron)의 농도보다 높은 P-형 반도체일 수 있다.
상기 액티브 패턴(320)은 캐리어의 농도에 따라, 제1 부분(321), 제2 부분(322) 및 제3 부분(323)으로 구분될 수 있다.
상기 액티브 패턴(320)의 상기 제1 부분(321)은 상기 게이트 절연 패턴(330)와 중첩될 수 있다. 상기 제1 부분(321)은 상기 패시베이션막(340)과 직접적으로 접촉하지 않으므로, 상기 패시베이션막(340)으로부터 상기 플루오르(F)가 확산되지 않는다. 상기 액티브 패턴(320)은 상기 트랜지스터의 채널로 역할을 할 수 있다. 즉, 상기 게이트 절연 패턴(330)에 의해서 상기 트랜지스터의 채널(즉, 제1 부분(321))이 자기-정렬될(self-aligned) 수 있다.
상기 액티브 패턴(320)의 상기 제2 부분(322) 및 상기 제3 부분(323)은 상기 제1 부분(321)과 접촉하도록 배치될 수 있다. 또한, 상기 제2 부분(322)과 상기 제3 부분(323)은 상기 제1 부분(321)을 중심으로 상기 제1 방향으로 서로 이격될 수 있다. 상기 제2 부분(322) 및 상기 제3 부분(323)은 상기 게이트 절연 패턴(330)과 중첩되지 않으며, 상기 패시베이션막(340)과 직접적으로 접촉할 수 있다. 이에 따라, 상기 제2 부분(322) 및 상기 제3 부분(323)은 상기 제1 부분(321)보다 높은 플루오르(F) 농도를 가질 수 있으며, 이에 따라 N-형 반도체일 수 있다. 또한, 상기 제2 부분(322) 및 상기 제3 부분(323)은 높은 전자 농도를 가질 수 있으며, 상기 제1 부분(321)보다 높은 전기전도도를 가질 수 있다. 이에 따라, 상기 제2 부분(322) 및 상기 제3 부분(323)은 상기 트랜지스터의 채널로 역할을 하지 않는다.
상기 게이트 절연 패턴(330)은 상기 액티브 패턴(320)의 상기 제2 부분(322) 상에 배치될 수 있다. 상기 게이트 절연 패턴(330)은 BPSG(Boro-Phospho-Silicate Glass), TOSZ(Tonen Silazene), USG(Undoped Silicate Glass), SOG(Spin On Glass), FOX(Flowable Oxide), TEOS(Tetra-Ethyl-Ortho-Silicate) 또는 HDP-CVD(High Density Plasma Chemical Vapor Deposition) 산화물 등과 같은 실리콘 산화물을 포함할 수 있다. 이와 달리, 상기 게이트 절연 패턴(330)은 실리콘 산화물과 실리콘 질화물을 포함하는 다층 구조를 가질 수도 있다. 한편, 상기 게이트 절연 패턴(330)은 상기 게이트 전극(GE)을 패터닝하는 식각 과정에서 에치 스토퍼로 역할을 할 수 있다.
상기 게이트 전극(GE)은 상기 게이트 절연 패턴(330)상에 배치될 수 있다. 상기 게이트 전극(GE)은 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금을 포함할 수 있으며, 단일층 구조 또는 복수의 금속층 및 도전성 산화물층을 포함하는 다층 구조를 가질 수 있다.
상기 패시베이션막(340)은 상기 게이트 전극(GE) 및 상기 액티브 패턴(320)을 덮도록 배치될 수 있다. 상기 패시베이션막(340)은 플루오르(F)를 포함하는 무기 절연물질을 사용하여 형성할 수 있다. 예를 들어, 상기 패시베이션막(340)은 실리콘 산화플루오르화물(SiOF), 실리콘 질화플루오르화물(SiNF), 실리콘 탄화플루오르화물(SiCF), 실리콘 산화질화플루오르화물(SiONF) 또는 실리콘 산화탄화플루오르화물(SiOCF) 등을 포함할 수 있다. 한편, 상기 평탄화막(350)은 유기 절연물질을 포함하며, 평탄한 상면을 가질 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 평탄화막(350) 및 상기 패시베이션막(340)을 관통하는 콘택홀들을 통해서, 각기 상기 제2 부분(322) 및 상기 제3 부분(323)에 전기적으로 연결될 수 있다.
도 19 내지 도 22는 본 발명의 일 실시예에 따른 표시 기판을 제조하기 위한 방법을 도시한 단면도들 및 평면도들이다.
도 19를 참조하면, 베이스 기판(300) 상에 버퍼층(310) 및 액티브 패턴(320)을 형성할 수 있다.
상기 버퍼층(310)은 베이스 기판(300) 상에 평탄한 상면을 가지도록 형성될 수 있다. 예를 들어, 상기 버퍼층(310)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기 절연물질 또는 유기 절연물질을 사용하여 형성할 수 있다.
상기 액티브 패턴(320)은 상기 버퍼층(310) 상에 산화물 반도체층을 형성한 후, 상기 산화물 반도체층을 패터닝하여 상기 액티브 패턴(320)을 형성할 수 있다.
상기 산화물 반도체층은 산화물 반도체층을 형성하기 위하여 알려진 종래의 방법에 따라 형성될 수 있으며, 바람직하게는 진공 증착 또는 스퍼터링 등과 같은 물리 증착(physical vapor deposition)에 의해 형성된다. 상기 산화물 반도체층을 형성하는 공정은 약 700℃ 이상의 비교적 고온에서 진행될 수 있다. 일 실시예에 있어서, 상기 산화물 반도체층의 형성을 위하여, 상기 산화물 반도체층과 유사한 조성을 갖는 스퍼터링 타겟이 이용될 수 있다.
상기 액티브 패턴(320)은 산화물 반도체를 포함한다. 즉, 상기 액티브 패턴(320)은 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga) 또는 하프늄(hafnium; Hf)의 산화물을 포함할 수 있다. 예를 들어, 상기 액티브 패턴(320)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함할 수 있다.
한편, 산화물 반도체는 진성 반도체(intrinsic semiconductor)와 비교하여 산소의 농도가 낮을 수 있다. 이에 따라, 상기 액티브 패턴(320)은 다수의 산소 빈격자점(oxygen vacancy)를 포함하며, 홀(hole)의 농도가 전자(electron)의 농도보다 높은 P-형 반도체일 수 있다.
도시되지는 않았으나, 상기 액티브 패턴(320) 하부에는 상기 액티브 패턴(320)에서 광전자 발생을 차단하기 위한, 차광 패턴이 추가적으로 배치될 수 있다.
도 20을 참조하면, 상기 액티브 패턴(320) 상에 게이트 절연 패턴(330) 및 게이트 전극(GE)을 형성한다.
구체적으로, 상기 버퍼층(310) 상에 게이트 절연층 및 게이트 금속층을 순차적으로 적층하고, 상기 게이트 절연층 및 상기 게이트 금속층을 부분적으로 식각하여 상기 게이트 절연 패턴(330) 및 상기 게이트 전극(GE)을 형성할 수 있다.
한편, 상기 게이트 절연층은 BPSG(Boro-Phospho-Silicate Glass), TOSZ(Tonen Silazene), USG(Undoped Silicate Glass), SOG(Spin On Glass), FOX(Flowable Oxide), TEOS(Tetra-Ethyl-Ortho-Silicate) 또는 HDP-CVD(High Density Plasma Chemical Vapor Deposition) 산화물 등과 같은 실리콘 산화물을 포함할 수 있다. 이와 달리, 상기 게이트 절연층은 실리콘 산화물과 실리콘 질화물을 포함하는 다층 구조를 가질 수도 있다.
한편, 상기 게이트 금속층은 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금을 포함할 수 있으며, 단일층 구조 또는 복수의 금속층 및 도전성 산화물층을 포함하는 다층 구조를 가질 수 있다.
도 21을 참조하면, 상기 게이트 전극(GE) 및 상기 액티브 패턴(320)을 덮는 패시베이션막(340)을 형성한다.
상기 패시베이션막(340)은 화학기상증착(CVD) 공정, 원자층 증착(ALD) 공정 또는 플라즈마 화학기상증착(PECVD) 공정을 통해서 형성될 수 있다. 상기 패시베이션막(340)은 플루오르(F)를 포함하는 무기 절연물질을 사용하여 형성할 수 있다. 예를 들어, 상기 패시베이션막(340)은 실리콘 산화플루오르화물(SiOF), 실리콘 질화플루오르화물(SiNF), 실리콘 탄화플루오르화물(SiCF), 실리콘 산화질화플루오르화물(SiONF) 또는 실리콘 산화탄화플루오르화물(SiOCF) 등을 포함할 수 있다.
일 실시예에 있어서, 상기 패시베이션막(340)은 실리콘 사플루오르화물(SiF4)와 아산화질소(N2O)를 소스 가스로 사용하는 플라즈마 화학기상증착(PECVD) 공정을 통해서 실리콘 산화플루오르화물(SiOF)을 증착하여 형성할 수 있다.
다른 일 실시예에 있어서, 상기 패시베이션막(340)은 실리콘 사플루오르화물(SiF4),실란(SiH4)및 산소(O2)가스를 사용하는 플라즈마 화학기상증착(PECVD) 공정을 통해서 실리콘 산화플루오르화물(SiOF)을 증착하여 형성할 수 있다.
상기 패시베이션막(340)을 형성함에 따라, 상기 패시베이션막(340) 내의 플루오르(F) 원자들은 상기 패시베이션막(340)과 직접적으로 접촉하는 상기 액티브 패턴(320)으로 확산될 수 있다. 상기 플루오르(F) 원자들이 확산된 상기 액티브 패턴(320)의 부분은 전자의 농도가 높은 N-형 반도체로 변경될 수 있다.
이에 따라, 상기 액티브 패턴(320)은 제1 부분(321), 제2 부분(322) 및 제3 부분(323)으로 구분될 수 있다.
상기 액티브 패턴(320)의 상기 제1 부분(321)은 상기 게이트 절연 패턴(330)와 중첩될 수 있다. 상기 제1 부분(321)은 상기 패시베이션막(340)과 직접적으로 접촉하지 않으므로, 상기 패시베이션막(340)으로부터 상기 플루오르(F)가 확산되지 않는다. 상기 액티브 패턴(320)은 상기 트랜지스터의 채널로 역할을 할 수 있다. 즉, 상기 게이트 절연 패턴(330)에 의해서 상기 트랜지스터의 채널(즉, 제1 부분(321))이 자기-정렬될(self-aligned) 수 있다.
상기 액티브 패턴(320)의 상기 제2 부분(322) 및 상기 제3 부분(323)은 상기 제1 부분(321)과 접촉하도록 배치될 수 있다. 또한, 상기 제2 부분(322)과 상기 제3 부분(323)은 상기 제1 부분(321)을 중심으로 상기 제1 방향으로 서로 이격될 수 있다. 상기 제2 부분(322) 및 상기 제3 부분(323)은 상기 게이트 절연 패턴(330)과 중첩되지 않으며, 상기 패시베이션막(340)과 직접적으로 접촉할 수 있다. 이에 따라, 상기 제2 부분(322) 및 상기 제3 부분(323)은 상기 제1 부분(321)보다 높은 플루오르(F) 농도를 가질 수 있으며, 이에 따라 N-형 반도체일 수 있다. 또한, 상기 제2 부분(322) 및 상기 제3 부분(323)은 높은 전자 농도를 가질 수 있으며, 상기 제1 부분(321)보다 높은 전기전도도를 가질 수 있다. 이에 따라, 상기 제2 부분(322) 및 상기 제3 부분(323)은 상기 트랜지스터의 채널로 역할을 하지 않는다.
도 22를 참조하면, 상기 패시베이션막(340) 상에 평탄화막(350)을 형성한 후, 소스 전극(SE) 및 드레인 전극(DE)을 형성한다.
상기 평탄화막(350)은 유기 절연물질을 포함하며, 평탄한 상면을 가질 수 있다. 상기 평탄화막(350)은 스핀 코팅, 화학기상증착 공정 등을 통해서 형성될 수 있다.
한편, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 평탄화막(350) 및 상기 패시베이션막(340)을 관통하는 콘택홀들을 형성한 후, 상기 콘택홀들을 매립하는 전극막을 형성하고, 이를 패터닝하여 형성할 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 실시예들은 액정표시장치, 유기전계발광장치와 같은 표시장치에 이용될 수 있다.
100, 200, 300 : 베이스 기판 GL : 게이트 라인
DL : 데이터 라인 SE : 소스 전극
DE : 드레인 전극 110, 210, 330 : 게이트 절연층
120, 220, 320 : 액티브 패턴 PE : 화소 전극
130, 230 : 절연 패턴 140, 240 : 패시베이션막

Claims (20)

  1. 베이스 기판 상에 배치된 게이트 전극;
    상기 게이트 전극과 중첩하며, 산화물 반도체를 포함하는 액티브 패턴;
    상기 액티브 패턴 상에 배치된 절연 패턴;
    상기 액티브 패턴과 접촉하는 소스 전극;
    상기 액티브 패턴과 접촉하며, 상기 소스 전극과 이격되는 드레인 전극; 및
    상기 절연 패턴 및 상기 액티브 패턴 상에 배치되며, 플루오르를 포함하는 제1 패시베이션막을 포함하고,
    상기 액티브 패턴은,
    상기 절연 패턴과 접촉하며, 상기 게이트 전극과 중첩된 제1 부분;
    상기 제1 패시베이션막과 접촉하며, 상기 제1 부분보다 높은 전기 전도도를 갖는 제2 부분; 및
    상기 제1 패시베이션막과 접촉하며, 상기 제1 부분보다 높은 전기 전도도를 가지며, 상기 제2 부분과 이격된 제3 부분을 포함하고,
    상기 절연 패턴은
    상기 액티브 패턴의 상기 제2 부분 및 상기 제3 부분을 노출하는 개구들을 포함하는 표시 기판.
  2. 제1항에 있어서, 상기 제1 패시베이션막은 실리콘 산화플루오르화물(SiOF), 실리콘 질화플루오르화물(SiNF), 실리콘 탄화플루오르화물(SiCF), 실리콘 산화질화플루오르화물(SiONF) 또는 실리콘 산화탄화플루오르화물(SiOCF)을 포함하는 것을 특징으로 하는 표시 기판.
  3. 제1항에 있어서, 상기 제1 부분은 P-형 산화물 반도체를 포함하고, 상기 제2 부분 및 상기 제3 부분은 N-형 산화물 반도체를 포함하는 것을 특징으로 하는 표시 기판.
  4. 제1항에 있어서, 상기 제2 부분 및 상기 제3 부분은 상기 제1 부분보다 높은 플루오르 농도를 갖는 것을 특징으로 하는 표시 기판.
  5. 제1항에 있어서, 상기 액티브 패턴은,
    상기 제2 부분과 접촉하며, 상기 소스 전극과 중첩되는 제4 부분; 및
    상기 제3 부분과 접촉하며, 상기 드레인 전극과 중첩되는 제5 부분을 더 포함하는 것을 특징으로 하는 표시 기판.
  6. 제5항에 있어서, 상기 제4 부분 및 상기 제5 부분은 상기 제2 부분 및 상기 제3 부분보다 낮은 플루오르 농도를 가지는 P-형 반도체를 포함하는 것을 특징으로 하는 표시 기판.
  7. 제1항에 있어서, 상기 소스 전극 및 상기 드레인 전극은 상기 절연 패턴과 중첩되지 않는 것은 특징으로 하는 표시 기판.
  8. 제1항에 있어서, 상기 산화물 반도체는 1 내지 10wt%의 주석(Sn)을 포함하는 것을 특징으로 하는 표시 기판.
  9. 제1항에 있어서, 상기 제2 부분 및 상기 제3 부분은 1E18 내지 1E22 개/cm3의 캐리어 농도를 갖는 것을 특징으로 하는 표시 기판.
  10. 제1항에 있어서, 상기 게이트 전극은 상기 베이스 기판과 상기 액티브 패턴 사이에 위치하는 것을 특징으로 하는 표시 기판.
  11. 제1항에 있어서, 상기 액티브 패턴은 상기 베이스 기판과 상기 게이트 전극 사이에 위치하는 것을 특징으로 하는 표시 기판.
  12. 삭제
  13. 제1항에 있어서, 상기 절연 패턴은 상기 게이트 전극과 중첩되는 고립된 섬 형상을 가지는 것을 특징으로 하는 표시 기판.
  14. 제1항에 있어서, 상기 액티브 패턴의 상기 제2 부분 및 상기 제3 부분은 상기 절연 패턴과 중첩되지 않으며, 상기 소스 전극 및 상기 드레인 전극과도 중첩되지 않는 것을 특징으로 하는 표시 기판.
  15. 제1항에 있어서, 상기 제1 패시베이션막 상에 배치되는 제2 패시베이션막을 더 포함하는 것을 특징으로 하는 표시 기판.
  16. 제15항에 있어서, 상기 제2 패시베이션막은 실리콘 산화물 또는 실리콘 질화물을 포함하는 것을 특징으로 하는 표시 기판.
  17. 베이스 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극과 중첩되며, 산화물 반도체를 포함하는 액티브 패턴을 형성하는 단계;
    상기 액티브 패턴을 부분적으로 덮는 절연 패턴을 형성하는 단계;
    상기 액티브 패턴과 접촉하며, 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 절연 패턴 및 상기 액티브 패턴 상에 배치되며, 플루오르를 포함하는 제1 패시베이션막을 형성하는 단계를 포함하고,
    상기 액티브 패턴은
    상기 절연 패턴과 접촉하며 상기 게이트 전극과 중첩된 제1 부분;
    상기 제1 패시베이션 막과 접촉하며, 상기 제1 부분보다 높은 전기 전도도를 갖는 제2 부분; 및
    상기 제1 패시베이션 막과 접촉하며, 상기 제1 부분보다 높은 전기 전도도를 가지며, 상기 제2 부분과 이격된 제3 부분을 포함하고,
    상기 절연 패턴은
    상기 액티브 패턴의 상기 제2 부분 및 상기 제3 부분을 노출하는 개구들을 포함하는 표시 기판의 제조 방법.
  18. 제17항에 있어서, 상기 액티브 패턴을 형성하는 단계는 P형 산화물 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  19. 제17항에 있어서, 상기 제1 패시베이션막을 형성하는 단계는 상기 제1 패시베이션막과 직접적으로 접촉하는 상기 액티브 패턴 부분에 플루오르를 주입하여, N형 산화물 반도체로 변환하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  20. 제17항에 있어서, 상기 제1 패시베이션막 상에 제2 패시베이션막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102279884B1 (ko) * 2014-12-05 2021-07-22 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
JP2016225615A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置、該半導体装置の作製方法、または該半導体装置を有する表示装置
WO2017013691A1 (ja) * 2015-07-17 2017-01-26 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及び薄膜トランジスタの製造方法
KR102341644B1 (ko) * 2015-08-04 2021-12-21 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조방법
JP6561366B2 (ja) 2016-03-16 2019-08-21 株式会社Ｊｏｌｅｄ 半導体装置とその製造方法
CN107104113B (zh) * 2017-06-30 2019-08-23 京东方科技集团股份有限公司 阵列基板及其驱动方法、显示装置
WO2019066931A1 (en) * 2017-09-29 2019-04-04 Intel Corporation VOLTAGE REGULATOR CIRCUIT COMPRISING ONE OR MORE THIN FILM TRANSISTORS
JP2019067938A (ja) * 2017-10-02 2019-04-25 シャープ株式会社 薄膜トランジスタ
CN109037349B (zh) * 2018-07-24 2020-09-29 深圳市华星光电半导体显示技术有限公司 薄膜晶体管及其制备方法、阵列基板
CN109860235B (zh) * 2018-12-05 2021-05-28 武汉华星光电半导体显示技术有限公司 阵列基板的制备方法、阵列基板、显示面板和显示装置
US10950436B2 (en) 2018-12-05 2021-03-16 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate manufacturing using fluorine and hydrogenation processes
CN112885846A (zh) * 2021-01-18 2021-06-01 深圳市华星光电半导体显示技术有限公司 一种tft背板及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101018103B1 (ko) * 2002-08-12 2011-02-25 아콘 테크놀로지스 인코포레이티드 채널에 대한 패시베이팅 쇼트키 배리어들을 가진 절연 게이트 전계 효과 트랜지스터

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100891989B1 (ko) * 2002-12-11 2009-04-08 엘지디스플레이 주식회사 구동회로 일체형 액정표시장치용 박막 트랜지스터 제조방법
KR101412761B1 (ko) 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR101604577B1 (ko) 2009-06-30 2016-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
WO2011002046A1 (en) 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5679143B2 (ja) 2009-12-01 2015-03-04 ソニー株式会社 薄膜トランジスタならびに表示装置および電子機器
KR101623956B1 (ko) * 2010-01-15 2016-05-24 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
KR101671952B1 (ko) * 2010-07-23 2016-11-04 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
KR101774256B1 (ko) 2010-11-15 2017-09-05 삼성디스플레이 주식회사 산화물 반도체 박막 트랜지스터 및 그 제조 방법
JP6009152B2 (ja) 2011-09-15 2016-10-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101951725B1 (ko) * 2012-01-04 2019-02-27 삼성디스플레이 주식회사 표시 기판, 이의 제조 방법 및 이를 포함하는 표시 장치
KR102044971B1 (ko) 2013-02-12 2019-11-15 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR102094847B1 (ko) * 2013-07-03 2020-03-31 삼성디스플레이 주식회사 박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101018103B1 (ko) * 2002-08-12 2011-02-25 아콘 테크놀로지스 인코포레이티드 채널에 대한 패시베이팅 쇼트키 배리어들을 가진 절연 게이트 전계 효과 트랜지스터

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