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KR102105384B1 - 적층형 커패시터 - Google Patents

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KR102105384B1
KR102105384B1 KR1020180083975A KR20180083975A KR102105384B1 KR 102105384 B1 KR102105384 B1 KR 102105384B1 KR 1020180083975 A KR1020180083975 A KR 1020180083975A KR 20180083975 A KR20180083975 A KR 20180083975A KR 102105384 B1 KR102105384 B1 KR 102105384B1
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schottky
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internal electrode
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천진성
정해석
김경준
강병성
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삼성전기주식회사
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Abstract

본 발명은, 복수의 유전체층과, 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 커패시터 바디; 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되는 제1 및 제2 외부 전극; 상기 커패시터 바디 내에서, 상기 유전체층과 상기 제1 내부 전극 사이의 계면에 쇼트키(Schottky) 접합되는 제1 쇼트키층; 및 상기 커패시터 바디 내에서, 상기 유전체층과 상기 제2 내부 전극 사이의 계면에 쇼트키(Schottky) 접합되는 제2 쇼트키층; 을 포함하고, 상기 제1 및 제2 쇼트키층의 일함수 값이 상기 제1 및 제2 내부 전극의 일함수 값 보다 높은 적층형 커패시터를 제공한다.

Description

적층형 커패시터{MULTILAYERED CAPACITOR}
본 발명은 적층형 커패시터에 관한 것이다.
범용 수동 부품으로 사용되는 적층형 커패시터는 유전체층, 내부 전극 및 외부 전극을 포함한다.
최근의 적층형 커패시터는 고용량을 필요로 하는데, 동일 사이즈에서 용량을 높이기 위해 유전체층과 내부 전극의 박층화 및 유전체 입자의 미립화 등이 적용되고 있다.
예를 들어, 상기 적층형 커패시터의 용량을 높이기 위해 유전체층과 내부 전극을 수백 층까지 적층하며, 최근의 하이엔드(high-end) 제품의 경우 1 um 이하 두께의 유전체층을 사용한 고집적을 통해 대용량화를 실현하고 있다.
그러나, 이와 같이 유전체층의 박층화 및 미립화가 진행되면 절연 저항도 함께 증가하게 된다.
이에 인접한 두 내부 전극이 소성 후에 서로 접촉되는 쇼트 발생의 비율이 증가하여, 적층형 커패시터의 신뢰성이 저하되는 문제가 있다.
일본등록특허 제3940176호 국내등록특허 제10-0938554호
본 발명의 목적은, 유전체층과 내부 전극의 두께를 감소시키면서도 인접한 두 내부 전극에 의한 쇼트 발생 비율을 감소시켜, 제품의 용량 및 신뢰성을 향상시킬 수 있는 적층형 커패시터를 제공하는 것이다.
본 발명의 일 측면은, 복수의 유전체층과, 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 커패시터 바디; 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되는 제1 및 제2 외부 전극; 상기 커패시터 바디 내에서, 상기 유전체층과 상기 제1 내부 전극 사이의 계면에 쇼트키(Schottky) 접합되는 제1 쇼트키층; 및 상기 커패시터 바디 내에서, 상기 유전체층과 상기 제2 내부 전극 사이의 계면에 쇼트키(Schottky) 접합되는 제2 쇼트키층; 을 포함하고, 상기 제1 및 제2 쇼트키층의 일함수 값이 상기 제1 및 제2 내부 전극의 일함수 값 보다 높은 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 쇼트키층은 상기 제1 내부 전극에서 유전체층의 적층 방향으로 서로 대향하는 양면 중 일면에 형성될 수 있고, 상기 제2 쇼트키층은 상기 제2 내부 전극에서 유전체층의 적층 방향으로 서로 대향하는 양면 중 일면에 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디는, 유전체층, 제1 내부 전극, 제1 쇼트키층, 유전체층, 제2 내부 전극, 제2 쇼트키층의 적층 구조가 반복될 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디는, 유전체층, 제1 쇼트키층, 제1 내부 전극, 유전체층, 제2 쇼트키층, 제2 내부 전극의 적층 구조가 반복될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 쇼트키층은 접합된 제1 내부 전극의 일면 전체를 커버할 수 있고, 상기 제2 쇼트키층은 접합된 제2 내부 전극의 일면 전체를 커버할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 쇼트키층은 상기 제1 내부 전극에서 유전체층의 적층 방향으로 서로 대향하는 양면에 각각 한 층씩 형성될 수 있고, 상기 제2 쇼트키층은 상기 제2 내부 전극에서 유전체층의 적층 방향으로 서로 대향하는 양면에 각각 한 층씩 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 쇼트키층은 상기 제1 내부 전극의 서로 대향하는 양면 전체를 각각 커버할 수 있고, 상기 제2 쇼트키층은 상기 제2 내부 전극의 서로 대향하는 양면 전체를 각각 커버할 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디는, 유전체층, 제1 쇼트키층, 제1 내부 전극, 제1 쇼트키층, 유전체층, 제2 쇼트키층, 제2 내부 전극, 제2 쇼트키층의 적층 구조가 반복될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 쇼트키층은 절연성 반도체층일 수 있다.
본 발명의 일 실시 예에서, 상기 절연성 반도체층은, 이황화몰리브덴(MoS2), 산화몰리브덴(MoOx), 텅스텐디셀레나이드(WSe2), 카드뮬텔룰라이드(CdTe), 황화카드륨(CdS) 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 유전체층은 티탄산바륨(BaTiO3)을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극이 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금, 니켈(Ni) 및 구리(Cu) 중 하나 이상을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 쇼트키층의 크기는 상기 제1 및 제2 내부 전극의 상면 또는 하면의 크기 이상일 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디는, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 쇼트키층은 상기 커패시터 바디의 제3 및 제4 면을 통해 각각 노출될 수 있다.
본 발명의 일 실시 형태에 따르면, 유전체층과 내부 전극 사이에 일함수 값이 내부 전극의 일함수 값 보다 높은 쇼트키층이 쇼트키(Schottky) 접합되어 유전체층과 내부 전극의 두께를 감소시키면서도 인접한 두 내부 전극에 의한 쇼트 발생 비율을 감소시켜, 적층형 커패시터의 용량 및 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2a 내지 도 2b는 상하 면에 쇼트키층이 각각 접합된 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 3은 도 1의 일부를 절개하여 나타낸 사시도이다.
도 4는 도 3의 A 부분을 확대하여 나타낸 단면도이다.
도 5는 종래의 적층형 커패시터에서 유전체층과 내부 전극 사이의 에너지 밴드 다이어그램(Band diagram)이다.
도 6은 본 발명의 일 실시 형태에 따른 적층형 커패시터에서 유전체층, 쇼트키층 및 내부 전극 사이의 에너지 밴드 다이어그램(Band diagram)이다.
도 7은 본 발명의 다른 실시 형태에 따른 적층형 커패시터를 일부를 절개하여 나타낸 사시도이다.
도 8은 도 7의 B 부분을 확대하여 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
이하, 본 발명의 실시 형태를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 본 실시 형태에서, Z방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2a 내지 도 2b는 상하 측에 쇼트키층이 접합된 제1 및 제2 내부 전극을 각각 나타낸 평면도이고, 도 3은 도 1의 일부를 절개하여 나타낸 사시도이고, 도 4는 도 3의 A 부분을 확대하여 나타낸 단면도이다.
도 1 내지 도 4를 참조하면, 본 실시 형태에 따른 적층형 커패시터(100)는 커패시터 바디(110)와 제1 및 제2 외부 전극(131, 132)을 포함한다. 그리고, 커패시터 바디(110)는 내부 전극의 일함수 값 보다 높은 일함수 값을 가지는 제1 및 제2 쇼트키층(141, 142)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이때, 커패시터 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태의 도면에 도시된 것으로 한정되는 것은 아니다.
본 실시 형태에서는 설명의 편의를 위해, 커패시터 바디(110)의 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다. 또한, 본 실시 형태에서, 적층형 커패시터(100)의 실장 면은 커패시터 바디(110)의 제1 면(1)일 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 Z방향으로 상기 액티브 영역의 상하부에 각각 형성되는 상부 및 하부 커버(112, 113)를 포함할 수 있다.
상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 유전체층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되며, 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이렇게 커패시터 바디(110)의 제3 및 제4 면을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 제3 및 제4 면에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 쇼트키층(141)은 커패시터 바디(110) 내에서 유전체층(111)과 제1 내부 전극(121) 사이의 계면에 쇼트키(Schottky) 접합된다.
본 실시 형태에서는, 2개의 제1 쇼트키층(141)이 Z방향으로 서로 대향하는 제1 내부 전극(121)의 상하 면을 각각 커버하는 형태가 될 수 있다.
이때, 각각의 제1 쇼트키층(141)의 크기는 제1 내부 전극(121)의 상면 전체 또는 하면 전체를 커버할 수 있도록 제1 내부 전극(121)의 상면 또는 하면의 크기와 각각 대체로 비슷하거나 제1 내부 전극(121)의 상면 또는 하면의 크기 보다 각각 크게 형성될 수 있다.
이러한 제1 쇼트키층(141)은 일단부가 커패시터 바디(110)의 제3 면(3)을 통해 노출되어 제1 외부 전극(131)의 제1 접속부(131a)와 접촉될 수 있다.
제2 쇼트키층(142)은 커패시터 바디(110) 내에서 유전체층(111)과 제2 내부 전극(122) 사이의 계면에 쇼트키 접합된다.
본 실시 형태에서는, 2개의 제2 쇼트키층(142)이 Z방향으로 서로 대향하는 제2 내부 전극(122)의 상하 면을 각각 커버하는 형태가 될 수 있다.
이때, 각각의 제2 쇼트키층(142)의 크기는 제2 내부 전극(122)의 상면 전체 또는 하면 전체를 커버할 수 있도록 제2 내부 전극(122)의 상면 또는 하면의 크기와 각각 대체로 비슷하거나 제2 내부 전극(122)의 상면 또는 하면의 크기 보다 각각 크게 형성될 수 있다.
이러한 제2 쇼트키층(142)은 일단부가 커패시터 바디(110)의 제4 면(4)을 통해 노출되어 제2 외부 전극(132)의 제2 접속부(132b)와 접촉될 수 있다.
또한, 제1 및 제2 쇼트키층(141, 142)은 절연 특성을 가지며, 제1 및 제2 내부 전극(121, 122)에 포함되는 금속 보다 높은 일함수 값을 가지는 물질로 형성되며, 예를 들어 절연성 반도체층으로 형성될 수 있다.
상기 절연성 반도체층은, 예를 들어 이황화몰리브덴(MoS2), 산화몰리브덴(MoOx), 텅스텐디셀레나이드(WSe2), 카드뮬텔룰라이드(CdTe), 황화카드륨(CdS) 중 적어도 하나를 사용하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 상기 MoS2의 일함수 값은 5.38 eV이고, MoOx의 일함수 값은 6.8 eV 이하이고, WSe2의 일함수 값은 5.27 eV 이하이고, CdTe의 일함수 값은 5.65 eV 이하이고, CdS의 일함수 값은 5.87 eV 이하로서, 모두 내부 전극에 포함되는 금속의 일함수 값 보다 높은 값을 가진다.
또한, 제1 및 제2 쇼트키층(141, 142)은 플라즈마를 이용한 스퍼터링(Sputtering), 전자빔증착법(E-beam evaporation), 열증착법(Thermal evaporation), 레이저분자빔증착법(L-MBE, Laser Molecular Beam Epitaxy), 펄스레이저증착법(PLD, Pulsed Laser Deposition) 등의 방법으로 유전체층(111)과 제1 또는 제2 내부 전극(121, 122) 사이에 삽입될 수 있다.
이러한 구조에 따라, 본 실시 형태의 커패시터 바디(110)는, 유전체층(111), 제1 쇼트키층(141), 제1 내부 전극(121), 제1 쇼트키층(141), 유전체층(111), 제2 쇼트키층(142), 제2 내부 전극(122), 제2 쇼트키층(142)의 적층 구조가 반복되어 형성될 수 있다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 배치되고, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 외부 전극(131, 132)은 필요시 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 형성되는 도전층과 상기 도전층 상에 형성되는 도금층을 포함할 수 있다.
상기 도금층은 니켈(Ni) 도금층과 상기 니켈(Ni) 도금층 상에 형성되는 주석(Sn) 도금층을 포함할 수 있다.
제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되어 제1 내부 전극(121)과 접속되는 부분이고, 제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제1 밴드부(131b)는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 형성되어 제2 내부 전극(122)과 접속되는 부분이고, 제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제2 밴드부(132b)는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
종래의 적층형 커패시터는 내부 전극의 금속 성분이 유전체층의 일함수(Work function)보다 높은 일함수 값을 가진다.
예를 들어, 유전체층의 BaTiO3의 일함수 값은 4.80 eV이고, 내부 전극에 포함될 수 있는 Ni의 경우 5.20 eV, Cu의 경우 4.82 eV이고, Pd의 경우 5.41 eV이고, Pt의 경우 5.53 eV의 일함수 값을 각각 가진다.
도 5의 밴드 다이어그램(Band diagram)은 일 예로서 내부 전극이 니켈을 포함하는 것이다.
여기서 EVAC는 진공준위(Vacuum level)이고, EF는 페르미준위(Fermi level)이고, EC는 전도대(Conduction band)이고, EV는 가전자대(Valance band)이고, EG는 밴드갭(Band gap)을 의미한다.
도 5를 참조하면, 유전체층에 상대적으로 높은 일함수 값을 가지는 내부 전극을 접합하면, EF간의 평형을 유지하기 위해 유전체층의 계면에서 밴드의 구부러짐이 발생한다. 이때 발생하는 밴드의 구부러짐을 쇼트키(Schottky) 접합이라고 표현한다.
그리고, 이 계면의 쇼트키 접합 부위(Schottky barrier)에는 전하들을 축적할 수 있는 에너지 공간이 존재한다.
적층형 커패시터가 작동하면 유전체 내부에 발생하는 전기장에 의한 분극(Polarization)에 의해 전하들이 쇼트키 접합 부위에 축적된다.
이에 적층형 커패시터의 전하 축적률을 향상시킴으로써 적층형 커패시터의 용량을 일정 부분 향상시킬 수 있다.
그러나, 종래의 적층형 커패시터는 유전체층의 박층화 및 미립화에 따라 유전체층의 내부 저항이 낮아지므로 상대적으로 절연 특성을 확보하는데 문제가 발생할 수 있다.
본 발명의 일 실시 형태에 따른 적층형 커패시터는, 유전체층과 내부 전극 사이의 계면을 제어하여 적층형 커패시터의 절연 특성을 향상시킬 수 있다.
이를 위해, 커패시터 바디 내에서, 유전체층과 내부 전극의 접합부에 높은 일함수 값을 가지는 반도체 물질을 포함하는 쇼트키층을 배치하고 있다.
도 6의 밴드 다이어그램은 본 발명의 일 실시 예로서 쇼트키층이 MoS2를 포함하는 것이다.
도 6을 참조하면, MoS2는 내부 전극의 니켈(Ni) 보다 높은 일함수 값(FMS)인 5.38 eV를 가지며, 이에 유전체층의 계면에서 밴드의 구부러짐을 증가시켜 앞서 언급한 쇼트키 접합의 효과를 극대화시킬 수 있다.
이렇게 극대화된 쇼트키 접합 부위는 종래의 내부 전극 만을 사용하는 적층형 커패시터에 비해 상대적으로 더 많은 전하들을 축적하여 적층형 커패시터의 정전 용량을 향상시킬 수 있다.
또한, 쇼트키층에 사용되는 MoS2 등의 물질은 절연 특성이 뛰어나므로, 소성 후의 커패시터 바디 내에서 인접한 두 내부 전극 간의 절연성을 향상시킬 수 있다.
따라서, 유전체층 및 내부 전극의 두께를 종래의 적층형 커패시터 대비 더 줄이더라도 인접한 두 내부 전극의 접촉에 의한 쇼트 발생률을 감소시킬 수 있다,
이러한 구조는, 주로 IT용으로 사용되는 소형 적층형 커패시터는 물론 주로 산업 및 전장용으로 사용되는 대형 적층형 커패시터에 모두 적용이 가능하다.
또한, 쇼트키층은 커패시터 바디 내에서 내부 전극이 인접한 부위의 전기장 및 열화의 집중 현상을 억제할 수 있다. 이에 적층형 커패시터의 유전 손실을 줄이고 장기사용시의 신뢰성을 확보하며 온도 안전성의 향상을 기대할 수 있다. 여기서, 온도 안전성은 온도에 따라 유전율이 변화하는 현상을 의미한다.
도 7은 본 발명의 다른 실시 형태에 따른 적층형 커패시터를 일부를 절개하여 나타낸 사시도이고, 도 8은 도 7의 B 부분을 확대하여 나타낸 단면도이다.
도 7 및 도 8을 참조하면, 본 발명의 다른 실시 형태에 따른 적층형 커패시터는, 커패시터 바디(110') 내에서 제1 및 제2 쇼트키층(141, 142)이 Z방향으로 제1 및 제2 내부 전극(121, 122)의 서로 대향하는 양면 중 일면에만 형성될 수 있다.
도 8을 보면, 커패시터 바디(110')는, Z방향으로 위에서부터 유전체층(111), 제1 내부 전극(121), 제1 쇼트키층(141), 유전체층(111), 제2 내부 전극(122), 제2 쇼트키층(142)의 적층 구조가 반복되어 이루어질 수 있다.
그러나, 본 발명이 이에 한정되는 것은 아니며, 예를 들어 커패시터 바디는, 유전체층, 제1 쇼트키층, 제1 내부 전극, 유전체층, 제2 쇼트키층, 제2 내부 전극의 적층 구조가 반복되어 이루어지도록 할 수 있다.
이때, 제1 쇼트키층(141)은 접합된 제1 내부 전극(121)의 일면 전체를 커버하도록 형성될 수 있고, 제2 쇼트키층(142)은 접합된 제2 내부 전극(122)의 일면 전체를 커버하도록 형성될 수 있다.
도 3 및 도 4에 도시된 커패시터 바디 구조의 경우, 쇼트키층이 내부 전극의 양면에 모두 접합됨으로써 내부 전극 사이의 절연성은 증가하지만 커패시터 바디를 제조하는 공정이 까다로워져 제조 공정 상의 효율이 저하될 수 있다.
반대로, 도 7 및 도 8에 도시된 커패시터 바디 구조의 경우, 쇼트키층이 내부 전극의 일면에만 접합됨으로써, 유전체층, 내부 전극 및 쇼트키층의 적층 공정이 상대적으로 용이하고, 이에 내부 전극 사이의 절연성은 일부 저하되지만 커패시터 바디를 제조하는 공정 상의 효율은 향상시킬 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110, 110': 커패시터 바디
111: 유전체층
112, 113: 커버
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
141, 142: 제1 및 제2 쇼트키층

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  16. 복수의 유전체층과, 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 커패시터 바디;
    상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되는 제1 및 제2 외부 전극;
    상기 커패시터 바디 내에서, 상기 유전체층과 상기 제1 내부 전극 사이의 계면에 쇼트키(Schottky) 접합되는 제1 쇼트키층; 및
    상기 커패시터 바디 내에서, 상기 유전체층과 상기 제2 내부 전극 사이의 계면에 쇼트키 접합되는 제2 쇼트키층; 을 포함하고,
    상기 제1 및 제2 쇼트키층의 일함수 값이 상기 제1 및 제2 내부 전극의 일함수 값 보다 높고,
    상기 제1 및 제2 쇼트키층이 절연성 반도체층이고, 상기 절연성 반도체층이 이황화몰리브덴(MoS2)을 포함하는 적층형 커패시터.
  17. 제16항에 있어서,
    상기 제1 쇼트키층이 상기 제1 내부 전극에서 유전체층의 적층 방향으로 서로 대향하는 양면 중 일면에 형성되고,
    상기 제2 쇼트키층이 상기 제2 내부 전극에서 유전체층의 적층 방향으로 서로 대향하는 양면 중 일면에 형성되는 적층형 커패시터.
  18. 제16항에 있어서,
    상기 커패시터 바디는, 유전체층, 제1 내부 전극, 제1 쇼트키층, 유전체층, 제2 내부 전극, 제2 쇼트키층의 적층 구조가 반복되는 적층형 커패시터.
  19. 제16항에 있어서,
    상기 커패시터 바디는, 유전체층, 제1 쇼트키층, 제1 내부 전극, 유전체층, 제2 쇼트키층, 제2 내부 전극의 적층 구조가 반복되는 적층형 커패시터.
  20. 제17항에 있어서,
    상기 제1 쇼트키층이 접합된 제1 내부 전극의 일면 전체를 커버하고,
    상기 제2 쇼트키층이 접합된 제2 내부 전극의 일면 전체를 커버하는 적층형 커패시터.
  21. 제16항에 있어서,
    상기 제1 쇼트키층은 상기 제1 내부 전극에서 유전체층의 적층 방향으로 서로 대향하는 양면에 각각 한 층씩 형성되고,
    상기 제2 쇼트키층은 상기 제2 내부 전극에서 유전체층의 적층 방향으로 서로 대향하는 양면에 각각 한 층씩 형성되는 적층형 커패시터.
  22. 제21항에 있어서,
    상기 제1 쇼트키층이 상기 제1 내부 전극의 서로 대향하는 양면 전체를 각각 커버하고,
    상기 제2 쇼트키층이 상기 제2 내부 전극의 서로 대향하는 양면 전체를 각각 커버하는 적층형 커패시터.
  23. 제16항에 있어서,
    상기 커패시터 바디는, 유전체층, 제1 쇼트키층, 제1 내부 전극, 제1 쇼트키층, 유전체층, 제2 쇼트키층, 제2 내부 전극, 제2 쇼트키층의 적층 구조가 반복되는 적층형 커패시터.
  24. 제16항에 있어서,
    상기 유전체층이 티탄산바륨(BaTiO3)을 포함하는 적층형 커패시터.
  25. 제16항에 있어서,
    상기 제1 및 제2 내부 전극이 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금, 니켈(Ni) 및 구리(Cu) 중 하나 이상을 포함하는 적층형 커패시터.
  26. 제16항에 있어서,
    상기 제1 및 제2 쇼트키층의 크기가 상기 제1 및 제2 내부 전극의 상면 또는 하면의 크기 이상인 적층형 커패시터.
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