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KR102076149B1 - 적층 세라믹 전자부품 및 그 실장 기판 - Google Patents

적층 세라믹 전자부품 및 그 실장 기판 Download PDF

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KR102076149B1
KR102076149B1 KR1020180069956A KR20180069956A KR102076149B1 KR 102076149 B1 KR102076149 B1 KR 102076149B1 KR 1020180069956 A KR1020180069956 A KR 1020180069956A KR 20180069956 A KR20180069956 A KR 20180069956A KR 102076149 B1 KR102076149 B1 KR 102076149B1
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Abstract

본 발명은 유전체층을 포함하는 세라믹 바디, 상기 세라믹 바디 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극 및 상기 세라믹 바디의 외측에 배치되며, 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극을 포함하며, 상기 제1 및 제2 외부전극은 제1 글라스를 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되며, 제2 글라스를 포함하는 제2 전극층을 포함하며, 상기 제1 글라스는 제2 글라스에 비하여 Ba-Zn 를 더 많이 포함하고, 제2 글라스는 제1 글라스에 비하여 Si를 더 많이 포함하는 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품 및 그 실장 기판{MULTI-LAYERED CERAMIC ELECTRONIC COMPONENT AND BOARD FOR MOUNTING THE SAME}
본 발명은 신뢰성이 개선된 적층 세라믹 전자부품 및 그 실장 기판에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
적층 세라믹 전자 부품의 소형화 및 대용량화 요구에 맞추어 적층 세라믹 전자부품의 외부전극의 부피 역시 최소화되고 있다.
외부전극 페이스트는 주재료로서 구리(Cu)와 같은 전도성 금속을 사용하여 칩 밀폐성 및 칩과의 전기적 연결성을 보장하고, 보조재료로서 글라스를 사용하여 상기 금속의 소결 수축시 빈공간을 채워줌과 동시에 외부전극과 칩의 결합력을 부여하는 역할을 한다.
외부전극 페이스트에서 글라스의 역할은 구리 소결을 촉진시키는 것 뿐만 아니라 세라믹 바디와 외부 전극과의 접착제 역할을 하고, 또한 구리 금속이 채우지 못한 빈 공간을 글래스가 채움으로써 완벽하게 밀봉시키는 역할을 한다.
일반적으로 외부전극 페이스트에는 1종 또는 2~3 종의 다른 글라스가 포함된다. 하지만 일반적인 글라스의 특성상 내산성이 우수하거나 용량 접촉성이 양호한 글래스의 경우 연화점이 높아 구리 젖음성이 떨어지고, 구리 젖음성이 우수한 글라스의 경우 내산성이 약하거나 용량 접촉성이 취약하다는 문제점이 있다.
종래 외부전극 페이스트는 1종 또는 다른 특성을 가지는 2~3종의 글라스가 포함된 외부전극 페이스트를 도포하고 건조 및 소성하여 외부전극을 형성한다.
이러한 1회 도포 및 소성의 방법에 의하는 경우 외부전극 페이스트 내에 포함된 글라스는 내부전극 및 외부전극의 접착성, 외부전극의 실링(sealing), 구리와의 젖음성, 내산성 등의 기능을 모두 만족시키기 어렵다.
즉, 외부전극 페이스트 내 글라스 성분 중 규소의 함량이 증가하게 되는 경우 내산성은 우수하나 구리와의 젖음성이 저하되고, 연화점이 높아져 글라스가 계면과 구리 금속의 빈 공간을 충분하게 채우지 못할 수 있다.
한편, 구리 젖음성이 우수한 글래스의 경우 내산성이 약하거나 용량 접촉성이 취약하다는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여, 외부전극 페이스트 제조시 각각의 문제점을 해결하는 2~3종의 글라스를 함께 넣어 페이스트를 제조하기도 한다. 하지만, 각 글라스가 원하는 기능을 적절하게 수행하기 위하여는 외부전극 내에서 각 글라스가 원하는 위치에 존재하여야 하지만, 글라스의 고온 특성상 실제로는 각 글라스가 원하는 위치에 자리잡기 어렵다.
일본공개특허공보 1999-307391
본 발명은 신뢰성이 개선된 적층 세라믹 전자부품 및 그 실장 기판에 관한 것이다.
본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 바디, 상기 세라믹 바디 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극 및 상기 세라믹 바디의 외측에 배치되며, 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극을 포함하며, 상기 제1 및 제2 외부전극은 제1 글라스를 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되며, 제2 글라스를 포함하는 제2 전극층을 포함하며, 상기 제1 글라스는 제2 글라스에 비하여 Ba-Zn 를 과량 포함하고, 제2 글라스는 제1 글라스에 비하여 Si를 과량 포함하는 적층 세라믹 전자부품을 제공한다.
본 발명의 다른 실시 형태는 상부에 복수 개의 전극 패드를 갖는 인쇄회로기판 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 전자부품을 포함하며, 상기 적층 세라믹 전자부품은, 유전체층을 포함하는 세라믹 바디와 상기 세라믹 바디 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극 및 상기 세라믹 바디의 외측에 배치되며, 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극을 포함하며, 상기 제1 및 제2 외부전극은 제1 글라스를 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되며, 제2 글라스를 포함하는 제2 전극층을 포함하며, 상기 제1 글라스는 제2 글라스에 비하여 Ba-Zn 를 과량 포함하고, 제2 글라스는 제1 글라스에 비하여 Si를 과량 포함하는 적층 세라믹 전자부품의 실장 기판을 제공한다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 외부전극은 제1 글라스를 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되며, 제2 글라스를 포함하는 제2 전극층을 포함하며, 상기 제1 글라스는 제2 글라스에 비하여 Ba-Zn 를 과량 포함하고, 제2 글라스는 제1 글라스에 비하여 Si를 과량 포함함으로써, 도금액 침투를 막을 수 있어 신뢰성이 개선된 적층 세라믹 전자부품의 구현이 가능하다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 I-I' 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 도 1의 I-I' 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 도 1의 I-I' 단면도이다.
도 5는 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
적층 세라믹 전자부품
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 I-I' 단면도이다.
도 1 내지 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(111)을 포함하는 세라믹 바디(110), 상기 세라믹 바디(110) 내에서 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(121, 122) 및 상기 세라믹 바디(110)의 외측에 배치되며, 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결된 제1 및 제2 외부전극(131, 132)을 포함하며, 상기 제1 및 제2 외부전극(131, 132)은 제1 글라스를 포함하는 제1 전극층(131a, 132a)과 상기 제1 전극층(131a, 132a) 상에 배치되며, 제2 글라스를 포함하는 제2 전극층(131b, 132b)을 포함하며, 상기 제1 글라스는 Ba-Zn 를 포함하고, 제2 글라스는 Si를 포함한다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 내부전극(121)과 전기적으로 연결된 제1 외부전극(131) 및 상기 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극(132)을 포함할 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(132)은 상기 제1 외부전극(131)과 다른 전위에 연결될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 외부전극(131, 132)은 제1 글라스를 포함하는 제1 전극층(131a, 132a)과 상기 제1 전극층(131a, 132a) 상에 배치되며, 제2 글라스를 포함하는 제2 전극층(131b, 132b)을 포함하며, 상기 제1 글라스는 제2 글라스에 비하여 Ba-Zn 를 더 많이 포함하고, 제2 글라스는 제1 글라스에 비하여 Si를 더 많이 포함한다.
이하에서는, 상기 제1 및 제2 외부전극(131, 132)의 구조에 대하여 보다 상세히 설명하도록 한다.
일반적으로 내부전극으로는 니켈을 주재료로 사용하고, 외부전극으로는 구리를 주재료로 사용하는데, 외부전극 페이스트에 글래스를 첨가하면 글래스의 유동성에 편승하여 외부전극 중에 존재하는 구리가 내부전극 쪽으로 용이하게 이동할 수 있다.
내부전극 쪽으로 이동된 구리는 내부전극을 구성하는 원소인 니켈과 만나 소결 과정을 거치면서 구리-니켈 합금을 형성할 수 있다.
이와 같이 구리-니켈 합금이 형성됨으로 인하여 외부전극과 내부전극 사이의 전기적 연결이 이루어질 수 있다.
이러한 특성을 구현하기 위하여 제1 및 제2 외부전극(131, 132)은 제1 글라스를 포함하는 제1 전극층(131a, 132a)을 포함한다.
상기 제1 전극층(131a, 132a)은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 도전성 금속과 제1 글라스를 포함할 수 있다.
정전 용량 형성을 위해 상기 제1 및 제2 외부전극(131, 132)이 상기 세라믹 바디(110)의 양 단면에 형성될 수 있으며, 상기 제1 및 제2 외부전극(131, 132)이 포함하는 상기 제1 전극층(131a, 132a)이 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있다.
상기 제1 전극층(131a, 132a)은 상기 도전성 금속 분말에 제1 글라스를 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
한편, 글라스의 구리 젖음성이 좋은 경우에는 글라스가 외부전극 내에 고르게 분산되어 있을 수 있고, 이 경우 도금층이 용이하게 형성될 수 있다.
글라스의 구리 젖음성이 좋다는 것은 글라스가 외부전극 내에서 글라스끼리 뭉치거나 분리되어 있지 아니하고 외부전극 전체에 걸쳐 고르게 분포되어 있어, 외부전극의 표면에 글라스가 용출되지 않는다는 것을 의미한다.
글라스의 구리 젖음성이 나쁘면 글라스는 외부전극의 주재료인 구리와 고르게 섞여서 존재하지 못하고 글라스는 글라스끼리 뭉치려는 경향을 보이고, 결국 글라스는 외부전극의 표면에 용출되며, 이로 인하여 도금층(131c, 132c)이 형성되기 어렵다.
이러한 특성을 구현하기 위하여 제1 전극층(131a, 132a) 상에 제2 전극층(131b, 132b)을 형성하여, 2층 구조의 외부전극을 설계할 수 있다.
제품의 소형화 및 대용량화 경향에 따라 외부전극 두께가 얇아지면서 외부전극 소성 후 도금 공정에서 도금액이 전극 내부로 침투함으로써 칩의 신뢰성이 저하되는 문제가 있다.
외부전극 내에 존재하는 글라스가 도금액에 대한 내식성이 우수하지 못하기 때문에 도금액에 의하여 글라스가 침식되면서 도금액이 전극 내부로 침투하게 되는 것인데, 외부전극 내 글라스의 도금액에 대한 내식성을 강화함으로써 도금 공정에서 일어날 수 있는 도금액의 전극 내 침투를 막아 칩의 신뢰성을 향상시킬 수 있다.
상기 제2 전극층(131b, 132b)은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 도전성 금속과 제2 글라스를 포함할 수 있다.
상기 제2 전극층(131b, 132b)은 상기 도전성 금속 분말에 제2 글라스를 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
상기 제1 및 제2 글라스는 후술하는 특징을 제외하고는 일반적으로 사용되는 것이면 특별히 제한되지 않으며, 예를 들어 규소계 또는 붕소계 산화물을 포함하는 것일 수 있다.
상기 제1 글라스는 제2 글라스에 비해 Ba-Zn 를 더 많이 포함한다.
상기 제1 글라스는 제2 글라스에 비해 Ba-Zn 를 더 많이 포함하기 때문에, 치밀도가 높은 특성이 있다.
다만, 상기 제1 글라스는 바륨(Ba)과 아연(Zn)의 함량이 높기 때문에, 니켈(Ni) 도금액에 대한 내산성이 떨어지는 특성이 있다.
상기 내산성이 떨어지는 문제를 개선하기 위하여, 본 발명의 일 실시형태에 따르면, 내산성이 우수한 제2 글라스를 포함하는 제2 전극층(131b, 132b)이 제1 전극층(131a, 132a) 상에 배치된다.
상기 제2 전극층(131b, 132b)이 포함하는 제2 글라스는 제1 전극층(131a, 132a)이 포함하는 제1 글라스에 비하여 Si를 더 많이 포함한다.
상기와 같이 제2 글라스는 제1 글라스에 비해 Si를 더 많이 포함함으로써, 내산성이 우수하여, 제2 전극층(131b, 132b) 상에 도금층(131c, 132c)이 형성될 경우, 도금액에 의한 침식 및 도금액 침투를 방지할 수 있어 내습 신뢰성을 개선할 수 있다.
구체적으로, 산화규소(SiO2)는 유리 망목구조 형성 산화물(glass network former)로서 규소 원자가 그 주위를 둘러싼 4 개의 산소 원자를 사이에 두고 인접하는 4 개의 규소 원자와 결합하는 구조를 가지고 있다.
산화규소(SiO2)는 유리의 연화 온도 및 내산성을 결정하는 가장 큰 인자로 작용하는데, 산화규소(SiO2)의 함량이 작은 경우에는 유리의 망목 구조가 약하여 연화 온도가 낮고 내산성이 약하며, 산화규소(SiO2)의 함량이 큰 경우에는 유리의 망목 구조가 강하여 연화 온도가 높고 내산성이 강하다.
본 발명의 일 실시형태에 따르면, 상기 제2 전극층(131b, 132b)이 포함하는 제2 글라스는 제1 전극층(131a, 132a)이 포함하는 제1 글라스에 비하여 Si를 더 많이 포함함으로써, 제2 전극층(131b, 132b)이 포함하는 제2 글라스는 연화 온도가 높고 내산성이 강해 도금액에 의한 침식 및 도금액 침투를 방지할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제2 전극층(131b, 132b)은 지르코늄(Zr) 및 디스프로슘(Dy)을 포함할 수 있다.
상기 제2 전극층(131b, 132b)이 고결합 원소인 지르코늄(Zr) 및 디스프로슘(Dy)을 포함함으로써, 도금액에 의한 침식 및 도금액 침투 방지 효과가 보다 우수할 수 있다.
상기 제2 전극층(131b, 132b)은 제1 전극층(131a, 132a)에 비하여 지르코늄(Zr) 및 디스프로슘(Dy)을 더 많이 포함할 수 있다.
상기 제2 전극층(131b, 132b)은 제1 전극층(131a, 132a)에 비하여 지르코늄(Zr) 및 디스프로슘(Dy)을 더 많이 포함함으로써, 제1 전극층(131a, 132a)은 치밀도가 높은 반면, 제2 전극층(131b, 132b)은 내산성이 강하다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 외부전극(131, 132)은 제1 글라스를 포함하는 제1 전극층(131a, 132a)과 상기 제1 전극층(131a, 132a) 상에 배치되며, 제2 글라스를 포함하는 제2 전극층(131b, 132b)을 포함하며, 상기 제1 글라스는 제2 글라스에 비하여 Ba-Zn 를 더 많이 포함하고, 제2 글라스는 제1 글라스에 비하여 Si를 더 많이 포함함으로써, 도금액 침투를 막을 수 있어 신뢰성이 개선된 적층 세라믹 전자부품의 구현이 가능하다.
본 발명의 일 실시형태에 따르면, 상기 도금층(131c, 132c)은 도금에 의해 형성될 수 있으며, 특히 니켈/주석 도금층일 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 3은 본 발명의 제1 실시예에 따른 도 1의 I-I' 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 도 1의 I-I' 단면도이다.
도 3을 참조하면, 본 발명의 제1 실시예에 따른 적층 세라믹 커패시터(100)는 상기 제1 전극층(131a, 132a) 및 제2 전극층(131b, 132b)이 상기 세라믹 바디(110)의 길이 방향 양 단면에서 상면 및 하면으로 연장 배치되며, 상기 제2 전극층(131b, 132b)이 상기 세라믹 바디(110)의 상면 및 하면으로 연장 배치된 길이가 제1 전극층(131a, 132a)이 상기 세라믹 바디(110)의 상면 및 하면으로 연장 배치된 길이보다 짧은 것을 특징으로 한다.
본 발명의 제1 실시예에 따르면, 치밀도가 우수한 제1 전극층(131a, 132a)을 상기 세라믹 바디(110)의 길이 방향 양 단면에서 상면 및 하면으로 연장 배치하되, 도금액의 침투로부터 가장 취약한 상기 세라믹 바디(110)의 코너부를 덮도록 내산성이 우수한 제2 전극층(131b, 132b)을 배치할 수 있다.
이 경우, 도금액의 침투로부터 가장 취약한 상기 세라믹 바디(110)의 코너부를 덮도록 내산성이 우수한 제2 전극층(131b, 132b)을 배치하되, 외부전극의 두께를 최소화하기 위하여, 상기 제2 전극층(131b, 132b)이 상기 세라믹 바디(110)의 상면 및 하면으로 연장 배치된 길이는 제1 전극층(131a, 132a)이 상기 세라믹 바디(110)의 상면 및 하면으로 연장 배치된 길이보다 짧다.
한편, 도 4를 참조하면, 본 발명의 제2 실시예에 따른 적층 세라믹 커패시터(100)는 상기 제1 전극층(131a, 132a) 및 제2 전극층(131b, 132b)이 상기 세라믹 바디(110)의 길이 방향 양 단면에서 상면 및 하면으로 연장 배치되며, 상기 제2 전극층(131b, 132b)이 상기 세라믹 바디(110)의 상면 및 하면으로 연장 배치된 길이는 제1 전극층(131a, 132a)이 상기 세라믹 바디(110)의 상면 및 하면으로 연장 배치된 길이보다 긴 것을 특징으로 한다.
본 발명의 제2 실시예에 따르면, 초소형 기종의 경우 제1 전극층(131a, 132a)은 상기 세라믹 바디(110)의 길이 방향 양 단면에서 상면 및 하면으로 연장된 길이가 매우 짧을 수 있으며, 이 경우, 제1 전극층(131a, 132a)은 글라스 침식에 매우 취약한 제1 글라스를 포함하기 때문에 도금액 침식 및 도금액 침투에 불리할 수 있다.
이 경우, 도금액의 침투로부터 취약한 제1 전극층(131a, 132a)을 덮도록 내산성이 우수한 제2 전극층(131b, 132b)을 배치하되, 상기 제2 전극층(131b, 132b)이 상기 세라믹 바디(110)의 상면 및 하면으로 연장 배치된 길이가 제1 전극층(131a, 132a)이 상기 세라믹 바디(110)의 상면 및 하면으로 연장 배치된 길이보다 길게 형성할 수 있다.
즉, 제2 전극층(131b, 132b)이 상기 세라믹 바디(110)의 상면 및 하면으로 연장 배치된 부분의 두께가 얇더라도 내산성이 우수하기 때문에, 도금액 침식 및 도금액 침투가 방지되어 내습 신뢰성이 개선될 수 있다.
이하, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 상세히 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
우선, 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하는 세라믹 바디(110)를 마련할 수 있다.
상기 유전체층(111)은 티탄산바륨(BaTiO3) 등의 파우더를 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제와 배합하여 바스킷 밀(Basket Mill)을 이용하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 수 ㎛의 두께로 제조된 세라믹 그린시트로 형성할 수 있다.
그리고, 그린시트 상에 도전성 페이스트를 디스펜싱(dispensing)하고, 스퀴지(squeegee)를 일측 방향으로 진행시키면서 도전성 페이스트에 의한 내부전극 층을 형성할 수 있다.
이때, 도전성 페이스트는 은(Ag), 납(Pb), 백금(Pt) 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나의 물질로 형성되거나 적어도 2개의 물질을 혼합하여 형성될 수 있다.
이와 같이 내부전극 층이 형성된 후 그린시트를 캐리어 필름으로부터 분리시킨 후 복수의 그린시트 각각을 서로 겹쳐서 적층하여 적층체를 형성할 수 있다.
이어 그린시트 적층체를 고온, 고압으로 압착시킨 후, 압착된 시트 적층체를 절단공정을 통해 소정의 크기로 절단하여 세라믹 바디를 제조할 수 있다.
다음으로, 평균 입경이 0.3 μm 이하인 도전성 금속 입자를 10 내지 90 중량부 포함하는 도전성 금속 및 상기 도전성 금속 대비 함량비가 0.3 내지 2.0인 함량을 갖는 제1 글라스를 포함하는 외부전극 페이스트를 마련할 수 있다.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 제1 글라스는 바륨(Ba)과 아연(Zn)의 함량이 후술하는 제2 글라스보다 과량인 글라스이다.
상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결되도록 외부전극 페이스트를 상기 세라믹 바디(110) 상에 도포하여 제1 전극층(131a, 132a)을 형성할 수 있다.
다음으로, 상기 제1 전극층(131a, 132a) 상에 규소(Si)의 함량이 제1 글라스에 비해 과량인 제2 글라스를 포함하는 외부전극 페이스트를 도포하여 제2 전극층(131b, 132b)을 형성할 수 있다.
다음으로, 상기 제2 전극층(131b, 132b) 상에 도금에 의해 도금층(131c, 132c)을 형성할 수 있다.
끝으로, 상기 세라믹 바디(110)를 소성하여 제1 및 제2 외부전극(131, 132)을 형성할 수 있다.
적층 세라믹 전자부품의 실장 기판
도 5는 도 1의 적층 세라믹 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 5를 참조하면, 본 실시 형태에 따른 적층 세라믹 전자부품의 실장 기판(200)은 적층 세라믹 전자부품이 수평하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 복수 개의 전극 패드(221, 222)를 포함한다.
이때, 적층 세라믹 전자부품은 제1 내지 제2 외부 전극(131, 132)이 각각 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 중복되는 설명은 여기서 생략하도록 한다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 전자부품 110: 세라믹 바디
111: 유전체층 121, 122: 제1 및 제2 내부전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 전극층 131b, 132b: 제2 전극층
131c, 132c: 도금층
200: 실장 기판 210: 인쇄회로기판
221, 222: 전극 패드 230: 솔더

Claims (12)

  1. 유전체층을 포함하는 세라믹 바디;
    상기 세라믹 바디 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및
    상기 세라믹 바디의 외측에 배치되며, 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극;을 포함하며,
    상기 제1 및 제2 외부전극은 제1 글라스를 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되며, 제2 글라스를 포함하는 제2 전극층을 포함하며, 상기 제1 글라스는 Ba-Zn 를 포함하고, 제2 글라스는 Si를 포함하며, 상기 제1 글라스는 제2 글라스에 비하여 Ba-Zn 를 더 많이 포함하고, 제2 글라스는 제1 글라스에 비하여 Si를 더 많이 포함하는 적층 세라믹 전자부품.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 전극층은 지르코늄(Zr) 및 디스프로슘(Dy)을 포함하는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 제2 전극층은 제1 전극층에 비하여 지르코늄(Zr) 및 디스프로슘(Dy)을 더 많이 포함하는 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 제1 및 제2 전극층은 상기 세라믹 바디의 길이 방향 양 단면에서 상면 및 하면으로 연장 배치되며, 상기 제2 전극층이 상기 세라믹 바디의 상면 및 하면으로 연장 배치된 길이는 제1 전극층이 상기 세라믹 바디의 상면 및 하면으로 연장 배치된 길이보다 짧은 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 제1 및 제2 전극층은 상기 세라믹 바디의 길이 방향 양 단면에서 상면 및 하면으로 연장 배치되며, 상기 제2 전극층이 상기 세라믹 바디의 상면 및 하면으로 연장 배치된 길이는 제1 전극층이 상기 세라믹 바디의 상면 및 하면으로 연장 배치된 길이보다 긴 적층 세라믹 전자부품.
  7. 상부에 복수 개의 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 적층 세라믹 전자부품;을 포함하며,
    상기 적층 세라믹 전자부품은, 유전체층을 포함하는 세라믹 바디와 상기 세라믹 바디 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극 및 상기 세라믹 바디의 외측에 배치되며, 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극을 포함하며, 상기 제1 및 제2 외부전극은 제1 글라스를 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되며, 제2 글라스를 포함하는 제2 전극층을 포함하며, 상기 제1 글라스는 Ba-Zn 를 포함하고, 제2 글라스는 Si를 포함하며, 상기 제1 글라스는 제2 글라스에 비하여 Ba-Zn 를 더 많이 포함하고, 제2 글라스는 제1 글라스에 비하여 Si를 더 많이 포함하는 적층 세라믹 전자부품의 실장 기판.
  8. 삭제
  9. 제7항에 있어서,
    상기 제2 전극층은 지르코늄(Zr) 및 디스프로슘(Dy)을 포함하는 적층 세라믹 전자부품의 실장 기판.
  10. 제7항에 있어서,
    상기 제2 전극층은 제1 전극층에 비하여 지르코늄(Zr) 및 디스프로슘(Dy)을 더 많이 포함하는 적층 세라믹 전자부품의 실장 기판.
  11. 제7항에 있어서,
    상기 제1 및 제2 전극층은 상기 세라믹 바디의 길이 방향 양 단면에서 상면 및 하면으로 연장 배치되며, 상기 제2 전극층이 상기 세라믹 바디의 상면 및 하면으로 연장 배치된 길이는 제1 전극층이 상기 세라믹 바디의 상면 및 하면으로 연장 배치된 길이보다 짧은 적층 세라믹 전자부품의 실장 기판.
  12. 제7항에 있어서,
    상기 제1 및 제2 전극층은 상기 세라믹 바디의 길이 방향 양 단면에서 상면 및 하면으로 연장 배치되며, 상기 제2 전극층이 상기 세라믹 바디의 상면 및 하면으로 연장 배치된 길이는 제1 전극층이 상기 세라믹 바디의 상면 및 하면으로 연장 배치된 길이보다 긴 적층 세라믹 전자부품의 실장 기판.
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