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KR101769400B1 - 게이트 구동 장치 및 이를 포함하는 표시 장치 - Google Patents

게이트 구동 장치 및 이를 포함하는 표시 장치 Download PDF

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KR101769400B1
KR101769400B1 KR1020100088047A KR20100088047A KR101769400B1 KR 101769400 B1 KR101769400 B1 KR 101769400B1 KR 1020100088047 A KR1020100088047 A KR 1020100088047A KR 20100088047 A KR20100088047 A KR 20100088047A KR 101769400 B1 KR101769400 B1 KR 101769400B1
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Abstract

게이트 구동 장치 및 이를 포함하는 표시 장치가 제공된다. 게이트 구동 장치는, 순차적으로 배열되고, 게이트 신호를 각각 출력하는 복수의 스테이지를 포함하되, 각 스테이지는 제1 출력 라인과, 제2 출력 라인을 포함하고, 제1 출력 라인은 각 스테이지에 대응하는 복수의 화소가 커플링된 게이트 라인과 전기적으로 연결되어 게이트 신호를 전송하고, 제2 출력 라인은 각 스테이지의 선행 스테이지로 게이트 신호를 전송하고, 제1 출력 라인과 제2 출력 라인은 하나의 콘택 패드를 공유하는 것을 포함한다.

Description

게이트 구동 장치 및 이를 포함하는 표시 장치{Device for driving gate and display device comprising the same}
본 발명은 게이트 구동 장치 및 이를 포함하는 표시 장치에 관한 것으로서, 더욱 상세하게는 정전기 발생을 감소시키는 게이트 구동 장치에 관한 것이다.
액정 표시 장치(Liquid Crystal Display: LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display: FPD) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하여 영상을 표시하는 장치이다.
액정 표시 장치는 게이트 구동 IC를 TCP(tape carrier package) 또는 COG(chip on the glass) 등의 방법으로 실장하였으나, 제조 원가 또는 제품의 크기, 설계적이 측면에서 다른 방법이 모색되고 있다.
이에 따라, 게이트 구동 IC를 채택하지 않고, 비정질 실리콘 박막 트랜지스터(amorphous silicon thin film transistor)를 이용하여 게이트 신호를 발생시키는 게이트 구동부를 유리기판 상에 직접 실장하고 있다.
그러나, 게이트 구동부를 제조하기 위해 다수의 비정질 실리콘 박막 트랜지스터를 형성하는 과정에서, 다수의 전하가 소오스 또는 드레인 라인, 게이트 라인 또는 게이트 절연막 등에 축적되었다. 축적된 전하에 의해 표시 장치가 작동하는 과정에서 게이트 구동 장치 내에서 정전기가 발생하였고, 이에 의해 표시 장치의 성능을 저하시켰다. 이에 따라, 정전기 발생을 감소시키는 게이트 구동 장치의 개발이 필요하였다.
본 발명이 해결하려는 과제는, 정전기에 대한 내성이 강한 게이트 구동 장치를 제공하고자 하는 것이다.
본 발명이 해결하려는 다른 과제는, 상기의 게이트 구동 장치를 포함하는 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하려는 과제를 해결하기 위한 본 발명의 일 실시예에 따른 게이트 구동 장치는, 순차적으로 배열되고 게이트 신호를 각각 출력하는 복수의 스테이지를 포함하되, 상기 각 스테이지는 제1 출력 라인과 제2 출력 라인을 포함하고, 상기 제1 출력 라인은 상기 각 스테이지에 대응하는 게이트 라인과 전기적으로 연결되어 상기 게이트 라인과 커플링된 복수의 화소에 상기 게이트 신호를 전송하고, 상기 제2 출력 라인은 상기 각 스테이지의 선행 스테이지로 상기 게이트 신호를 전송하고, 상기 제1 출력 라인과 상기 제2 출력 라인은 하나의 콘택 패드를 공유하는 것을 포함할 수 있다.
상기 해결하려는 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 게이트 구동 장치는, 순차적으로 배열되고, 게이트 신호를 각각 출력하는 복수의 스테이지를 포함하되, 상기 각 스테이지는 풀업부, 제1 출력 라인, 제2 출력 라인, 풀다운부, 및 스토리지 전압 라인을 포함하되, 상기 풀업부는 상기 게이트 신호를 생성하고, 상기 제1 출력 라인은 상기 각 스테이지에 대응하는 게이트 라인과 전기적으로 연결되어 상기 게이트 라인과 커플링된 복수의 화소에 상기 게이트 신호를 전송하고, 상기 제2 출력 라인은 상기 각 스테이지의 선행 스테이지로 상기 게이트 신호를 전송하고, 상기 풀다운부는 후행 스테이지의 게이트 신호를 인가받아 상기 각 스테이지의 상기 게이트 신호를 오프 전압으로 방전시키고, 상기 스토리지 전압 라인은 상기 풀업부 및 상기 풀다운부와, 상기 콘택 패드 사이에 배치되되, 상기 제1 출력 라인은 상기 풀업부와 상기 스토리지 전압 라인 사이에 배치되되, 상기 풀다운부와 상기 스토리지 전압 라인 사이에는 배치되지 않는 것을 포함할 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 복수의 화소가 배열되는 영역인 표시부와, 상기 표시부 외의 영역인 비표시부를 포함하는 기판, 및 상기 비표시부 상에 형성된 게이트 구동 장치를 포함하는 게이트 구동부를 포함하되, 상기 게이트 구동부는 순차적으로 배열되고 게이트 신호를 각각 출력하는 복수의 스테이지를 포함하되, 상기 각 스테이지는 제1 출력 라인과 제2 출력 라인을 포함하고, 상기 제1 출력 라인은 상기 각 스테이지에 대응하는 게이트 라인으로 연결되어 상기 게이트 라인과 커플링된 복수의 화소에 상기 게이트 신호를 전송하고, 상기 제2 출력 라인은 상기 각 스테이지의 선행 스테이지로 상기 게이트 신호를 전송하고, 상기 제1 출력 라인과 상기 제2 출력 라인은 하나의 콘택 패드를 공유하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 실시예들에 따른 게이트 구동 장치 및 이를 포함하는 표시 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 한 화소의 등가 회로도이다.
도 3은 도 1의 게이트 구동부에 포함된 게이트 구동 장치를 설명하기 위한 예시적인 블록도이다.
도 4는 도 3의 제j 스테이지의 예시적인 회로도이다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동 장치의 제j 스테이지의 일부에 대한 레이아웃도이다.
도 6은 도 5의 I-I'선을 따라 절단한 단면도이다.
도 7은 도 5의 II-II'선을 따라 절단한 단면도이다.
도 8은 도 5의 III-III'선을 따라 절단한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
또한 드레인(또는 드레인 전극)과 소오스(또는 소오스 전극)은 전류의 방향에 따라 서로 다르게 불려질 수 있으므로, 이하에서 드레인 또는 드레인 전극으로 불려지는 구성 요소는 소오스 또는 소오스 전극으로 동작할 수 있고, 소오스 또는 소오스 전극으로 불려지는 구성 요소는 드레인 또는 드레인 전극으로 동작할 수 있다. 따라서 드레인 또는 드레인 전극으로 불려지는 구성 요소가 드레인 또는 드레인 전극으로 한정되는 것은 아니다. 또한 소오스 또는 소오스 전극으로 불려지는 구성 요소가 소오스 또는 소오스 전극으로 한정되는 것은 아니다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 의한 게이트 구동 장치 및 표시 장치에 대하여 상세히 설명한다.
먼저, 도 1 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 게이트 구동 장치 및 이를 포함하는 표시 장치를 설명한다. 도 1은 본 발명의 실시예들에 따른 게이트 구동 장치 및 이를 포함하는 표시 장치를 설명하기 위한 블록도이고, 도 2는 도 1의 한 화소의 등가 회로도이고, 도 3은 도 1의 게이트 구동부에 포함된 게이트 구동 장치를 설명하기 위한 예시적인 블록도이고, 도 4는 도 3의 제j 스테이지의 예시적인 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(1)는 액정 패널(300), 타이밍 컨트롤러(500), 클럭 생성부(600), 게이트 구동부(400) 및 데이터 구동부(700)를 포함할 수 있다.
액정 패널(300)은 영상이 표시되는 표시부(DA)와 영상이 표시되지 않는 비표시부(PA)로 구분될 수 있다.
표시부(DA)는 복수의 게이트 라인(G1~Gn), 복수의 데이터 라인(D1~Dm), 화소 스위칭 소자(미도시) 및 화소 전극(미도시)이 형성된 제1 기판(미도시)과, 컬러 필터(미도시)와 공통 전극(미도시)이 형성된 제2 기판(미도시), 제1 기판(미도시)과 제2 기판(미도시) 사이에 개재된 액정층(미도시)을 포함하여 영상을 표시할 수 있다. 그러나, 상기 구성 요소들의 배치가 이에 한정되는 것은 아니다. 예를 들어, 몇몇 다른 실시예에서, 제1 기판 상에 컬러 필터가 표시될 수 있다. 게이트 라인(G1~Gn)은 대략 행 방향으로 연장되어 서로가 거의 평행하고, 데이터 라인(D1~Dm)은 대략 열 방향으로 연장되어 서로가 거의 평행하게 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 2를 참조하여 도 1의 한 화소(PX)에 대해 설명하면, 제1 기판(100)의 화소 전극(PE)과 대향하도록 제2 기판(200)의 공통 전극(CE)의 일부 영역에 색필터(CF)가 형성될 수 있다. 예를 들어, i번째(i=1~n) 게이트 라인(Gi)과 j번째(j=1~m) 데이터 라인(Dj)에 커플링된 화소(PX)는 신호선(Gi, Dj)에 연결된 화소 스위칭 소자(Qp)와 이에 연결된 액정 커패시터(liquid crystal capacitor, Clc) 및 유지 커패시터(storage capacitor, Cst)를 포함할 수 있다. 유지 커패시터(Cst)의 일단 및 공통 전극(CE)에는 공통 전압이 인가될 수 있다.
다시 도 1을 참조하면, 비표시부(PA)는 제1 기판(도 2의 100 참조)이 제2 기판(도 2의 200 참조)보다 더 넓게 형성되어 영상이 표시되지 않는 부분을 의미할 수 있다.
타이밍 컨트롤러(500)는 수평 동기 신호(Hsync), 메인 클럭 신호(Mclk), 데이터 인에이블 신호(DE) 등의 입력 제어 신호를 입력받아 제1 제어 신호(CONT1)를 출력할 수 있다. 여기서 제1 제어 신호(CONT1)는 데이터 구동부(700)의 동작을 제어하는 신호로써, 데이터 구동부(700)의 동작을 개시하는 수평 개시 신호와, 데이터 전압의 출력을 지시하는 로드 신호 등을 포함할 수 있다.
데이터 구동부(700)는 영상 신호(DAT), 제1 제어 신호(CONT1)를 제공받아, 영상 신호(DAT)에 대응하는 영상 데이터 전압을 각 데이터 라인(D1~Dm)에 제공할 수 있다. 데이터 구동부(700)는 IC로써 테이프 케리어 패지키(Tape Carrier Package, TCP)형태로 액정 패널(300)과 연결될 수 있으며, 이에 한정되지 않고, 제1 기판(100) 상의 비표시부(PA) 상에 형성될 수도 있다.
또한, 타이밍 컨트롤러(500)는 제2 제어 신호(CONT2)를 클럭 생성부(600)에 제공할 수 있다. 클럭 생성부(600)는 제2 제어 신호(CONT2)를 입력받아 클럭 신호(CKV) 및 클럭바 신호(CKVB)를 출력할 수 있다. 즉, 제2 제어 신호(CONT2)에 제어되어 게이트 온 전압(Von) 및 게이트 오프 전압(Voff)을 이용하여 클럭 신호(CKV) 및 클럭바 신호(CKVB)를 출력한다. 여기서 제2 제어 신호(CONT2)는 출력 인에이블 신호(OE) 및 게이트 클럭 신호(CPV) 등을 포함할 수 있다. 예를 들어, 클럭 신호(CKV) 및 클럭바 신호(CKVB)는 각각 게이트 온 전압(Von) 및 게이트 오프 전압(Voff)를 스윙하는 펄스 신호이고, 클럭 신호(CKV)는 클럭바 신호(CKVB)와 역위상인 신호를 의미할 수 있다.
게이트 구동부(400)는 스캔 개시 신호(STVP)에 인에이블되어 클럭 신호(CKV), 클럭바 신호(CKVB) 및 게이트 오프 전압(Voff)을 이용하여 복수의 게이트 신호들을 생성하는 게이트 구동 장치를 포함할 수 있다. 게이트 구동 장치는 각 게이트 라인(G1~Gn)에 각 게이트 신호를 순차적으로 제공한다. 게이트 구동부(400)의 게이트 구동 장치는 제1 기판(100) 상의 비표시부(PA) 상에 형성될 수 있다. 이러한 게이트 구동부(400)의 게이트 구동 장치를 도 3을 참조하여 좀더 구체적으로 설명한다. 한편, 도면으로 도시하지는 않았지만, 게이트 구동부가 제1 기판 상의 비표시부 양측에 각각 형성될 수도 있다. 이에 의해, 제1 기판 상의 일측에 형성된 게이트 구동부는, 게이트 라인의 일부, 예를 들어 짝수 번째 라인을, 타측에 형성된 게이트 구동부는 게이트 라인의 나머지, 예를 들어 홀수 번째 라인을 각각 구동시킬 수 있다.
도 3을 참조하면, 게이트 구동부(400)의 게이트 구동 장치는 복수의 스테이지(ST1,~STn +1, n은 자연수)를 포함하는데, 각 스테이지(ST1,~STn +1)는 캐스케이드(cascade)로 연결되어 있으며, 마지막 스테이지(STn +1)를 제외한 각 스테이지(ST1,~STn)는 게이트 라인(G1~Gn)에 각각 연결되어 게이트 신호(Gout1~Gout(n))를 출력할 수 있다. 각 스테이지(ST1,~STn +1)에는 게이트 오프 전압(Voff), 클럭 신호(CKV), 클럭바 신호(CKVB) 및 초기화 신호(INT)가 입력될 수 있다. 여기서 초기화 신호(INT)는 클럭 생성부(600) 또는 타이밍 컨트롤러(500)로부터 제공될 수 있다.
각 스테이지(ST1~STn +1)는 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 셋 단자(S), 리셋 단자(R), 전원 전압 단자(GV), 프레임 리셋 단자(FR), 게이트 출력 단자(OUT1) 및 캐리 출력 단자(OUT2)를 가지고 있을 수 있다. 이하에서, 복수의 스테이지(ST1~STn +1) 중 임의의 제j 스테이지(STj)에 대하여 당해 스테이지 보다 앞선 스테이지, 즉, 제1 내지 제j-1 스테이지(ST1~STj -1)를 '선행 스테이지'로, 당해 스테이지 보다 후행하는 스테이지, 즉 제j+1 내지 제n+1 스테이지(STj +1~STn +1)를 '후행 스테이지'로 지칭할 수 있다. 또한, 제j 스테이지(STj)의 바로 앞 스테이지, 즉 제j-1 스테이지(STj -1)를 '전단 스테이지'로, 제j 스테이지(STj)의 바로 뒤 스테이지, 즉 제j+1 스테이지(STj +1)를 '후단 스테이지'로 지칭할 수 있다.
예를 들어 j번째(j≠1, j=2~n-1의 자연수) 게이트 라인과 연결된 제j 스테이지(STj)의 셋 단자(S)에는 전단 스테이지(STj -1)의 캐리 신호(Cout(j-1))가, 리셋 단자(R)에는 후행 스테이지(STj+4)의 게이트 신호(Gout(j+4))가 입력되고, 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)에는 각각 클럭 신호(CKV) 및 클럭바 신호(CKVB)가 입력되며, 전원 전압 단자(GV)에는 게이트 오프 전압(Voff)이 입력되며, 프레임 리셋 단자(FR)에는 초기화 신호(INT) 또는 마지막 스테이지(STn +1)의 캐리 신호(Cout(n+1))가 입력될 수 있다. 게이트 출력 단자(OUT1)는 메인 게이트 라인(main gate line)게이트 신호(Gout(j))를 출력하고, 캐리 출력 단자(OUT2)는 캐리 신호(Cout(j))를 출력한다.
여기서, 리셋 단자(R)에 후행 스테이지(STj +4)에서 출력되는 게이트 신호(Gout(j+4))가 입력되는 것으로 설명하였으나, 이에 한정되지 않는다. 예를 들어, 리셋 단자(R)에 입력되는 게이트 신호는 제j 스테이지(STj)로부터 1단 이상 후행하는 스테이지 중 임의의 스테이지에서 출력되는 게이트 신호일 수 있다.
또한, 첫 번째 스테이지(ST1)에는 전단 캐리 신호 대신 스캔 개시 신호(STVP)가 입력되며, 마지막 스테이지(STn +1)에는 후단 게이트 신호 대신 스캔 개시 신호(STVP)가 입력될 수 있다. 여기서, 첫 번째 스테이지(ST1)와 마지막 스테이지(STn +1)에 입력되는 스캔 개시 신호(STVP)는 동일한 신호를 이용할 수 있다.
도 4를 참조하여 도 3의 제j 스테이지(STj)에 대하여 좀더 상세히 설명한다.
도 4를 참조하면, 제j 스테이지(STj)는 버퍼부(410), 충전부(420), 풀업부(430), 캐리 신호 발생부(470), 풀다운부(440), 방전부(450) 및 홀딩부(460)를 포함할 수 있다. 이러한 제j 스테이지(STj)에 전단 스테이지(STj -1)의 캐리 신호(Cout(j-1)), 클럭 신호(CKV) 및 클럭바 신호(CKVB)가 제공될 수 있다.
버퍼부(410)는 다이오드 연결된(diode-connected) 트랜지스터(T4)를 포함할 수 있다. 동작을 설명하면, 버퍼부(410)는 셋 단자(S)를 통해 입력된 전단 스테이지(STj -1)의 캐리 신호(Cout(j-1))를, 소오스에 연결된 충전부(420), 캐리 신호 발생부(470), 방전부(450) 및 홀딩부(460)에 제공할 수 있다.
충전부(420)는 일단이 트랜지스터(T4)의 소오스와 방전부(450)에 연결되고, 타단이 구동부(300)의 게이트 출력 단자(OUT1)에 연결된 캐패시터(C1)로 이루어질 수 있다. 충전부(420)는 셋 단자(S)를 통해 입력된 전단 스테이지(STj -1)의 캐리 신호(Cout(j-1))에 따라 전하가 충전될 수 있다.
풀업부(430)는 드레인이 제1 클럭 단자(CK1)에 연결되고, 게이트가 캐패시터(C1)의 일단에 연결되며, 소오스가 캐패시터(C1)의 타단 및 게이트 출력 단자(OUT1)에 연결된 트랜지스터(T1)를 포함할 수 있다. 충전부(420)의 커패시터(C1)가 충전되면, 트랜지스터(T1)는 턴온되고, 제1 클럭 단자(CK1)를 통해 입력되는 제1 클럭 신호(CKV)를 게이트 출력 단자(OUT1)를 통해 게이트 신호(Gout(j))로 제공할 수 있다. 즉, 제1 클럭 신호(CKV)가 하이 레벨인 경우, 게이트 온 전압이 출력될 수 있다.
캐리 신호 발생부(470)는 드레인이 제1 클럭 단자(CK1)에 연결되고, 소오스가 캐리 출력 단자(OUT2)에 연결되고, 게이트가 버퍼부(410)와 연결되어 있는 트랜지스터(T15)와, 트랜지스터(T15)의 게이트와 소오스에 연결된 커패시터(C2)를 포함할 수 있다. 커패시터(C2)는 충전부(420)와 동일하게 충전되고, 커패시터(C2)가 충전되면 트랜지스터(T15)는 캐리 출력 단자(OUT2)를 통해 제1 클럭 신호(CKV)를 캐리 신호(Cout(j))로 출력할 수 있다.
풀다운부(440)는 드레인이 트랜지스터(T1)의 소오스 및 캐패시터(C1)의 타단에 연결되고, 소오스가 전원 전압 단자(GV)에 연결되고, 게이트가 리셋 단자(R)에 연결된 트랜지스터(T2)를 포함할 수 있다. 풀다운부(440)는 리셋 단자(R)을 통해 입력된 후행 스테이지(STj +4)의 게이트 신호(Gout(j+4))에 의해 턴온되어 게이트 신호(Gout(j))를 게이트 오프 전압(Voff)으로 풀다운시킬 수 있다.
방전부(450)는, 게이트가 리셋 단자(R)에 연결되고 드레인이 캐패시터(C1)의 일단에 연결되고 소오스가 전원 전압 단자(GV)에 연결되어, 후행 스테이지(STj +4)의 게이트 신호(Gout(j+4))에 응답하여 충전부(420)를 방전시키는 트랜지스터(T9)와, 게이트가 프레임 리셋 단자(FR)에 연결되고 드레인이 캐패시터(C1)의 일단에 연결되고 소오스가 전원 전압 단자(GV)에 연결되어, 초기화 신호(INT)에 응답하여 충전부(420)를 방전시키는 트랜지스터(T6)를 포함할 수 있다. 즉, 방전부(450)는 후행 스테이지(STj +4)의 게이트 신호(Gout(j+4)) 또는 초기화 신호(INT)에 응답하여 캐패시터(C1)에 충전된 전하를 소오스를 통해 게이트 오프 전압(Voff)으로 방전한다. 이 때, 초기화 신호(INT)는 더미 스테이지(STn +1)의 캐리 신호(Cout(j+1))일 수 있다.
홀딩부(460)는 복수의 트랜지스터들(T3, T5, T7, T8, T10, T11, T12, T13)을 포함하여, 게이트 신호(Gout(j))가 로우 레벨에서 하이 레벨로 변환되면 하이 레벨 상태를 유지시키고, 게이트 신호(Gout(j))가 하이 레벨에서 로우 레벨로 변환된 후에는 클럭 신호(CKV) 및 클럭바 신호(CKVB)의 전압 레벨에 관계없이 한 프레임 동안 게이트 신호(Gout(j))를 로우 레벨로 유지시키는 동작을 수행할 수 있다.
구체적으로 설명하면, 트랜지스터(T3)는 드레인이 게이트 출력 단자(OUT1)에 연결되고, 소오스가 게이트 오프 전압(Voff)에 연결될 수 있다. 트랜지스터(T7, T8)는 게이트 출력 단자(OUT1)를 통해 출력되는 게이트 신호(Gout(j))가 하이 레벨일 때 턴온되어 트랜지스터(T3)의 게이트를 게이트 오프 전압(Voff)으로 풀다운시켜 턴 오프시키고, 따라서 게이트 신호(Gout(j))의 하이 레벨을 홀딩할 수 있다.
트랜지스터(T11)는 드레인이 셋 단자(S)에 연결되고, 게이트가 제2 신호 라인(L2)에 연결되며, 소오스가 캐패시터(C1)의 일단에 연결될 수 있다. 트랜지스터(T10)는 드레인이 트랜지스터(T11)의 소오스 및 캐패시터(C1)의 일단에 연결되고, 게이트가 제1 클럭 단자(CK1)에 연결되며, 소오스가 게이트 출력 단자(OUT1)에 연결될 수 있다. 트랜지스터(T5)는 드레인이 게이트 출력 단자(OUT1)에 연결되고, 게이트가 트랜지스터(T11)의 게이트와 공통하여 제2 신호 라인(L2)에 연결되며, 소오스가 전원 전압 단자(GV)에 연결될 수 있다.
제2 클럭 신호(CKVB)가 하이 레벨일 때 게이트 신호(Gout(j))는 로우 레벨이고 트랜지스터(T5)는 턴온되어, 게이트 출력 단자(OUT1)를 게이트 오프 전압(Voff)으로 홀딩하는 동작을 수행할 수 있다.
이하, 도 5 내지 도 8을 참조하여, 본 발명의 일 실시예에 따른 게이트 구동 장치에 대하여 더욱 구체적으로 설명한다. 도 5는 본 발명의 일 실시예에 따른 게이트 구동 장치의 제j 스테이지의 일부에 대한 레이아웃도이고, 도 6은 도 5의 I-I'선을 따라 절단한 단면도이고, 도 7은 도 5의 II-II'선을 따라 절단한 단면도이며, 도 8은 도 5의 III-III'선을 따라 절단한 단면도이다.
도 5 내지 도 8에서는, 도 3에 개시된 복수의 스테이지(ST1,~STn) 중 임의의 하나의 스테이지를 예시적으로 설명하며, 혼동을 피하기 위해, 풀업부(430)의 트랜지스터(T1)에는 "제1"을, 풀다운부(440)의 트랜지스터(T2)에는 "제2"를 붙여 설명한다.
도 5 내지 도 8을 참조하면, 본 발명의 일 실시예에 따른 게이트 구동 장치는, 순차적으로 배열되고 게이트 신호를 각각 출력하는 복수의 스테이지를 포함하되, 각 스테이지는 제1 출력 라인(24a, 24b)과, 제2 출력 라인(25_1)을 포함한다. 제1 출력 라인(24a, 24b)은 각 스테이지에 대응하는 게이트 라인과 전기적으로 연결되어 복수의 화소가 커플링된 상기 게이트 라인으로 게이트 신호를 전송한다. 제2 출력 라인(25_1)은 각 스테이지의 선행 스테이지로 연장되어 게이트 신호를 전송한다.
각 스테이지는 게이트 신호를 생성하는 풀업부(430)를 포함할 수 있다. 풀업부(430)의 제1 트랜지스터(T1)는 제1 게이트 전극(21), 제1 드레인 전극(51), 및 제1 소오스 전극(61)을 포함할 수 있다.
제1 게이트 전극(21)은 예를 들어, 직사각형 형상으로 형성될 수 있으나, 이에 한정되지 않고 다양한 형상으로 형성될 수 있다.
제1 드레인 전극(51)은 피쉬본 안테나(fishbone-antenna) 형상으로 제1 게이트 전극(21)과 오버랩되도록 형성될 수 있다. 제2 소오스 또는 드레인 라인(60c)은 제1 드레인 전극(51)을 둘러싸고, 제2 소오스 또는 드레인 라인(60c)으로부터 제1 소오스 전극(61)이 분지되어 제1 드레인 전극(51)과 마주보도록 형성될 수 있다. 이 때, 제1 소오스 전극(61)은 제1 게이트 전극(21)과 오버랩되도록 형성될 수 있다. 이러한 제1 드레인 전극(51) 및 제1 소오스 전극(61)은, 전체적으로 크로스 핑거 형상일 수 있다.
제1 소오스 전극(61)은 게이트 신호를 제공한다. 제1 소오스 전극과(61) 제2 소오스 또는 드레인 라인(60c)을 통해 연결된 제1 소오스 라인 콘택부(60a)는 게이트 신호를 게이트 라인 콘택부(22)로 전달할 수 있다. 게이트 라인 콘택부(22)와 제1 출력 라인(24a, 24b)은 전기적으로 연결되어, 제1 출력 라인(24a, 24b)을 통해 표시부의 복수의 화소와 커플링된 게이트 라인(예를 들어, 메인 게이트 라인)에 게이트 신호를 전송할 수 있다.
또한, 당해 스테이지의 게이트 신호는 제1 소오스 라인 콘택부(60a) 및 이와 연결된 제1 소오스 또는 드레인 라인(60b)을 통해 선행 스테이지로 전달될 수 있으며, 이에 대한 구체적 설명은 후술한다. 제1 소오스 라인 콘택부(60a)와 게이트 라인 콘택부(22)는 예를 들어, 제1 콘택홀(71), 제2 콘택홀(72), 및 제1 브릿지 라인(81)을 포함하는 브릿지 구조(bridge structure)로 연결될 수 있다.
각 스테이지는 후행 스테이지의 게이트 신호를 인가받아 각 스테이지의 게이트 신호를 오프 전압으로 방전시키는 풀다운부(440)를 포함할 수 있다. 풀다운부(440)의 제2 트랜지스터(T2)는 제2 게이트 전극(23), 제2 드레인 전극(53), 및 제2 소오스 전극(63)을 포함할 수 있다.
제2 게이트 전극(23)은 게이트 연결 라인(20a)을 통해 제2 패드(26)와 연결되고, 제2 패드(26)는 제1 패드(62)와 제3 브릿지 라인(83)을 통해 전기적으로 연결될 수 있다. 제1 패드(62)는 후행 스테이지의 소오스 또는 드레인 라인(60j_2)에서 전송받은 게이트 신호를, 제7 콘택홀(75a), 제8 콘택홀(75b) 및 제4 브릿지 라인(83)을 통해 당해 스테이지의 풀업부(430)의 제2 트랜지스터(T2)에 전송할 수 있다. 따라서, 제2 게이트 전극(23)은 후행 스테이지의 게이트 신호를 인가 받을 수 있다. 후행 스테이지의 게이트 신호의 전달에 대해서는 후술하도록 한다.
도면으로 도시하지는 않았으나, 제2 드레인 전극(53)은 제2 소오스 또는 드레인 라인(60c)을 통해 제1 트랜지스터(T1)의 제1 소오스 전극(61)과 연결될 수 있다. 제2 트랜지스터(T2)는 제2 소오스 전극(63)이 제3 소오스 또는 드레인 라인(60d)으로부터 분지된 것을 제외하고, 제1 트랜지스터(T1)와 실질적으로 동일한 구조이므로 반복되는 설명은 생략하기로 한다.
각 스테이지는 후행 스테이지의 풀업부(430)에서 출력된 게이트 신호를 선행 스테이지의 풀다운부(440)로 전송하는 제1 브릿지 영역(480)을 포함할 수 있다. 제1 브릿지 영역(480)은 제1 소오스 또는 드레인 라인(60b_1, 60b_2), 제4 소오스 또는 드레인 라인(60g_1, 60g_2), 제5 소오스 또는 드레인 라인(60j_1, 60j_2), 제3 내지 제6 콘택홀(73a, 74a, 73b, 74b), 및 제2 및 제3 브릿지 라인(82a, 82b)을 포함할 수 있다.
제1 소오스 또는 드레인 라인(60b_1)은 제1 소오스 전극 콘택부(60a)와 연결되어 전단 스테이지로 연장될 수 있다. 따라서, 후단 스테이지의 제1 소오스 또는 드레인 라인(60b_2)은 당해 스테이지의 제2 소오스 전극 콘택부(60e)로 연장될 수 있다. 제3 콘택홀(73a)이 배치된 제2 소오스 전극 콘택부(60e)는 제2 브릿지 라인(82a)을 통해 제4 콘택홀(74a)이 배치된 제3 소오스 전극 콘택부(60f)와 전기적으로 연결될 수 있다. 제4 소오스 또는 드레인 라인(60g_1)은 제3 소오스 전극 콘택부(60f)와 연결되어 선행 스테이지, 예를 들어 전단 스테이지로 연장될 수 있다.
이와 마찬가지로, 후단 스테이지의 제4 소오스 또는 드레인 라인(60g_2)은 제5 콘택홀(73b)이 배치된 제4 소오스 전극 콘택부(60h)로 연장될 수 있다. 제4 소오스 전극 콘택부(60h)는 제3 브릿지 라인(82b)을 통해 제6 콘택홀(74b)이 배치된 제5 소오스 전극 콘택부(60i)와 전기적으로 연결될 수 있다. 제5 소오스 또는 드레인 라인(60j_1)은 제5 소오스 전극 콘택부(60i)와 연결되어 전단 스테이지로 연장될 수 있다.
도면에 도시된 바와 같이, 후단 스테이지의 제5 소오스 또는 드레인 라인(60j_2)은 당해 스테이지의 풀업부(430)와 전기적으로 연결될 수 있다. 예를 들어, 풀업부(430)의 제1 패드(62)와 연결될 수 있다.
이와 같이, 제1 브릿지 영역(480)에서 전기적으로 연속 연결된 제1, 제4, 및 제5 소오스 또는 드레인 라인(60b, 60g, 60j)을 통해, 제2 트랜지스터(T2)의 제2 게이트 전극(23)은 후행 스테이지의 게이트 신호를 인가받을 수 있다.
도면에서는 당해 스테이지가 3개의 스테이지만큼 후행하는 스테이지, 다시 말하면, 당해 스테이지를 제j 스테이지라고 할 때, 제j+3 스테이지에서 출력된 게이트 신호를 인가받는 경우를 도시하였으나, 이에 한정되지 않음은 물론이다. 예를 들어, 제2 트랜지스터(T2)의 제2 게이트 전극(23)은 제j 스테이지의 바로 후단 스테이지에서 출력된 게이트 신호를 인가받을 수도 있고, 2 이상의 후행 스테이지의 게이트 신호를 인가받을 수도 있다.
도면에 도시된 바와 같이, 제1 출력 라인(24a, 24b)은, 서로 이격하여 배치된 제2 및 제4 소오스 전극 콘택부(73a, 73b)와, 제3 및 제5 소오스 전극 콘택부(74a, 74b) 사이를 통과할 수 있다. 더욱 구체적으로, 제1 출력 라인(24a, 24b)은 제1 게이트 신호 전송 라인(24a)과, 제2 게이트 신호 전송 라인(24b)을 포함할 수 있다. 제1 출력 라인(24a, 24b)의 제1 게이트 신호 전송 라인(24a)은 제2 및 제4 소오스 전극 콘택부(73a, 73b)와 제3 및 제5 소오스 전극 콘택부(74a, 74b) 사이를 통과할 수 있다.
여기서, 제1 게이트 신호 전송 라인(24a)은 풀업부(430)에서 생성된 게이트 신호를 제1 콘택 패드(26a)로 전송하고, 제2 게이트 신호 전송 라인(24b)은 제1 콘택 패드(26a)와 브릿지 구조를 통해 전기적으로 연결된 제2 콘택 패드(26b)와 연결되어 각 스테이지에 대응하는 게이트 라인, 예를 들어 메인 게이트 라인에 게이트 신호를 전송할 수 있다. 다시 말하면, 제1 게이트 신호 전송 라인(24a)은 게이트 라인 콘택부(22)로부터 제1 콘택 패드(26a)로 연장되고, 제2 게이트 신호 전송 라인(24b)은 제2 콘택 패드(26b)로부터 화소 영역의 게이트 라인(미도시)으로 연장될 수 있다.
스토리지 전압 라인(90)은 풀업부(430) 및 풀다운부(440)에 인접하여 형성될 수 있다. 더욱 구체적으로, 스토리지 전압 라인(90)은 풀업부(430) 및 풀다운부(440)와, 제2 브릿지 영역(490) 사이에 배치될 수 있다. 여기서, 제2 브릿지 영역(490)은 복수의 콘택 패드(26a, 26b, 27a, 27b, 28a, 28b, 29a, 29b)를 포함하는 적어도 하나의 브릿지 라인(86, 87, 88, 89)을 통해 게이트 신호를 선행 스테이지로 전송하는 출력 라인들이 배치된 영역을 의미할 수 있으며, 이에 대한 상세한 설명은 후술한다. 따라서, 스토리지 전압 라인(90)은 풀업부(430) 및 풀다운부(440)와, 콘택 패드(26a, 26b) 사이에 배치될 수 있다. 몇몇 실시예에서는, 도면에 도시된 바와 같이, 풀업부(430)와 스토리지 전압 라인(90) 사이에 제1 브릿지 영역(480)이 개재될 수 있다.
스토리지 전압 라인(90)에 인접하여 스토리지 콘택부(93)가 배치될 수 있다. 스토리지 콘택부(93)는 제4 브릿지 라인(91)을 통해 스토리지 전압 라인(90)과 전기적으로 연결될 수 있다. 더욱 구체적으로, 스토리지 콘택부(93)는 제1 스토리지 콘택홀(92), 제2 스토리지 콘택홀(94) 및 제5 브릿지 라인(91)을 통해 스토리지 전압 라인(90)으로 인가되는 스토리지 전압(Vcst)을 인가받을 수 있다. 몇몇 다른 실시예에서, 스토리지 전압(Vcst)은 공통 전압(Vcom)과 유사한 레벨의 전압일 수 있다.
스토리지 라인(95)은 스토리지 콘택부(93)로부터 연장되어 화소 영역(도 1의 DA 참고)에 형성된 화소 전극(미도시)와 일부 오버랩되도록 형성될 수 있다. 스토리지 라인(95)은 화소 전극의 일부분과 오버랩되어 도 2의 유지 커패시터(Cst)를 형성할 수 있다.
제2 브릿지 영역(490)은 스토리지 전압 라인(90)에 인접하여 배치될 수 있다. 제2 브릿지 영역(490)은 적어도 하나의 브릿지 라인(86, 87, 88, 89)을 통해 게이트 신호를 선행 스테이지로 전송하는 출력 라인들이 배치된 영역을 의미할 수 있다.
도면에 도시된 바와 같이, 제1 콘택 패드(26a)와 제2 콘택 패드(26b)는 브릿지 구조를 통해 전기적으로 연결될 수 있다. 더욱 구체적으로, 제1 콘택 패드(26a)와 제2 콘택 패드(26b) 상에 오버랩되어 형성된 제6 브릿지 라인(86), 제1 콘택 패드(26a) 상에 배치된 제1 게이트 콘택홀(76a), 및 제2 콘택 패드(26b) 상에 배치된 제2 게이트 콘택홀(76b)을 통해 제1 콘택 패드(26a)와 제2 콘택 패드(26b)가 전기적으로 연결될 수 있다.
제1 콘택 패드(26a)는 제1 게이트 신호 전송 라인(24a)으로부터 연장되어 형성되고, 제2 출력 라인(25_1)은 제1 콘택 패드(26a)로부터 선행 스테이지로 연장되어 형성될 수 있다.
이에 따라, 제2 출력 라인(25_1)은 당해 스테이지의 풀업부(430)에서 생성된 게이트 신호를 선행 스테이지로 전송할 수 있다. 요컨대, 제1 출력 라인(24a, 24b)과 제2 출력 라인(25_1)은 하나의 콘택 패드, 예를 들어 제1 콘택 패드(26a)를 공유할 수 있다. 더욱 구체적으로, 제1 출력 라인(24a, 24b)의 제1 게이트 신호 전송 라인(24a)과 제2 출력 라인(25_1)이 하나의 제1 콘택 패드(26a)를 공유할 수 있다. 또는, 제1 게이트 신호 전송 라인(24a)과, 제2 출력 라인(25_1)은 제1 콘택 패드(26a)를 통해 연결될 수 있다.
도 5 및 도 6을 참조하면, 제1 출력 라인(24a, 24b), 더욱 구체적으로 제1 출력 라인(24a, 24b)의 제1 게이트 신호 전송 라인(24a)과 제2 출력 라인(25_1)이 하나의 제1 콘택 패드(26a)를 공유한다.
도 6에 도시된 바와 같이, 기판(10) 상에 제1 게이트 신호 전송 라인(24a), 제1 콘택 패드(26a), 및 제2 출력 라인(25_1)이 연결되어 형성된다. 다시 말하면, 제2 출력 라인(25_1)은 제1 게이트 신호 전송 라인(24a)으로부터 분지될 수 있다.
기판(10)은 내열성 및 투광성을 가진 물질, 예를 들어 투명 유리 또는 플라스틱 등으로 이루어질 수 있으나, 이에 한정되지 않고 다양한 물질로 이루어질 수 있다.
제1 게이트 신호 전송 라인(24a), 제1 콘택 패드(26a), 및 제2 출력 라인(25_1) 상에는 게이트 절연막(30)이 형성될 수 있다. 게이트 절연막(30)은 예를 들어, 질화 규소(SiNx) 등으로 이루어질 수 있으나, 이에 한정되지 않는다.
게이트 절연막(30) 상에는 보호막(70)이 형성될 수 있다. 보호막(70)은 제1 콘택 패드(26a)의 일부를 노출시키는 제1 게이트 콘택홀(76a)을 포함할 수 있다. 보호막(70)은, 예를 들어 질화규소 또는 산화규소 등으로 이루어진 무기 물질, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 저유전율 절연 물질 등으로 형성될 수 있으나, 이에 한정되지 않는다. 보호막(70) 상에는 제1 게이트 콘택홀(76a)을 통하여 제1 콘택 패드(26a)과 제2 콘택 패드(26b)을 전기적으로 연결되는 제6 브릿지 라인(86)이 형성될 수 있다.
다시 도 5를 참조하면, 후단 스테이지의 제2 출력 라인(25_2)은 당해 스테이지의 제3 콘택 패드(27b)로 연장될 수 있다. 제3 게이트 콘택홀이 배치된 제3 콘택 패드(27b)는 제7 브릿지 라인(87)을 통해 제4 게이트 콘택홀이 배치된 제4 콘택 패드(27a)와 전기적으로 연결될 수 있다. 또한, 제3 출력 라인(27c_1)이 제4 콘택 패드(27a)와 연결되어 선행 스테이지, 예를 들어 전단 스테이지로 연장될 수 있다.
마찬가지로, 후행 스테이지, 예를 들어 후단 스테이지의 제3 출력 라인(27c_2)은 당해 스테이지의 제5 콘택 패드(28b)와 연결될 수 있다. 제5 게이트 콘택홀이 배치된 제5 콘택 패드(28b)는 제8 브릿지 라인(88)을 통해 제6 게이트 콘택 홀이 배치된 제6 콘택 패드(28a)와 전기적으로 연결될 수 있다. 또한, 제4 출력 라인(28c_1)이 제6 콘택 패드(28a)와 연결되어 전단 스테이지로 연장될 수 있다.
설명의 편의를 위해, 제8 브릿지 라인(88)을 포함하는 브릿지 구조와 실질적으로 유사한 제9 브릿지 라인(89), 제7 게이트 콘택홀, 제7 콘택 패드(29b), 제8 게이트 콘택홀, 및 제8 콘택 패드(29a)에 관한 설명은 생략한다. 나아가, 후단 스테이지의 제8 콘택 패드(29a)에서 연장된 제5 출력 라인(29c_2)은, 화소 영역 내의 다운 게이트 라인(down gate line; 미도시)에 연결되어, 후행 스테이지의 게이트 신호를 다운 게이트로 전송할 수 있다.
요컨대, 각 스테이지는 제1 콘택 패드(26a)와 브릿지 구조를 통해 전기적으로 연결된 제2 콘택 패드(26b), 및 브릿지 라인(87, 88, 89)을 포함하는 브릿지 구조를 통해 전기적으로 연결된 적어도 하나의 콘택 패드 쌍(27a/27b, 28a/28b, 29a/29b)을 포함하되, 적어도 하나의 콘택 패드 쌍(27a/27b, 28a/28b, 29a/29b)은 후행 스테이지의 게이트 신호를 선행 스테이지로 전송할 수 있다.
다시 말하면, 각 스테이지는 당해 스테이지의 풀업부(430)에서 출력된 게이트 신호를 제1 출력 라인(24a, 24b)의 제1 게이트 신호 전송 라인(24a)을 통해 제1 콘택 패드(26a)로 전송하고, 제1 콘택 패드(26a)와 브릿지 구조를 통해 전기적으로 연결된 제2 콘택 패드(26b)와 연결된 제2 게이트 신호 전송 라인(24b)을 통해 메인 게이트 라인으로 당해 스테이지의 게이트 신호를 전송한다. 제2 출력 라인(25_1)은 제1 콘택 패드(26a)와 연결되어 당해 스테이지의 게이트 신호를 선행 스테이지로 전송하며, 제7 내지 제9 브릿지 라인(87, 88, 89)을 포함하는 복수의 브릿지 구조를 통해 4번째 선행 스테이지의 제5 출력 라인(29c)으로 당해 스테이지의 게이트 신호를 전송할 수 있다. 도면에서는 제2 브릿지 영역(490)에 4개의 브릿지 구조가 배치된 경우를 도시하였으나 이는 하나의 예시에 불과하다. 즉, 브릿지 구조의 개수는 4개에 한정되지 않고, 4개 보다 작을수도 클수도 있다.
나아가, 도 5에 도시된 바와 같이, 스토리지 콘택부(93)에서 연장된 스토리지 라인(95)은 제6 내지 제9 브릿지 라인(86, 87, 88, 89)을 통과할 수 있다. 더욱 구체적으로, 스토리지 라인(95)은 서로 이격하여 배치된 제1, 제4, 제6, 및 제8 콘택 패드(26a, 27a, 28a, 29a)와, 제2, 제3, 제5, 및 제7 콘택 패드(26b, 27b, 28b, 29b) 사이를 통과할 수 있다.
도 5, 도 7 및 도 8을 참조하면, 제1 출력 라인(24a, 24b)은 풀업부(430)와 스토리지 전압 라인(90) 사이에 배치되되, 풀다운부(440)와 스토리지 전압 라인(90) 사이에는 배치되지 않는다.
도 5 및 도 7에 도시된 바와 같이, 기판(10) 상에 제1 트랜지스터(T1), 제1 소오스 라인 콘택부(60a), 게이트 라인 콘택부(22), 제1 출력 라인(24a, 24b), 스토리지 전압 라인(90), 및 제5 브릿지 라인(91)이 형성될 수 있다. 설명의 편의를 위해, 상술한 구성요소에 대한 구체적인 설명은 생략한다.
기판(10) 상에는 게이트 패턴(21, 22, 24a)이 형성될 수 있다. 게이트 패턴(21, 22, 24a)은 제1 소오스 전극 콘택부(21), 게이트 라인 콘택부(22), 및 제1 출력 라인(24a)을 포함할 수 있다.
게이트 패턴(21, 22, 24a) 상에는 게이트 절연막(30)이 형성될 수 있고, 게이트 절연막(30) 상에는 제1 게이트 전극(21)과 오버랩되는 반도체층(41)이 형성될 수 있다. 반도체층(41) 상에는 오믹 콘택층(42)이 형성될 수 있다. 오믹 콘택층(42) 상에는 제1 드레인 전극(51) 및 제1 소오스 전극(61)이 형성될 수 있다. 제1 드레인 전극(51)은 제1 게이트 전극(21)과 오버랩되어 형성될 수 있다.
제1 소오스 전극 콘택부(60a)는 제1 소오스 전극(61)으로부터 연장된 제2 소오스 또는 드레인 라인(60c)과 연결될 수 있다. 제1 소오스 라인 콘택부(60a)는 제1 브릿지 라인(81)을 통해 게이트 라인 콘택부(22)와 커플링되고, 제1 출력 라인(24a, 24b)으로 게이트 신호를 전송할 수 있다. 제3 소오스 전극 콘택부(60f)와 제5 소오스 전극 콘택부(60i)도 게이트 절연막(30) 상에 형성될 수 있다.
스토리지 전압 라인(90)은 게이트 절연막(30) 상에 형성될 수 있다. 스토리지 전압 라인(90)은 도 5에 도시된 바와 같이, 세로로 연장되어 형성될 수 있으며, 외부로부터 스토리지 전압(Vcst)를 인가받아 제5 브릿지 라인(91)을 통해 스토리지 라인(95)으로 스토리지 전압(Vcst)을 전송할 수 있다.
이 때, 제1 소오스 전극(51), 제2 소오스 또는 드레인 라인(60c), 제1, 제3, 및 제5 소오스 전극 콘택부(60a, 60g, 60i)를 소오스 패턴으로, 제1 드레인 전극(61)을 드레인 패턴으로 지칭할 수 있다.
소오스 패턴, 드레인 패턴, 및 스토리지 전압 라인(90) 상에는 보호막(70)이 형성될 수 있다. 보호막(70)은 제1 소오스 라인 콘택부(60a)의 일부를 노출시키는 제1 콘택홀(71)과, 게이트 라인 콘택부(22)의 일부를 노출시키는 제2 콘택홀(72)과, 제3 소오스 전극 콘택부(60f)의 일부를 노출시키는 제4 콘택홀(74a)과, 제5 소오스 전극 콘택부(60i)의 일부를 노출시키는 제6 콘택홀(74b)을 포함할 수 있다. 도 7에 도시되지 않은 나머지 소오스 전극 콘택부들과 콘택홀들도 실질적으로 유사한 구조를 가질 수 있다.
보호막(70) 상에는 제1 콘택홀(71)과 제2 콘택홀(72)을 통하여 제1 소오스 라인 콘택부(60a)와 게이트 라인 콘택부(22)를 전기적으로 연결하는 제1 브릿지 라인(81)이 형성될 수 있다. 보호막(70) 상에는 제4 콘택홀(74a)을 통하여 제3 소오스 전극 콘택부(60f)와 제2 소오스 전극 콘택부(60e)를 전기적으로 연결하는 제2 브릿지 라인(82a)이 형성될 수 있다. 또한, 보호막(70) 상에는 제6 콘택홀(74b)을 통하여 제5 소오스 전극 콘택부(60i)와 제4 소오스 전극 콘택부(60h)를 전기적으로 연결하는 제3 브릿지 라인(82b)이 형성될 수 있다.
도 7에 도시된 바와 같이, 제1 트랜지스터(T1), 제2 소오스 또는 드레인 라인(60c), 제1 소오스 라인 콘택부(60a), 게이트 라인 콘택부(22), 제1 및 제2 콘택홀(72), 및 제1 브릿지 라인(81)은 풀업부(430)에 포함될 수 있다. 나아가, 도 5 및 도 7에 도시된 바와 같이, 제1 출력 라인(24a, 24b)은 풀업부(430)와 스토리지 전압 라인(90) 사이를 통과할 수 있다. 도 7의 A1 및 A2로 표시된 바와 같이, 제1 출력 라인(24a, 24b), 예를 들어 제1 게이트 신호 전송 라인(24a)은 풀업부(430)와 스토리지 전압 라인(90) 사이를 통과할 수 있다.
도 5 및 도 8에 도시된 바와 같이, 기판(10) 상에는 제2 트랜지스터(T2), 제1 소오스 또는 드레인 라인(60b_1), 제4 소오스 또는 드레인 라인(60g_1), 제2 패드(26), 제1 패드(62), 스토리지 전압 라인(90), 제4 브릿지 라인(83) 및 제5 브릿지 라인(91)이 형성될 수 있다. 설명의 편의를 위해, 상술한 구성요소에 대한 구체적인 설명은 생략한다.
기판(10) 상에는 게이트 패턴(23, 26)이 형성될 수 있다. 게이트 패턴(23, 26)은 제2 게이트 전극(23) 및 제2 패드(26)를 포함할 수 있다. 게이트 패턴(23, 26) 상에는 게이트 절연막(30)이 형성될 수 있고, 게이트 절연막(30) 상에는 제2 게이트 전극(23)과 오버랩되는 반도체층(41) 및 오믹 콘택층(42)이 형성될 수 있다. 오믹 콘택층(42) 상에는 제2 드레인 전극(53) 및 제2 소오스 전극(63)이 형성될 수 있다. 제2 드레인 전극(53)은 제1 데이트 전극(23)과 오버랩되어 형성될 수 있다.
제1 소오스 또는 드레인 라인(60b_1), 제4 소오스 또는 드레인 라인(60g_1), 및 제1 패드(62)는 소오스 패턴에 포함될 수 있으며, 소오스 패턴은 게이트 절연막(30) 상에 형성될 수 있다.
제2 트랜지스터(T2), 소오스 패턴(60b, 60g, 62), 및 스토리지 전압 라인(90) 상에는 보호막(70)이 형성될 수 있다. 보호막(70)은 제1 패드(62)의 일부를 노출시키는 제7 콘택홀(75a)과, 제2 패드(26)의 일부를 노출시키는 제8 콘택홀(75b)과, 스토리지 라인(95)의 일부를 노출시키는 제1 스토리지 콘택홀(92)을 포함할 수 있다. 도 8에 도시되지 않은 나머지 콘택홀들도 실질적으로 유사한 구조를 가질 수 있다.
보호막(70) 상에는 제7 콘택홀(75a)과 제8 콘택홀(75b)을 통하여 제2 패드(26)와 제1 패드(62)를 전기적으로 연결하는 제4 브릿지 라인(83)이 형성될 수 있다. 또한, 보호막(70) 상에는 제1 스토리지 콘택홀(92)을 통해 스토리지 전압 라인(90)과, 스토리지 콘택부(93)를 전기적으로 연결하는 제5 브릿지 라인(91)이 형성될 수 있다.
도 8에 도시된 바와 같이, 제2 트랜지스터(T2), 제2 패드(26), 제1 패드(62), 제7 및 제8 콘택홀(75a, 75b), 및 제4 브릿지 라인(83)은 풀다운부(440)에 포함될 수 있다. 나아가, 도 5 및 도 8에 도시된 바와 같이, 제1 출력 라인(24a, 24b)은 풀다운부(440)와 스토리지 전압 라인(90) 사이에 배치되지 않는다. 즉, 도 8의 B에 표시된 바와 같이, 제1 출력 라인(24a, 24b)은 풀다운부(440)와 스토리지 전압 라인(90) 사이를 통과하지 않는다.
만약, 제1 출력 라인(24a, 24b)이 풀다운부(440)와 스토리지 전압 라인(90) 사이에 배치되고, 풀다운부(440)의 일측에 위치하는 제1 패드(62)와 제1 출력 라인(24a, 24b) 사이의 거리가 적정 거리 이하일 경우, 제1 출력 라인(24a, 24b)과 제1 패드(62) 사이에 정전기가 발생할 수 있다. 이러한 정전기는 인접 배선들을 통해 스테이지 내부로 유입될 수 있다. 이렇게 스테이지 내부로 유입된 정전기는 스테이지내의 트랜지스터를 번트(burnt)시켜 트랜지스터의 작동 불량을 유발할 수 있고, 이에 의해 스테이지의 성능 저하를 초래할 수 있다.
따라서, 제1 출력 라인(24a, 24b)과 제2 출력 라인(25_1)이 하나의 콘택 패드(26a)를 공유하게 하거나, 제1 출력 라인(24a, 24b)이 풀업부(430)와 스토리지 전압 라인(90) 사이에 배치되되 풀다운부(440)와 스토리지 전압 라인(90) 사이에는 배치되지 않도록 함으로써, 제1 패드(62)와 제1 출력 라인(24a, 24b)을 적정 거리 이상으로 이격시킬 수 있다. 따라서, 제1 패드(62)와 제1 출력 라인(24a, 24b) 사이에서 정전기가 발생하는 것을 방지할 수 있다.
한편, 본 발명의 실시예들에 따른 게이트 구동 장치는 기판 상의 비표시부(도 1의 PA 참조) 상에 집적되어 형성될 수 있다. 이에 의해, 인쇄 회로 기판(PCB)과 같은 별도의 부품이 필요 없다. 이에 의해, 제조 단가를 절감할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 21, 23: 제1 및 제2 게이트 전극
30: 게이트 절연막 41: 반도체층
42: 오믹 콘택층 51, 53: 제1 및 제3 드레인 전극
60b, 60c, 60d, 60g, 60j: 제1 내지 제5 소오스 또는 드레인 라인
61, 63: 제1 및 제3 소오스 전극
70:보호층
71, 72, 73a, 74a, 73b, 74b, 75a, 75b: 제1 내지 제8 콘택홀
81, 82a, 82b, 83, 91, 86, 87, 88, 89: 제1 내지 제9 브릿지 라인
90: 스토리지 전압 라인
91: 스토리지 콘택부

Claims (16)

  1. 순차적으로 배열되고 게이트 신호를 각각 출력하는 복수의 스테이지를 포함하되,
    상기 각 스테이지는 풀업부, 풀다운부, 스토리지 전압 라인, 제1 출력 라인, 및 제2 출력 라인을 포함하고,
    상기 제1 출력 라인은 상기 각 스테이지에 대응하는 게이트 라인과 전기적으로 연결되어 상기 게이트 라인과 커플링된 복수의 화소에 상기 게이트 신호를 전송하고,
    상기 제2 출력 라인은 상기 각 스테이지의 선행 스테이지로 상기 게이트 신호를 전송하고,
    상기 제1 출력 라인과 상기 제2 출력 라인은 하나의 콘택 패드를 공유하고,
    상기 풀업부는 상기 게이트 신호를 생성하고,
    상기 풀다운부는 후행 스테이지의 게이트 신호를 인가받아 상기 각 스테이지의 상기 게이트 신호를 오프 전압으로 방전시키고,
    상기 스토리지 전압 라인은 상기 풀업부 및 상기 풀다운부와, 상기 콘택 패드 사이에 배치되고,
    상기 제1 출력 라인은 상기 풀업부와 상기 스토리지 전압 라인 사이에 배치되되, 상기 풀다운부와 상기 스토리지 전압 라인 사이에는 배치되지 않는 게이트 구동 장치.
  2. 제1 항에 있어서,
    상기 하나의 콘택 패드는 제1 콘택 패드이고,
    상기 각 스테이지는 상기 게이트 신호를 생성하는 풀업부를 포함하되,
    상기 제1 출력 라인은,
    상기 풀업부에서 생성된 상기 게이트 신호를 상기 제1 콘택 패드로 전송하는 제1 게이트 신호 전송 라인과,
    상기 제1 콘택 패드와 전기적으로 연결된 제2 콘택 패드와 연결되어 상기 게이트 라인에 상기 게이트 신호를 전송하는 제2 게이트 신호 전송 라인을 포함하는 게이트 구동 장치.
  3. 제2 항에 있어서,
    상기 제1 출력 라인의 상기 제1 게이트 신호 전송 라인과 상기 제2 출력 라인은 상기 제1 콘택 패드를 통해 연결된 게이트 구동 장치.
  4. 삭제
  5. 제1 항에 있어서,
    상기 하나의 콘택 패드는 제1 콘택 패드이고,
    상기 각 스테이지는,
    상기 제1 콘택 패드와 전기적으로 연결된 제2 콘택 패드와,
    브릿지 구조를 통해 전기적으로 연결된 적어도 하나의 콘택 패드 쌍을 포함하되,
    상기 적어도 하나의 콘택 패드 쌍은 후행 스테이지의 상기 게이트 신호를 선행 스테이지로 전송하는 게이트 구동 장치.
  6. 제1 항에 있어서,
    상기 게이트 라인은 상기 제1 출력 라인을 통해 상기 게이트 신호를 전송받는 메인 게이트 라인이고,
    상기 각 스테이지는 다운 게이트 라인을 포함하되, 상기 다운 게이트 라인은 후행 스테이지의 상기 제2 출력 라인을 통해 전송되는 후행 게이트 신호를 전송받는 게이트 구동 장치.
  7. 순차적으로 배열되고, 게이트 신호를 각각 출력하는 복수의 스테이지를 포함하되,
    상기 각 스테이지는 풀업부, 제1 출력 라인, 제2 출력 라인, 풀다운부, 및 스토리지 전압 라인을 포함하되,
    상기 풀업부는 상기 게이트 신호를 생성하고,
    상기 제1 출력 라인은 상기 각 스테이지에 대응하는 게이트 라인과 전기적으로 연결되어 상기 게이트 라인과 커플링된 복수의 화소에 상기 게이트 신호를 전송하고,
    상기 제2 출력 라인은 상기 각 스테이지의 선행 스테이지로 상기 게이트 신호를 전송하고,
    상기 제1 출력 라인과 상기 제2 출력 라인은 제1 콘택 패드를 공유하고,
    상기 풀다운부는 후행 스테이지의 게이트 신호를 인가받아 상기 각 스테이지의 상기 게이트 신호를 오프 전압으로 방전시키고,
    상기 스토리지 전압 라인은 상기 풀업부 및 상기 풀다운부와, 상기 제1 콘택 패드 사이에 배치되되,
    상기 제1 출력 라인은 상기 풀업부와 상기 스토리지 전압 라인 사이에 배치되되, 상기 풀다운부와 상기 스토리지 전압 라인 사이에는 배치되지 않고,
    상기 제1 출력 라인은, 상기 풀업부에서 생성된 상기 게이트 신호를 상기 제1 콘택 패드로 전송하는 제1 게이트 신호 전송 라인과, 상기 제1 콘택 패드와 브릿지 구조를 통해 전기적으로 연결된 제2 콘택 패드와 연결되어 상기 게이트 라인에 상기 게이트 신호를 전송하는 제2 게이트 신호 전송 라인을 포함하는 게이트 구동 장치.
  8. 삭제
  9. 제7 항에 있어서,
    상기 제2 출력 라인은 상기 제1 출력 라인의 상기 제1 게이트 신호 전송 라인으로부터 분지된 게이트 구동 장치.
  10. 삭제
  11. 제7 항에 있어서, 상기 각 스테이지는,
    상기 제1 콘택 패드 및 상기 제2 콘택 패드에 인접하여 배치되며 브릿지 구조를 통해 전기적으로 연결된 적어도 하나의 콘택 패드 쌍을 포함하되,
    상기 적어도 하나의 콘택 패드 쌍은 후행 스테이지의 상기 게이트 신호를 선행 스테이지로 전송하는 게이트 구동 장치.
  12. 복수의 화소가 배열되는 영역인 표시부와, 상기 표시부 외의 영역인 비표시부를 포함하는 기판; 및
    상기 비표시부 상에 형성된 게이트 구동 장치를 포함하는 게이트 구동부를 포함하되,
    상기 게이트 구동부는 순차적으로 배열되고 게이트 신호를 각각 출력하는 복수의 스테이지를 포함하되,
    상기 각 스테이지는 풀업부, 풀다운부, 스토리지 전압 라인, 제1 출력 라인, 및 제2 출력 라인을 포함하고,
    상기 제1 출력 라인은 상기 각 스테이지에 대응하는 게이트 라인으로 연결되어 상기 게이트 라인과 커플링된 복수의 화소에 상기 게이트 신호를 전송하고,
    상기 제2 출력 라인은 상기 각 스테이지의 선행 스테이지로 상기 게이트 신호를 전송하고,
    상기 제1 출력 라인과 상기 제2 출력 라인은 하나의 콘택 패드를 공유하고,
    상기 풀업부는 상기 게이트 신호를 생성하고,
    상기 풀다운부는 후행 스테이지의 게이트 신호를 인가받아 상기 각 스테이지의 상기 게이트 신호를 오프 전압으로 방전시키고,
    상기 스토리지 전압 라인은 상기 풀업부 및 상기 풀다운부와, 상기 콘택 패드 사이에 배치되고,
    상기 제1 출력 라인은 상기 풀업부와 상기 스토리지 전압 라인 사이에 배치되되, 상기 풀다운부와 상기 스토리지 전압 사이에는 배치되지 않는 표시 장치.
  13. 제12 항에 있어서,
    상기 각 스테이지는 상기 게이트 신호를 생성하는 풀업부를 포함하고,
    상기 제1 출력 라인은 상기 풀업부에서 생성된 상기 게이트 신호를 제1 콘택 패드로 전송하는 제1 게이트 신호 전송 라인과, 상기 제1 콘택 패드와 전기적으로 연결된 제2 콘택 패드와 연결되어 상기 게이트 라인에 상기 게이트 신호를 전송하는 제2 게이트 신호 전송 라인을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 출력 라인의 상기 제1 게이트 신호 전송 라인과 상기 제2 출력 라인은 상기 제1 콘택 패드를 통해 연결된 표시 장치.
  15. 삭제
  16. 제12 항에 있어서, 상기 하나의 콘택 패드는 제1 콘택 패드이고,
    상기 각 스테이지는,
    상기 제1 콘택 패드와 전기적으로 연결된 제2 콘택 패드와,
    브릿지 구조를 통해 전기적으로 연결된 적어도 하나의 콘택 패드 쌍을 포함하되,
    상기 적어도 하나의 콘택 패드 쌍은 후행 스테이지의 상기 게이트 신호를 선행 스테이지로 전송하는 표시 장치.
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