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KR101747885B1 - 시프트 회로 - Google Patents

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KR101747885B1
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Abstract

본 발명에 따른 시프트 회로는, 입력신호를 클럭에 동기하여 순차적으로 시프트하는 다수의 시프트부; 및 상기 다수의 시프트부 중 적어도 하나 이상의 시프트부에 구비되는 다수의 클럭 제어부를 포함하고, 상기 다수의 클럭 제어부는 자신에게 대응되는 시프트부의 입력이 활성화되기 이전에 자신에게 대응되는 시프트부에 클럭의 공급을 시작하고, 자신에게 대응되는 시프트부의 출력신호가 활성화되면 자신에게 대응되는 시프트부에 클럭의 공급을 중단한다.

Description

시프트 회로{SHIFT CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 시프트 회로에 관한 것이다.
최근의 반도체 메모리 분야의 주된 이슈는 집적도에서 동작 속도로 변모하고 있다. 이에 따라 SDRAM(Synchronous DRAM), DDR SDRAM(Double Data Rate Synchronous DRAM), RAMBUS DRAM 등의 고속 동기식 메모리가 양산 반도체 메모리 시장의 주류를 형성하고 있다.
동기식 메모리는 외부의 시스템 클럭에 동기되어 동작하는 메모리를 말한다. SDRAM의 경우, 입/출력 동작을 클럭의 라이징 에지(rising edge)에 동기시켜 매 클럭 마다 하나의 데이터 입/출력이 이루어진다. 이에 비해, DDR SDRAM은 클럭의 라이징 에지뿐만 아니라, 폴링 에지(falling edge)에도 입/출력 동작이 동기되어 매 클럭 마다 두 개의 데이터 입/출력이 가능하다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자는 외부 회로와의 원활한 데이터 교환을 위하여 여러 가지 동작 타이밍이 설정되어 있다. 대표적으로 라이트 레이턴시(write latency)가 그것이다. 라이트 레이턴시는 라이트 명령(write command) 이후 데이터(data)가 입력되는 시간을 정의한 것으로, 외부에서 인가되는 외부클럭신호의 한 주기를 단위 시간으로 한다. 즉, 라이트 레이턴시가 4 인 경우, 라이트 명령이 인가되고 외부클럭신호를 기준으로 4 클럭 이후 데이터가 입력된다.
다른 예로 애디티브 레이턴시(Additive Latency, AL)를 들 수 있다. AL이 정의되지 않은 일반적인 경우라면, 액티브 신호가 인가되면 tRCD(RAS to CAS Delay) 이후에 리드/라이트 커맨드가 인가된다. 그러나, AL을 가지는 경우에는 최소 tRCD 이전에도 리드/라이트 커맨드가 인가될 수 있다. 예컨대, AL이 '2'인 경우에는 원래 리드/라이트 커맨드가 입력될 수 있는 시점의 2 클럭 주기 전에 미리 리드/라이트 커맨드를 인가할 수 있다. 이러한 AL의 채택은 데이터 버스의 효율을 높여줄 수 있다.
AL을 채택한 메모리의 경우, 리드 커맨드가 인가된 시점으로부터 유효한 데이터가 출력될 때까지 걸리는 시간, 즉 리드 레이턴시(Read Latency)는 AL과 카스 레이턴시(CAS Latency, CL)의 합이 된다. 카스 레이턴시(CAS Latency, CL)를 정해주는데, 이는 커맨드가 인가된 후 몇 클럭 이후에 데이터를 내보낼 것인가를 규정해 주는 일종의 지연(delay) 시스템이다.
위와 같이 리드/라이트 커맨드가 인가되고 수 클럭 후에 데이터를 입/출력하기 위해서는 인가된 리드/라이트 커맨드를 미리 설정된 수 클럭 만큼 시프트 시키는 동작이 필요하다. 리드/라이트 커맨드가 인가된 시점에서 이를 수 클럭 만큼 시프트 시키고 시프트된 리드/라이트 커맨드를 기준으로 데이터를 입/출력하게 되는 것이다. 이때 리드/라이트 커맨드를 얼만큼 시프트 시킬지에 대한 정보를 저장에 놓은 곳을 모드 레지스터 셋(Mode Resister Set; MRS)이라고 하며, 리드/라이트 커맨드를 시프트 시키는 회로를 시프트 회로라고 한다.
시프트 회로는 MRS의 설정에 따라서 커맨드 뿐만 아니라 어드레스(Address)도 수 클럭 만큼 시프트하여 출력한다. 이하에서는 종래의 시프트 회로의 구성 및 동작에 대해 살펴본다.
도 1의 종래의 시프트 회로의 구성도이다.
도 1에 도시된 바와 같이 시프트 회로는, 입력신호(IN)를 클럭(CLK)에 동기하여 순차적으로 시프트하는 다수의 시프트부(101, 102, 110)를 포함한다. 각각의 시프트부는 직렬로 연결된다.
이하 시프트 회로에 포함된 다수의 시프트부(101, 102, 110)의 개수가 10개라고 가정한다. 입력신호(IN)는 라이트 커맨드이며 MRS설정에 의해 라이트 레이턴시(write latency)가 7이라고 가정한다. 즉 시프트 회로가 라이트 커맨드를 7클럭 시프트하고 출력하는 예를 들어 시프트 회로의 동작을 설명한다. 커맨드는 일반적으로 1클럭 또는 0.5클럭의 펄스 신호이다. 이하에서 라이트 커맨드는 1클럭의 펄스 신호라고 가정한다. 다수의 시프트부(101, 102, 110)는 디플립플롭으로 구성될 수 있다. 디플립플롭의 출력은 입력을 1클럭 지연하여 출력한다. 리셋신호(RST)는 다수의 시프트부(101, 102, 110)를 리셋하는 신호를 나타낸다.
먼저 라이트 커맨드가 제1시프트부(101)로 입력되면 제1시프트부(102)는 클럭(CLK)에 동기하여 제1정출력(QR1)으로 1클럭 시프트된 신호를 생성한다. 제2시프트부(102)는 클럭(CLK)에 동기하여 제1시프트부(101)의 제1정출력(QR1)을 다시 1클럭 시프트하여 제2정출력(QR2)을 생성한다. 동일한 과정을 통하여 제N시프트부는 제N-1정출력(QRN-1)을 1클럭 시프트하여 제N정출력(QRN)을 생성한다. 따라서 라이트 커맨드를 기준으로 제N출력(QRN)은 라이트 커맨드를 N클럭 만큼 시프트한 신호이다. 따라서 제1 내지 제10 시프트부(101, 102, 110)는 라이트 커맨드를 1 내지 10클럭 시프트한 신호를 생성한다. 라이트 레이턴시가 7이므로 제7시프트부(107)의 출력에 동기하여 데이터가 입력된다.
제7시프트부(107)의 부출력(QF7)을 입력신호(IN)를 시프트한 신호로 사용할 수도 있다. 부출력(QF1, QF2, QF10)의 지연값은 1클럭보다 작고 위상은 입력신호(IN)와 반대이다.
각 시프트부는 자신에게 신호가 입력되어 이를 시프트하여 출력하는 동안에만 동작하면 된다. 종래의 시프트 회로는 시프트 동작을 하는 동안에 시프트 회로의 모든 시프트부(101, 102,110)에 클럭(CLK)을 공급하여 시프트 회로 내부에 흐르는 전류가 커서 전력소모가 크다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 소모전류를 줄인 시프트 회로를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 시프트 회로는, 입력신호를 클럭에 동기하여 순차적으로 시프트하는 다수의 시프트부; 및 상기 다수의 시프트부 중 적어도 하나 이상의 시프트부에 구비되는 다수의 클럭 제어부를 포함할 수 있고, 상기 다수의 클럭 제어부는 자신에게 대응되는 시프트부의 입력이 활성화되기 이전에 자신에게 대응되는 시프트부에 클럭의 공급을 시작하고, 자신에게 대응되는 시프트부의 출력신호가 활성화되면 자신에게 대응되는 시프트부에 클럭의 공급을 중단한다.
상기 다수의 클럭제어부는, 자신에게 대응되는 시프트부 이전의 시프트부의 입력이 활성화되면 인에블신호를 활성화하고, 자신에게 대응되는 시프트부의 출력이 활성화되면 상기 인에이블 신호를 비활성화하는 인에이블 신호 생성부; 및 상기 인에이블 신호가 활성화되면 상기 클럭을 통과시키고, 상기 인에이블 신호가 비활성화되면 상기 클럭을 통과시키지 않는 클럭 인에이블부를 포함하는 것을 특징으로 할 수 있다.
본 발명에 따른 시프트 회로는, 클럭 제어부를 이용하여 사용되지 않는 시프트부에 클럭을 공급하지 않아 시프트 회로에 흐르는 전류가 감소하여 전력소모를 줄일 수 있다.
도 1의 종래의 시프트 회로의 구성도,
도 2는 시프트부(101, 102, 110)의 구성도,
도 3은 본 발명의 일실시예에 따른 시프트 회로의 구성도,
도 4는 본 발명의 일실시예에 따른 다수의 클럭제어부(311, 312, 319)의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 시프트부(101, 102, 110)의 구성도이다.
상술한 바와 같이 시프트부(101, 102, 110)는 일반적인 디플립플롭으로 구성될 수 있다. 도 2에 도시된 바와 같이 디플립플롭은, 클럭에 응답하여 입력신호(IN)을 통과시키는 제1패스게이트(201), 클럭에 응답하여 부출력(QF)을 통과시키는 제2패스게이트(202), 제1패스게이트를 통과한 입력신호(IN)를 저장하는 제1래치회로(203), 제2패스게이트를 통과한 부출력(QF)을 저장하는 제2래치회로(204)를 포함한다. 'VDD'는 전원전압이다.
제1패스게이트(201)는 클럭(CLK)의 '하이'구간에서 입력신호(IN)를 통과시키고, 제2패스게이트(202)는 클럭(CLK)의 '로우'구간에서 부출력(QF)을 통과시킨다.
정출력(QR)은 디플립플롭의 출력을 나타내며 입력신호(IN)를 1클럭 지연하여 출력한다. 부출력(QR)은 부출력노드(F)를 출력단으로 하는 출력으로 입력신호(IN)를 1클럭 미만의 소정의 값을 지연하고 위상을 반전하여 출력한다.
도 3은 본 발명의 일실시예에 따른 시프트 회로의 구성도이다.
도 3에 도시된 바와 같이, 입력신호(IN)를 클럭(CLK)에 동기하여 순차적으로 시프트하는 다수의 시프트(301, 302, 303, 310)부 및 다수의 시프트부(301, 302, 303, 310) 중 적어도 하나 이상의 시프트부(302, 303, 310)에 구비되는 다수의 클럭 제어부(311, 312, 319)를 포함하고, 다수의 클럭 제어부(311, 312, 319)는 자신에게 대응되는 시프트부(302, 303, 310)의 입력이 활성화되기 이전에 자신에게 대응되는 시프트부(302, 303, 310)에 클럭(CLK)의 공급을 시작하고, 자신에게 대응되는 시프트부(302, 303, 310)의 출력신호(QR2, QR3, QR10)가 활성화되면 자신에게 대응되는 시프트부(302, 303, 310)에 클럭(CLK)의 공급을 중단한다.
도 3의 다수의 클럭 제어부(311, 312, 319)는, 제1시프트부(301)를 제외한 다수의 시프트부(302, 303, 310)에 구비된다. 또한 자신에게 대응되는 시프트부 이전의 시프트부(301, 302, 309)의 입력(IN, QR1, QR9)이 활성화되면 자신에게 대응되는 시프트부(302, 303, 310)에 클럭(CLK)의 공급을 시작하고, 자신에게 대응되는 시프트부(302, 303, 310)의 출력신호(QR2, QR3, QR10)가 활성화되면 자신에게 대응되는 시프트부(302, 303, 310)에 클럭(CLK)의 공급을 중단한다.
다만 일실시예이고 다수의 클럭 제어부(311, 312, 319)는 다수의 시프트부(301, 302, 303, 310) 중 일부에만 구비될 수 있다. 또한 자신에게 대응되는 시프트부의 입력이 활성화되기 이전의 임의의 시점에 자신에게 대응되는 시프트부에 클럭(CLK)을 공급하도록 할 수 있다. 예를 들면 다수의 시프트부(302, 303, 310)의 부출력(QF2, QF3, QF10)를 입력받아 자신에게 대응되는 시프트부에 클럭(CLK)을 공급할 수 있다.
다수의 클럭 제어부(311, 312, 319)는, 자신에게 대응되는 시프트부(302, 303, 310) 이전의 시프트부의 입력이 활성화되면 자신이 대응되는 시프트부(302, 303, 310)에 클럭(CLK)의 공급을 시작하고, 자신이 대응되는 시프트부(302, 303, 310)의 출력신호가 활성화되면 자신이 대응되는 시프트부(302, 303, 310)에 클럭(CLK)의 공급을 중단한다. 입력신호(IN)는 일정한 펄스 폭을 가진 펄스 신호가 될 수 있다.
이하 입력신호(IN)는 라이트 커맨드이며 MRS설정에 의해 라이트 레이턴시(write latency)가 5인 경우 시프트 회로의 동작을 설명한다. 커맨드는 일반적으로 1클럭 또는 0.5클럭의 펄스 신호이다. 리셋신호(RST)는 다수의 시프트부(301, 302, 303, 310)를 리셋하는 신호를 나타낸다.
먼저 라이트 커맨드는 제1시프트부(301)와 제1클럭 제어부(311)에 동시에 입력된다. 라이트 커맨드가 입력되면 제1시프트부(301)는 클럭(CLK)에 동기하여 입력신호(IN)을 1클럭 시프트한 제1정출력을 생성한다. 제1클럭 제어부(311)는 라이트 커맨드가 입력되면 활성화되어 자신에게 대응되는 제2시프트부(302)에 클럭(CLK)를 공급하기 시작한다. 제2시프트부(302)는 제1정출력(QR1)을 입력받아 클럭(CLK)에 동기하여 제1정출력(QR1)을 1클럭 시프트한 제2정출력(QR2)을 생성한다. 제1클럭 제어부(311)는 제2정출력(QR2)이 활성화되면 이에 응답하여 자신에게 대응되는 제2시프트부(302)에 클럭(CLK)의 공급을 중단한다.
제1시프트부(301)의 제1정출력(QR1)이 제2클럭 제어부(312)로 입력되면 제2클럭 제어부(312)는 자신에게 대응되는 제3시프트부(303)에 클럭(CLK)을 공급하기 시작한다. 제3시프트부(303)는 제2정출력(QR2)을 입력받아 클럭(CLK)동기하여 제2정출력(QR2)을 1클럭 시프트한 제3정출력(QR3)을 생성한다. 제2클럭 제어부(312)는 제3정출력(QR3)이 활성화되면 이에 응답하여 자신에게 대응되는 제3시프트부(303)에 클럭(CLK)의 공급을 중단한다.
이후의 시프트부 및 클럭 제어부의 동작도 위와 동일하다. 즉 시프트 동작을 수행하지 않는 시프트부에는 클럭이 공급되지 않으므로 시프트 회로 내부에 흐르는 전류가 크게 감소하게 된다. 따라서 시프트 회로의 소모전력이 크게 감소한다.
이하 부출력(QF)에 관한 내용은 도 1에서 상술한 바와 동일하다.
다수의 시프트부(301, 302, 303, 310)는, 디플립플롭으로 구성된다. 다만 다수의 시프트부(301, 302, 303, 310)가 디플립플롭으로 구성되는 것은 일실시예이고, 반드시 디플립플롭으로 구성되어야 하는 것은 아니다. 다수의 시프트부(301, 302, 303, 310)는 입력된 신호를 1클럭 지연하여 출력하는 구성이 있으면 된다.
도 4는 본 발명의 일실시예에 따른 다수의 클럭제어부(311, 312, 319)의 구성도이다.
도 4에 도시된 바와 같이 다수의 클럭제어부(311, 312, 319)는, 자신에게 대응되는 시프트부 이전의 시프트부의 입력이 활성화되면 인에이블 신호(EN)를 활성화하고, 자신에게 대응되는 시프트부의 출력이 활성화되면 인에이블 신호(EN)를 비활성화하는 인에이블 신호 생성부(401), 인에이블 신호(EN)가 활성화되면 클럭(CLK)을 통과시키고, 인에이블 신호(EN)가 비활성화되면 클럭(CLK)을 통과시키지 않는 클럭 인이에블부(402)를 포함한다.
제1입력(A)에는 인에이블 신호(EN)를 활성화하기 위한 자신에게 대응되는 시프트부 이전의 시프트부의 입력이 입력되고, 제2입력(B)에는 인에이블 신호(B)를 비활성화하기 위한 자신에게 대응되는 시프트부의 출력이 입력된다.
자신에게 대응되는 시프트부 이전의 시프트부의 입력이 활성화되면 인에이블 신호 생성부(401)에 의해 인에이블 신호(EN)가 활성화된다. 인에이블 신호(EN)가 활성화되면 클럭 인에이블부(402)는 클럭(CLK)을 통과시킨다. 자신에게 대응되는 시프트부의 출력이 활성화되면 인에이블 신호 생성부(401)에 의해 인에이블 신호(EN)가 비활성화된다. 인에이블 신호(EN)가 활성화되면 클럭 인에이블부(402)는 클럭을 통과시키지 않는다.
인에이블 신호 생성부(401)는, RS 래치로 구성된다. 다만 인에이블 신호 생성부(401)가 RS 래치로 구성되는 것은 일실시예이고, 반드시 RS 래치로 구성되어야 하는 것은 아니다. 인에이블 신호 생성부(401)는 상술한 바와 동일한 동작을 하는 구성이 있으면 된다. 인에이블 신호 생성부(401)가 RS 래치인 경우 제1입력(A)은 셋(SET)입력이 되고, 제2입력(B)은 리셋(RESET)입력이 된다. RS 래치의 출력신호가 인이에블 신호(EN)가 된다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (6)

  1. 입력신호를 클럭에 동기하여 순차적으로 시프트하는 다수의 시프트부; 및
    상기 다수의 시프트부 중 적어도 하나 이상의 시프트부에 구비되는 다수의 클럭 제어부를 포함하고,
    상기 다수의 클럭 제어부는 자신에게 대응되는 시프트부의 입력이 활성화되기 이전에 자신에게 대응되는 시프트부에 클럭의 공급을 시작하고, 자신에게 대응되는 시프트부의 출력신호가 활성화되면 자신에게 대응되는 시프트부에 클럭의 공급을 중단하는 시프트 회로.
  2. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.]
    제 1항에 있어서,
    상기 다수의 클럭 제어부는,
    자신에게 대응되는 시프트부 이전의 시프트부의 입력이 활성화되면 자신에게 대응되는 시프트부에 클럭의 공급을 시작하고, 자신에게 대응되는 시프트부의 출력신호가 활성화되면 자신에게 대응되는 시프트부에 클럭의 공급을 중단하는 것을 특징으로 하는 시프트 회로.
  3. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]
    제 1항에 있어서,
    상기 입력신호는,
    일정한 펄스 폭을 가진 펄스 신호인 것을 특징으로 하는 시프트 회로.
  4. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]
    제 1항에 있어서,
    상기 다수의 시프트부는,
    디플립플롭으로 구성되는 것을 특징으로 하는 시프트 회로.
  5. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]
    제 1항에 있어서,
    상기 다수의 클럭제어부는,
    자신에게 대응되는 시프트부 이전의 시프트부의 입력이 활성화되면 인에이블신호를 활성화하고, 자신에게 대응되는 시프트부의 출력이 활성화되면 상기 인에이블 신호를 비활성화하는 인에이블 신호 생성부; 및
    상기 인에이블 신호가 활성화되면 상기 클럭을 통과시키고, 상기 인에이블 신호가 비활성화되면 상기 클럭을 통과시키지 않는 클럭 인에이블부
    를 포함하는 것을 특징으로 하는 시프트 회로.
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    제 5항에 있어서,
    상기 인에이블 신호 생성부는,
    RS 래치로 구성되는 것을 특징으로 하는 시프트 회로.
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