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KR20120087569A - 반도체메모리장치 - Google Patents

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KR20120087569A
KR20120087569A KR1020110008844A KR20110008844A KR20120087569A KR 20120087569 A KR20120087569 A KR 20120087569A KR 1020110008844 A KR1020110008844 A KR 1020110008844A KR 20110008844 A KR20110008844 A KR 20110008844A KR 20120087569 A KR20120087569 A KR 20120087569A
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이인재
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Abstract

본 발명은 라이트펄스를 제1 구간만큼 클럭시프팅하여 제1 버스트개시신호를 생성하고, 테스트모드신호에 응답하여 상기 라이트펄스를 제2 구간만큼 클럭시프팅하여 선택버스트개시신호를 생성하는 버스트개시신호 생성부; 상기 제1 버스트개시신호에 응답하여 글로벌 입출력 드라이버를 인에이블시키는 입력 스트로브 신호를 생성하는 입력 제어신호 생성부; 및 상기 선택버스트개시신호에 응답하여 출력인에이블신호 및 뱅크라이트 인에이블신호를 생성하는 라이트커맨드 생성부를 포함한다.

Description

테스트 회로{TEST CIRCUIT}
본 발명은 테스트모드 신호에 응답하여 뱅크라이트 인에이블신호와 출력인에이블신호의 인에이블 시점을 조절하는 테스트 회로에 관한 것이다.
일반적으로 DDR2 SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)과 같이 진보된 형태의 반도체 메모리 장치에서, 입력 버퍼를 통해 직렬로 입력되는 복수 개의 데이터들은 데이터 스트로브 신호(DQS)에 따라 복수 개의 래치 회로에서 래치된 후, 멀티플렉서에서 정렬되어 병렬 형태로 데이터 입력 센스 앰프에 전달된다. 이후, 데이터 입력 센스 앰프는 병렬 형태로 전달되는 복수 개의 데이터를 입력 스트로브 신호(DIN_STB)에 응답하여 글로벌 라인에 전달한다. 입력 스트로브 신호(DIN_STB)를 생성하기 위해, 반도체 메모리 장치는 입력 스트로브 신호 생성 회로를 구비하여, 내부 클럭과 라이트(Write) 명령신호에 응답하여 입력 스트로브 신호(DIN_STB)를 생성한다.
반도체 장치의 외부에서 반도체 장치에 데이터를 전송하는 장치들이 모두 동일한 타이밍에 동작하는 것은 아니므로, 반도체 장치에 데이터들이 모두 균일한 타이밍에 입력되지 않는다. 따라서, 입력 데이터와 반도체 장치의 내부 클럭 간의 시간 마진은 안정적인 데이터 입력 동작을 위한 중요한 요소이다.
도 1은 종래의 입력 스트로브 신호에 동기화되어 출력인에이블신호와 뱅크 라이트 인에이블신호가 인에이블 되는 타이밍도이다.
T1 클럭에 동기되어 T2 시점에 입력 스트로브 신호(DIN_STB)가 인에이블되고, T3 시점에 뱅크라이트 인에이블신호(BWEN)가 인에이블 되며, 소정의 시간이 지연된 후 출력인에이블신호(Yi)가 인에이블 된다. 여기서 입력 스트로브 신호(DIN_STB)는 데이터 정렬부(미도시)에서 직렬 입력데이터가 모두 정렬된 시점에 인에이블되며, 글로벌 입출력 드라이버는 입력 스트로브 신호(DIN_STB)에 응답하여 정렬된 데이터를 글로벌 라인으로 실어준다. 뱅크라이트 인에이블신호(BWEN)는 다수의 뱅크 중 목적 뱅크에 라이트를 허용하는 제어신호이고, 출력인에이블신호(Yi)는 뱅크라이트 인에이블 신호(BWEN)와 약간의 시간차를 가지고 동시에 인에이블 되는 신호로서 비트라인과 입출력라인 사이에 연결된 스위치를 턴온 시키는 신호이다. 라이트 드라이버(미도시)는 뱅크라이트 인에이블신호(BWEN)에 응답하여 글로벌라인의 데이터 신호를 로컬라인의 데이터 신호로 구동하고, 비트라인과 입출력라인 사이에 연결된 스위치(미도시)는 출력인에이블신호(Yi)에 의해 턴온 된다.
라인의 부하에 의해 글로벌라인의 데이터가 지연된 경우에도 뱅크라이트 인에이블신호(BWEN)가 기설정된 인에이블시점에 인에이블되면 글로벌라인의 데이터 신호를 로컬라인의 데이터 신호로 구동할 수 없으므로 라이트 페일(Fail)이 일어나게 된다. 글로벌라인의 데이터 신호가 지연되면 출력인에이블신호(Yi) 및 뱅크라이트 인에이블신호(BWEN)도 글로벌 라인의 데이터와 일정한 마진을 가지고 지연되어야 하는데, 어느 정도의 지연이 필요한지 확인할 수 없다.
본 발명은 테스트모드신호에 응답하여 출력인에이블신호 및 뱅크라이트 인에이블신호를 조절하여 글로벌라인 데이터와 출력인에이블신호 및 뱅크라이트 인에이블신호 사이의 마진을 확인할 수 있는 테스트회로를 개시한다.
이를 위해 본 발명은 라이트펄스를 테스트모드신호에 응답하여 제1 구간 또는 제2 구간만큼 클럭시프팅하여 선택버스트개시신호를 생성하는 버스트개시신호 생성부; 및 상기 선택버스트개시신호와 컬럼제어신호에 응답하여 컬럼액티브펄스 와 버스트구간펄스를 생성하는 커맨드디코더를 포함한다.
또한, 이를 위해 본 발명은 라이트펄스를 제1 구간만큼 클럭시프팅하여 제1 버스트개시신호를 생성하고, 라이트펄스를 테스트모드신호에 응답하여 제1 구간 또는 제2 구간만큼 클럭시프팅하여 선택버스트개시신호를 생성하는 버스트개시신호 생성부; 선택버스트개시신호와 컬럼제어신호에 응답하여 컬럼액티브펄스와 버스트구간펄스를 생성하는 커맨드디코더; 및 제1 버스트개시신호에 응답하여 데이터입력 스트로브신호 생성하는 입력 제어신호 생성부를 포함한다.
도 1은 종래의 입력 스트로브 신호에 동기화되어 출력인에이블신호와 뱅크 라이트 인에이블신호가 인에이블 되는 타이밍도이다.
도 2는 본 발명의 일실시예에 따른 라이트 속도 테스트 회로의 블럭도이다.
도 3은 도 2에 도시된 라이트 속도 테스트 회로에 포함된 버스트개시신호생성부의 회로도이다.
도 4는 도 2에 도시된 라이트 속도 테스트 회로에 포함된 커맨드디코더의 회로도이다.
도 5는 본 발명의 일실시예에 따른 라이트 속도 테스트 회로의 동작을 설명하는 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른테스트 회로의 블럭도이다.
도 2에 도시된 바와 같이, 본 발명인 테스트 회로는 클럭버퍼(1), 데이터버퍼인에이블 제어부(2), 버스트개시신호 생성부(3), 커맨드디코더(4), 입력제어신호 생성부(5), 출력인에이블신호 생성부(6) 및 뱅크라이트 인에이블신호 생성부(7)로 구성된다.
클럭버퍼(1)는 외부에서 입력되는 클럭신호(CLK, CLKB)를 입력받아 제1 내부클럭신호(FCLKB) 및 제2 내부클럭신호(RCLKB)를 생성한다. 제1 내부클럭신호(FCLKB)는 클럭신호(CLK)의 폴링 에지(falling edge)에 동기되어 생성되고, 제2 내부클럭신호(RCLKB)는 클럭신호(CLK)의 라이징 에지(rising edge)에 동기되어 생성된다.
데이터버퍼인에이블 제어부(2)는 외부라이트명령(ECASP_WT) 및 라이트레이턴시 신호(WL<1:4>)를 입력받아 버퍼인에이블신호(DBUF_EN) 및 라이트펄스(WTP)를 생성한다. 라이트레이턴시 신호(WL<1>)가 하이레벨인 경우, 즉, 라이트레이턴시가 1로 설정되어, 라이트펄스(WTP)는 외부라이트명령(ECASP_WT)의 펄스가 입력되는 구간에서 제1 내부클럭신호(FCLKB)의 1주기 구간이 경과되고 난 후 하이레벨로 인에이블된다.
버스트개시신호 생성부(3)는, 도 3에 도시된 바와 같이, 스위치신호 생성부(30), 클럭시프터(31), 초기화부(32) 및 선택신호생성부(33)로 구성된다.
스위치신호 생성부(30)는 제2 내부클럭신호(RCLKB)의 반전신호와 플래그신호(EWTRDB)를 입력받아 스위칭신호(SW) 및 반전 스위칭신호(SWB)를 생성한다. 여기서, 플래그신호(EWTRDB)는 리드 동작에서는 로우레벨이고, 라이트 동작에서는 하이레벨인 신호이다. 이와 같은 구성의 스위치신호 생성부(30)는 라이트 동작에서 제2 내부클럭신호(RCLKB)의 반전신호를 버퍼링하여 스위칭신호(SW) 및 반전 스위칭신호(SWB)로 전달한다.
클럭시프터(31)는 스위칭신호(SW) 및 반전 스위칭신호(SWB)에 응답하여 선택적으로 턴온되는 다수의 전달게이트(T30-T35) 및 다수의 래치부(310-315)로 구성된다. 이와 같은 구성의 클럭시프터(31)는 라이트펄스(WTP)를 제2 내부클럭신호(RCLKB)의 2주기 구간만큼 클럭시프팅하여 제1 버스트개시신호(LCWT1)를 생성하고, 라이트펄스(WTP)를 제2 내부클럭신호(RCLKB)의 3주기 구간만큼 클럭시프팅하여 제2 버스트개시신호(LCWT2)를 생성한다.
초기화부(32)는 파워업신호(PWRUP)에 응답하여 턴온되는 다수의 PMOS 트랜지스터들(P30-P32)로 구성되어, 클럭시프터(31)의 내부노드들(nd30, nd31, nd33)을 하이레벨로 초기화한다. 파워업신호(PWRUP)는 외부전압(VDD)이 기설정된 레벨까지 상승하기 전 구간(이하, '파워업 구간'으로 지칭함)에서는 로우레벨이고, 파워업 구간이 종료되고 난 후에는 하이레벨로 천이하는 신호이다.
선택신호생성부(33)는 테스트모드신호(TM_BWEN)와 제2 버스트개시신호(LCWT2)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND31)와 테스트모드신호(TM_BWEN)의 반전신호와 제1 버스트개시신호(LCWT1)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND32)와 낸드게이트(ND31)와 낸드게이트(ND32)의 출력신호를 부정논리곱 연산을 수행하는 낸드게이트(ND33)으로 구성된다. 테스트모드신호(TM_BWEN)가 논리 로우레벨인 경우 제1 버스트개시신호(LCWT1)가 선택버스트개시신호(LCWT_SEL)로 전달되고, 테스트모드신호(TM_BWEN)가 논리 하이레벨인 경우 제2 버스트개시신호(LCWT2)가 선택버스트개시신호(LCWT_SEL)로 전달된다.
커맨드디코더(4)는, 도 4에 도시된 바와 같이, 제1 펄스생성부(40), 제2 펄스생성부(42)로 구성된다.
제1 펄스생성부(40)는 리드플래그신호(RDF)와 선택버스트개시신호(LCWT_SEL)의 반전신호를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR40)와, 제2 내부클럭신호(RCLKB)의 반전신호와 노어게이트(NR40)의 출력신호를 입력받아 논리곱 연산을 수행하는 논리부(400)로 구성된다. 여기서, 리드플래그신호(RDF)는 리드동작에서는 하이레벨이고, 라이트동작에서는 로우레벨인 신호이다. 이와 같은 구성의 펄스생성부(40)는 라이트 동작에서 선택버스트개시신호(LCWT_SEL)가 하이레벨인 구간에서 제2 내부클럭신호(RCLKB)의 반전신호를 버퍼링하여 컬럼액티브펄스(CASP_WT)로 출력한다.
제2 펄스생성부(42)는 선택버스트개시신호(LCWT_SEL)의 반전신호 및 컬럼제어신호(IYBSTC)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND40)와, 리드컬럼액티브펄스(CASP_RD) 및 낸드게이트(ND40)의 출력신호를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR41)와, 제2 내부클럭신호(RCLKB)의 반전신호와 노어게이트(NR41)의 출력신호를 입력받아 논리곱 연산을 수행하는 논리부(420)로 구성된다. 여기서, 리드컬럼액티브펄스(CASP_RD)는 리드 동작을 위한 리드커맨드 입력시 하이레벨로 입력되고, 라이트 동작을 위한 라이트커맨드 입력시 로우레벨로 입력되는 신호이다. 이와 같은 구성의 제2 펄스생성부(42)는 라이트 동작에서 선택버스트개시신호(LCWT_SEL)가 로우레벨이고, 컬럼제어신호(IYBSTC)가 하이레벨인 구간에서 제2 내부클럭신호(RCLKB)의 반전신호를 버퍼링하여 버스트구간펄스(ICASPC)로 출력한다. 여기서 컬럼제어신호(IYBSTC)는 컬럼액티브펄스(CASP_WT)의 펄스가 입력되는 구간부터 버스트가 종료되는 구간까지 하이레벨로 인에이블되는 신호이다.
입력제어신호 생성부(5)는 제1 버스트개시신호(LCWT1)를 입력받아서 입력 스트로브 신호(DIN_STB)를 생성한다. 입력 스트로브 신호(DIN_STB)는 데이터 정렬부(미도시)에서 직렬 입력데이터가 모두 정렬된 시점에 인에이블되며, 이는 제1 버스트개시신호(LCWT1)에 의해 정해진다. 글로벌 입출력 드라이버는 입력 스트로브 신호(DIN_STB)에 응답하여 정렬된 데이터를 글로벌 라인으로 실어준다. 글로벌 라인으로 데이터가 실린 후에 입력 스트로브 신호(DIN_STB)는 비활성 된다.
출력인에이블신호 생성부(6)는 버스트구간펄스(ICASPC)와 컬럼액티브펄스(CASP_WT)를 입력받아 출력인에이블신호(Yi)를 생성한다. 선택버스트개시신호(LCWT_SEL)에 의해 생성된 버스트구간펄스(ICASPC)와 컬럼액티브펄스(CASP_WT)가 출력인에이블신호(Yi)의 인에이블 타이밍을 제어한다. 출력인에이블신호(Yi)는 비트라인과 세그먼트 입출력라인 사이에 연결된 스위치(미도시)를 턴온시키기 위한 신호이다.
뱅크라이트 인에이블신호 생성부(7)는 버스트구간펄스(ICASPC)와 컬럼액티브펄스(CASP_WT)를 입력받아 뱅크라이트 인에이블신호(BWEN)를 생성한다. 메모리 내부에 존재하는 다수의 뱅크 중 목적 뱅크에 라이트를 허용하는 제어신호로서 라이트 드라이버는 뱅크라이트 인에이블신호(BWEN)가 인에이블 되면 글로벌라인에 실린 데이터 신호를 로컬라인의 데이터 신호로 구동한다. 출력인에이블신호(Yi)가 인에이블 되는 동안 선택된 컬럼의 메모리 셀에 데이터를 저장한다. 여기서 출력인에이블신호(Yi)는 뱅크라이트 인에이블 신호(BWEN)와 약간의 시간차 만을 가지고 동시에 인에이블 되는 신호에 해당하며, 뱅크라이트 인에이블신호(BWEN)를 지연될 때 같이 지연되는 신호이다. 또한, 선택버스트개시신호(LCWT_SEL)가 1 클럭시프팅 되면 버스트구간펄스(ICASPC)와 컬럼액티브펄스(CASP_WT)도 1 클럭시프팅 되므로 뱅크라이트 인에이블신호(BWEN)의 인에이블 시점도 1 클럭시프팅 된다.
이와 같이 구성된 본 실시예에 따른테스트 회로의 동작을 도 5를 참고하여 설명하면 다음과 같다.
T1 클럭에 동기되어 T2 시점에 데이터입력 스트로브신호(DIN_STB)가 생성되고, T3 시점에 뱅크라이트 인에이블신호(BWEN)가 인에이블 되고, 소정의 시간이 지연된 후 출력인에이블신호(Yi)가 인에이블 된다. 버스트개시신호 생성부(3)는 제1 버스트개시신호(LCWT1)를 생성하고, 테스트모드신호(TM_BWEN)에 응답하여 제1 버스트개시신호(LCWT1)보다 1클럭 시프팅된 선택버스트개시신호(LCWT_SEL)도 생성하며, 제1 버스트개시신호(LCWT1)는 입력 스트로브 신호(DIN_STB)의 인에이블 시점을 제어하고, 선택버스트개시신호(LCWT_SEL)는 출력인에이블신호(Yi) 및 뱅크라이트 인에이블신호(BWEN)의 인에이블 시점을 제어한다. 따라서, 테스트모드신호(TM_BWEN)에 응답하여 입력 스트로브 신호(DIN_STB)의 인에이블 시점과 출력인에이블신호(Yi) 및 뱅크라이트 인에이블신호(BWEN)의 인에이블 시점을 조절할 수 있다.
1: 클럭 버퍼 2: 데이터버퍼인에이블 제어부
3: 버스트개시신호 생성부 4: 커맨드디코더
5: 입력 제어신호 생성부 6: 출력인에이블신호 생성부
7: 뱅크라이트 인에이블신호 생성부

Claims (10)

  1. 라이트펄스를 제1 구간만큼 클럭시프팅하여 제1 버스트개시신호를 생성하고, 테스트모드신호에 응답하여 상기 라이트펄스를 제2 구간만큼 클럭시프팅하여 선택버스트개시신호를 생성하는 버스트개시신호 생성부;
    상기 제1 버스트개시신호에 응답하여 글로벌 입출력 드라이버를 인에이블시키는 입력 스트로브 신호를 생성하는 입력 제어신호 생성부; 및
    상기 선택버스트개시신호에 응답하여 출력인에이블신호와 뱅크라이트 인에이블신호를 생성하는 라이트커맨드 생성부를 포함하는 테스트 회로.
  2. 제 1 항에 있어서, 상기 버스트개시신호 생성부는
    플래그신호에 응답하여 내부클럭신호를 버퍼링하여 스위칭신호를 생성하는 스위칭신호 생성부; 및
    상기 스위칭신호에 응답하여 턴온되는 적어도 하나의 전달게이트를 포함하여, 상기 라이트펄스를 상기 제1 및 제2 구간만큼 클럭시프팅하는 클럭시프터를 포함하는 테스트 회로.
  3. 제 2 항에 있어서, 상기 제1 구간은 상기 제2 구간보다 상기 내부클럭신호의 정수배 주기만큼 짧게 형성되는 테스트 회로.
  4. 제 2 항에 있어서, 상기 라이트커맨드 생성부는
    상기 선택버스트개시신호와 컬럼제어신호에 응답하여 컬럼액티브펄스와 버스트구간펄스를 생성하는 커맨드디코더를 포함하는 테스트 회로.
  5. 제 4 항에 있어서, 상기 커맨드디코더는
    상기 선택버스트개시신호에 응답하여, 상기 내부클럭신호를 버퍼링하여 상기 컬럼액티브펄스를 생성하는 제1 펄스생성부; 및
    상기 컬럼제어신호 및 상기 선택버스트개시신호에 응답하여 상기 내부클럭신호를 버퍼링하여 상기 버스트구간펄스를 생성하는 제2 펄스생성부를 포함하는 테스트 회로.
  6. 제 5 항에 있어서, 상기 제1 펄스생성부는
    리드플래그신호 및 상기 선택버스트개시신호를 버퍼링한 신호를 입력받아 논리연산을 수행하는 논리소자; 및
    상기 논리소자의 출력신호 및 상기 내부클럭신호를 버퍼링한 신호를 입력받아 논리연산을 수행하여 상기 컬럼액티브펄스를 생성하는 테스트 회로.
  7. 제 6 항에 있어서, 상기 제2 펄스생성부는
    상기 컬럼제어신호 및 상기 선택버스트개시신호를 버퍼링한 신호를 입력받아 논리연산을 수행하는 제1 논리소자;
    상기 제1 논리소자의 출력신호 및 리드컬럼액티브펄스를 입력받아 논리연산을 수행하는 제2 논리소자; 및
    상기 제2 논리소자의 출력신호 및 상기 내부클럭신호를 버퍼링한 신호를 입력받아 논리연산을 수행하여 상기 버스트구간펄스를 생성하는 논리부를 포함하는 테스트 회로.
  8. 제 4 항에 있어서, 상기 컬럼액티브펄스 및 버스트구간펄스를 입력받아서 비트라인과 세그먼트 입출력라인 사이에 연결된 스위치를 턴온시키는 출력인에이블신호를 생성하는 출력인에이블신호 생성부를 더 포함하되, 테스트모드신호에 응답하여 제2 구간만큼 클럭시프팅된 상기 선택버스트개시신호에 의해 출력인에이블신호의 인에이블시점이 조절되는 테스트 회로.
  9. 제 4 항에 있어서, 상기 컬럼액티브펄스 및 버스트구간펄스를 입력받아서 라이트 드라이버를 인에이블 시키는 뱅크라이트 인에이블신호를 생성하는 뱅크라이트 인에이블신호 생성부를 더 포함하되, 테스트모드신호에 응답하여 제2 구간만큼 클럭시프팅된 상기 선택버스트개시신호에 의해 뱅크라이트 인에이블신호의 인에이블시점이 조절되는 테스트 회로.
  10. 제 8항 또는 제 9항에 있어서, 상기 제1 구간은 상기 제2 구간보다 상기 내부클럭신호의 정수배 주기만큼 짧게 형성되는 테스트 회로.
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