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KR101699616B1 - Electrostatic Discharge Protection Device - Google Patents

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KR101699616B1
KR101699616B1 KR1020150102199A KR20150102199A KR101699616B1 KR 101699616 B1 KR101699616 B1 KR 101699616B1 KR 1020150102199 A KR1020150102199 A KR 1020150102199A KR 20150102199 A KR20150102199 A KR 20150102199A KR 101699616 B1 KR101699616 B1 KR 101699616B1
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KR
South Korea
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well
region
bipolar transistor
pnp bipolar
gate
Prior art date
Application number
KR1020150102199A
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Korean (ko)
Inventor
구용서
Original Assignee
단국대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

An electrostatic discharge protection device with high current driving capability and fast turn-on speed is disclosed. Provided is an electrostatic discharge protection device, in which a first P well and a first P+ region are additionally formed to additionally operate a second PNP bipolar transistor on a discharge path, with regard to a conventional LVTSCR structure that operates only with a PNP bipolar transistor and an NPN bipolar transistor. So, the current driving ability can be improved and the fast turn-on speed can be obtained.

Description

정전기 방전 보호소자{Electrostatic Discharge Protection Device}[0001] The present invention relates to an electrostatic discharge protection device,

본 발명은 정전기 방전 보호소자에 관한 것으로, 더욱 상세하게는 높은 전류구동능력과 빠른 턴온 속도를 갖는 정전기 방전 보호소자에 관한 것이다.The present invention relates to an electrostatic discharge protection device, and more particularly, to an electrostatic discharge protection device having a high current driving capability and a fast turn-on speed.

일반적으로 정전기 방전(Electrostatic Discharge, ESD)은 서로 다른 전위로 충전되어 있던 두 개의 물체들 간에 접촉이 일어나면서 순간적인 방전 현상에 의해 발생된다. ESD는 일반 가정이나 일상생활에서 문의 문고리를 잡거나 차의 손잡이를 잡을 때 나타나는 스파크와 같이 쉽게 목격 될 수 있다. 정전기 방전은 일반적으로 수 kV에서 수십 kV를 수반하지만 그 방전 경로 상에 큰저항체(수분, 공기 등)가 존재하기 때문에, 흐르는 전류는 매우 작아 인체 및 물체의 손상 및 파괴를 수반하지는 않는다. 하지만 공정의 발전에 따라 반도체 소자들은 점차 고집적화 되고, 수 마이크로에서 수나노 크기로 줄어들면서 ESD에 의한 회로의 오작동 및 파괴는 점점 심각한 문제로 인식되고 있다.In general, electrostatic discharge (ESD) is caused by a momentary discharge phenomenon when two objects charged at different potentials are brought into contact with each other. ESD can be easily spotted as a spark when it comes to door knobs or car handles in a typical home or everyday life. Electrostatic discharge generally involves several tens of kV at several kV, but since there is a large resistor (moisture, air, etc.) on the discharge path, the current flowing is very small and does not involve damage or destruction of human bodies and objects. However, as the process progresses, the semiconductor devices become increasingly highly integrated, reducing from several microns to several nanometers in size, and malfunctioning and destruction of circuits caused by ESD is increasingly recognized as a serious problem.

정전기 방전 보호소자는 이러한 ESD 현상으로부터 반도체 내부 코어 회로를 보호하는 회로이다. 예를들어, 게이트-접지 NMOS(Gate Ground NMOS, GGNMOS), 실리콘 제어 정류기(Silicon Controlled Rectifier, SCR) 등이 사용된다. 게이트-접지 NMOS의 경우 빠른 트리거 전압을 가지지만 면적 대비 수용할 수 있는 전류의 양이 매우 적다. 많은 전류를 수용하기 위해서는 소자의 크기를 키워야 하는데 이는 기생 커패시턴스(Parasitic Capacitance)가 증가하게 되는 단점이 있다.An electrostatic discharge protection device is a circuit that protects the semiconductor core circuit from such ESD phenomenon. For example, a gate-ground NMOS (GGNMOS), a silicon controlled rectifier (SCR), or the like is used. Gate-to-ground NMOS has a fast trigger voltage, but the amount of current that can be accommodated is very small. In order to accommodate a large amount of current, the size of the device must be increased, which causes a disadvantage that the parasitic capacitance is increased.

도 1은 종래 기술에 따른 SCR을 실리콘 기판 상에 구현한 단면도이다. BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a cross-sectional view illustrating a conventional SCR on a silicon substrate. FIG.

도 2는 애노드 전압 변화에 따른 SCR의 전압-전류 특성 곡선을 나타낸 그래프이다.2 is a graph showing a voltage-current characteristic curve of SCR according to an anode voltage change.

도 1 및 도 2를 참조하면, SCR(100)은 기판(101)상에 N웰(120)과 P웰(110)이 형성된다.Referring to FIGS. 1 and 2, an SCR 100 includes an N well 120 and a P well 110 formed on a substrate 101.

N웰(120) 상에는 제1 N+영역(121)과 제1 P+영역(122)이 형성되어 애노드(Anode) 단자로서 기능하며, P웰(110)상에는 제2 N+영역(111)과 제2 P+영역(112)이 형성되어 캐소드(Cathode) 단자로서 기능한다. 또한, N웰(120)에 형성된 제1 N+영역(121), P웰(110) 및 제2 N+영역(111)은 NPN 바이폴라 트랜지스터(Q2)를 형성하고, N웰(120)에 형성된 제1 P+영역(122)과 N웰(120), P웰(110)은 PNP 바이폴라 트랜지스터(Q1)를 형성하며, NPN 바이폴라 트랜지스터(Q2)와 PNP 바이폴라 트랜지스터(Q1)는 SCR구조를 형성한다.A first N + region 121 and a first P + region 122 are formed on the N well 120 to function as an anode terminal and a second N + region 111 and a second P + region 122 are formed on the P well 110. [ Region 112 is formed and functions as a cathode terminal. The first N + region 121, the P well 110, and the second N + region 111 formed in the N well 120 form an NPN bipolar transistor Q2, and the first N + region 121 formed in the N well 120, The P + region 122 and the N well 120 and the P well 110 form a PNP bipolar transistor Q1 and the NPN bipolar transistor Q2 and the PNP bipolar transistor Q1 form an SCR structure.

도 1과 도 2에 따라 동작원리는 다음과 같다. ESD 서지(surge)가 유입되면 내부 사이리스터의 동작으로 접지로 정전기를 방전한다. SCR(100)은 트리거 포인트(trigger point)(12)에 도달되기 전까지는 오프(off) 상태로 있다가, 인가되는 전류나 전압이 트리거 포인트(12) 이상이 되면 그 특성이 홀딩 영역(holding region)(11)의 곡선을 따라 움직이게 된다. SCR(100) 특성이 홀딩 영역(11)의 곡선을 따라 움직이게 되면 ESD 전류 패스(path)가 형성된다. 즉, ESD 상황 동안(정전기 등이 상기 IC 패드에 인가된 경우)에는 패드의 전압은 홀딩 영역(11)의 전압 수준을 유지하며 ESD전류가 SCR(100)을 통해 접지 단으로 빠져 나가게 되므로 칩의 내부 회로에 ESD로 인한 충격이 가해지는 것을 막아주며, 이후 ESD 전류가 홀딩 영역(11)보다 낮아지게 되면 다시 상기 SCR(100)은 오프 상태로 돌아오게 된다.The operation principle according to FIG. 1 and FIG. 2 is as follows. When an ESD surge is introduced, the internal thyristor operates to discharge static electricity to the ground. The SCR 100 is in an off state until the trigger point 12 is reached and when the applied current or voltage exceeds the trigger point 12, ) ≪ / RTI > (11). When the characteristic of the SCR 100 moves along the curve of the holding area 11, an ESD current path is formed. That is, during the ESD event (when static electricity or the like is applied to the IC pad), the voltage of the pad maintains the voltage level of the holding area 11 and the ESD current flows out to the ground via the SCR 100, The ESD current is prevented from being applied to the internal circuit by the ESD. When the ESD current becomes lower than the holding area 11, the SCR 100 returns to the off state again.

이러한 SCR(100)은 기판(101)상에 방전 경로를 형성함으로써 높은 감내 특성을 가지고 있으며, 실리콘 기판 내부에서의 전류경로를 형성하기 때문에 일반적인 GGNMOS등의 다른 정전기 방전 보호소자보다 파워 클램프단(Power Clamp)에 적합한 전류구동능력(Robustness)을 가지고 있다. 적은 면적으로 ESD 보호능력을 얻을 수 있으며, GGNMOS의 단점인 기생 커패시턴스 성분을 최소화 할 수 있으므로 고주파용 아날로그 및 RF 회로에 적합하다. 하지만 SCR(100)은 약 1~2V의 홀딩 전압에 비해 20V이상의 트리거 전압을 가지고 있어 내부회로의 MOSFET 게이트 산화막이 파괴되거나 내부 선로가 열화 손상 되는 것을 막을 수 없다.Since the SCR 100 has a high tolerance characteristic by forming a discharge path on the substrate 101 and forms a current path in the silicon substrate, the SCR 100 has a higher power clamping power than the other electrostatic discharge protection devices such as a general GGNMOS And the current drive capability (robustness) suitable for the clamp. ESD protection capability can be obtained with a small area, and parasitic capacitance component, which is a disadvantage of GGNMOS, can be minimized, making it suitable for high frequency analog and RF circuits. However, the SCR (100) has a trigger voltage of 20 V or more as compared with a holding voltage of about 1 to 2 V, which can not prevent the MOSFET gate oxide film of the internal circuit from being destroyed or the internal line being deteriorated.

도 3은 종래 기술에 따른 LVTSCR을 실리콘 기판 상에 구현한 단면도이다. 3 is a cross-sectional view of a conventional LVTSCR on a silicon substrate.

도 4는 상기 도 3의 등가 회로도이다.FIG. 4 is an equivalent circuit diagram of FIG. 3. FIG.

도 3 및 도 4를 참조하면, LVTSCR(Low Voltage Triggered SCR)(200)은 일반적인 SCR(100)과 GGNMOS의 장점을 이용한 구조이다. 종래의 SCR(100) 구조에서 N웰(210)과 P웰(220)의 접합영역에 N+브릿지영역(202)을 추가 형성함으로써, LVTSCR(200)은 N+브릿지영역(202)과 P웰(220) 접합에서의 항복 전압에 의한 트리거 동작을 하게 된다. 또한, N+브릿지영역(202)과 제2 N+영역(222)을 각각 드레인과 소스로 하고, 게이트(221)를 추가로 형성하여 GGNMOS 구조를 형성함으로써, NPN 트랜지스터(Q2)의 베이스 폭을 NMOS 트랜스터(M1)의 채널 폭(221)으로 최소화하여 낮은 트리거 전압을 가질 수 있게 된다.3 and 4, the LVTSCR (Low Voltage Triggered SCR) 200 is a structure using the advantages of the general SCR 100 and the GGNMOS. The LVTSCR 200 can be formed in the N + bridge region 202 and the P well 220 by further forming an N + bridge region 202 in the junction region of the N well 210 and the P well 220 in the conventional SCR (100) ) Triggered by the breakdown voltage at the junction. Further, by forming the GGNMOS structure by further forming the gate 221 by using the N + bridge region 202 and the second N + region 222 as the drain and the source respectively, the base width of the NPN transistor Q2 is set to the NMOS transistor The channel width 221 of the transistor M1 can be minimized to have a low trigger voltage.

그러나 LVTSCR(200)은 여전히 낮은 홀딩전압을 갖는다. 그로인해 정상적인 동작에 부하로서 미치는 영향을 최소화 시켜야 하지만, 낮은 홀딩 전압으로 인해 오버슈팅(Overshooting)이나 노이즈(Noise)에 의도되지 않은 ESD 보호소자가 동작하여 내부 회로의 동작에 치명적으로 작동하는 문제점을 여전히 지니고 있다.However, the LVTSCR 200 still has a low holding voltage. Therefore, it is necessary to minimize the influence of the load on the normal operation. However, there is still a problem that the ESD protection device which is not intended for overshooting or noise due to the low holding voltage is operated fatal to the operation of the internal circuit .

한국특허공개 10-2007-0061264Korean Patent Publication No. 10-2007-0061264

본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것이다. 즉, LVTSCR에 P웰 및 P+영역을 추가하여 PNP 바이폴라 트랜지스터를 추가로 형성함으로써 높은 전류구동능력과 빠른 턴온 속도를 갖는 정전기 방전 보호소자를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems of the prior art. That is, the present invention is to provide an electrostatic discharge protection device having a high current driving capability and a fast turn-on speed by additionally forming a PNP bipolar transistor by adding a P well and a P + region to an LVTSCR.

상기 과제를 해결하기 위한 본 발명은 반도체 기판; 상기 반도체 기판상에 형성되는 딥N웰; 상기 딥N웰상에 형성되는 제1 P웰; 상기 딥N웰상에 형성되며, 상기 제1 P웰에 접하도록 형성되는 N웰; 상기 딥N웰상에 형성되며, 상기 N웰에 접하도록 형성되는 제2 P웰; 상기 제1 P웰상에 형성되는 제1 P+영역; 상기 N웰에 형성되는 제1 N+영역; 상기 N웰에 형성되는 제2 P+영역; 상기 N웰 및 상기 제2 P웰의 접합영역에 형성되는 N+브릿지영역; 상기 제2 P웰에 형성되는 제2 N+영역; 상기 제2 P웰에 형성되는 제3 N+영역; 및 상기 N+브릿지영역과 상기 제2 N+영역 사이의 상기 제2 P웰 표면상에 형성되는 게이트;를 포함하고, 상기 제1 P+영역에 인가되는 전압이 소정의 트리거 전압에 도달할 때 상기 제1 P+영역에서 상기 제2 P웰로의 전류 경로를 형성하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a semiconductor substrate; A deep N well formed on the semiconductor substrate; A first P-well formed on the deep N-well; An N well formed on the deep N well and formed in contact with the first P well; A second P-well formed on the deep N-well, the second P-well being in contact with the N-well; A first P + region formed on the first P-well; A first N + region formed in the N well; A second P + region formed in the N well; An N + bridge region formed in a junction region of the N well and the second P well; A second N + region formed in the second P well; A third N + region formed in the second P well; And a gate formed on the second P well surface between the N + bridge region and the second N + region, wherein when the voltage applied to the first P + region reaches a predetermined trigger voltage, And forms a current path from the P + region to the second P-well.

상기 제1 P+영역, 상기 제1 N+영역 및 상기 제2 P+영역은 애노드 단자와 연결되고, 상기 게이트, 상기 제2 N+영역 및 상기 제3 P+영역은 캐소드 단자와 연결될 수 있다.The first P + region, the first N + region, and the second P + region may be connected to an anode terminal, and the gate, the second N + region, and the third P + region may be connected to a cathode terminal.

상기 제2 P+영역, 상기 N웰 및 상기 제2 P웰에 의해 제1 PNP 바이폴라 트랜지스터가 형성되고, 상기 제1 P+영역, 상기 N웰 및 상기 제2 P웰에 의해 제2 PNP 바이폴라 트랜지스터가 형성되며, 상기 제1 N+영역, 상기 제2 P웰 및 상기 제2 N+영역에 의해 NPN 바이폴라 트랜지스터가 형성될 수 있다.A first PNP bipolar transistor is formed by the second P + region, the N well, and the second P well, and the second PNP bipolar transistor is formed by the first P + region, the N well, And an NPN bipolar transistor may be formed by the first N + region, the second P well, and the second N + region.

상기 제1 PNP 바이폴라 트랜지스터와 상기 제2 PNP 바이폴라 트랜지스터는 베이스를 공통으로 하는 병렬연결 구조일 수 있다.The first PNP bipolar transistor and the second PNP bipolar transistor may have a parallel connection structure having a common base.

상기 제1 PNP 바이폴라 트랜지스터와 상기 제2 PNP 바이폴라 트랜지스터는 상기 N+브릿지영역과 상기 제2 P웰에서 발생되는 애벌런치 항복(Avalanche Breakdown)에 의해 동시 턴온될 수 있다.The first PNP bipolar transistor and the second PNP bipolar transistor may be simultaneously turned on by an Avalanche Breakdown occurring in the N + bridge region and the second P well.

상기 제2 PNP 바이폴라 트랜지스터의 동작에 의해 상기 제2 P웰 영역으로 정공전류가 추가적으로 공급될 수 있다.And a hole current may be additionally supplied to the second P-well region by the operation of the second PNP bipolar transistor.

상기 제1 PNP 바이폴라 트랜지스터의 베이스와 상기 제2 PNP 바이폴라 트랜지스터의 베이스에 공통으로 연결되는 제1 저항; 및 상기 NPN 바이폴라 트랜지스터의 베이스에 연결되는 제2 저항을 포함할 수 있다.A first resistor commonly connected to a base of the first PNP bipolar transistor and a base of the second PNP bipolar transistor; And a second resistor coupled to the base of the NPN bipolar transistor.

상기 NPN 바이폴라 트랜지스터에 흐르는 전류는 상기 제1 저항의 전압강하에 의해 상기 제1 PNP 바이폴라 트랜지스터 및 상기 제2 PNP 바이폴라 트랜지스터의 순방향 바이어스(forward bias)를 유지하도록 하며, 상기 제1 PNP 바이폴라 트랜지스터 및 상기 제2 PNP 바이폴라 트랜지스터에 흐르는 전류는 상기 제2 저항의 전압강하에 의해 상기 NPN 바이폴라 트랜지스터의 순방향 바이어스를 유지하도록 할 수 있다.Wherein a current flowing through the NPN bipolar transistor causes a forward bias of the first PNP bipolar transistor and the second PNP bipolar transistor to be maintained by a voltage drop of the first resistor, The current flowing through the second PNP bipolar transistor may be maintained to maintain the forward bias of the NPN bipolar transistor by the voltage drop of the second resistor.

상기 제1 P+영역을 에미터(Emitter), 상기 N웰을 베이스(Base)로 하고 상기 제2 P웰을 컬렉터(Collertor)로 하는 기생 바이폴라 트랜지스터가 형성될 수 있다.A parasitic bipolar transistor may be formed in which the first P + region is an emitter, the N well is a base, and the second P well is a collector.

상기 게이트 및 상기 N+브릿지영역과 상기 제2 N+영역을 각각 소스와 드레인으로 하는 NMOS 트랜지스터가 형성될 수 있다.And an NMOS transistor having the gate and the N + bridge region and the second N + region as a source and a drain, respectively.

상기 게이트는 트리거 전압 인가시에 상기 게이트 하부에 전자채널이 형성되어 상기 N+브릿지영역과 상기 제2 N+영역을 전기적으로 연결시킬 수 있다.When the trigger voltage is applied to the gate, an electron channel is formed under the gate to electrically connect the N + bridge region and the second N + region.

본 발명에 따르면, 종래의 LVTSCR 구조 변경을 통하여 높은 전류구동능력과 빠른 턴온 속도를 구현함으로써 효과적으로 ESD 서지를 방전할 수 있다. 따라서, 모든 I/O 인터페이스 회로 및 파워클램프 등 집적 회로 반도체 등에 적용이 가능하므로 그 활용분야가 광범위하며, 본 발명에 따른 정전기 방전 보호소자를 내장한 반도체 칩의 경우 높은 안정성과 신뢰성 및 원-칩(One-Chip)화에 따른 비용절감 효과를 가져 올 수 있다. 또한, MOSFET 기반의 정전기 방전 보호소자 보다 면적 대비 전류 구동능력이 우수하여, 내부회로 설계시 면적 효율성을 향상시킬 수 있다.According to the present invention, the ESD surge can be effectively discharged by realizing the high current driving ability and the fast turn-on speed through the modification of the conventional LVTSCR structure. Accordingly, the present invention can be applied to all I / O interface circuits, integrated circuit semiconductors such as power clamps, and the like, and thus the semiconductor chip having the electrostatic discharge protection device according to the present invention has high stability and reliability, (One-Chip). In addition, the area-current drive capability is superior to the MOSFET-based electrostatic discharge protection device, and the area efficiency can be improved when designing the internal circuit.

본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical effects of the present invention are not limited to those mentioned above, and other technical effects not mentioned can be clearly understood by those skilled in the art from the following description.

도 1은 종래 기술에 따른 SCR을 실리콘 기판 상에 구현한 단면도이다.
도 2는 상기 도 1의 애노드 전압 변화에 따른 SCR의 전압-전류 특성 곡선을 나타낸 그래프이다.
도 3은 종래 기술에 따른 LVTSCR을 실리콘 기판 상에 구현한 단면도이다.
도 4는 상기 도 3의 등가 회로도이다.
도 5는 본 발명의 정전기 방전 보호소자를 실리콘 기판 상에 구현한 단면도이다.
도 6은 상기 도 5의 등가 회로도이다.
도 7은 본 발명의 정전기 방전 보호소자와 종래의 LVTSCR의 전압-전류 특성을 비교하기 위한 그래프이다.
도 8 은 본 발명의 정전기 방전 보호소자와 종래의 LVTSCR의 최대온도 테스트 결과를 비교하기 위한 그래프이다.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a cross-sectional view illustrating a conventional SCR on a silicon substrate. FIG.
2 is a graph showing a voltage-current characteristic curve of SCR according to the anode voltage change of FIG.
3 is a cross-sectional view of a conventional LVTSCR on a silicon substrate.
FIG. 4 is an equivalent circuit diagram of FIG. 3. FIG.
5 is a cross-sectional view illustrating the electrostatic discharge protection device of the present invention on a silicon substrate.
FIG. 6 is an equivalent circuit diagram of FIG. 5. FIG.
7 is a graph for comparing the voltage-current characteristics of the electrostatic discharge protection device of the present invention and the conventional LVTSCR.
8 is a graph for comparing the maximum temperature test result of the electrostatic discharge protection device of the present invention with the conventional LVTSCR.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.BRIEF DESCRIPTION OF THE DRAWINGS The present invention is capable of various modifications and various embodiments, and specific embodiments are illustrated in the drawings and described in detail in the detailed description. It is to be understood, however, that the invention is not to be limited to the specific embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

이하, 본 발명에 따른 실시 예들을 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Referring to the accompanying drawings, the same or corresponding components are denoted by the same reference numerals, .

도 5는 본 발명의 정전기 방전 보호소자를 실리콘 기판 상에 구현한 단면도이다. 5 is a cross-sectional view illustrating the electrostatic discharge protection device of the present invention on a silicon substrate.

도 6은 상기 도 5의 등가 회로도이다.FIG. 6 is an equivalent circuit diagram of FIG. 5. FIG.

도 5 및 도 6을 참조하면, 본 발명에 따른 정전기 방전 보호소자(300)는 반도체 기판(301)상에 딥N웰(302)을 포함하며, 상기 딥N웰(302) 상에는 제1 P웰(310), N웰(320) 및 제2 P웰(330)을 포함할 수 있다.5 and 6, an electrostatic discharge protection device 300 according to the present invention includes a deep N well 302 on a semiconductor substrate 301, and on the deep N well 302, An N-well 320, and a second P-well 330. The second P-

제1 P웰(310)은 상기 딥N웰(302)상에 형성될 수 있으며, 제1 P웰(310)에는 제1 P+영역(311)이 형성될 수 있다. 제1 P+영역(311)은 종래의 LVTSCR(200)에서 추가되어 애노드(anode)단자로서 기능한다. 또한, 종래의 LVTSCR(200)에서 상기 제1 P웰(310) 및 제1 P+영역(311)을 추가로 형성함으로써 제2 PNP 바이폴라 트랜지스터(QP2)가 추가로 형성될 수 있으며, 제1 P+영역(311)은 상기 제2 PNP 바이폴라 트랜지스터(QP2)의 에미터(Emitter)로서 기능할 수 있다.The first P-well 310 may be formed on the deep N-well 302 and the first P + region 311 may be formed on the first P-well 310. The first P + region 311 is added in the conventional LVTSCR 200 and functions as an anode terminal. In addition, a second PNP bipolar transistor QP2 may be further formed by further forming the first P well 310 and the first P + region 311 in the conventional LVTSCR 200, The second PNP transistor 311 may function as an emitter of the second PNP bipolar transistor QP2.

N웰(320)은 상기 딥N웰(302) 상에 형성되며, 상기 제1 P웰(310)과 접하도록 형성될 수 있다. N웰(320) 상에는 제1 N+영역(321) 및 제2 P+영역(322)이 형성될 수 있으며, 제1 N+영역(321) 및 제2 P+영역(322)은 상기 제1 P+영역(311)과 함께 애노드단자로서 기능할 수 있다.The N well 320 is formed on the deep N well 302 and may be formed in contact with the first P well 310. The first N + region 321 and the second P + region 322 may be formed on the N well 320. The first N + region 321 and the second P + region 322 may be formed in the first P + region 311 And can function as an anode terminal.

제2 P웰(330)은 상기 딥N웰(302) 상에 형성되며, 상기 N웰(320)과 접하도록 형성될 수 있다. 제2 P웰(330) 상에는 제2 N+영역(333) 및 제3 P+영역(334)이 형성될 수 있으며, 제2 N+영역(333) 및 제3 P+영역(334)은 캐소드(cathode)단자로서 기능할 수 있다. 또한, 상기 N웰(320)과 상기 제2 P웰(330)의 접합영역에는 N+브릿지영역(331)이 형성될 수 있다. 도핑농도가 높은 N+브릿지영역(331)을 N웰(320)과 제2 P웰(330)의 접합영역에 형성하여 N+브릿지영역(331)과 제2 P웰(330)간에 애벌런치 항복이 발생되게 함으로써 낮은 항복전압(Breakdown Voltage)이 발생되어 트리거 전압을 낮출 수 있다.A second P-well 330 is formed on the deep N-well 302 and may be formed in contact with the N-well 320. A second N + region 333 and a third P + region 334 may be formed on the second P well 330. The second N + region 333 and the third P + region 334 may be formed on the cathode terminal As shown in Fig. In addition, an N + bridge region 331 may be formed in a junction region between the N well 320 and the second P well 330. An N + bridge region 331 having a high doping concentration is formed in the junction region of the N well 320 and the second P well 330 to cause avalanche breakdown between the N + bridge region 331 and the second P well 330 A low breakdown voltage is generated and the trigger voltage can be lowered.

N+브릿지영역(331)과 제2 N+영역(333) 사이의 제2 P웰(330) 표면에는 제2 N+영역(333) 및 제3 P+영역(334)과 함께 캐소드로 연결되는 게이트(332)가 형성될 수 있다. 게이트(332)는 드레인으로서 기능하는 N+브릿지영역(331)과 소스로서 기능하는 제2 N+영역(333)과 함께 NMOS 트랜지스터(MN)를 형성할 수 있다. 상기 게이트(332)는 트리거 전압 인가시에 상기 게이트(332) 하부에 전자채널이 형성되어 N+브릿지영역(331)과 제2 N+영역(333)을 전기적으로 연결시킬 수 있다. 따라서, NPN 바이폴라 트랜지스터(QN)의 베이스 폭을 NMOS 트랜지스터(MN)의 채널폭으로 최소화 할 수 있기 때문에 낮은 트리거 전압을 갖을 수 있다.A gate 332 connected to the cathode together with the second N + region 333 and the third P + region 334 is formed on the surface of the second P well 330 between the N + bridge region 331 and the second N + Can be formed. The gate 332 may form an NMOS transistor MN together with an N + bridge region 331 serving as a drain and a second N + region 333 serving as a source. When the trigger voltage is applied to the gate 332, an electron channel is formed under the gate 332 to electrically connect the N + bridge region 331 and the second N + region 333. Therefore, since the base width of the NPN bipolar transistor QN can be minimized to the channel width of the NMOS transistor MN, a lower trigger voltage can be obtained.

상술한 제2 P+영역(322), N웰(320) 및 제2 P웰(330)에 의해 제1 PNP 바이폴라 트랜지스터(QP1)가 형성될 수 있고, 추가로 형성된 제1 P+영역(311)과 N웰(320) 및 제2 P웰(330)에 의해 제2 PNP 바이폴라 트랜지스터(QP2)가 형성될 수 있다. 상기 제1 PNP 바이폴라 트랜지스터(QP1)와 상기 제2 PNP 바이폴라 트랜지스터(QP2)는 병렬연결 구조로 형성될 수 있다. 또한, 제1 N+영역(321), 제2 P웰(330) 및 제2 N+영역(333)에 의해 NPN 바이폴라 트랜지스터(QN)가 형성될 수 있다. 따라서, 종래 LVTSCR(200)의 PNP 바이폴라 트랜지스터(Q1)와 NPN 바이폴라 트랜지스터(Q2)의 구조에서 제2 PNP 바이폴라 트랜지스터(QP2)를 추가로 형성하여 추가적인 정공전류가 제2 P웰(330)로 주입됨으로써 종래의 LVTSCR(200)보다 턴온 속도를 향상시킬 수 있다.The first PNP bipolar transistor QP1 may be formed by the second P + region 322, the N well 320, and the second P well 330, and the first P + region 311 and the second P + The second PNP bipolar transistor QP2 may be formed by the N well 320 and the second P well 330. [ The first PNP bipolar transistor QP1 and the second PNP bipolar transistor QP2 may be connected in parallel. Also, the NPN bipolar transistor QN may be formed by the first N + region 321, the second P well 330, and the second N + region 333. Therefore, a second PNP bipolar transistor QP2 is additionally formed in the structure of the PNP bipolar transistor Q1 and the NPN bipolar transistor Q2 of the conventional LVTSCR 200 so that an additional hole current is injected into the second P well 330 The turn-on speed can be improved as compared with the conventional LVTSCR 200.

본 발명에 따른 정전기 방전 보호소자(300)의 동작을 설명하면 다음과 같다.The operation of the electrostatic discharge protection device 300 according to the present invention will now be described.

애노드에 ESD 서지(surge)가 유입되면 유입되는 ESD 서지(surge)에 상응하여 N+브릿지영역(331)의 전위가 상승한다. 이에 따라 N+브릿지영역(331)과 제2 P웰(330) 사이에 역방향바이어스가 인가된다. N+브릿지영역(331)과 제2 P웰(330)의 접합의 계면에서 고에너지의 캐리어에 의한 원자의 충돌이온화 현상이 발생된다. 즉, N+브릿지영역(331)과 제2 P웰(330) 사이에는 비교적 큰 폭을 가지는 공핍 영역이 형성된다.When the ESD surge flows into the anode, the potential of the N + bridge region 331 increases in accordance with the ESD surge that flows into the ESD surge. Accordingly, a reverse bias is applied between the N + bridge region 331 and the second P well 330. A collision ionization phenomenon of atoms due to a carrier of high energy occurs at the interface between the N + bridge region 331 and the second P well 330. That is, a depletion region having a relatively large width is formed between the N + bridge region 331 and the second P well 330.

고에너지의 캐리어는 공핍 영역 내의 격자와 이온화 충돌을 일으키고, 전자-정공 쌍(Electron-Hole Pair)을 형성한다. 공핍영역에서 형성된 이온화 충돌을 통해 형성된 전자는 전계에 의해 N+브릿지영역(331)을 거쳐 N웰(320)로 이동하고, 정공은 제2 P웰(330)로 이동한다. 따라서, N+브릿지영역(331)으로부터 제2 P웰(330)로 향하는 역방향 전류가 형성된다. 이를 애벌런치 항복(Avalanche Breakdown)이라 한다.A carrier of high energy causes an ionizing collision with the lattice in the depletion region and forms an electron-hole pair. The electrons formed through the ionization collision formed in the depletion region are moved by the electric field to the N well 320 through the N + bridge region 331 and the holes move to the second P well 330. Therefore, a reverse current from the N + bridge region 331 to the second P well 330 is formed. This is called Avalanche Breakdown.

애벌런치 항복이 발생되면, 발생된 전자-정공 쌍에 의해 제2 P+영역(322)을 에미터(Emitter), N웰(320)을 베이스(Base)로 하고 제2 P웰(330)을 컬렉터(Collector)로 하는 제1 PNP 바이폴라 트랜지스터(QP1)와 제1 P+영역(311)을 에미터, N웰(320)을 베이스로 하고 제2 P웰(330)을 컬렉터로 하는 제2 PNP 바이폴라 트랜지스터(QP2)가 턴온된다. 여기서, 제1 PNP 바이폴라 트랜지스터(QP1)와 제2 PNP 바이폴라 트랜지스터(QP2)는 상술한 바와 같이 베이스를 공통으로 하기 때문에 N+브릿지영역(331)과 제2 P웰(330)에서 애벌런치 항복이 발생되면 동시 턴온 될 수 있다. When the avalanche breakdown occurs, the second P + region 322 is formed as an emitter, the N well 320 is formed as a base and the second P well 330 is formed as a collector by the generated electron- A first PNP bipolar transistor QP1 as a collector and an emitter as a first P + region 311, a second PNP bipolar transistor 320 having a base of an N well 320 and a second P well 330 as a collector, (QP2) is turned on. Since the first PNP bipolar transistor QP1 and the second PNP bipolar transistor QP2 have a common base as described above, the avalanche breakdown occurs in the N + bridge region 331 and the second P well 330 It can be turned on at the same time.

제1 PNP 바이폴라 트랜지스터(QP1) 및 제2 PNP 바이폴라 트랜지스터(QP2)에 흐르는 전류는 제2 P웰(330) 영역에 흐르게 되고, 제2 P웰(330)에 흐르는 전류는 제2 P웰(330)의 전위를 높이게 된다. 전위가 높아진 제2 P웰(330)과 제2 P웰(330)과 접하는 제2 N+영역(333) 사이의 전위 차이가 문턱전압 이상이 되면 순방향 턴온이 되면서 제1 N+영역(321)을 컬렉터, 제2 P웰(330)을 베이스로 하고 제2 N+영역(333)을 에미터로 하는 NPN 바이폴라 트랜지스터(QN)가 턴온된다.The current flowing in the first PNP bipolar transistor QP1 and the second PNP bipolar transistor QP2 flows in the region of the second P well 330 and the current flowing in the second P well 330 flows into the second P well 330 ) Is increased. When the potential difference between the second P-well 330 having a higher potential and the second N + region 333 contacting the second P-well 330 is equal to or higher than the threshold voltage, the first N + region 321 is turned on, , The NPN bipolar transistor QN having the second P + well 330 as its base and the second N + region 333 as the emitter is turned on.

NPN 바이폴라 트랜지스터(QN)의 턴온에 의해 흐르는 전류는 제1 PNP 바이폴라 트랜지스터(QP1)의 베이스와 제2 PNP 바이폴라 트랜지스터(QP2)의 베이스에 공통으로 연결된 제1 저항(Rnw)의 전압강하에 의해 제1 PNP 바이폴라 트랜지스터(QP1)가 순방향 바이어스(forward bias)를 유지하며, 제2 PNP 바이폴라 트랜지스터(QP2)도 역시 순방향 바이어스를 유지한다. 또한 제1 PNP 바이폴라 트랜지스터(QP1) 및 제 2 PNP 바이폴라 트랜지스터에 흐르는 전류는 NPN 바이폴라 트랜지스터(QN)의 베이스에 연결된 제2 저항(Rpw)의 전압강하에 의해, NPN 바이폴라 트랜지스터(QN)가 순방향 바이어스를 유지하도록 돕는다.The current flowing through the turn-on of the NPN bipolar transistor QN is reduced by the voltage drop of the first resistor Rnw commonly connected to the base of the first PNP bipolar transistor QP1 and the base of the second PNP bipolar transistor QP2 1 PNP bipolar transistor QP1 maintains a forward bias and the second PNP bipolar transistor QP2 also maintains a forward bias. The current flowing in the first PNP bipolar transistor QP1 and the second PNP bipolar transistor is also caused by the voltage drop of the second resistor Rpw connected to the base of the NPN bipolar transistor QN so that the NPN bipolar transistor QN is forward- .

따라서 턴온 된 제1 PNP 바이폴라 트랜지스터(QP1), 제 2 PNP 바이폴라 트랜지스터 및 NPN 바이폴라 트랜지스터(QN)에 의해 SCR이 트리거된다. 이를 통해 제1 PNP 바이폴라 트랜지스터(QP1) 및 제 2 PNP 바이폴라 트랜지스터에 더 이상 바이어스를 잡아줄 필요가 없게 되어 애노드 전압은 최소값까지 감소하게 되는데 이를 홀딩 전압(Holding voltage)이라 하며, SCR의 트리거 동작 이후에 홀딩 전압을 유지하는 동작을 래치 모드(Latch-mode)라 한다. 래치 동작으로 인해 SCR이 동작하게 되면서 애노드로 유입된 ESD 전류는 캐소드단자를 통해 방전된다.Therefore, the SCR is triggered by the first PNP bipolar transistor QP1, the second PNP bipolar transistor, and the NPN bipolar transistor QN that are turned on. Thereby, it is no longer necessary to hold the bias to the first PNP bipolar transistor QP1 and the second PNP bipolar transistor, so that the anode voltage is reduced to the minimum value. This is called a holding voltage, Quot; Latch-mode ". As the SCR is operated due to the latch operation, the ESD current flowing into the anode is discharged through the cathode terminal.

본 발명에 따른 정전기 방전 보호소자는 종래의 LVTSCR(200) 구조에서 동작하는 PNP 바이폴라 트랜지스터(Q1)와 NPN 바이폴라 트랜지스터(Q2) 외에 딥N웰(302), 딥N웰(302) 상에 제1 P웰(310) 및 P+영역을 추가로 형성하여 제2 PNP 바이폴라 트랜지스터(QP2)를 방전 경로 상에 추가 동작시킴으로써 감내 특성을 향상시킬 수 있다. 즉, 제2 PNP 바이폴라 트랜지스터(QP2)는 제1 PNP 바이폴라 트랜지스터와 병렬연결 구조를 형성하여 제2 P웰(330)에 추가적인 정공전류가 주입됨으로써 종래의 LVTSCR(200)보다 턴온 속도를 높일 수 있다. 또한 제1 PNP 바이폴라 트랜지스터(QP1)와 제2 PNP 바이폴라 트랜지스터(QP2)가 병렬연결 구조를 형성하기 때문에 트랜지스터의 온(on)저항을 낮출 수 있고, 이에 따라 높은 전류구동능력을 가질 수 있다. 또한, NPN 바이폴라 트랜지스터(QN)의 베이스 폭을 N+브릿지영역(331)과 제2 N+영역(333)을 각각 드레인과 소스로 하는 NMOS 트랜지스터(MN)의 채널폭으로 최소화하기 때문에 트리거 전압을 낮출 수 있다.The electrostatic discharge protection device according to the present invention includes a deep N well 302 in addition to a PNP bipolar transistor Q1 and an NPN bipolar transistor Q2 operating in a conventional LVTSCR 200 structure and a first P The well 310 and the P + region may be additionally formed to further improve the tolerance characteristics by further operating the second PNP bipolar transistor QP2 on the discharge path. That is, the second PNP bipolar transistor QP2 forms a parallel connection structure with the first PNP bipolar transistor so that a further hole current is injected into the second P well 330 to increase the turn-on speed compared to the conventional LVTSCR 200 . In addition, since the first PNP bipolar transistor QP1 and the second PNP bipolar transistor QP2 form a parallel connection structure, the on resistance of the transistor can be lowered, thereby enabling a high current driving capability. Since the base width of the NPN bipolar transistor QN is minimized to the channel width of the NMOS transistor MN having the N + bridge region 331 and the second N + region 333 as drain and source, the trigger voltage can be lowered have.

도 7은 본 발명의 정전기 방전 보호소자와 종래의 LVTSCR의 전압-전류 특성을 비교하기 위한 그래프이다.7 is a graph for comparing the voltage-current characteristics of the electrostatic discharge protection device of the present invention and the conventional LVTSCR.

도 8 은 본 발명의 정전기 방전 보호소자와 종래의 LVTSCR의 최대온도 테스트 결과를 비교하기 위한 그래프이다.8 is a graph for comparing the maximum temperature test result of the electrostatic discharge protection device of the present invention with the conventional LVTSCR.

도 7 및 도 8을 참조하면, 도 7과 도 8은 본 발명의 정전기 방전 보호소자(300)를 Synopsys사의 TCAD simulator를 이용한 결과이다.Referring to FIGS. 7 and 8, FIGS. 7 and 8 illustrate results of using the electrostatic discharge protection device 300 of the present invention using a TCAD simulator manufactured by Synopsys.

테스트 조건으로는 반도체 기판(301)의 도판트는 Boron을 사용했으며, 도판트 농도는 5×1015/cm3이다. N웰(320)은 Phosphorus를 사용했으며, 농도는 8×1012/cm3이며, P웰은 Boron을 사용하고, 농도는 8×1012/cm3이다. N-임플란트는 Arsenic를 사용하고, 농도는 1×1016/cm3이며, P-임플란트는 BF2(붕소화합물)를 사용하고, 농도는 3×1015/cm3이다. 그리고 메탈은 알루미늄을 사용했다.As a test condition, boron was used as the dopant of the semiconductor substrate 301, and the dopant concentration was 5 × 10 15 / cm 3 . The N-well 320 used was Phosphorus, the concentration was 8 × 10 12 / cm 3 , the P-well was Boron, and the concentration was 8 × 10 12 / cm 3 . Arsenic is used for the N-implant, the concentration is 1 × 10 16 / cm 3 , the B-implant is BF 2 (boron compound), and the concentration is 3 × 10 15 / cm 3 . And metal used aluminum.

전압-전류 특성을 나타내는 도 7에서와 같이, 추가적인 딥N웰(302) 상에 제2 P웰(330) 및 애노드 단자와 연결된 제1 P+영역(311)을 포함하지 않았을 경우인 LVTSCR(200)의 트리거 전압은 9.3V인 반면 딥N웰(302) 상에 P웰 및 애노드 단자와 연결된 제1 P+영역(311)을 포함 한 본 발명의 정전기 방전 보호소자(300)의 경우 7.6V로 약 1.7V정도 낮아진 트리거 전압을 확인할 수 있다.The LVTSCR 200, when not including the second P-well 330 and the first P + region 311 connected to the anode terminal on the additional deep N-well 302, as in FIG. 7 showing the voltage- The trigger voltage of the electrostatic discharge protection element 300 of the present invention including the first P + region 311 connected to the P-well and the anode terminal on the deep N-well 302 is 9.3 V, V can be confirmed.

또한, 최대온도를 나타내는 도 8과 같이, 종래의 LVTSCR(200)의 최대 온도는 437K인 반면에 본 발명에 따른 정전기 방전 보호소자(300)의 경우 LVTSCR(200)보다 62K 낮은 375K에서 ESD 전류를 방전하는 것을 확인할 수 있다. ESD 보호소자 내부온도는 감내특성과 깊은 관련이 있으며, 최대 온도가 낮은 본 발명의 정전기 방전 보호소자(300)가 높은 감내 특성을 가지고 있음을 확인 할 수 있다.8 showing the maximum temperature, the maximum temperature of the conventional LVTSCR 200 is 437K, whereas the ESD protection device 300 according to the present invention has an ESD current at 375K, 62K lower than the LVTSCR 200, Discharge can be confirmed. It can be confirmed that the ESD protection device internal temperature is deeply related to the endurance characteristics and that the electrostatic discharge protection device 300 of the present invention having a low maximum temperature has high endurance characteristics.

상술한 바와 같이 본 발명에 따른 정전기 방전 보호소자(300)는 종래에 PNP 바이폴라 트랜지스터(Q1)와 NPN 바이폴라 트랜지스터(Q2)만으로 동작하는 LVTSCR(200) 구조에서 반도체 기판(301)상에 딥N웰(302)과 딥N웰(302) 상에 제1 P웰(310) 및 제1 P+영역(311)을 추가로 형성하여 제2 PNP 바이폴라 트랜지스터(QP2)를 방전 경로 상에 추가 동작시킴으로써 감내 특성을 향상시킬 수 있다. 즉, 제2 PNP 바이폴라 트랜지스터(QP2)는 제1 PNP 바이폴라 트랜지스터(QP1)와 병렬연결 구조를 형성하여 제2 P웰(330)에 추가적인 정공전류를 주입함으로써 종래의 LVTSCR(200)보다 턴온 속도를 높일 수 있다. 또한, NPN 바이폴라 트랜지스터(QN)의 베이스 폭을 N+브릿지영역(331)과 제2 N+영역(333)을 각각 드레인과 소스로 하는 NMOS 트랜지스터(MN)의 채널폭으로 최소화하기 때문에 트리거 전압을 낮출 수 있다.As described above, the electrostatic discharge protection device 300 according to the present invention has a structure in which the deep N well (not shown) is formed on the semiconductor substrate 301 in the structure of the LVTSCR 200 which is operated only by the PNP bipolar transistor Q1 and the NPN bipolar transistor Q2, Region 310 by further forming a first P-well 310 and a first P + region 311 on the n-well 302 and the deep n-well 302 to further operate the second PNP bipolar transistor QP2 on the discharge path, Can be improved. That is, the second PNP bipolar transistor QP2 forms a parallel connection structure with the first PNP bipolar transistor QP1 to inject an additional hole current into the second P well 330, so that the turn-on speed is higher than that of the conventional LVTSCR 200 . Since the base width of the NPN bipolar transistor QN is minimized to the channel width of the NMOS transistor MN having the N + bridge region 331 and the second N + region 333 as drain and source, the trigger voltage can be lowered have.

따라서 본 발명에 따른 정전기 방전 보호소자(300)가 적용된 집적회로에 높은 안정성과 신뢰성 및 온-칩(One-Chip)화에 따른 비용 절감의 효과가 있으며, MOSFET 기반의 정전기 방전 보호소자보다 면적 대비 전류 구동 능력이 우수하여 내부회로의 설계면적 효율성이 향상되며, 모든 고전압 집적회로에 적용이 가능하므로 그 활용 분야가 매우 광범위하다.Therefore, the integrated circuit with the electrostatic discharge protection device 300 according to the present invention has high stability, reliability, and cost reduction due to one-chip, Since the current driving capability is improved, the efficiency of the design area of the internal circuit is improved, and the application field is applicable to all the high voltage integrated circuits.

한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.It should be noted that the embodiments of the present invention disclosed in the present specification and drawings are only illustrative of specific examples for the purpose of understanding and are not intended to limit the scope of the present invention. It will be apparent to those skilled in the art that other modifications based on the technical idea of the present invention are possible in addition to the embodiments disclosed herein.

301 : 반도체 기판 302 : 딥N웰
310 : 제1 P웰 311 : 제1 P+영역
320 : P웰 321 : 제1 N+영역
322 : 제2 P+영역 330 : 제2 N웰
331 : N+브릿지영역 332 : 게이트
333 : 제2 N+영역 334 : 제3 P+영역
Rnw : 제1 저항 Rpw : 제2 저항
QP1 : 제1 PNP 바이폴라 트랜지스터
QP2 : 제2 PNP 바이폴라 트랜지스터
QN : NPN 바이폴라 트랜지스터301: semiconductor substrate 302: deep N well
310: first P well 311: first P + region
320: P well 321: First N + region
322: second P + region 330: second N well
331: N + bridge region 332: gate
333: second N + region 334: third P + region
Rnw: first resistance Rpw: second resistance
QP1: first PNP bipolar transistor
QP2: second PNP bipolar transistor
QN: NPN bipolar transistor

Claims (11)

반도체 기판;
상기 반도체 기판상에 형성되는 딥N웰;
상기 딥N웰상에 형성되는 제1 P웰;
상기 딥N웰상에 형성되며, 상기 제1 P웰에 접하도록 형성되는 N웰;
상기 딥N웰상에 형성되며, 상기 N웰에 접하도록 형성되는 제2 P웰;
상기 제1 P웰상에 형성되는 제1 P+영역;
상기 N웰에 형성되는 제1 N+영역;
상기 N웰에 형성되는 제2 P+영역;
상기 N웰 및 상기 제2 P웰의 접합영역에 형성되는 N+브릿지영역;
상기 제2 P웰에 형성되는 제2 N+영역;
상기 제2 P웰에 형성되는 제3 P+영역; 및
상기 N+브릿지영역과 상기 제2 N+영역 사이의 상기 제2 P웰 표면상에 형성되는 게이트;를 포함하고,
상기 제1 P+영역, 상기 제1 N+영역 및 상기 제2 P+영역은 애노드 단자와 연결되고, 상기 게이트, 상기 제2 N+영역 및 상기 제3 P+영역은 캐소드 단자와 연결되며,
상기 제1 P+영역에 인가되는 전압이 소정의 트리거 전압에 도달할 때 상기 제1 P+영역에서 상기 제2 P웰로의 전류 경로를 형성하는 것을 특징으로 하는 정전기 방전 보호소자.A semiconductor substrate;
A deep N well formed on the semiconductor substrate;
A first P-well formed on the deep N-well;
An N well formed on the deep N well and formed in contact with the first P well;
A second P-well formed on the deep N-well, the second P-well being in contact with the N-well;
A first P + region formed on the first P-well;
A first N + region formed in the N well;
A second P + region formed in the N well;
An N + bridge region formed in a junction region of the N well and the second P well;
A second N + region formed in the second P well;
A third P + region formed in the second P well; And
And a gate formed on the second P-well surface between the N + bridge region and the second N + region,
The first P + region, the first N + region and the second P + region are connected to an anode terminal, the gate, the second N + region and the third P + region are connected to a cathode terminal,
And a current path from the first P + region to the second P-well is formed when a voltage applied to the first P + region reaches a predetermined trigger voltage. 삭제delete 제1항에 있어서,
상기 제2 P+영역, 상기 N웰 및 상기 제2 P웰에 의해 제1 PNP 바이폴라 트랜지스터가 형성되고,
상기 제1 P+영역, 상기 N웰 및 상기 제2 P웰에 의해 제2 PNP 바이폴라 트랜지스터가 형성되며,
상기 제1 N+영역, 상기 제2 P웰 및 상기 제2 N+영역에 의해 NPN 바이폴라 트랜지스터가 형성되는 것인 정전기 방전 보호소자.The method according to claim 1,
The first PNP bipolar transistor is formed by the second P + region, the N well, and the second P well,
A second PNP bipolar transistor is formed by the first P + region, the N well, and the second P well,
And an NPN bipolar transistor is formed by the first N + region, the second P well, and the second N + region. 제3항에 있어서,
상기 제1 PNP 바이폴라 트랜지스터와 상기 제2 PNP 바이폴라 트랜지스터는 베이스를 공통으로 하는 병렬연결 구조인 것인 정전기 방전 보호소자.The method of claim 3,
Wherein the first PNP bipolar transistor and the second PNP bipolar transistor are of a parallel connection structure having a common base. 제3항에 있어서,
상기 제1 PNP 바이폴라 트랜지스터와 상기 제2 PNP 바이폴라 트랜지스터는 상기 N+브릿지영역과 상기 제2 P웰에서 발생되는 애벌런치 항복(Avalanche Breakdown)에 의해 동시 턴온 되는 것인 정전기 방전 보호소자.The method of claim 3,
Wherein the first PNP bipolar transistor and the second PNP bipolar transistor are simultaneously turned on by an Avalanche Breakdown occurring in the N + bridge region and the second P well. 제3항에 있어서,
상기 제2 PNP 바이폴라 트랜지스터의 동작에 의해 상기 제2 P웰 영역으로 정공전류가 추가적으로 공급되는 것인 정전기 방전 보호소자.The method of claim 3,
And a hole current is additionally supplied to the second P-well region by operation of the second PNP bipolar transistor. 제3항에 있어서,
상기 제1 PNP 바이폴라 트랜지스터의 베이스와 상기 제2 PNP 바이폴라 트랜지스터의 베이스에 공통으로 연결되는 제1 저항; 및
상기 NPN 바이폴라 트랜지스터의 베이스에 연결되는 제2 저항을 포함하는 것인 정전기 방전 보호소자.The method of claim 3,
A first resistor commonly connected to a base of the first PNP bipolar transistor and a base of the second PNP bipolar transistor; And
And a second resistor coupled to the base of the NPN bipolar transistor. 제7항에 있어서,
상기 NPN 바이폴라 트랜지스터에 흐르는 전류는 상기 제1 저항의 전압강하에 의해 상기 제1 PNP 바이폴라 트랜지스터 및 상기 제2 PNP 바이폴라 트랜지스터의 순방향 바이어스(forward bias)를 유지하도록 하며,
상기 제1 PNP 바이폴라 트랜지스터 및 상기 제2 PNP 바이폴라 트랜지스터에 흐르는 전류는 상기 제2 저항의 전압강하에 의해 상기 NPN 바이폴라 트랜지스터의 순방향 바이어스를 유지하도록 하는 것인 정전기 방전 보호소자.8. The method of claim 7,
Wherein a current flowing through the NPN bipolar transistor causes a forward bias of the first PNP bipolar transistor and the second PNP bipolar transistor to be maintained by a voltage drop of the first resistor,
Wherein a current flowing through the first PNP bipolar transistor and the second PNP bipolar transistor causes a forward bias of the NPN bipolar transistor to be maintained by a voltage drop of the second resistor. 제1항에 있어서,
상기 제1 P+영역을 에미터(Emitter), 상기 N웰을 베이스(Base)로 하고 상기 제2 P웰을 컬렉터(Collertor)로 하는 기생 바이폴라 트랜지스터가 형성되는 것인 정전기 방전 보호소자.The method according to claim 1,
Wherein a parasitic bipolar transistor is formed in which the first P + region is an emitter, the N well is a base, and the second P well is a collector. 제1항에 있어서,
상기 게이트 및 상기 N+브릿지영역과 상기 제2 N+영역을 각각 소스와 드레인으로 하는 NMOS 트랜지스터가 형성되는 것인 정전기 방전 보호소자.The method according to claim 1,
And an NMOS transistor having the gate and the N + bridge region and the second N + region as source and drain, respectively, are formed. 제1항에 있어서,
상기 게이트는 트리거 전압 인가시에 상기 게이트 하부에 전자채널이 형성되어 상기 N+브릿지영역과 상기 제2 N+영역을 전기적으로 연결시키는 것인 정전기 방전 보호소자.
The method according to claim 1,
Wherein the gate is formed with an electron channel beneath the gate upon application of a trigger voltage to electrically connect the N + bridge region and the second N + region.
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