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KR101671552B1 - 센서, 반도체 기판 및 반도체 기판의 제조 방법 - Google Patents

센서, 반도체 기판 및 반도체 기판의 제조 방법 Download PDF

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KR101671552B1
KR101671552B1 KR1020117026327A KR20117026327A KR101671552B1 KR 101671552 B1 KR101671552 B1 KR 101671552B1 KR 1020117026327 A KR1020117026327 A KR 1020117026327A KR 20117026327 A KR20117026327 A KR 20117026327A KR 101671552 B1 KR101671552 B1 KR 101671552B1
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마사히꼬 하따
도모유끼 다까다
사다노리 야마나까
다로 이따따니
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내셔날 인스티튜트 오브 어드밴스드 인더스트리얼 사이언스 앤드 테크놀로지
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Abstract

본 발명에 따르면, 실리콘을 포함하는 베이스 기판과, 베이스 기판 상측에 설치된 시드체와, 시드체에 격자 정합 또는 의사 격자 정합하고, 광 또는 열을 흡수하여 캐리어를 생성하는 3-5족 화합물 반도체를 포함하는 광열 흡수체를 구비하고, 광열 흡수체가 광열 흡수체로 입사하는 입사광 또는 광열 흡수체에 가해지는 열에 따라서 전기 신호를 출력하는 센서가 제공된다. 또한, 실리콘을 포함하는 베이스 기판과, 베이스 기판의 상측에 형성되고, 베이스 기판의 표면을 노출하는 개구를 갖고, 결정 성장을 저해하는 저해체와, 개구의 내부에 설치된 시드체와, 시드체에 격자 정합 또는 의사 격자 정합하고, 광 또는 열을 흡수하여 캐리어를 생성하는 3-5족 화합물 반도체를 포함하는 광열 흡수체를 구비하는 반도체 기판이 제공된다.

Description

센서, 반도체 기판 및 반도체 기판의 제조 방법 {SENSOR, SEMICONDUCTOR SUBSTRATE, AND METHOD FOR MANUFACTURING SEMICONDUCTOR SUBSTRATE}
본 발명은 센서, 반도체 기판 및 반도체 기판의 제조 방법에 관한 것이다.
특허문헌 1은 신호 전송 회로가 형성된 신호 전송 회로 기판(실리콘 기판) 상측에 광전 전환부가 설치된 고체 촬상 소자를 개시한다. 광전 전환부는, 예를 들어 440 내지 480㎚에 밴드갭을 갖는 InAlP를 포함하는 제1 광전 변환층, 520 내지 580㎚에 밴드갭을 갖는 InGaAlP를 포함하는 제2 광전 변환층, 및 600㎚보다 장파장측에 밴드갭을 갖는 GaAs를 포함하는 제3 광전 변환층을 적층하여 구성되어 있다.
일본 특허 공개 제2006-66456호 공보
직접 천이형의 화합물 반도체는 광흡수에 있어서의 양자 효율이 높으므로 센서 재료에 적합하다. 그러나 실리콘 기판 상에 화합물 반도체를 에피택셜 성장시키는 경우, 실리콘 기판과 에피택셜 성장층과의 격자 상수의 차이에 기인하여, 결정층을 관통하는 결함이 형성되는 경우가 있다. 센서를 형성하는 화합물 반도체에 관통 결함이 있으면, 센서의 성능이 저하되므로 바람직하지 않다.
상기 과제를 해결하기 위해, 본 발명의 제1 태양에 있어서는, 실리콘을 포함하는 베이스 기판과, 베이스 기판의 상측에 설치된 시드체와, 시드체에 격자 정합 또는 의사 격자 정합하고, 광 또는 열을 흡수하여 캐리어를 생성하는 3-5족 화합물 반도체로 이루어지는 광열 흡수체를 구비하고, 광열 흡수체가 광열 흡수체로 입사하는 입사광 또는 광열 흡수체에 가해지는 열에 따라서 전기 신호를 출력하는 센서가 제공된다.
본 발명의 제2 태양에 있어서는, 실리콘을 포함하는 베이스 기판과, 베이스 기판의 상측에 형성되어, 베이스 기판의 표면을 노출하는 개구를 갖고, 결정 성장을 저해하는 저해체와, 개구의 내부에 설치된 시드체와, 시드체에 격자 정합 또는 의사 격자 정합하고, 광 또는 열을 흡수하여 캐리어를 생성하는 3-5족 화합물 반도체로 이루어지는 광열 흡수체를 구비하는 반도체 기판이 제공된다.
상기 센서 또는 반도체 기판은, 베이스 기판의 상측에 형성되어, 베이스 기판의 적어도 일부의 영역을 노출하는 개구를 갖고, 결정 성장을 저해하는 저해체를 더 구비하고, 시드체가 개구의 내부에 형성되어 있어도 좋다. 해당 저해체가 복수의 개구를 갖고, 해당 센서는 복수의 개구 내에 형성된 복수의 광열 흡수체를 구비해도 좋다.
해당 센서 또는 반도체 기판에 있어서는, 예를 들어 광열 흡수체가 Gax1In1-x1Ny1Pz1Asw1Sb1-y1-z1-w1(0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, 0 ≤ z1 ≤ 1, 0 ≤ w1 ≤ 1 및 0 ≤ y1 ＋ z1 ＋ w1 ≤ 1)을 갖고, 시드체가 Cx2Siy2Gez2Sn1-x2-y2-z2(0 ≤ x2 < 1, 0 ≤ y2 ≤ 1, 0 ≤ z2 ≤ 1 및 0 < x2 ＋ y2 ＋ z2 ≤ 1), 또는 Gax3In1-x3Ny3Pz3Asw2Sb1-y3-z3-w2(0 ≤ x3 ≤ 1, 0 ≤ y3 ≤ 1, 0 ≤ z3 ≤ 1, 0 ≤ w2 ≤ 1 및 0 ≤ y3 ＋ z3 ＋ w2 ≤ 1)를 포함한다. 해당 광열 흡수체는 Gax1In1-x1Ny1Pz1Asw1Sb1-y1-z1-w1(0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, 0 ≤ z1 ≤ 1, 0 ≤ w1 ≤ 1 및 0 ≤ y1 ＋ z1 ＋ w1 ≤ 1)을 포함하는 제1 층과, Gax4In1-x4Ny4Pz4Asw3Sb1-y4-z4-w3(0 ≤ x4 ≤ 1, 0 ≤ y4 ≤ 1, 0 ≤ z4 ≤ 1, 0 ≤ w3 ≤ 1 및 0 ≤ y4 ＋ z4 ＋ w3 ≤ 1)을 포함하고 금제대 폭이 제1 층의 금제대 폭보다 큰 제2 층을 적층한 초격자 구조체라도 좋다.
또한, 시드체는 Cx2Siy2Gez2Sn1-x2-y2-z2(0 ≤ x2 < 1, 0 ≤ y2 ≤ 1, 0 ≤ z2 ≤ 1 및 0 < x2 ＋ y2 ＋ z2 ≤ 1)를 포함하고, 기판과 시드체와의 계면에 접하여, 기판 내에, 조성이 Cx2Siy2'Gez2Sn1 -x2- y2 -z2(0 ≤ x2 < 1, 0 < y2' ≤ 1, 0 ≤ z2 ≤ 1, 0 < x2 ＋ y2 ＋ z2 ≤ 1 및 y2 < y2' < 1)인 계면 영역을 더 포함해도 좋다.
상기 센서 또는 반도체 기판은, 예를 들어 광열 흡수체의 측벽에 접하여 형성되고, 광열 흡수체보다도 금제대 폭이 큰 반도체 또는 광열 흡수체보다도 금제대 폭이 큰 유전체를 갖고, 측벽에서의 캐리어의 재결합을 억제하는 재결합 억제체를 더 구비한다. 광열 흡수체는 베이스 기판에 평행한 면의 중심으로부터의 거리가 보다 큰 위치에서 보다 큰 금제대 폭이 되는 조성 분포를 가져도 된다. 광열 흡수체는 x1 ≠ 1인 경우에, 중심으로부터의 거리가 보다 큰 위치에서 In의 비율이 보다 작아지는 조성 분포를 가져도 좋다.
해당 센서 또는 반도체 기판에 있어서, 베이스 기판은, 예를 들어 실리콘의 벌크 영역이 갖는 불순물과 반대인 전도형의 불순물을 갖는 불순물 영역을 갖고, 광열 흡수체는 시드체를 거쳐 불순물 영역과 전기적으로 결합되어 있다. 또한, 베이스 기판은 불순물을 갖는 불순물 영역을 갖고, 시드체는 불순물 영역에 접하여 설치되고, 복수의 광열 흡수체 중 적어도 2개의 광열 흡수체가 시드체를 거쳐 불순물 영역과 전기적으로 결합되어 있어도 좋다.
또한, 해당 센서는 입사광의 적어도 일부를 집광하여 광열 흡수체로 입사하는 집광부를 더 구비해도 좋다. 해당 집광부가 베이스 기판에 대하여, 광열 흡수체가 설치되어 있는 측과 반대측에 설치되어 있고, 입사광을 집광하여 베이스 기판을 거쳐 광열 흡수체에 입사 해당 센서는, 입사광이 광열 흡수체로 입사하는 경로에 배치된 광학 필터를 더 구비해도 좋다.
해당 센서가 베이스 기판의 상측에 형성되고, 베이스 기판의 적어도 일부의 영역을 노출하는 복수의 개구를 갖고, 결정 성장을 저해하는 저해체와, 복수의 개구에 설치된 복수의 시드체와, 각각 대응하는 복수의 시드체에 설치되고, 대응하는 시드체와 각각 격자 정합 또는 의사 격자 정합하는 복수의 광열 흡수체를 구비하고, 집광부는 복수의 광열 흡수체의 각각에 입사광의 적어도 일부를 입사해도 좋다.
또한, 해당 센서는, 예를 들어 복수의 광열 흡수체의 각각에 대응하여 베이스 기판에 형성된 복수의 증폭 소자와, 복수의 증폭 소자 및 복수의 광열 흡수체를 접속하고, 저해체 상측에 형성되어 있는 배선을 더 구비한다. 상기한 시드체가 입사광에 따라서 전기 신호를 발생해도 좋다.
본 발명의 제3 태양에 있어서는, 실리콘을 포함하는 베이스 기판의 상측에 저해체를 형성하는 단계와, 저해체에, 베이스 기판의 표면을 노출하는 개구를 형성하는 단계와, 개구의 내부에 시드체를 형성하는 단계와, 시드체를 가열하는 단계와, 가열된 시드체의 상측에, 광 또는 열을 흡수하여 캐리어를 생성하는 3-5족 화합물 반도체를 포함하는 광열 흡수체를, 시드체에 격자 정합 또는 의사 격자 정합시켜 에피택셜 성장시키는 단계를 구비하는 반도체 기판의 제조 방법이 제공된다.
해당 제조 방법은, 시드체를 가열하는 단계를 더 구비하고, 광열 흡수체를 형성하는 단계에서는, 가열된 시드체의 상측에 광열 흡수체를 에피택셜 성장시켜도 좋다. 또한, 시드체를 형성하는 단계에서는, Cx2Siy2Gez2Sn1-x2-y2-z2(0 ≤ x2 < 1, 0 ≤ y2 ≤ 1, 0 ≤ z2 ≤ 1 및 0 < x2 ＋ y2 ＋ z2 ≤ 1), 또는 Gax3In1-x3Ny3Pz3Asw2Sb1-y3-z3-w2(0 ≤ x3 ≤ 1, 0 ≤ y3 ≤ 1, 0 ≤ z3 ≤ 1, 0 ≤ w2 ≤ 1 및 0 ≤ y3 ＋ z3 ＋ w2 ≤ 1)를 포함하는 시드체를 형성하고, 시드체를 가열하는 단계에서는, 베이스 기판과 시드체와의 계면에 접하여, 베이스 기판 내에, 조성이 Cx2Siy2'Gez2Sn1 -x2- y2 - z2(0 ≤ x2 < 1, 0 < y2' ≤ 1, 0 ≤ z2 ≤ 1, 0 < x2 ＋ y2 ＋ z2 ≤ 1 및 y2 < y2' < 1)인 계면 영역을 형성하고, 광열 흡수체를 형성하는 단계에서는, Gax1In1-x1Ny1Pz1Asw1Sb1-y1-z1-w1(0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, 0 ≤ z1 ≤ 1, 0 ≤ w1 ≤ 1 및 0 ≤ y1 ＋ z1 ＋ w1 ≤ 1)을 포함하는 광열 흡수체를 에피택셜 성장시켜도 좋다.
시드체를 가열하는 단계에서는, 시드체의 흡수 계수가 저해체의 흡수 계수보다도 큰 전자파를 조사해도 좋다. 해당 전자파는, 예를 들어 레이저광이다.
도 1a는 반도체 기판(100)의 단면의 일례를 나타낸다.
도 1b는 센서(150)의 단면의 일례를 나타낸다.
도 2는 센서(200)의 단면의 일례를 나타낸다.
도 3은 센서(200)의 제조 과정에서의 단면예를 나타낸다.
도 4는 센서(200)의 제조 과정에서의 단면예를 나타낸다.
도 5는 센서(200)의 제조 과정에서의 단면예를 나타낸다.
도 6은 센서(300)의 단면의 일례를 나타낸다.
도 7은 센서(400)의 단면의 일례를 나타낸다.
도 8은 반도체 기판(100)에서의 광열 흡수체의 에너지 밴드의 일례를 나타낸다.
도 9는 센서(900)의 단면의 일례를 나타낸다.
도 10은 센서(1000)의 단면의 일례를 나타낸다.
도 11은 센서(1100)의 단면의 일례를 나타낸다.
도 12는 센서(1200)의 단면의 일례를 나타낸다.
도 13은 센서(1300)의 단면을 개략적으로 나타낸다.
도 14는 센서(1300)를 표면측으로부터 관찰한 레이저 현미경 사진이다.
도 15는 센서(1300)의 광전류-전압 특성 및 암전류-전압 특성을 나타낸다.
도 16은 Si 기판과 Ge 결정층과의 계면 근방에서의 단면 SEM 사진을 나타낸다.
도 17은 도 16의 분석 영역에서의 에너지 분산형 형광 X선 분석의 결과를 나타낸다.
도 18은 InGaP 결정의 실온 캐소드 발광에 의한 650㎚ 발광상을 나타낸다.
도 19는 InGaP 결정의 실온 캐소드 발광에 의한 700㎚ 발광상을 나타낸다.
도 20은 센서(1400)의 단면의 일례를 개략적으로 나타낸다.
도 21은 센서(1500)의 제조 과정에서의 단면예를 나타낸다.
도 22는 센서(1500)의 제조 과정에서의 단면예를 나타낸다.
도 23은 센서(1500)의 제조 과정에서의 단면예를 나타낸다.
도 24는 센서(1500)의 제조 과정에서의 단면예를 나타낸다.
도 25는 센서(1500)의 단면의 일례를 개략적으로 나타낸다.
도 1a는, 반도체 기판(100)의 단면의 일례를 나타낸다. 반도체 기판(100)은, 베이스 기판(102), 저해체(104), 시드체(110) 및 광열 흡수체(120)를 구비한다.
베이스 기판(102)은 실리콘을 포함한다. 실리콘을 포함하는 기판으로서 표면이 실리콘인 기판을 들 수 있다. 예를 들어, 베이스 기판(102)은 기판 전체가 실리콘인 Si 기판(웨이퍼), 또는 기판의 일부가 실리콘인 SOI(절연체 상 실리콘; silicon-on-insulator) 기판이다. 베이스 기판(102)은, 예를 들어 B 도핑량이 2.0 × 1019㎝-3의 Si 기판이다.
저해체(104)는 베이스 기판(102)의 상측에 형성된다. 저해체(104)는 베이스 기판(102)의 표면을 노출하는 개구(106)를 갖는다. 저해체(104)는 결정의 성장을 저해한다. 구체적으로는, 에피택셜 성장법에 의해 반도체의 결정을 성장시키는 경우에 있어서, 저해체(104)의 표면에서는 반도체 결정의 에피택셜 성장이 저해된다. 그 결과, 반도체 결정은 개구(106)의 내부에서 선택적으로 에피택셜 성장한다.
저해체(104)의 두께는, 예를 들어 0.05㎛ 이상 5㎛ 이하이다. 개구(106)의 크기는, 개구(106)의 내부에 선택 성장하는 반도체를 무전위로 형성할 수 있는 크기인 것이 바람직하다. 저해체(104)는, 예를 들어 산화실리콘층, 질화실리콘층, 산질화실리콘층 등, 또는 이들을 적층한 층이다. 저해체(104)는, 예를 들어 열 산화법 및 CVD법 등에 의해 형성된다.
시드체(110)는 개구(106)의 내부에 형성된다. 시드체(110)는, 예를 들어 베이스 기판(102)에 격자 정합 또는 의사 격자 정합하는 반도체이다. 예를 들어, 시드체(110)는 Cx2Siy2Gez2Sn1-x2-y2-z2(0 ≤ x2 < 1, 0 ≤ y2 ≤ 1, 0 ≤ z2 ≤ 1 및 0 < x2 ＋ y2 ＋ z2 ≤ 1)이다. 즉, 시드체(110)는, 예를 들어 Si, Ge의 일원계 반도체 또는 금속이다. 시드체(110)는, SiC, SiGe, SiSn, GeSn과 같은 이원계 화합물 반도체라도 좋다. 시드체(110)는, CSiGe, SiGeSn과 같은 삼원계 화합물이라도 좋다. 시드체(110)는 CSiGeSn과 같은 사원계 화합물이라도 좋다.
본 명세서에 있어서, 「의사 격자 정합」이라 함은, 완전한 격자 정합은 아니지만, 서로 접하는 2개의 반도체의 격자 상수의 차가 작아, 격자 부정합에 의한 결함의 발생이 현저하지 않은 범위에서, 서로 접하는 2개의 반도체를 적층할 수 있는 상태를 말한다. 이때, 각 반도체의 결정 격자가 탄성 변형할 수 있는 범위 내에서 변형함으로써, 상기 격자 상수의 차가 흡수된다. 예를 들어, Ge와 GaAs, InGaAs, 또는 InGaP와의 적층 상태는, 의사 격자 정합한 상태이다.
또한, 시드체(110)는 Gax3In1-x3Ny3Pz3Asw2Sb1-y3-z3-w2(0 ≤ x3 ≤ 1, 0 ≤ y3 ≤ 1, 0 ≤ z3 ≤ 1, 0 ≤ w2 ≤ 1 및 0 ≤ y3 ＋ z3 ＋ w2 ≤ 1)라도 좋다. 예를 들어, 시드체(110)는 GaAs이다.
시드체(110)가 Cx2Siy2Gez2Sn1-x2-y2-z2(0 ≤ x2 < 1, 0 ≤ y2 ≤ 1, 0 ≤ z2 ≤ 1 및 0 < x2 ＋ y2 ＋ z2 ≤ 1)를 포함하고 베이스 기판(102)과 시드체(110)와의 계면보다도 베이스 기판(102)에 가까운 측에, Cx2Siy2'Gez2Sn1 -x2- y2 - z2(0 ≤ x2 ≤ 1, 0 < y2' ≤ 1, 0 ≤ z2 ≤ 1 및 0 ≤ x2 ＋ y2 ＋ z2 ≤ 1)를 포함하는 결정층을 더 포함해도 좋다.
시드체(110)는, 복수의 층을 포함해도 좋다. 시드체(110)는 광열 흡수체(120)의 결정 성장에 적합한 결정 시드면을 제공한다. 시드체(110)는 베이스 기판(102)의 표면에 존재하는 불순물이 광열 흡수체(120)의 결정성에 악영향을 미치는 것을 억제한다. 시드체(110)는, 개구(106)의 내부에 표면을 노출하는 베이스 기판(102)에 접하여, 예를 들어 에피택셜 성장에 의해 형성된다.
광열 흡수체(120)는, 광 또는 열을 흡수하여 캐리어를 생성하는 3-5족 화합물 반도체이다. 예를 들어, 광열 흡수체(120)는 광을 흡수하면 전자 및 정공을 생성하여, 전기 신호를 출력한다. 광열 흡수체(120)는, 열을 받음으로써 증가하는 전자 및 정공의 양에 따른 전기 신호를 출력하는 열 센서로서 기능해도 좋다.
광열 흡수체(120)는, 일례로서, 시드체(110)에 격자 정합 또는 의사 격자 정합하는 Gax1In1-x1Ny1Pz1Asw1Sb1-y1-z1-w1(0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, 0 ≤ z1 ≤ 1, 0 ≤ w1 ≤ 1 및 0 ≤ y1 ＋ z1 ＋ w1 ≤ 1)이다. 광열 흡수체(120)는 복수의 층을 가져도 좋다. 광열 흡수체(120)는 헤테로 접합을 가져도 좋다. 광열 흡수체(120)는, PN 접합을 가져도 좋다.
광열 흡수체(120)는, 예를 들어 시드체(110)에 접하여, 에피택셜 성장에 의해 형성된다. 반도체 기판(100)은 시드체(110)와 광열 흡수체(120) 사이에, 다른 반도체를 구비해도 좋다. 예를 들어, 광열 흡수체(120)는 시드체(110)와 광열 흡수체(120) 사이에 형성된 버퍼층 상에서 에피택셜 성장함으로써 형성되어도 좋다.
도 1b는, 센서(150)의 단면의 일례를 나타낸다. 센서(150)는, 베이스 기판(102), 시드체(110) 및 광열 흡수체(120)를 구비한다. 센서(150)는, 반도체 기판(100)으로부터 저해체(104)를 삭제함으로써 형성되어 있다. 센서(150)에 있어서는, 반도체 기판(100)과 마찬가지로 저해체(104)를 구비하고, 저해체(104)에 형성된 개구(106)의 내부에 시드체(110)가 형성되어 있어도 좋다.
도 2는, 센서(200)의 단면의 일례를 나타낸다. 센서(200)는, 예를 들어 입사하는 광을 검출한다. 센서(200)는, 베이스 기판(202), 웰(203), 저해체(204), 제1 시드체(212), 제2 시드체(214), 애노드층(216), 드리프트층(218), 캐소드층(220), 컨택트층(222), 패시베이션층(224), 절연막(226), 상부 전극층(228) 및 배선(230)을 구비한다.
센서(200)는, 저해체(204)에 형성된 복수의 개구(206) 내부에 형성되어 있는 복수의 광열 흡수체를 구비한다. 도 2에 있어서는, 광열 흡수체(C1) 및 광열 흡수체(C2)의 2개의 광열 흡수체를 예시하지만, 센서(200)는, 더욱 많은 광열 흡수체를 구비해도 좋다. 또한, 광열 흡수체(C1) 및 광열 흡수체(C2)는, 동일한 구성을 가져도 좋다. 따라서, 이하의 설명에 있어서는 광열 흡수체(C1)를 중심으로 설명하지만, 특별히 광열 흡수체(C2)의 설명을 더하는 경우를 제외하고, 광열 흡수체(C1)에 대한 설명은 광열 흡수체(C2)에도 적용할 수 있다.
베이스 기판(202)은, 도 1a에서의 베이스 기판(102)에 대응한다. 베이스 기판(202)은, 예를 들어 불순물 원자의 도핑량이 1 × 1015㎝-3 이상 1 × 1021㎝-3의 P형 Si 기판이다. 일례로서, 베이스 기판(202)은, B의 도핑량이 2 × 1019㎝-3의 P형 Si 기판이다.
저해체(204)는 저해체(104)에 대응한다. 저해체(204)는, 예를 들어 복수의 개구(206)를 갖는다. 센서(200)는, 저해체(204)에 2개의 개구(206)가 설치되고, 각각의 개구(206)의 내부에, 제1 시드체(212) 등을 선택 성장시킴으로써 형성된다.
센서(200)가 구비하는 시드체는, 2층 구조를 가져도 좋다. 예를 들어, 광열 흡수체(C1)는 제1 시드체(212) 및 제2 시드체(214)를 갖는다. 제1 시드체(212) 및 제2 시드체(214)는, 도 1a에서의 시드체(110)에 대응한다.
제1 시드체(212) 및 제2 시드체(214)는, 각각 다른 조성을 가져도 좋다. 예를 들어, 베이스 기판(202)이 Si 기판이고, 애노드층(216)이 GaAs인 경우에, 제1 시드체(212)는 SiGe 결정이며, 제2 시드체(214)는 GaAs에 가까운 격자 상수를 갖는 Ge 결정이다. 광열 흡수체(C1)가 상기한 조성을 가짐으로써, Si와 GaAs의 격자 상수의 차이에 의한 내부 응력을 보다 효과적으로 완화할 수 있어, 결정 결함의 형성을 억제할 수 있다.
또, 본 실시 형태에 있어서, 애노드층(216), 드리프트층(218) 및 캐소드층(220)이, 베이스 기판(202)측으로부터 이 순서로 적층되어 광 센서가 구성되는 예를 설명하고 있지만, 애노드층(216), 드리프트층(218) 및 캐소드층(220)이 적층되는 순서는 반대라도 좋다. 예를 들어, 캐소드층(220), 드리프트층(218), 애노드층(216)의 순으로 베이스 기판(202)측으로부터 적층되어도 좋다. 이 경우, 캐소드층(220)은, 제2 시드체(214)에 격자 정합 또는 의사 격자 정합하는 Gax1In1-x1Ny1Pz1Asw1Sb1-y1-z1-w1(0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, 0 ≤ z1 ≤ 1, 0 ≤ w1 ≤ 1 및 0 ≤ y1 ＋ z1 ＋ w1 ≤ 1)이라도 좋다. 이하에 설명하는 실시 태양 및 실시예에 있어서, 베이스 기판을 기준으로 한 애노드층, 드리프트층 및 캐소드층의 적층 순서는, 애노드층, 드리프트층, 캐소드층의 순, 또는 캐소드층, 드리프트층, 애노드층의 순 중 어떻게든 상관없다.
제1 시드체(212)는, 불순물 원자의 도핑량이 1 × 1015㎝-3 이상 1 × 1021㎝-3 이하의 P형 SiGe이다. 일례로서, 제1 시드체(212)는 Ga, Al 또는 B의 도핑량이 2 × 1019㎝-3의 P형 Si0 .1Ge이다. 제1 시드체(212)는, 예를 들어 0.001㎛ 이상 1㎛ 이하의 두께를 갖는다. 일례로서, 제1 시드체(212)는 0.02㎛의 두께를 갖는다.
제2 시드체(214)는, 예를 들어 Ge이다. 제2 시드체(214)는, 예를 들어 0.05㎛ 이상 5㎛ 이하의 두께를 갖는다. 일례로서, 제2 시드체(214)는 2.0㎛의 두께를 갖는다.
애노드층(216), 드리프트층(218) 및 캐소드층(220)은, 도 1a에 도시한 광열 흡수체(120)에 대응한다. 애노드층(216)은, 제2 시드체(214)에 격자 정합 또는 의사 격자 정합하는 Gax1In1-x1Ny1Pz1Asw1Sb1-y1-z1-w1(0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, 0 ≤ z1 ≤ 1, 0 ≤ w1 ≤ 1 및 0 ≤ y1 ＋ z1 ＋ w1 ≤ 1)이다.
애노드층(216)은, 불순물 원자의 도핑량이 5 × 1017㎝-3 이상 1 × 1021㎝-3 이하의 P형 InGaAs이다. 일례로서, 애노드층(216)은 Zn의 도핑량이 5 × 1018㎝-3 이상의 P형 In0.03Ga0.97As이다. 애노드층(216)은, 예를 들어 0.05㎛ 이상 1㎛ 이하의 두께를 갖는다. 일례로서, 애노드층(216)은 0.5㎛의 두께를 갖는다.
애노드층(216)은, 제2 시드체(214)에 접하여, 에피택셜 성장에 의해 형성된다. 광열 흡수체(C1)는, 애노드층(216)과 제2 시드체(214) 사이에 다른 반도체층을 가져도 좋다. 예를 들어, 광열 흡수체(C1)는 애노드층(216)과 제2 시드체(214) 사이에 설치된 버퍼층을 갖는다. 이 경우에, 애노드층(216)은, 해당 버퍼층 상에서 에피택셜 성장함으로써 형성되어도 좋다.
드리프트층(218)은, 애노드층(216)에 격자 정합 또는 의사 격자 정합하는 Gax1In1-x1Ny1Pz1Asw1Sb1-y1-z1-w1(0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, 0 ≤ z1 ≤ 1, 0 ≤ w1 ≤ 1 및 0 ≤ y1 ＋ z1 ＋ w1 ≤ 1)이다. 드리프트층(218)은, 예를 들어 애노드층(216)에 접하여, 에피택셜 성장에 의해 형성된다.
드리프트층(218)은, I형 InGaAs라도 좋고, 또는 불순물 원자의 도핑량이 2 × 1016㎝-3 미만의 P형 InGaAs이다. 일례로서, 드리프트층(218)은 P형 In0.03 Ga0.97As이다. 드리프트층(218)은, 예를 들어 0.3㎛ 이상 10㎛ 이하의 두께를 갖는다. 일례로서, 드리프트층(218)은 1.5㎛의 두께를 갖는다.
캐소드층(220)은, 드리프트층(218)에 격자 정합 또는 의사 격자 정합하는 Gax1In1-x1Ny1Pz1Asw1Sb1-y1-z1-w1(0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, 0 ≤ z1 ≤ 1, 0 ≤ w1 ≤ 1 및 0 ≤ y1 ＋ z1 ＋ w1 ≤ 1)이다. 캐소드층(220)은, 드리프트층(218)에 접하여, 예를 들어 에피택셜 성장에 의해 형성된다.
캐소드층(220)은, 불순물 원자의 도핑량이 5 × 1017㎝-3 이상 1 × 1021㎝-3의 N형 InGaAs이다. 그 일례로서, 캐소드층(220)은 Si의 도핑량이 2 × 1018㎝-3 이하의 N형 In0.03Ga0.97As이다. 캐소드층(220)은, 예를 들어 0.05㎛ 이상 1㎛ 이하의 두께를 갖는다. 일례로서, 캐소드층(220)은 0.1㎛의 두께를 갖는다.
애노드층(216), 드리프트층(218) 및 캐소드층(220)은, In0 .03Ga0 .97As에 의해 구성되는 경우에, 예를 들어 1.35eV의 금제대 폭을 갖는다. 센서(200)는, 가시광 및 근적외선을 흡수하여 검지할 수 있다.
컨택트층(222)은, 그 상측에 형성되는 상부 전극층(228)과 캐소드층(220)과의 전기적 전도성을 확보하기 위해 설치된 반도체이다. 컨택트층(222)은, 예를 들어 캐소드층(220)과 동일한 전도형을 갖는다. 컨택트층(222)은, 캐소드층(220)에 격자 정합 또는 의사 격자 정합하는 반도체이다. 컨택트층(222)은, 예를 들어 캐소드층(220) 상에 에피택셜 성장법에 의해 형성된다.
컨택트층(222)은, 예를 들어 불순물 원자의 도핑량이 1 × 1018㎝-3 이상 1 × 1021㎝-3 이하의 N형 GaAs이다. 일례로서, 컨택트층(222)은 Si의 도핑량이 6 × 1018㎝-3의 N형 GaAs이다. 컨택트층(222)은, 예를 들어 0.02㎛ 이상 1㎛ 이하의 두께를 갖는다. 일례로서, 컨택트층(222)은 0.05㎛의 두께를 갖는다.
컨택트층(222)은, 예를 들어 캐소드층(220)에 접하여, 에피택셜 성장에 의해 형성된다. 광열 흡수체(C1)는, 캐소드층과 컨택트층(222) 사이에, 다른 반도체층을 가져도 좋다. 광열 흡수체(C1)는, 캐소드층과 컨택트층(222) 사이에, 예를 들어 윈도우층을 갖는다.
제1 시드체(212), 제2 시드체(214), 애노드층(216), 드리프트층(218), 캐소드층(220) 및 컨택트층(222)은, 에피택셜 성장법에 의해 형성할 수 있다. 에피택셜 성장법으로서, 화학 기상 석출법(CVD법이라 칭함), 유기 금속 기상 성장법(MOCVD법이라 칭함), 분자선 에피텍셜법(MBE법이라 칭함) 및 원자층 성장법(ALD법이라 칭함) 등을 예시할 수 있다.
예를 들어, 베이스 기판(202)의 상측에 열 산화법에 의해 저해체(204)를 형성하여, 에칭 등의 포토리소그래피법에 의해, 베이스 기판(202)의 표면을 노출하는 개구(206)를 저해체(204)에 형성한다. 그리고 MOCVD법에 의해, 해당 개구(206)의 내부에 제1 시드체(212)를 선택 성장시킨다. 계속해서, 제2 시드체(214), 애노드층(216), 드리프트층(218), 캐소드층(220) 및 컨택트층(222)을 차례로 선택 성장시킨다.
제1 시드체(212)를 개구(106)의 내부에 선택 성장시킴으로써, 제1 시드체(212)와 베이스 기판(202)과의 격자 상수의 차이에 의한 격자 결함의 생성을 억제할 수 있다. 그 결과, 결정성이 높은 제2 시드체(214), 애노드층(216), 드리프트층(218), 캐소드층(220) 및 컨택트층(222)을 얻을 수 있으므로, 센서(200)의 감도를 높일 수 있다. 제1 시드체(212), 제2 시드체(214), 애노드층(216), 드리프트층(218), 캐소드층(220) 및 컨택트층(222)은, 저해체(204)의 개구(206) 내부에 형성되어도 좋고, 개구(206)로부터 밀려 나와 저해체(204)의 상측에 그 일부가 형성되어도 좋다.
상부 전극층(228)은, 예를 들어 컨택트층(222)에 접하여 형성된다. 상부 전극층(228)은 광열 흡수체(C1)가 발생하는 전력을 외부로 출력한다. 상부 전극층(228)은, 도전성을 갖고, 광열 흡수체(C1)로 입사하는 광을 차단하지 않는 재료를 갖는다. 상부 전극층(228)의 재료로서, ITO(인듐주석 산화물) 및 ZnO 등을 예시할 수 있다. 상부 전극층(228)의 형성 방법으로서는, 스퍼터법 등을 예시할 수 있다.
웰(203)은, 베이스 기판(202)에 포함되는 실리콘에 형성되는 저저항 실리콘 결정층이다. 광열 흡수체(C1) 및 광열 흡수체(C2)는, 제1 시드체(212), 웰(203) 및 제2 시드체(214)를 거쳐, 전기적으로 결합된다. 웰(203)은, 일례로서 해당 실리콘의 벌크 영역으로부터는 전기적으로 분리되어 있다. 예를 들어, 웰(203)은 해당 실리콘과 다른 전도형을 갖는 경우에는, 웰(203)과 해당 실리콘 사이에 PN 접합이 형성되므로, 웰(203)은 해당 실리콘의 벌크 영역으로부터 전기적으로 분리된다. 광열 흡수체(C1) 및 광열 흡수체(C2)가 발생하는 전기 신호를, 웰(203) 및 상부 전극층(228) 사이로부터 취출할 수 있다.
웰(203)은, 이온 주입법에 의해 형성할 수 있다. 예를 들어, 에칭 등의 포토리소 그래피법에 의해, 베이스 기판(202)의 상측에, 웰(203)이 형성되는 예정 위치에 개구가 설치된 마스크를 형성하고 나서 이온 주입함으로써, 웰(203)을 형성할 수 있다. 예를 들어, N형 Si 베이스 기판(202)에 B를 주입하여 P형 웰(203)을 형성한다.
패시베이션층(224)은, 광열 흡수체(C1)의 측벽에 형성되어, 해당 측벽에서의 전하의 재결합을 억제한다. 패시베이션층(224)은, 애노드층(216), 드리프트층(218) 및 캐소드층(220) 등의, 광열 흡수체를 구성하는 반도체보다도 큰 금제대 폭을 가져도 좋다. 패시베이션층(224)의 재료로서, 유전체를 예시할 수 있다. 패시베이션층(224)의 형성 방법으로서, 플라즈마 CVD법, 이온 플레이팅법, 스퍼터법, CVD법, MOCVD법, MBE법 및 ALD법 등을 예시할 수 있다.
절연막(226)은, 각 광열 흡수체를 전기적으로 분리한다. 절연막(226)의 재료로서, Al2O3, SiO2 및 ZrO2 등을 예시할 수 있다. 절연막(226)은, 플라즈마 CVD법, 이온 플레이팅법, 스퍼터법, CVD법 및 MOCVD법 등에 의해 형성할 수 있다.
배선(230)은 상부 전극층(228)에 접속되어 있다. 배선(230)은 상부 전극층(228)을 거쳐, 광열 흡수체(C1)가 발생하는 전력을 취출한다. 배선(230)의 재료로서, Cu, Ag, Al 등을 예시할 수 있다. 배선(230)의 형성 방법으로서는, CVD법, 진공 증착법 및 스퍼터법 등을 예시할 수 있다.
도 3에서 도 5는, 센서(200)의 제조 과정에서의 단면예를 나타낸다. 센서(200)는 웰을 형성하는 단계, 저해체를 형성하는 단계, 시드체를 형성하는 단계, 시드체를 가열하는 단계, 광열 흡수체를 형성하는 단계, 및 패시베이션 처리를 하는 단계를 구비하는 반도체 기판을 제조하는 방법에 의해 반도체 기판을 실시한 후에, 광열 흡수체를 접속함으로써 제조된다.
웰을 형성하는 단계에 있어서는, 베이스 기판(202)에 웰(203)을 형성한다. 예를 들어, N형 실리콘 기판의 베이스 기판(202)에 P형 웰(203)을 형성하는 경우에는, 에칭 등의 포토리소그래피법에 의해, 베이스 기판(202)의 상측에, 웰(203)이 형성되는 예정 위치에 개구를 갖는 마스크를 형성하고 나서, B 이온을 주입함으로써 웰(203)을 형성할 수 있다.
저해체를 형성하는 단계에 있어서는, 도 3에 도시한 바와 같이, 베이스 기판(202)의 상측에, 베이스 기판(202)에 달하는 개구(206)를 갖는 저해체(204)를 형성한다. 저해체(204)의 형성은, 예를 들어 열 산화법에 의해, 우선 베이스 기판(202)의 전체면에 산화규소막을 형성한다. 에칭 등의 포토리소그래피법에 의해, 산화규소막에, 베이스 기판(202)의 표면을 노출하는 복수의 개구(206)를 형성함으로써, 저해체(204)를 형성할 수 있다.
시드체를 형성하는 단계에서는, 도 4에 도시한 바와 같이, 개구(206)의 내부에, 선택 에피택셜 성장법에 의해, Cx2Siy2Gez2Sn1-x2-y2-z2(0 ≤ x2 < 1, 0 ≤ y2 ≤ 1, 0 ≤ z2 ≤ 1 및 0 < x2 ＋ y2 ＋ z2 ≤ 1), 또는 Gax3In1-x3Ny3Pz3Asw2Sb1-y3-z3-w2(0 ≤ x3 ≤ 1, 0 ≤ y3 ≤ 1, 0 ≤ z3 ≤ 1, 0 ≤ w2 ≤ 1 및 0 ≤ y3 ＋ z3 ＋ w2 ≤ 1)를 포함하는 제1 시드체(212) 및 제2 시드체(214)를 형성한다. 예를 들어, MOCVD법을 이용하여, P형 SiGe의 제1 시드체(212)와, P형 Ge의 제2 시드체(214)를 에피택셜 성장시킬 수 있다.
구체적으로는, 개구(206)를 갖는 저해체(204)가 형성된 Si 베이스 기판(202)을, 감압 배럴형 MOCVD로의 가열대에 얹어 놓는다. 노 내를 고순도 수소로 충분히 치환한 후, 베이스 기판(202)의 가열을 개시한다. 결정 성장 시의 기판 온도는, 예를 들어 500℃에서 800℃이다. 베이스 기판(202)이 적절한 온도로 안정된 곳에서, 노 내에 Si 원료를 도입하고, 계속해서 Ge 원료를 도입하여, P형 SiGe의 제1 시드체(212)를 에피택셜 성장시켜도 좋다. 또한, 제1 시드체(212)의 상측에, P형 Ge의 제2 시드체(214)를 에피택셜 성장시켜도 좋다.
Si의 원료로서, 클로로실란, 디클로로실란, 트리클로로실란, 테트라클로로실란, 실란 또는 디실란을 예시할 수 있다. Ge의 원료로서, 게르마늄, 테트라메틸게르마늄[(CH3)4Ge] 등을 예시할 수 있다. 억셉터 불순물 원자를 Ga로 하여, P형의 전도형을 나타내는 불순물 원자를 포함하는 화합물로서 트리메틸갈륨(TMG)을 이용해도 좋다.
에피택셜 성장 조건의 일례로서, 반응로 내 압력 0.1atm, 성장 온도 650℃, 성장 속도 1 내지 3㎛/hr를 들 수 있다. 원료의 캐리어 가스로서, 고순도 수소를 사용할 수 있다. 후술하는 각 반도체를 형성하는 경우에 있어서도, 동일한 MOCVD법을 이용하여, 원료 가스, 노내 압력, 성장 온도, 성장 시간 등의 매개 변수를 조정함으로써, 에피택셜 성장시킬 수 있다.
시드체를 가열하는 단계에 있어서는, 제1 시드체(212) 및 제2 시드체(214)를 가열한다. 제1 시드체(212) 및 제2 시드체(214)를 가열하는 것으로, 베이스 기판(202)과 제1 시드체(212) 및 제2 시드체(214)와의 격자 상수의 차이 등에 의해 제1 시드체(212) 및 제2 시드체(214)의 내부에 발생한 전위 등의 격자 결함을 줄여, 제1 시드체(212) 및 제2 시드체(214)의 결정성을 향상시킬 수 있다. 상기 가열은, 복수회로 나눠 실시해도 좋다. 예를 들어, 제1 시드체(212) 및 제2 시드체(214)의 융점에 달하지 않는 온도에서의 고온 어닐링을 실시한 후, 고온 어닐링의 온도보다 낮은 온도에서의 저온 어닐링을 실시한다. 이러한 2단계의 어닐링을 복수 회 반복해도 좋다.
시드체를 가열하는 단계에 있어서, 베이스 기판(202)과 제1 시드체(212)와의 계면보다도 베이스 기판(202)측에, Cx2Siy2'Gez2Sn1-x2-y2-z2(0 ≤ x2 ≤ 1, 0 < y2' ≤ 1, 0 ≤ z2 ≤ 1, 0 ≤ x2 ＋ y2 ＋ z2 ≤ 1 및 y2 < y2' < 1)를 포함하는 결정층을 형성해도 좋다. 시드체를 가열하는 단계에 있어서는, 예를 들어 시드체의 흡수 계수가 저해체의 흡수 계수보다도 큰 전자파를, 시드체에 선택적으로 조사한다. 상기 전자파는, 예를 들어 레이저광이다.
제1 시드체(212) 및 제2 시드체(214)를 전부 형성한 후에 제1 시드체(212) 및 제2 시드체(214)를 가열해도 좋다. P형 SiGe의 제1 시드체(212)만을 형성한 후에, 상기 가열을 실시해도 좋다. 이 경우에, 고온 어닐링의 온도 및 시간은, 예를 들어 850 내지 900℃에서 2 내지 10분간이다. 저온 어닐링의 온도 및 시간은, 예를 들어 650 내지 780℃에서 2 내지 10분간이다.
광열 흡수체를 형성하는 단계에서, 도 4에 도시한 바와 같이, 에피택셜 성장법에 의해, 제2 시드체(214)의 상측에, 제2 시드체(214)에 격자 정합 또는 의사 격자 정합시켜, Gax1In1-x1Ny1Pz1Asw1Sb1-y1-z1-w1(0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, 0 ≤ z1 ≤ 1, 0 ≤ w1 ≤ 1 및 0 ≤ y1 ＋ z1 ＋ w1 ≤ 1)를 포함하는 애노드층(216), 드리프트층(218) 및 캐소드층(220)을 차례로 형성한다. 예를 들어, MOCVD법을 이용하여, 우선 제2 시드체(214)에 접하여, P형 In0 .03Ga0 .97As의 애노드층(216)을 에피택셜 성장시킨다. 그 후, 애노드층(216)의 상측에, 차례로 P형 In0.03Ga0.97As의 드리프트층(218) 및 N형 In0.03Ga0.97As의 캐소드층(220)을 에피택셜 성장시켜도 좋다. 또한, N형 GaAs의 컨택트층(222)을 에피택셜 성장시켜도 좋다.
As의 원료로서, 아루신(AsH3)을 예시할 수 있다. In의 원료로서, 트리메틸인듐(TMI)을 예시할 수 있다. 억셉터 불순물 원자로서 및 C, Zn 등을 예시할 수 있다. 도너 불순물 원자로서, P, Si, Se, Ge, Sn, Te 및 S 등을 예시할 수 있다.
패시베이션 처리하는 단계에 있어서는, 도 5에 도시한 바와 같이, 광열 흡수체(C1) 및 광열 흡수체(C2)의 측벽에 패시베이션층(224) 및 절연막(226)을 형성하여, 상부 전극층(228)을 형성한다. 예를 들어, MOCVD법을 이용하여, 광열 흡수체(C1) 및 광열 흡수체(C2)의 측면에, InGaP의 패시베이션층(224)을 에피택셜하게 형성한다. 절연막(226)은, 예를 들어 Al2O3막, SiO2막, ZrO2막을 스퍼터법에 의해 형성한다.
다음에, 에칭 등의 포토리소그래피법에 의해, 상부 전극층(228)을 형성하는 위치의 절연막(226)을 부분적으로 제거하여 개구를 설치하고, 컨택트층(222)을 노출한다. 계속해서, 상부 전극층(228)을 형성하는 위치에 개구가 설치된 마스크를 형성하고 나서, 스퍼터법에 의해, 예를 들어 ITO를 포함하는 상부 전극층(228)을 형성한다. 그 후, 마스크를 리프트 오프함으로써, 도 5에 도시한 바와 같이, 상부 전극층(228)을 형성한다.
광열 흡수체를 접속하는 단계에 있어서는, 도 2에 도시한 바와 같이, 배선(230)을 형성하여 광열 흡수체(C1)와 광열 흡수체(C2)를 접속한다. 예를 들어, 배선(230)을 형성하는 위치에 개구가 설치된 마스크를 형성하고 나서, 진공 증착법에 의해, 예를 들어 Al를 포함하는 금속막을 증착한다. 그 후, 마스크를 리프트 오프함으로써, 배선(230)을 형성할 수 있다.
도 2에 있어서, 광열 흡수체(C1)의 애노드층(216)과 광열 흡수체(C2)의 애노드층(216)이, 웰(203)을 거쳐 전기적으로 접속되어 있다. 따라서, 배선(230)에 의해서, 각각의 캐소드층(220)을 접속하면, 광열 흡수체(C1)와 광열 흡수체(C2)를 병렬로 접속할 수 있다.
도 6은, 센서(300)의 단면의 일례를 나타낸다. 센서(300)는, 베이스 기판(302), 웰(303), 저해체(304), 시드체(312), 버퍼층(314), 애노드층(316), 드리프트층(318), 캐소드층(320), 윈도우(321), 컨택트층(322), 패시베이션층(324), 절연막(326), 상부 전극층(328) 및 배선(330)을 구비한다.
베이스 기판(302)은, 도 2에 있어서의 베이스 기판(202)에 대응한다. 웰(303)은, 도 2에 있어서의 웰(203)에 대응한다. 저해체(304)는, 도 2에 있어서의 저해체(204)에 대응한다. 시드체(312)는, 도 2에 있어서의 제1 시드체(212)에 대응하고, 예를 들어 SiGe이다.
컨택트층(322)은, 도 2에 있어서의 컨택트층(222)에 대응한다. 패시베이션층(324)은, 도 2에 있어서의 패시베이션층(224)에 대응한다. 절연막(326)은, 도 2에 있어서의 절연막(226)에 대응한다. 상부 전극층(328)은, 도 2에 있어서의 상부 전극층(228)에 대응한다. 배선(330)은, 도 2에 있어서의 배선(230)에 대응한다. 센서(300)의 설명에 있어서, 센서(200)와 마찬가지의 구성부에 대한 설명을 생략하는 경우가 있다.
버퍼층(314)은, 애노드층(316), 드리프트층(318) 및 캐소드층(320)보다 큰 금제대 폭을 가져도 좋다. 버퍼층(314)은, 광열 흡수체(C1) 및 광열 흡수체(C2)의 광전 효과에 의해 생성한 전하의 재결합을 억제하는 반도체이다. 버퍼층(314)은, 예를 들어 시드체(312)의 상측에 형성된다. 버퍼층(314)은, 시드체(312)에 격자 정합 또는 의사 격자 정합하는 반도체이다.
버퍼층(314)은, 불순물 원자의 도핑량이 1 × 1018㎝-3 이상 5 × 1019㎝-3 이하의 P형 InP이다. 그 일례로서, 버퍼층(314)은 Zn의 도핑량이 5 × 1018㎝-3 이상의 P형 InP이다. 버퍼층(314)은, 예를 들어 0.1㎛ 이상 5㎛ 이하의 두께를 갖는다. 일례로서, 버퍼층(314)은 0.5㎛의 두께를 갖는다.
버퍼층(314)은, 시드체(312)에 접하여, 예를 들어 에피택셜 성장에 의해 형성된다. 에피택셜 성장법으로서, CVD법, MOCVD법, MBE법 및 ALD법 등을 예시할 수 있다. 예를 들어, 버퍼층(314)은, MOCVD법에 의해, 저해체(304)의 개구(306)의 내부에서 선택 성장한 시드체(312)에 접하여, 에피택셜 성장에 의해 형성된다. 버퍼층(314)은, 저해체(304)의 개구(306)의 내부에 형성되어도 좋고, 개구(306)로부터 밀려 나와, 저해체(304)의 상측에 그 일부가 형성되어도 좋다. InP의 버퍼층(314)을 형성하는 경우에는, In의 원료로서, 트리메틸인듐(TMI)을 예시할 수 있다. P의 원료로서, 포스핀(PH3)을 예시할 수 있다.
애노드층(316)은, 도 2에 있어서의 애노드층(216)에 대응한다. 애노드층(316)은, 예를 들어 버퍼층(314)에 격자 정합 또는 의사 격자 정합하는 Gax1In1-x1Ny1Pz1Asw1Sb1-y1-z1-w1(0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, 0 ≤ z1 ≤ 1, 0 ≤ w1 ≤ 1 및 0 ≤ y1 ＋ z1 ＋ w1 ≤ 1)이다.
애노드층(316)은, 불순물 원자의 도핑량이 5 × 1017㎝-3 이상 5 × 1019㎝-3 이하의 P형 InGaAs이다. 그 일례로서, 애노드층(316)은 Zn의 도핑량이 5 × 1018㎝-3 이상의 P형 In0.5Ga0.5As이다. 애노드층(316)은, 예를 들어 0.1㎛ 이상 2㎛ 이하의 두께를 갖는다. 일례로서, 애노드층(316)은 0.2㎛의 두께를 갖는다. 애노드층(316)은, 버퍼층(314)에 접하여, 예를 들어 에피택셜 성장에 의해 형성된다.
드리프트층(318)은, 도 2에 있어서의 드리프트층(218)에 대응한다. 드리프트층(318)은, 예를 들어 애노드층(316)에 격자 정합 또는 의사 격자 정합하는 Gax1In1-x1Ny1Pz1Asw1Sb1-y1-z1-w1(0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, 0 ≤ z1 ≤ 1, 0 ≤ w1 ≤ 1 및 0 ≤ y1 ＋ z1 ＋ w1 ≤ 1)이다. 드리프트층(318)은, 애노드층(316)에 접하여, 예를 들어 에피택셜 성장에 의해 형성된다.
드리프트층(318)은, I형 InGaAs라도 좋고, 또는 불순물 원자의 도핑량이 2 × 1016㎝-3 미만의 P형 InGaAs라도 좋다. 일례로서, 드리프트층(318)은 P형 In0.5Ga0.5As이다. 드리프트층(318)은 0.3㎛ 이상 10㎛ 이하의 두께를 가져도 좋다. 일례로서, 드리프트층(318)은 1.5㎛의 두께를 갖는다.
캐소드층(320)은, 도 2에 있어서의 캐소드층(220)에 대응한다. 캐소드층(320)은, 예를 들어 드리프트층(318)에 격자 정합 또는 의사 격자 정합하는 Gax1In1-x1Ny1Pz1Asw1Sb1-y1-z1-w1(0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, 0 ≤ z1 ≤ 1, 0 ≤ w1 ≤ 1 및 0 ≤ y1 ＋ z1 ＋ w1 ≤ 1)이다. 캐소드층(320)은, 드리프트층(318)에 접하여, 예를 들어 에피택셜 성장에 의해 형성된다.
캐소드층(320)은, 불순물 원자의 도핑량이 5 × 1017㎝-3 이상 5 × 1019㎝-3 이하의 N형 InGaAs이다. 일례로서, 캐소드층(320)은 Si의 도핑량이 2 × 1018㎝-3의 N형 In0.5Ga0.5As이다. 캐소드층(320)은 0.1㎛ 이상 2㎛ 이하의 두께를 갖는다. 일례로서, 캐소드층(320)은 0.1㎛의 두께를 갖는다.
애노드층(316), 드리프트층(318) 및 캐소드층(320)은, In0 .5Ga0 .5As에 의해 구성되는 경우에, 0.89eV의 금제대 폭을 갖는다. 센서(300)는 근적외선을 흡수하여 검지할 수 있다.
윈도우(321)는, 광열 흡수체의 광전 효과에 의해 생성된 전하의 재결합을 억제하는 반도체이다. 윈도우(321)는, 애노드층(316), 드리프트층(318) 및 캐소드층(320)보다 큰 금제대 폭을 가져도 좋다. 윈도우(321)는, 예를 들어 캐소드층(320)의 상측에 형성된다. 윈도우(321)는, 캐소드층(320)에 격자 정합 또는 의사 격자 정합하는 반도체이다.
윈도우(321)는, 불순물 원자의 도핑량이 5 × 1017㎝-3 이상 5 × 1019㎝-3 이하의 N형 InP이다. 일례로서, 윈도우(321)는 Si의 도핑량이 5 × 1018㎝-3의 N형 InP이다. 윈도우(321)는, 예를 들어 0.05㎛ 이상 2㎛ 이하의 두께를 갖는다. 일례로서, 윈도우(321)는 0.1㎛의 두께를 갖는다.
윈도우(321)는, 캐소드층(320)에 접하여, 예를 들어 에피택셜 성장에 의해 형성된다. 에피택셜 성장법으로서, CVD법, MOCVD법, MBE법 및 ALD법 등을 예시할 수 있다. 예를 들어, 윈도우(321)는 MOCVD법에 의해, 선택 성장한 캐소드층(320)에 접하여, 에피택셜 성장에 의해 형성된다. 윈도우(321)는, 저해체(304)의 개구(306)의 내부에 형성되어도 좋고, 개구(306)로부터 밀려 나와, 저해체(304)의 상측에 그 일부가 형성되어도 좋다. InP의 윈도우(321)를 형성하는 경우에, In의 원료로서, 트리메틸인듐(TMI)을 예시할 수 있다. P의 원료로서, 포스핀(PH3)을 예시할 수 있다.
도 7은, 센서(400)의 단면의 일례를 나타낸다. 센서(400)는 베이스 기판(402), 웰(403), 저해체(404), 개구(406), 제1 시드체(412), 제2 시드체(414), 애노드층(416), 드리프트층(418), 캐소드층(420), 컨택트층(422), 패시베이션층(424), 절연막(426), 상부 전극층(428) 및 배선(430)을 구비한다.
베이스 기판(402)은, 도 2에 있어서의 베이스 기판(202)에 대응한다. 웰(403)은, 도 2에 있어서의 웰(203)에 대응한다. 저해체(404) 및 개구(406)는, 도 2에 있어서의 저해체(204) 및 개구(206)에 대응한다. 제1 시드체(412)는, 도 2에 있어서의 제1 시드체(212)에 대응한다. 제2 시드체(414)는, 도 2에 있어서의 제2 시드체(214)에 대응하고, 예를 들어 SiGe 또는 Ge이다.
애노드층(416)은, 도 2에 있어서의 애노드층(216)에 대응한다. 캐소드층(420)은, 도 2에 있어서의 캐소드층(220)에 대응한다. 컨택트층(422)은, 도 2에 있어서의 컨택트층(222)에 대응한다. 패시베이션층(424)은, 도 2에 있어서의 패시베이션층(224)에 대응한다. 절연막(426)은, 도 2에 있어서의 절연막(226)에 대응한다.
상부 전극층(428)은, 도 2에 있어서의 상부 전극층(228)에 대응한다. 배선(430)은, 도 2에 있어서의 배선(230)에 대응한다. 센서(400)의 설명에 있어서, 센서(200)와 마찬가지의 구성부에 대해서 설명을 생략하는 경우가 있다.
드리프트층(418)은, 도 2에 있어서의 드리프트층(218)에 대응한다. 드리프트층(418)은, 예를 들어 Gax1In1-x1Ny1Pz1Asw1Sb1-y1-z1-w1(0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, 0 ≤ z1 ≤ 1, 0 ≤ w1 ≤ 1 및 0 ≤ y1 ＋ z1 ＋ w1 ≤ 1)을 포함하는 제1 층과, Gax4In1-x4Ny4Pz4Asw3Sb1-y4-z4-w3(0 ≤ x4 ≤ 1, 0 ≤ y4 ≤ 1, 0 ≤ z4 ≤ 1, 0 ≤ w3 ≤ 1 및 0 ≤ y4 ＋ z4 ＋ w3 ≤ 1)을 포함하고 금제대 폭이 제1 층의 금제대 폭보다 큰 제2 층을 적층한 초격자 구조체이다.
예를 들어, InGaAs를 제1 층, InGaAs의 금제대 폭보다 큰 금제대 폭을 갖는 GaInP를 제2 층으로 한 2층 구조를 75회 반복하여, 초격자 구조체를 형성할 수 있다. 해당 초격자 구조체에 있어서, InGaAs의 제1 층은, 예를 들어 0.003㎛ 이상0.02㎛ 이하의 두께를 갖는다. 일례로서, InGaAs의 제1 층은 0.005㎛의 두께를 갖는다. GaInP의 제2 층은 0.01㎛ 이상 0.05㎛ 이하의 두께를 가져도 좋다. 일례로서, GaInP의 제2 층은 0.013㎛의 두께를 갖는다.
드리프트층(418)이 초격자 구조를 가짐으로써, 전도대 내에 서브밴드가 형성되므로, 해당 서브밴드 간의 전자 천이에 의해, 광열 흡수체(C1) 및 광열 흡수체(C2)는 파장이 긴 광을 흡수할 수 있다. 광열 흡수체(C1) 및 광열 흡수체(C2)는, 예를 들어 해당 금제대 폭에 대응하는 원적외선 등의 광을 흡수하여 검지할 수 있다.
도 8은, 반도체 기판(100)에 있어서의 광열 흡수체의 에너지 밴드의 일례를 나타낸다. 도 8의 상부는, 반도체 기판(100)의 단면을 나타낸다. 도 8의 하부는, 광열 흡수체(120)의 에너지 밴드를 나타낸다. 횡축은, 광열 흡수체(120)에 있어서의 베이스 기판(102)에 평행하는 면 내 위치를 나타낸다. 종축은, 광열 흡수체(120)의 에너지 밴드를 나타낸다. 밑의 곡선은 가전자대의 상단부를 나타내고, 위의 곡선은 전도대의 하단부를 나타낸다. 위의 곡선과 밑의 곡선과의 간격은 금제대 폭을 나타낸다.
광열 흡수체(120)는, 예를 들어 베이스 기판(102)에 평행한 면 내에 있어서, 베이스 기판(102)에 평행한 면의 중심으로부터의 거리가 보다 큰 위치에서 보다 큰 금제대 폭이 되는 조성 분포를 갖는다. 즉, 광열 흡수체(120)는 중심부에 비교하여 주변부의 금제대 폭이 커지는 조성 분포를 가져도 좋다.
예를 들어, 도 8에 도시한 바와 같이, 광열 흡수체(120)의 중심부에 Eg1의 금제대 폭을 갖고, 주변부에 Eg1보다 큰 Eg2의 금제대 폭을 갖는다. 광열 흡수체(120)가 SiGe인 경우에, 중심부로부터 주변부에 향해 서서히 Si의 조성을 늘림으로써, 광열 흡수체(120)는, 도 8에 도시한 바와 같이 변화하는 금제대 폭을 갖는다. 광열 흡수체(120)가 Gax1In1-x1Ny1Pz1Asw1Sb1-y1-z1-w1(0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, 0 ≤ z1 ≤ 1, 0 ≤ w1 ≤ 1 및 0 ≤ y1 ＋ z1 ＋ w1 ≤ 1)인 경우에, x1 ≠ 1일 때, 중심으로부터의 거리가 보다 큰 위치에서 In의 비율이 보다 작아지는 조성 분포로 함으로써, 광열 흡수체(120)는, 도 8에 도시한 바와 같이 변화되는 금제대 폭을 갖는다.
광열 흡수체(120)의 주변부가, 중심부보다 넓은 금제대 폭 Eg2를 가짐으로써, 광전 변환에 의해 발생한 캐리어가 주변부에서 재결합하는 것을 억제할 수 있다. 상기 센서(200)에 있어서의 애노드층(216), 드리프트층(218) 및 캐소드층(220) 중 어느 한 층에 있어서도, 베이스 기판(202)에 평행한 면 내에 있어서, 도 8에 도시한 바와 같이 변화되는 금제대 폭을 가져도 좋다.
도 9는, 센서(900)의 단면의 일례를 나타낸다. 센서(900)는 베이스 기판(902), 상부 전극층(972), 배선(978), 광학 필터(979), 광열 흡수체(C1), 광열 흡수체(C2), 광열 흡수체(C3), 집광 부재(982) 및 밀봉 부재(984)를 구비한다.
베이스 기판(902)은, 센서(200)에 있어서의 베이스 기판(202)에 대응한다. 상부 전극층(972)은, 상부 전극층(228)에 대응한다. 배선(978)은 배선(230)에 대응한다. 광열 흡수체(C1), 광열 흡수체(C2) 및 광열 흡수체(C3)는, 센서(200), 센서(300) 또는 센서(400)에 있어서의 광열 흡수체(C1)에 대응한다. 이하의 설명에 있어서, 광열 흡수체(C1)를 중심으로 설명하지만, 특별히 광열 흡수체(C2) 또는 광열 흡수체(C3)의 설명을 더하는 경우를 제외하고, 광열 흡수체(C1)에 대한 설명은 광열 흡수체(C2) 및 광열 흡수체(C3)에도 적용할 수 있다.
집광 부재(982)는, 입사된 광을 집광하는 집광 부재이다. 집광 부재(982)는, 광학 렌즈이다. 집광 부재(982)는, 예를 들어 유리 또는 플라스틱 등과 같이, 광을 투과하는 재료에 의해 구성된다. 집광 부재(982)는, 광을 집속할 수 있는 렌즈 효과를 갖는 부재이다.
집광 부재(982)는, 집광한 광이 광열 흡수체(C1), 광열 흡수체(C2) 또는 광열 흡수체(C3)에 입사하도록, 배치되어 있다. 센서(900)는, 각 광열 흡수체의 각각에 대응하여 배치된 복수의 집광 부재(982)를 구비해도 좋다. 각 광열 흡수체로 입사하는 광을 집속하는 복수의 집광 부재(982)는, 도 9에 도시한 바와 같이 일체로 형성되어 있어도 좋다.
광학 필터(979)는, 예를 들어 입사광의 경로 상에 배치된다. 광학 필터(979)는, 예를 들어 광열 흡수체(C1)의 금제대 폭에 상당하는 파장보다 긴 파장의 광을 흡수 또는 반사하는 기능을 갖는다. 광학 필터(979)는, 중금속을 함유하고 내방사선 기능을 가져도 좋다.
도 9에 도시한 바와 같이, 밀봉 부재(984)를 이용하여 센서(900)가 일체가 되도록 밀봉해도 좋다. 밀봉 부재(984)는, 예를 들어 유리 또는 플라스틱 등과 같은 투명한 재료에 의해 구성된다. 밀봉 부재(984)는, 집광 부재(982)와 일체로 형성되어도 좋다. 집광 부재(982)는, 밀봉 부재(984)에 의해 보유 지지되어도 좋다.
센서(900)는, 각각의 광열 흡수체에 대응하는, 베이스 기판(902)에 형성된 증폭 소자를 구비해도 좋다. 해당 증폭 소자는, 각 광열 흡수체의 각각에, 배선(978)을 통하여 접속된다. 해당 증폭 소자는, 각 광열 흡수체가 발생하는 전기 신호를 증폭한다. 배선(978)은, 예를 들어 저해체의 상측에 형성된다.
도 10은, 센서(1000)의 단면의 일례를 나타낸다. 센서(1000)는, 베이스 기판(1002), 광열 흡수체(C1), 광열 흡수체(C2), 광열 흡수체(C3), 집광 부재(1082) 및 밀봉 부재(1084)를 구비한다. 베이스 기판(1002)은, 센서(900)에 있어서의 베이스 기판(902)에 대응한다.
센서(1000)는, 광열 흡수체(C1), 광열 흡수체(C2) 및 광열 흡수체(C3)가 설치된 베이스 기판(1002)의 면의 반대면으로부터 입사하는 광을 검출한다. 예를 들어, 입사광이 실리콘을 통과하는 적외광인 경우에는, 입사광이 베이스 기판(1002)을 통과하여 광열 흡수체(C1), 광열 흡수체(C2) 및 광열 흡수체(C3)로 입사한다.
집광 부재(1082)는, 센서(900)에 있어서의 집광 부재(982)에 대응한다. 집광 부재(1082)는, 광열 흡수체(C1), 광열 흡수체(C2) 및 광열 흡수체(C3)로 입사하는 광을 집광한다. 집광 부재(1082)는, 집광된 광이 광열 흡수체(C1), 광열 흡수체(C2) 또는 광열 흡수체(C3)로 입사하도록, 배치되어 있다. 센서(900)는, 각 광열 흡수체의 각각에 대응하여 배치된 복수의 집광 부재(1082)를 구비해도 좋다. 각 광열 흡수체로 입사하는 광을 집속하는 복수의 집광 부재(1082)는, 도 10에 도시한 바와 같이 일체로 형성되어도 좋다.
베이스 기판(1002)이 Si 기판인 경우에는, 집광 부재(1082)는 Si 베이스 기판(1002)을 투과할 수 있는 적외선을 집속하여, 광열 흡수체(C1)로 입사하는 렌즈라도 좋다. Si 베이스 기판(1002)은, Si의 금제대 폭 이상의 에너지를 갖는 광을 흡수하여, 일종의 필터 효과를 발휘한다.
도 11은, 센서(1100)의 일례를 나타낸다. 센서(1100)는, 베이스 기판(1102), 웰(1103), 저해체(1104), 상부 전극층(1172), 배선(1178), 광열 흡수체(C1), 광열 흡수체(C2) 및 광열 흡수체(C3)를 구비한다.
베이스 기판(1102)은 센서(200)에 있어서의 베이스 기판(202)에 대응한다. 웰(1103)은 웰(203)에 대응한다. 저해체(1104)는 저해체(204)에 대응한다. 상부 전극층(1172)은 상부 전극층(228)에 대응한다. 배선(1178)은 배선(230)에 대응한다. 광열 흡수체(C1), 광열 흡수체(C2) 및 광열 흡수체(C3)는, 센서(200)에 있어서의 광열 흡수체(C1)에 대응한다.
도 11에 도시한 바와 같이, 센서(1100)에 있어서, 각 광열 흡수체의 바닥부에 접하는 웰(1103)은, 서로 분리되어 독립해 있다. 배선(1178)에 의해, 광열 흡수체(C2)의 하부에 형성된 웰(1103)에 광열 흡수체(C3)의 상부 전극층(1172)을 접속하는 동시에, 광열 흡수체(C1)의 하부에 형성된 웰(1103)에 광열 흡수체(C2)의 상부 전극층(1172)을 접속하면, 광열 흡수체(C1), 광열 흡수체(C2) 및 광열 흡수체(C3)를 직렬로 접속할 수 있다. 센서(1100)가 발생하는 전기 신호는, 예를 들어 광열 흡수체(C1)에 있어서의 상부 전극층(1172)과 광열 흡수체(C3)에 있어서의 웰(1103)과의 사이로부터 출력된다.
또한, 광열 흡수체(C1)의 상부 전극층(1172), 광열 흡수체(C2)의 상부 전극층(1172) 및 광열 흡수체(C3) 상부 전극층(1172)을 배선(1178)에 의해 접속하는 동시에, 광열 흡수체(C1)의 하부에 있는 웰(1103), 광열 흡수체(C2)의 하부에 있는 웰(1103) 및 광열 흡수체(C3)의 하부에 있는 웰(1103)을 배선(1178)과 다른 배선에 의해 접속하면, 광열 흡수체(C1), 광열 흡수체(C2) 및 광열 흡수체(C3)를 병렬로 접속할 수도 있다. 이상, 3개의 광열 흡수체를 접속하는 예를 나타냈지만, 센서(1100)는, 서로 접속된 보다 많은 광열 흡수체를 구비해도 좋다.
도 12는, 센서(1200)의 일례를 나타낸다. 센서(1200)는, 베이스 기판(1202), 저해체(1204), 상부 전극층(1272), 배선(1278), 광열 흡수체(C1), 광열 흡수체(C2) 및 광열 흡수체(C3)를 구비한다.
베이스 기판(1202)은 센서(200)에 있어서의 베이스 기판(202)에 대응한다. 저해체(1204)는 저해체(204)에 대응한다. 상부 전극층(1272)은 상부 전극층(228)에 대응한다. 배선(1278)은 배선(230)에 대응한다. 광열 흡수체(C1), 광열 흡수체(C2) 및 광열 흡수체(C3)는, 센서(200)에 있어서의 광열 흡수체(C1)에 대응한다.
베이스 기판(1202)은, 기판 전체가 도전성을 갖는다. 광열 흡수체(C1), 광열 흡수체(C2) 및 광열 흡수체(C3)의 애노드층은, 예를 들어 시드체를 통해, 베이스 기판(1202)에 전기적으로 결합한다. 광열 흡수체(C1), 광열 흡수체(C2) 및 광열 흡수체(C3)의 애노드층은, 베이스 기판(1202)을 통하여, 서로 전기적으로 결합해도 좋다. 이 경우, 광열 흡수체(C1)의 상부 전극층(1272), 광열 흡수체(C2)의 상부 전극층(1272) 및 광열 흡수체(C3) 상부 전극층(1272)을 배선(1278)에 의해 접속하면, 광열 흡수체(C1), 광열 흡수체(C2) 및 광열 흡수체(C3)를 병렬로 접속할 수도 있다. 이상, 3개의 광열 흡수체를 접속하는 예를 나타냈지만, 센서(1200)는 서로 접속된, 보다 많은 광열 흡수체를 구비해도 좋다.
이상의 실시 태양에 있어서, Si를 포함하는 기판의 상측에, 개구를 갖는 저해체를 형성하여, 해당 개구 내에 선택적으로 시드체, 광열 흡수체를 에피택셜하게 성장시켰다. 이에 의해, Si와 화합물 반도체의 격자 상수의 차이에 기인하는 격자 결함을 줄여, 결정성이 높은 광열 흡수체를 형성할 수 있었다. 광열 흡수체의 결정성을 높임으로써, 안정된 특성을 갖는 센서를 얻을 수 있었다. 또한, 집광 부재를 조합함으로써, 효율적으로 광을 집속하여 광열 흡수체에 광을 입사할 수 있어, 센서의 감도를 높일 수 있었다.
(실시예 1)
도 13에 도시한 센서(1300)를 제작하였다. 실리콘을 포함하는 베이스 기판(1302)으로서, 베이스 기판(1302)의 전체가 실리콘인 p형 Si 기판을 준비하였다. 베이스 기판(1302)의 표면에, 저해체(1304)로서, 열 산화법에 의해 산화실리콘층을 형성하였다. 산화실리콘층 두께의 평균치는 0.1㎛였다. 포토리소그래피법에 의해, 저해체(1304)의 일부에 베이스 기판(1302)을 노출하는 복수의 개구(1306)를 형성하였다. 개구(1306)의 크기는 20㎛ × 20㎛로 했다.
베이스 기판(1302)을 반응로의 내부에 배치하고, 제1 시드체(1312)로서, Ge 결정층을 형성하였다. Ge 결정층은, CVD법에 의해, 개구(1306)의 내부에 선택적으로 형성하였다. Ge 결정층은, 게르마늄을 원료 가스로 이용하여, 반응로 내의 압력을 2.6kPa, 온도를 600℃로 하여, 1㎛의 두께로 성막하였다.
다음에, 반응로 중에서, Ge 결정층을 어닐링 처리하였다. 온도를 800℃, 시간을 10분간으로 하여 어닐링을 실행한 후, 온도를 680℃, 시간을 10분간으로 하는 어닐링을 10회 반복했다. 어닐링 처리는, Ge 결정층을 형성한 후, 베이스 기판(1302)을 반응로로부터 취출하는 것 없이 실시하였다.
Ge 결정층을 어닐링한 후, 제2 시드체(1314)로서 GaAs 결정층을 MOCVD법에 의해 형성하였다. GaAs 결정층은, 트리메틸갈륨 및 아루신을 원료 가스로 이용하여 결정 성장시켰다. GaAs 결정층은, 우선 550℃의 성장 온도로 GaAs 결정을 성장한 후, 성장 온도를 650℃로 하고, 반응로 내의 압력을 8.0kPa의 조건으로 성막하였다. GaAs 결정층은, 개구(1306)의 내부에서 Ge 결정층의 표면을 시드면으로서 성장하였다.
이렇게 해서 얻어진 Ge 결정층과 GaAs 결정층의 표면을 에치피트법에 의해 검사한 바, 어떠한 결정층의 표면에도 결함은 발견되지 않았다. 투과형 전자 현미경에 의해 이들 결정층의 단면 관찰을 한 바, 어떠한 결정층을 관통하는 전위도 발견되지 않았다.
이렇게 해서 얻어진 GaAs 결정층 상에, 캐소드층(1320)으로서의 GaAs 결정층 및 InGaP 결정층, 드리프트층(1318)으로서의 GaAs 결정층, 애노드층(1316)으로서의 GaAs 결정층을 베이스 기판(1302)측으로부터 이 순서로 MOCVD법에 의해 형성하였다. 애노드층(1316), 드리프트층(1318) 및 캐소드층(1320)은, 광열 흡수체(120)에 대응한다. GaAs 결정층은, 트리메틸갈륨 및 아루신을 원료 가스로 이용했다. InGaP 결정층은, 트리메틸갈륨, 트리메틸인듐 및 포스핀을 원료 가스로 이용했다. 이상과 같이 하여 반도체 기판을 제작할 수 있었다.
계속해서, 포토리소그래피법에 의한 가공을 행하여, 애노드층(1316), 드리프트층(1318) 및 캐소드층(1320)을 이용한 센서(1300)를 제작하였다. 애노드층(1316) 및 드리프트층(1318)을 에칭하여 메사 구조를 형성하고, 애노드층(1316) 상에 애노드 전극(1322)을 형성하였다. 그리고 캐소드층(1320) 상에 캐소드 전극(1324)을 형성하였다.
도 14는, 제작한 센서(1300)를 반도체 기판의 표면측으로부터 관찰한 레이저 현미경 사진이다. 도 15는, 애노드 전극(1322) 및 캐소드 전극(1324) 사이의 전류-전압 특성을, 암전류(Id) 및 광전류(Ip)에 대해 측정한 결과를 나타낸다. 도 15에 있어서 실선이 암전류(Id)를 나타내고, 파선이 광전류(Ip)를 나타낸다. 도 15에 도시한 바와 같이, 역바이어스 전압에 있어서 2자릿수 이상의 광 감도가 관찰되고, 암전류(Id) 및 광전류(Ip)의 각각에 있어서 정상적인 다이오드 특성이 관찰되었다. 즉 센서(1300)는, 정상적으로 동작하는 것이 확인되었다.
또한, 암전류(Id)의 전류-전압 특성에 있어서, 디바이스 품질의 좋고 나쁨을 결정하는 이상 인자(n값)가 1.18이었다. n값이 이상치인 1에 가까우므로, 결정성이 높은 광 흡수체가 얻어진 것을 나타내고 있다. 또한 광전류(Ip)의 전류-전압 특성에 있어서, 역방향 바이어스로부터 순방향 바이어스까지 광감도를 가지고, 고감도인 센서로서 동작하는 것을 확인할 수 있었다. 또, 이상 인자(n값)라 함은 항복하지 않은 영역에서의 pn 접합 다이오드의 전류-전압 특성을, J = J0[exp(qV/nkT)-1]의 식[단, J를 전류, V를 전압, J0을 역방향 포화 전류, q를 전기소량, k를 볼트먼 상수, T를 온도로 함]에 적용시킨 경우의 n값이며, 실험에 의해 구할 수 있다.
도 16은, Si 기판과 Ge 결정층과의 계면 근방에서의 단면 SEM 사진을 나타낸다. 도 17은, 도 16의 분석 영역에서의 에너지 분산형 형광 X선 분석의 결과를 나타낸다. 도 17에 도시한 바와 같이, 분석 영역이 Si 기판과 Ge 결정층과의 계면보다 Si 기판측에 있음에도, Ge 원소의 신호가 강하게 검출되었다. 이 결과는, Ge 원자가 Si 기판 내로 확산되어, 베이스 기판(1302)인 Si 기판과 제1 시드체(1312)인 Ge 결정층과의 계면에 접하여, SiGe인 계면 영역을 베이스 기판(1302)의 내부에 포함하는 것을 나타내고 있다.
(실시예 2)
개구(1306)의 크기를 30㎛ × 30㎛로 한 이외에는, 실시예 1과 동일하게 하여, 베이스 기판(1302)인 p형 Si 기판 상에, 저해체(1304)로서 산화실리콘층을 형성하고, 저해체(1304)의 일부에 베이스 기판(1302)을 노출하는 복수의 개구(1306)를 형성하였다. 계속해서, 실시예 1과 마찬가지로, 제1 시드체(1312)로서 Ge 결정층을 형성하고, Ge 결정층을 어닐링한 후에, 제2 시드체(1314)로서 GaAs 결정층을 형성하였다.
실시예 2에 있어서는, 제2 시드체(1314)인 GaAs 결정층 상에, 광 흡수체가 되는 InGaP 결정층을 형성하였다. 이 InGaP 결정층의 금제대 폭 근방의 전자 상태를, 캐소드 발광(CL이라고 기록) 분광법에 의해 해석하였다.
도 18은, InGaP 결정의 실온 캐소드 발광 분광에 의한 650㎚ 발광상을 나타낸다. 도 19는, InGaP 결정의 실온 캐소드 발광 분광에 의한 700㎚ 발광상을 나타낸다. 도 18에 도시한 650㎚ 발광상은, 1.91 전자 볼트(eV라고 기록)의 천이 에너지에 상당하는 발광상이며, 도 19에 도시한 700㎚ 발광상은, 1.77eV의 천이 에너지에 상당하는 발광상이다.
도 18 및 도 19로부터, 중심부의 발광 강도에 비해 주변부의 발광 강도는, 700㎚ 발광상에 있어서 낮고, 650㎚ 발광상에 있어서 높은 것을 알 수 있다. 또한, InGaP 결정층의 실온 캐소드 발광 분광 측정의 스펙트럼 분석으로부터, InGaP 결정층의 중심부에서의 금제대 폭은, 680㎚ 발광의 천이 에너지에 상당하는 1.82eV 정도였다.
이들의 결과는, InGaP 결정층이, 도 8에 도시한 바와 같은 밴드 구조, 즉 주변부가 중심부보다 넓은 금제대 폭을 갖는 밴드 구조인 것에 기인한다고 생각된다. 주변부가 중심부보다 넓은 금제대 폭을 갖기 때문에, 광전 변환에 의해 발생한 캐리어(전자 정공쌍)의 주변부에서의 재결합이 억제되어, 실시예 1에 나타낸 바와 같이, 센서(1300)가 고감도로 동작했다고 생각된다.
(실시예 3)
실시예 1과 동일하게 하여, 베이스 기판(1302)인 p형 Si 기판 상에, 저해체(1304)로서 산화실리콘층을 형성하고, 저해체(1304)의 일부에 베이스 기판(1302)을 노출하는 복수의 개구(1306)를 형성한다. 계속해서, 실시예 1과 동일하게, 제1 시드체(1312)로서 Ge 결정층을 형성하고, Ge 결정층을 어닐링하여, 이 후 제2 시드체(1314)로서 GaAs 결정층을 형성한다.
실시예 3에 있어서는, 제2 시드체(1314)인 GaAs 결정층 상에, 애노드층, 드리프트층 및 캐소드층을, 베이스 기판(1302)측으로부터 애노드층, 드리프트층, 캐소드층의 순으로 형성한다. 애노드층을 GaAs 결정층 및 InGaP 결정층, 드리프트층을 GaAs 결정층, 캐소드층을 GaAs 결정층으로 한다. 각 층은 MOCVD법에 의해 형성한다. 애노드층, 드리프트층 및 캐소드층은, 광 흡수체에 대응한다.
포토리소그래피법에 의해 애노드층, 드리프트층 및 캐소드층을 가공하여 메사 구조를 형성하고, 애노드층에 접하는 애노드 전극 및 캐소드층에 접하는 캐소드 전극을 형성한다. 이와 같이 하여 애노드층, 드리프트층 및 캐소드층을 이용한 광 센서를 제작하였다. 캐소드 전극과 애노드 전극 사이의 전류-전압 특성을 측정하여 광 센서의 동작 시험을 실시한다. 광 센서는 정상적으로 동작하는 것이 확인된다.
(실시예 4)
실시예 1과 동일하게 하여, 베이스 기판(1302)인 p형 Si 기판 상에, 저해체(1304)로서 산화실리콘층을 형성하고, 저해체(1304)의 일부에 베이스 기판(1302)을 노출하는 복수의 개구(1306)를 형성한다. 계속해서, 실시예 1과 동일하게, 베이스 기판(1302)을 반응로의 내부에 배치하여, 시드체로서 Ge 결정층을 형성하였다. 또한 반응로 중에서 Ge 결정층을 어닐링 처리한다.
Ge 결정층을 어닐링한 후, 실시예 4에 있어서는, Ge 결정층 상에 애노드층, 드리프트층 및 캐소드층을, 베이스 기판(1302)측으로부터 애노드층, 드리프트층, 캐소드층의 순으로 형성한다. 애노드층을 InGaAs 결정층, 드리프트층을 InGaAs 결정층, 캐소드층을 InGaAs 결정층으로 한다. 각 층은 MOCVD법에 의해 형성한다. 애노드층, 드리프트층 및 캐소드층은, 광 흡수체에 대응한다. InGaAs 결정층의 형성에서는, 트리메틸갈륨, 트리메틸인듐 및 아루신을 원료 가스로 이용한다. InGaAs 결정층은, 개구(1306)의 내부에서, Ge 결정층의 표면을 시드면으로서 성장시킨다. InGaAs 결정층으로 이루어지는 캐소드층 상에, GaAs 결정층으로 이루어지는 컨택트층을 MOCVD법에 의해 형성한다.
컨택트층인 GaAs 결정층 상에, 패시베이션층으로서 절연막인 SiO2층을 CVD법에 의해 형성한다. 이들에 의해, 반도체 기판을 제작한다. 포토리소그래피법에 의해 패시베이션층, 컨택트층, 애노드층, 드리프트층 및 캐소드층을 가공하여 메사 구조를 형성하고, 애노드층에 접하는 애노드 전극, 캐소드층에 접하는 캐소드 전극을 형성한다. 이와 같이 하여 애노드층, 드리프트층 및 캐소드층을 이용한 광 센서를 제작한다. 캐소드 전극과 애노드 전극 사이의 전류-전압 특성을 측정하여 광 센서의 동작 시험을 실시한다. 광 센서는 정상적으로 동작하는 것이 확인된다.
(실시예 5)
도 20은, 센서(1400)의 단면의 일례를 개략적으로 나타낸다. 실리콘을 포함하는 베이스 기판(1402)으로서, 베이스 기판(1402) 전체가 저저항 실리콘 결정인 Si 기판을 준비한다. 실시예 1과 동일하게 하여, Si 기판 상에, 저해체(1304)로서 산화실리콘층을 형성하고, 저해체(1304)의 일부에 베이스 기판(1402)을 노출하는 복수의 개구(1306)를 형성한다. 계속해서, 실시예 1과 동일하게, 제1 시드체(1312)로서 Ge 결정층을 형성하고, Ge 결정층을 어닐링하여, 이 후 제2 시드체(1314)로서 GaAs 결정층을 형성한다.
제2 시드체(1314)인 GaAs 결정층 상에, 실시예 5에 있어서는, 애노드층(1416), 드리프트층(1418) 및 캐소드층(1420)을, 베이스 기판(1402)측으로부터 애노드층(1416), 드리프트층(1418), 캐소드층(1420)의 순으로 형성한다. 애노드층(1416)을 GaAs 결정층 및 InGaP 결정층, 드리프트층(1418)을 GaAs 결정층, 캐소드층(1420)을 GaAs 결정층으로 한다. 각 층은 MOCVD법에 의해 형성한다. 애노드층(1416), 드리프트층(1418) 및 캐소드층(1420)은, 광 흡수체에 대응한다.
애노드층(1416), 드리프트층(1418) 및 캐소드층(1420)을, 포토리소그래피법에 의해 가공하여 메사 구조를 형성하고, 애노드층(1416)에 접하는 애노드 전극(1422), 캐소드층(1420)에 접하는 캐소드 전극(1424)을 형성한다. 이와 같이 하여 애노드층(1416), 드리프트층(1418) 및 캐소드층(1420)을 이용한 광 센서를 제작한다. 애노드 전극(1422)과 캐소드 전극(1424) 사이의 전류-전압 특성을 측정하여 광 센서의 동작 시험을 실시한다. 광 센서는 정상적으로 동작하는 것이 확인된다.
또한, 베이스 기판(1402)의 이면에 이면 애노드 전극(1426)을 형성하고, 캐소드 전극(1424)과 이면 애노드 전극(1426) 사이의 전류-전압 특성을 측정하여 광 센서의 동작 시험을 실시한다. 광 센서는 정상적으로 동작하는 것이 확인된다. 이 결과로부터, 광 흡수체가 저저항 실리콘 결정과 전기적으로 결합되어 있는 것을 확인할 수 있다.
(실시예 6)
실시예 1과 동일하게 하여, 베이스 기판(1302)인 p형 Si 기판 상에, 저해체(1304)로서 산화실리콘층을 형성하고, 저해체(1304)의 일부에 베이스 기판(1302)을 노출하는 복수의 개구(1306)를 형성한다. 계속해서, 실시예 1과 동일하게, 제1 시드체(1312)로서 Ge 결정층을 형성하고, Ge 결정층을 어닐링하여, 이 후 제2 시드체(1314)로서 GaAs 결정층을 형성한다.
실시예 6에 있어서는, 제2 시드체(1314)인 GaAs 결정층 상에, 캐소드층, 드리프트층 및 애노드층을, 베이스 기판(1302)측으로부터 캐소드층, 드리프트층 및 애노드층의 순으로 형성한다. 캐소드층을 GaAs 결정층 및 InGaP 결정층으로 하고, 드리프트층을 두께 20㎚의 InGaP 결정층과 두께 40㎚의 GaAs 결정층의 적층을 10주기 반복하는 구조로 이루어지는 초격자 구조로 하고, 애노드층을 GaAs 결정층으로 한다. 각 층은 MOCVD법에 의해 형성한다. 캐소드층, 드리프트층 및 애노드층은, 광 흡수체에 대응한다.
캐소드층, 드리프트층 및 애노드층을, 포토리소그래피법에 의해 가공하여 메사 구조를 형성하고, 애노드층에 접하는 애노드 전극, 캐소드층에 접하는 캐소드 전극을 형성한다. 이와 같이 하여 캐소드층, 드리프트층 및 애노드층을 이용한 광 센서를 제작한다. 캐소드 전극과 애노드 전극 사이의 전류-전압 특성을 측정하여 광 센서의 동작 시험을 실시한다. 광 센서는 정상적으로 동작하는 것이 확인된다.
(실시예 7)
도 21 내지 도 24는, 센서(1500)의 제조 과정에서의 단면예를 나타낸다. 도 25는, 센서(1500)의 단면의 일례를 개략적으로 나타낸다. 도 21에 도시한 바와 같이, 실시예 1과 동일하게 하여, 베이스 기판(1302)인 p형 Si 기판 상에, 저해체(1304)로서 산화실리콘층을 형성하고, 저해체(1304)의 일부에 베이스 기판(1302)을 노출하는 복수의 개구(1306)를 형성한다. 계속해서, 실시예 1과 동일하게, 제1 시드체(1312)로서 Ge 결정층을 형성하고, Ge 결정층을 어닐링하여, 이 후 제2 시드체(1314)로서 GaAs 결정층을 형성한다.
다음에 도 22에 도시한 바와 같이, 제2 시드체(1314)를 덮는 산화실리콘층(1502)을 형성하고, 이 후에 광 흡수체가 형성되는 영역에 개구(1504)를 형성한다. 개구(1504)의 내부에 노출되는, 제2 시드체(1314)인 GaAs 결정층 상에, 캐소드층(1506), 드리프트층(1508) 및 애노드층(1510)을, 베이스 기판(1302)측으로부터 캐소드층(1506), 드리프트층(1508) 및 애노드층(1510)의 순으로 형성한다. 캐소드층(1506)을 GaAs 결정층 및 InGaP 결정층으로 하고, 드리프트층(1508)을 GaAs 결정층으로 하고, 애노드층(1510)을 GaAs 결정층으로 한다. 각 층은 MOCVD법에 의해 형성한다. 캐소드층(1506), 드리프트층(1508) 및 애노드층(1510)은, 광 흡수체에 대응한다.
다음에 도 23에 도시한 바와 같이, 애노드층(1510)을 덮는 산화실리콘층(1512)을 형성하고, 이 후에 증폭 소자가 형성되는 영역에 개구(1514)를 형성한다. 개구(1514)의 내부에 노출되는, 제2 시드체(1314)인 GaAs 결정층 상에, 콜렉터층(1516)으로서 GaAs 결정층을, 베이스층(1518)으로서 InGaP 결정층을, 이미터층(1520)으로서 InGaAs 결정층을 MOCVD법에 의해 에피택셜 성장시킨다. 콜렉터층(1516), 베이스층(1518) 및 이미터층(1520)으로 이루어지는 에피택셜 적층 구조는, 증폭 소자인 헤테로 접합 바이폴라 트랜지스터가 된다.
다음에 도 24에 도시한 바와 같이, 애노드층(1510) 상에 있는 산화실리콘층(1512)을 제거하여 개구(1522)를 형성하고, 캐소드층(1506), 드리프트층(1508) 및 애노드층(1510)을, 포토리소그래피법에 의해 가공하여 메사 구조를 형성하고, 캐소드층(1506)에 접하는 캐소드 전극(1524), 애노드층(1510)에 접하는 애노드 전극(1526)을 형성한다. 이와 같이 하여 캐소드층(1506), 드리프트층(1508) 및 애노드층(1510)을 이용한 광 센서 소자를 제작한다. 애노드 전극(1526)과 캐소드 전극(1524) 사이의 전류-전압 특성을 측정하여 광 센서 소자의 동작 시험을 실시한다. 광 센서는 정상적으로 동작하는 것이 확인된다.
또한, 포토리소그래피법에 의해 콜렉터층(1516), 베이스층(1518) 및 이미터층(1520)을 가공하여 메사 구조를 형성하고, 콜렉터층(1516)에 접하여 콜렉터 전극(1528)을, 베이스층(1518)에 접하여 베이스 전극(1530)을, 이미터층(1520)에 접하여 이미터 전극(1532)을 형성하여 증폭 소자를 제작한다.
마지막으로, 도 25에 도시한 바와 같이, 광 센서 소자 및 증폭 소자를 덮는 절연층(1534)을 형성하고, 절연층(1534)에 에칭을 실시하여 비어 홀을 형성한다. 해당 비어 홀을 통해, 캐소드 전극(1524), 애노드 전극(1526), 콜렉터 전극(1528), 베이스 전극(1530) 및 이미터 전극(1532) 사이를 서로 접속하는 배선(1536)을 형성한다. 이상과 같이 하여, 센서(1500)를 제조한다.
절연층(1534)으로서 폴리이미드막을 들 수 있다. 배선(1536)으로서, 알루미늄, 금, 티타늄과 금의 2층 구조, 티타늄, 백금 및 금의 3층 구조 등의 금속막을 들 수 있다. 배선(1536)은, 저해체(1304)를 사이에 두고 형성되는 광 센서 소자와 증폭 소자를 접속하기 위해, 저해체(1304) 상에 형성된다. 콜렉터 전극(1528), 베이스 전극(1530) 및 이미터 전극(1532) 사이의 전기 특성을 측정하여, 증폭 소자인 헤테로 접합 바이폴라 트랜지스터의 동작 시험을 실시한다. 헤테로 접합 바이폴라 트랜지스터는 정상적인 동작이 확인된다.
또, 배선(1536)을 형성할 수 있는 경우에는 절연층(1534)은 필요가 없다. 또한, 저해체(1304)와 산화실리콘층(1502) 사이, 또는 산화실리콘층(1502)과 산화실리콘층(1512) 사이에 배선을 형성하여, 해당 배선을 배선(1536)과의 연결에 이용해도 좋다.
100 : 반도체 기판 102 : 베이스 기판
104 : 저해체 106 : 개구
110 : 시드체 120 : 광열 흡수체
150 : 센서 200 : 센서
202 : 베이스 기판 203 : 웰
204 : 저해체 206 : 개구
212 : 제1 시드체 214 : 제2 시드체
216 : 애노드층 218 : 드리프트층
220 : 캐소드층 222 : 컨택트층
224 : 패시베이션층 226 : 절연막
228 : 상부 전극층 230 : 배선
300 : 센서 302 : 베이스 기판
303 : 웰 304 : 저해체
306 : 개구 312 : 시드체
314 : 버퍼층 316 : 애노드층
318 : 드리프트층 320 : 캐소드층
321 : 윈도우 322 : 컨택트층
324 : 패시베이션층 326 : 절연막
328 : 상부 전극층 330 : 배선
400 : 센서 402 : 베이스 기판
403 : 웰 404 : 저해체
406 : 개구 412 : 제1 시드체
414 : 제2 시드체 416 : 애노드층
418 : 드리프트층 420 : 캐소드층
422 : 컨택트층 424 : 패시베이션층
426 : 절연막 428 : 상부 전극층
430 : 배선 900 : 센서
902 : 베이스 기판 972 : 상부 전극층
978 : 배선 979 : 광학 필터
982 : 집광 부재 984 : 밀봉 부재
1000 : 센서 1002 : 베이스 기판
1082 : 집광 부재 1084 : 밀봉 부재
1100 : 센서 1102 : 베이스 기판
1103 : 웰 1104 : 저해체
1172 : 상부 전극층 1178 : 배선
1200 : 센서 1202 : 베이스 기판
1204 : 저해체 1272 : 상부 전극층
1278 : 배선 1300 : 센서
1302 : 베이스 기판 1304 : 저해체
1306 : 개구 1312 : 제1 시드체
1314 : 제2 시드체 1316 : 애노드층
1318 : 드리프트층 1320 : 캐소드층
1322 : 애노드 전극 1324 : 캐소드 전극
1400 : 센서 1402 : 베이스 기판
1416 : 애노드층 1418 : 드리프트층
1420 : 캐소드층 1422 : 애노드 전극
1424 : 캐소드 전극 1426 : 이면 애노드 전극
1500 : 센서 1502 : 산화실리콘층
1504 : 개구 1506 : 캐소드층
1508 : 드리프트층 1510 : 애노드층
1512 : 산화실리콘층 1514 : 개구
1516 : 콜렉터층 1518 : 베이스층
1520 : 이미터층 1522 : 개구
1524 : 캐소드 전극 1526 : 애노드 전극
1528 : 콜렉터 전극 1530 : 베이스 전극
1532 : 이미터 전극 1534 : 절연층
1536 : 배선

Claims (33)

  1. 실리콘을 포함하는 베이스 기판과,
    상기 베이스 기판의 상측에 형성되고, 상기 베이스 기판의 적어도 일부의 영역을 노출하는 개구를 갖고, 결정 성장을 저해하는 저해체와,
    상기 개구의 내부의 상기 베이스 기판의 상측에 설치되고, Cx2Siy2Gez2Sn1-x2-y2-z2(0 ≤ x2 < 1, 0 ≤ y2 ≤ 1, 0 ≤ z2 ≤ 1 및 0 < x2 ＋ y2 ＋ z2 ≤ 1)를 포함하는 시드체와,
    상기 시드체에 격자 정합 또는 의사 격자 정합하고, 광 또는 열을 흡수하여 캐리어를 생성하는 3-5족 화합물 반도체를 포함하는 광열 흡수체와,
    상기 베이스 기판과 상기 시드체와의 계면에 접하여, 상기 베이스 기판 내에, 조성이 Cx2Siy2'Gez2Sn1-x2-y2'-z2(0 < x2 ≤ 1, 0 < y2' ≤ 1, 0 ≤ z2 ≤ 1, 0 < x2 ＋ y2' ＋ z2 ≤ 1 및 y2 < y2' < 1)인 계면 영역
    을 구비하며,
    상기 광열 흡수체가 상기 광열 흡수체로 입사하는 입사광 또는 상기 광열 흡수체에 가해지는 열에 따라서 전기 신호를 출력하는 센서.
  2. 삭제
  3. 제1항에 있어서, 상기 광열 흡수체가 Gax1In1-x1Ny1Pz1Asw1Sb1-y1-z1-w1(0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, 0 ≤ z1 ≤ 1, 0 ≤ w1 ≤ 1 및 0 ≤ y1 ＋ z1 ＋ w1 ≤ 1)을 갖는 센서.
  4. 제3항에 있어서, 상기 광열 흡수체가 Gax1In1-x1Ny1Pz1Asw1Sb1-y1-z1-w1(0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, 0 ≤ z1 ≤ 1, 0 ≤ w1 ≤ 1 및 0 ≤ y1 ＋ z1 ＋ w1 ≤ 1)을 포함하는 제1 층과, Gax4In1-x4Ny4Pz4Asw3Sb1-y4-z4-w3(0 ≤ x4 ≤ 1, 0 ≤ y4 ≤ 1, 0 ≤ z4 ≤ 1, 0 ≤ w3 ≤ 1 및 0 ≤ y4 ＋ z4 ＋ w3 ≤ 1)을 포함하고 금제대 폭이 상기 제1 층의 금제대 폭보다 큰 제2 층을 적층한 초격자 구조체인 센서.
  5. 삭제
  6. 제4항에 있어서, 상기 광열 흡수체의 측벽에 접하여 형성되고, 상기 광열 흡수체보다도 금제대 폭이 큰 반도체 또는 상기 광열 흡수체보다도 금제대 폭이 큰 유전체를 갖고, 상기 측벽에서의 상기 캐리어의 재결합을 억제하는 재결합 억제체를 더 구비하는 센서.
  7. 제6항에 있어서, 상기 광열 흡수체는 상기 베이스 기판에 평행한 면의 중심으로부터의 거리가 보다 큰 위치에서 보다 큰 금제대 폭이 되는 조성 분포를 갖는 센서.
  8. 제7항에 있어서, 상기 광열 흡수체는 x1 ≠ 1인 경우에, 상기 중심으로부터의 거리가 보다 큰 위치에서 In의 비율이 보다 작아지는 조성 분포를 갖는 센서.
  9. 제1항에 있어서, 상기 베이스 기판은 상기 실리콘의 벌크 영역이 갖는 불순물과 반대인 전도형의 불순물을 갖는 불순물 영역을 갖고,
    상기 광열 흡수체는 상기 시드체를 통해 상기 불순물 영역과 전기적으로 결합되어 있는 센서.
  10. 제1항에 있어서, 상기 저해체가 복수의 상기 개구를 갖고, 상기 복수의 개구 내에 형성된 복수의 상기 광열 흡수체를 구비하는 센서.
  11. 제10항에 있어서, 상기 베이스 기판은 불순물을 갖는 불순물 영역을 갖고,
    상기 시드체는 상기 불순물 영역에 접하여 설치되고,
    상기 복수의 광열 흡수체 중 적어도 2개의 광열 흡수체가 상기 시드체를 통해 상기 불순물 영역과 전기적으로 결합되어 있는 센서.
  12. 제1항에 있어서, 상기 입사광의 적어도 일부를 집광하여 상기 광열 흡수체로 입사하는 집광부를 더 구비하는 센서.
  13. 제12항에 있어서, 상기 입사광이 상기 광열 흡수체로 입사하는 경로에 배치된 광학 필터를 더 구비하는 센서.
  14. 제12항에 있어서, 상기 베이스 기판의 상측에 형성되고, 상기 베이스 기판 의 적어도 일부의 영역을 노출하는 복수의 개구를 갖고, 결정 성장을 저해하는 저해체와,
    상기 복수의 개구에 설치된 복수의 시드체와,
    각각 대응하는 상기 복수의 시드체에 설치되고, 대응하는 상기 시드체와 각각 격자 정합 또는 의사 격자 정합하는 복수의 광열 흡수체를 구비하고,
    상기 집광부는 상기 복수의 광열 흡수체의 각각에 상기 입사광의 적어도 일부를 입사하는 센서.
  15. 제14항에 있어서, 상기 복수의 광열 흡수체의 각각에 대응하여 상기 베이스 기판에 형성된 복수의 증폭 소자와,
    상기 복수의 증폭 소자 및 상기 복수의 광열 흡수체를 접속하고, 상기 저해체 상에 형성되어 있는 배선을 더 구비하는 센서.
  16. 제13항에 있어서, 상기 집광부가 상기 베이스 기판에 대하여 상기 광열 흡수체가 설치되어 있는 측과 반대인 측에 설치되어 있고, 상기 입사광을 집광하여 상기 베이스 기판을 통해 상기 광열 흡수체로 입사하는 센서.
  17. 제1항에 있어서, 상기 시드체가 상기 입사광에 따라서 전기 신호를 발생하는 센서.
  18. 실리콘을 포함하는 베이스 기판과,
    상기 베이스 기판의 상측에 형성되고, 상기 베이스 기판의 적어도 일부의 영역을 노출하는 개구를 갖고, 결정 성장을 저해하는 저해체와,
    상기 개구의 내부의 상기 베이스 기판의 상측에 설치되고, Cx2Siy2Gez2Sn1-x2-y2-z2(0 ≤ x2 < 1, 0 ≤ y2 ≤ 1, 0 ≤ z2 ≤ 1 및 0 < x2 ＋ y2 ＋ z2 ≤ 1)를 포함하는 시드체와,
    상기 시드체에 격자 정합 또는 의사 격자 정합하고, 광 또는 열을 흡수하여 캐리어를 생성하는 3-5족 화합물 반도체를 포함하는 광열 흡수체와,
    상기 베이스 기판과 상기 시드체와의 계면에 접하여, 상기 베이스 기판 내에 조성이 Cx2Siy2'Gez2Sn1-x2-y2'-z2(0 < x2 ≤ 1, 0 < y2' ≤ 1, 0 ≤ z2 ≤ 1, 0 < x2 ＋ y2' ＋ z2 ≤ 1 및 y2 < y2' < 1)인 계면 영역
    을 구비하는 반도체 기판.
  19. 삭제
  20. 제18항에 있어서, 상기 광열 흡수체가 Gax1In1-x1Ny1Pz1Asw1Sb1-y1-z1-w1(0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, 0 ≤ z1 ≤ 1, 0 ≤ w1 ≤ 1 및 0 ≤ y1 ＋ z1 ＋ w1 ≤ 1)을 갖는 반도체 기판.
  21. 제20항에 있어서, 상기 광열 흡수체가 Gax1In1-x1Ny1Pz1Asw1Sb1-y1-z1-w1(0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, 0 ≤ z1 ≤ 1, 0 ≤ w1 ≤ 1 및 0 ≤ y1 ＋ z1 ＋ w1 ≤ 1)을 포함하는 제1 층과, Gax4In1-x4Ny4Pz4Asw3Sb1-y4-z4-w3(0 ≤ x4 ≤ 1, 0 ≤ y4 ≤ 1, 0 ≤ z4 ≤ 1, 0 ≤ w3 ≤ 1 및 0 ≤ y4 ＋ z4 ＋ w3 ≤ 1)을 포함하고 금제대 폭이 상기 제1 층의 금제대 폭보다 큰 제2 층을 적층한 초격자 구조체인 반도체 기판.
  22. 삭제
  23. 제18항에 있어서, 상기 광열 흡수체의 측벽에 접하여 형성되고, 상기 광열 흡수체보다도 금제대 폭이 큰 반도체 또는 상기 광열 흡수체보다도 금제대 폭이 큰 유전체를 갖고, 상기 측벽에서의 상기 캐리어의 재결합을 억제하는 재결합 억제체를 더 구비하는 반도체 기판.
  24. 제23항에 있어서, 상기 광열 흡수체는 상기 베이스 기판에 평행한 면의 중심으로부터의 거리가 보다 큰 위치에서 보다 큰 금제대 폭이 되는 조성 분포를 갖는 반도체 기판.
  25. 제24항에 있어서, 상기 광열 흡수체는 x1 ≠ 1인 경우에, 상기 중심으로부터의 거리가 보다 큰 위치에서 In의 비율이 보다 작아지는 조성 분포를 갖는 반도체 기판.
  26. 제18항에 있어서, 상기 베이스 기판은 상기 실리콘의 벌크 영역이 갖는 불순물과 반대인 전도형의 불순물을 갖는 불순물 영역을 갖고,
    상기 광열 흡수체는 상기 시드체를 거쳐 상기 불순물 영역과 전기적으로 결합되어 있는 반도체 기판.
  27. 제18항에 있어서, 상기 저해체가 복수의 상기 개구를 갖고, 상기 복수의 개구 내에 형성된 복수의 상기 광열 흡수체를 구비하는 반도체 기판.
  28. 제27항에 있어서, 상기 베이스 기판은 불순물을 갖는 불순물 영역을 갖고,
    상기 시드체는 상기 불순물 영역에 접하여 설치되고,
    상기 복수의 광열 흡수체 중 적어도 2개의 광열 흡수체가 상기 시드체를 통해 상기 불순물 영역과 전기적으로 결합되어 있는 반도체 기판.
  29. 실리콘을 포함하는 베이스 기판의 상측에 저해체를 형성하는 단계와,
    상기 저해체에 상기 베이스 기판의 표면을 노출하는 개구를 형성하는 단계와,
    상기 개구의 내부에 시드체를 형성하는 단계와,
    상기 시드체를 가열하는 단계와,
    상기 가열된 상기 시드체의 상측에, 광 또는 열을 흡수하여 캐리어를 생성하는 3-5족 화합물 반도체를 포함하는 광열 흡수체를, 상기 시드체에 격자 정합 또는 의사 격자 정합시켜 에피택셜 성장시키는 단계
    를 구비하며,
    상기 시드체를 형성하는 단계에 있어서는, Cx2Siy2Gez2Sn1-x2-y2-z2(0 ≤ x2 < 1, 0 ≤ y2 ≤ 1, 0 ≤ z2 ≤ 1 및 0 < x2 ＋ y2 ＋ z2 ≤ 1)를 포함하는 상기 시드체를 형성하고,
    상기 시드체를 가열하는 단계에 있어서는, 상기 베이스 기판과 상기 시드체와의 계면에 접하여, 상기 베이스 기판 내에, 조성이 Cx2Siy2'Gez2Sn1-x2-y2'-z2(0 < x2 ≤ 1, 0 < y2' ≤ 1, 0 ≤ z2 ≤ 1, 0 < x2 ＋ y2' ＋ z2 ≤ 1 및 y2 < y2' < 1)인 계면 영역을 형성하는, 반도체 기판의 제조 방법.
  30. 제29항에 있어서, 상기 광열 흡수체를 형성하는 단계에 있어서는, 상기 가열된 상기 시드체의 상측에 상기 광열 흡수체를 에피택셜 성장시키는, 반도체 기판의 제조 방법.
  31. 제30항에 있어서, 상기 광열 흡수체를 형성하는 단계에 있어서는, Gax1In1-x1Ny1Pz1Asw1Sb1-y1-z1-w1(0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, 0 ≤ z1 ≤ 1, 0 ≤ w1 ≤ 1 및 0 ≤ y1 ＋ z1 ＋ w1 ≤ 1)을 포함하는 상기 광열 흡수체를 에피택셜 성장시키는, 반도체 기판의 제조 방법.
  32. 제30항에 있어서, 상기 시드체를 가열하는 단계에 있어서는, 상기 시드체의 흡수 계수가 상기 저해체의 흡수 계수보다도 큰 전자파를 조사하는, 반도체 기판의 제조 방법.
  33. 제32항에 있어서, 상기 전자파는 레이저광인, 반도체 기판의 제조 방법.
KR1020117026327A 2009-06-05 2010-06-03 센서, 반도체 기판 및 반도체 기판의 제조 방법 KR101671552B1 (ko)

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