JP2019009248A

JP2019009248A - 半導体積層構造

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Publication number: JP2019009248A
Application number: JP2017122847A
Authority: JP
Inventors: 亮中尾; Akira Nakao; 拓郎藤井; Takuro Fujii
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2017-06-23
Filing date: 2017-06-23
Publication date: 2019-01-17

Abstract

【課題】シリコン基板の上に、転位密度を低減した上で格子不整合を解消してＧａＡｓの層が形成できるようにする。【解決手段】シリコンから構成された基板１０１と、基板１０１の上に形成されたＳｉ1-xＧｅx（０≦ｘ≦１）から構成された歪超格子層１０２と、歪超格子層１０２の上に形成されたＧａＡｓ層１０３とを備える。基板１０１は、例えば、主表面を（１００）面とした単結晶Ｓｉから構成されている。歪超格子層１０２は、例えば、Ｓｉ1-xＧｅx（０＜ｘ＜１）から構成された第１半導体層１２１と、Ｇｅから構成された第２半導体層１２２とが、互いに交互に積層されている。【選択図】図１

Description

本発明は、シリコンからなる基板の上に歪超格子層を介してＧａＡｓの層を積層した半導体積層構造に関する。

半導体は、電子デバイスや光デバイスの材料として用いられている。デバイスとして利用される半導体の多くは層構造とされている。このように用いられる半導体層は、母材となる半導体やサファイアなどの基板上に、結晶成長装置を用いて結晶成長させることで形成している。

元来、結晶成長は、基板に対して格子整合するように行われてきたが、サファイア基板上へのＧａＮの成長やＳｉ基板上への化合物半導体成長など、格子不整合系の成長も行われるようになってきている。

格子不整合系の結晶成長では、多くの場合バッファ層を用い、このバッファ層に格子緩和を伴う成長となり、電子・光デバイスを形成する上では、格子緩和するバッファ層の格子緩和率の制御が重要となる（非特許文献１参照）。

また、格子不整合系の成長で高品質な電子・光デバイスを形成する上では、格子不整合に伴う貫通転位密度を低減することが重要となる。

近年は、半導体積層構造としてＳｉ基板上にＧｅで形成された緩衝層を介してＧａＡｓ層を積層させる構造が提案されてきている（例えば、非特許文献２）。これは、Ｇｅの格子定数（室温でおよそ０．５６５８ｎｍ）が、ＧａＡｓの格子定数（室温でおよそ０．５６５３３ｎｍ）とおおよそ等しいためである。しかし、ＧａＡｓに対してＧｅは僅かに結晶格子定数が大きい。

Ｇｅによる緩衝層は、ＣＶＤ（Chemical Vapor Deposition）法などにより、Ｓｉ基板上に結晶成長されるが、ＳｉとＧｅの格子定数差により多量の貫通転位が緩衝層中に導入される。このような貫通転位を低減させる方法として、一般的に緩衝層を成長した後に加熱処理が行われる。

Ｓｉ基板上にＧｅによる緩衝層を成長した直後の転位密度は、典型的に１０⁸ｃｍ^-2程度であるが、上述した成長後の加熱処理により、１０⁶ｃｍ^-2程度まで転位密度が低減可能とされている。例えば、緩衝層などを用いて光デバイス等を作製しようとした場合には、更に転位密度を低減させることが望ましい。

一方、緩衝層の成長後に加熱処理を行うと、加熱処理の時に原子の再配列が行われて結晶性が向上する。しかしながら、緩衝層とＳｉ基板との熱膨張係数差に起因して降温時に緩衝層に歪が生じる。一般的に、加熱処理の温度は、ＧａＡｓやＧｅを成長する温度よりも高温で実施される。結晶再配列のためこの加熱温度においてＧｅによる緩衝層は格子が完全に緩和し、無歪状態となる。

伸長性の歪が導入されると、Ｇｅによる緩衝層は基板平面方向に格子が伸びるため、緩衝層の基板面内方向格子定数は、ＧａＡｓから更に乖離してしまう（例えば、非特許文献３）。

格子不整合度が大きくなる場合、無転位に結晶を作製できる膜厚（臨界膜厚）が小さくなってしまい、高品質な半導体デバイスの作製を困難とする。

Ｇｅによる緩衝層を用いる場合、転位密度低減のための成長後の加熱処理は不可欠であるため、上述したＳｉとＧｅとの熱膨張係数差に起因した格子不整合の問題を解決することは困難である。

一方、Ｇｅよりも小さい格子定数を持つ緩衝層用の材料の候補としてＳｉＧｅが考えられる。

ＳｉＧｅは、ＳｉとＧｅの組成比により格子定数をＳｉとＧｅの間で自由に変化させることができる。このため、Ｇｅに代えてＳｉＧｅより緩衝層を構成することで、熱膨張係数差から生じるＧａＡｓ層との格子不整合は解消することができる。

しかし、ＳｉＧｅからなるバルク状の緩衝層をＳｉ基板の上に成長させたとしても、Ｇｅに比べて更に転位密度を低減させることは容易ではなく、これらに代えて転位密度低減とＧａＡｓとの格子不整合解消を両立する技術が求められている。

D. Lee, et al., "Characterization of metamorphic InxAl1-xAs/ＧａＡｓ buffer layers using reciprocal space mapping", Journal of Applied Physics, vol. 101, 063523, 2007. A. Lee et al., "Continuous-wave InAs/GaAs quantum-dot laser diodes monolithically grown on Si substrate with low threshold current densities.", Opt. Express, vol. 20, no. 20, pp. 22181-22187, 2012. J. M. Hartmann et al., "Reduced pressure-chemical vapor deposition of Ｇｅ thick layers on Ｓｉ(001) for 1.3-1.55-μm photodetection", Journal of Applied Physics, vol. 95, no. 10, pp. 5905-5913, 2004. R. Hull et al., "Role of strained layer superlattices in misfit dislocation reduction in growth of epitaxial Ge0.5Si0.5 alloys on Si(100) substrates", Journal of Applied Physics, vol. 65, no. 12, pp. 4723-4729, 1989. B. W. Dodson and J. Y. Tsao, "Relaxation of strained-layer semiconductor structures via plastic flow", Applied Physics Letters, vol. 51, no. 17, pp. 1325-1327, 1987.

上述したように、従来では、シリコン基板の上に、転位密度を低減した上で格子不整合を解消してＧａＡｓの層を形成することが容易ではないという問題があった。

本発明は、以上のような問題点を解消するためになされたものであり、シリコン基板の上に、転位密度を低減した上で格子不整合を解消してＧａＡｓの層が形成できるようにすることを目的とする。

本発明に係る半導体積層構造は、シリコンから構成された基板と、基板の上に形成されたＳｉ_1-xＧｅ_xから構成された歪超格子層と、歪超格子層の上に形成されたＧａＡｓ層とを備える。

上記半導体積層構造において、歪超格子層の平均格子定数は、ＧａＡｓ層の形成温度におけるＧａＡｓの格子定数と整合していればよい。

上記半導体積層構造において、歪超格子層は、Ｓｉ_1-xＧｅ_x（０．８８≦ｘ≦０．９９）から構成された第１半導体層と、Ｇｅから構成された第２半導体層とから構成されていればよい。また、歪超格子層は、Ｓｉ_1-xＧｅ_x（０．９３≦ｘ≦０．９４６）から構成された第１半導体層と、Ｇｅから構成された第２半導体層とから構成されているとよりよい。

上記半導体積層構造において、歪超格子層を構成する各層は、厚さ１０ｎｍとされていればよい。

上記半導体積層構造において、歪超格子層とＧａＡｓ層との間に形成され、ＳｉＧｅまたはＧｅから構成された緩衝層を備えるようにしてもよい。また、基板と歪超格子層との間に形成され、ＳｉＧｅまたはＧｅから構成された緩衝層を備えるようにしてもよい。

以上説明したように、本発明によれば、シリコンから構成された基板の上にＳｉ_1-xＧｅ_xから構成された歪超格子層を形成し、この上に、ＧａＡｓ層を形成したので、シリコン基板の上に、転位密度を低減した上で格子不整合を解消してＧａＡｓの層が形成できるという優れた効果が得られる。

図１は、本発明の実施の形態における半導体積層構造の構成を示す断面図である。図２は、比較のための半導体積層構造の構成を示す断面図である。図３は、本発明の実施の形態における半導体積層構造の製造方法例を説明するためのフローチャートである。図４は、ＧａＡｓ層１０３の歪と臨界膜厚との関係を示す特性図である。図５は、歪超格子層１０２を構成するＳｉＧｅ（第１半導体層）のＧｅ組成と臨界膜厚の関係を示す特性図である。図６は、第１半導体層１２１のＧｅ組成に対して歪超格子１周期分における転位密度の低減効果示す特性図である。

以下、本発明の実施の形態における半導体積層構造について図１を参照して説明する。この半導体積層構造は、シリコンから構成された基板１０１と、基板１０１の上に形成されたＳｉ_1-xＧｅ_x（０≦ｘ≦１）から構成された歪超格子層１０２と、歪超格子層１０２の上に形成されたＧａＡｓ層１０３とを備える。

基板１０１は、例えば、主表面を（１００）面とした単結晶Ｓｉから構成されている。歪超格子層１０２は、例えば、Ｓｉ_1-xＧｅ_x（０＜ｘ＜１）から構成された第１半導体層１２１と、Ｇｅから構成された第２半導体層１２２とが、互いに交互に積層されている。例えば、第１半導体層１２１と第２半導体層１２２とは、等しい層厚とされている。ここで、歪超格子層１０２の平均格子定数は、ＧａＡｓ層１０３の形成温度におけるＧａＡｓの格子定数と整合していればよい。

以下、図２に示す従来の、バルクのＧｅによる緩衝層２０１を用いた積層構造（比較構造）との比較により、実施の形態における半導体積層構造について説明する。なお、各構造は、図３に示す各工程により作製した。まず、第１工程Ｓ１０１で、基板１０１を、Ｇｅの成長温度にまで昇温する。

次に、第２工程Ｓ１０２で、基板１０１の上に、第１半導体層１２１と第２半導体層１２２とを交互に成長して歪超格子層１０２を形成する。比較構造では、基板１０１の上に、Ｇｅによる緩衝層２０１を形成する。

次に、第３工程Ｓ１０３で、成長後の加熱処理（８００℃）を行う。次に、第４工程Ｓ１０４で、歪超格子層１０２の上に、ＧａＡｓ層１０３を成長する。比較構造では、緩衝層２０１の上に、ＧａＡｓ層１０３を成長する。この後、第５工程Ｓ１０５で、室温（例えば２５℃）まで降温する。

まず、従来検討されてきた比較構造を詳細に検討する。

Ｇｅを成長した後の加熱処理（８００℃）において、結晶再配列が行われるため、緩衝層２０１は、８００℃において無歪状態となる。ここから、ＧａＡｓの成長温度である６００℃まで温度を下げると、ＳｉとＧｅの熱膨張係数差により、伸長性の歪が緩衝層２０１に導入される。なお、以下の検討に用いた材料の物性値を、表１，表２に示す。

熱膨張係数差と温度変化に伴う歪（熱歪）は、以下の式（１）により計算される。

従来の比較構造では、式（１）にＧｅ、Ｓｉの熱膨張係数、および８００℃から６００℃までの温度変化（２００℃）を代入することで、熱歪は６４０ｐｐｍであることが分かる。

また、歪により変形した緩衝層２０１の基板面内方向の格子定数は、以下の式（２）で計算される。なお、以下では、Ｓｉの組成比が０の場合も含む場合、「（Ｓｉ）Ｇｅ」とし、Ｓｉの組成比が０の場合を含まない場合、「ＳｉＧｅ」とする。

式（２），および式（３）を用いると、緩衝層２０１の基板面内方向の格子定数は、０．５６８１ｎｍと計算される。ただし、ここでは簡単のために室温≒０℃と仮定した。

この伸長性の歪を受けた緩衝層２０１の上に、成長温度６００℃でＧａＡｓを成長してＧａＡｓ層１０３を形成する場合、ＧａＡｓの６００℃における格子定数は、式（３）と同様の計算により０．５６７３ｎｍと計算されるため、格子不整合が積層構造を形成する前よりも増大していることが分かる。この状態におけるＧａＡｓ層１０３へ導入される歪は、以下の式（４）で計算される。

式（４）を用いると、ＧａＡｓ層１０３へ導入される歪は、−１４６５ｐｐｍと計算される。

形成されるＧａＡｓ層１０３に歪が生じている場合、転位を発生せずに作製可能な厚さには制限があり、臨界膜厚と呼ばれる。臨界膜厚を計算するモデルはいくつか存在するが、例えば以下の式（５）で計算できる。

ＧａＡｓ層１０３の中の６０度転位を仮定すると、バーガースベクトルの大きさは、α_GsAs,GT／√２で計算され、おおよそ０．４ｎｍである。ポアソン比を０．３１とすると、上述の場合のＧａＡｓ層１０３の臨界膜厚は、およそ９１ｎｍと計算される。これよりも大幅に厚くＧａＡｓ層１０３を形成しようとすると、転位が導入され結晶品質が低下する。この、歪と臨界膜厚との関係を図４に示す。

次に、本発明における半導体積層構造について詳細に検討する。

まず、Ｇｅ組成をｘとした際のＳｉ_1-xＧｅ_xの格子定数（室温で歪を受けていない場合）は、例えば式（６）で表される。なお、Ｓｉ_1-xＧｅ_xの熱膨張係数は、式（７）で計算できるものとする。

成長温度における無歪状態の(Ｓｉ)Ｇｅ層の格子定数は式（３）で計算されるので、成長温度における歪超格子層１０２の中のｉ番目の（Ｓｉ）Ｇｅ層の格子定数ａ_i,GT,0を、以下の式（８）で定義する。

また、平均熱膨張係数も同様に、以下の式（１０）で計算できる。

歪超格子層１０２が成長後に８００℃で加熱処理され、完全に格子緩和した後、ＧａＡｓの成長温度６００℃まで温度を下げたとすると、熱による歪は、式（１）と同様に、以下の式（１１）で計算できる。

ここで、熱歪を受けた歪超格子層１０２の基板面内方向の格子定数は、式（２）と同様に以下の式１２により計算できる。

以上のことより、歪超格子層１０２の上に形成されるＧａＡｓ層１０３への格子不整合による歪は、式（４）と同様に、以下の式（１３）により計算できる。

式（１３）により計算される歪から、式（５）を用いてＳｉＧｅの各Ｇｅ組成に対して臨界膜厚を計算することができる。歪超格子層１０２を構成するＳｉＧｅ（第１半導体層１２１）のＧｅ組成と臨界膜厚の関係を図５に示す。ただし、ＳｉＧｅの層とＧｅの層との厚さが等しい場合について計算を行っている。

図５より、実施の形態における歪超格子層１０２の第１半導体層１２１を０．９４程度のＧｅ組成とすることで、臨界膜厚を最大化することが可能である。また、一般的に、半導体デバイスの作製に最低限必要な１００ｎｍ以上のＧａＡｓ層の厚さを実現する際には、第１半導体層１２１のＧｅ組成は、おおよそ０．８８から０．９９の範囲に設計する必要がある。更に、光導波路構造を有する素子を形成するには、理想的には１μｍ以上の臨界膜厚が必要である。この場合は、第１半導体層１２１のＧｅ組成は、およそ０．９３０から０．９４６の範囲であることが望ましい。

転位は、歪の異なる界面に到達した際、伝搬方向が応力により曲げられる性質がある。歪超格子構造は、このような界面が周期的に複数存在するため、転位が効果的に曲げられ、歪同士の対消滅などにより転位密度の低減が可能である。

一方、転位密度の低減効果Ｐ_annは、例えば非特許文献４では、以下の式（１４）のように示されている。また、伝搬速度ｖは、例えば非特許文献５では、以下の式（１５）のように計算されている

温度一定の条件において、ＢおよびＵが変化しないと仮定すれば、伝搬速度ｖはτ_effに比例する。

また、有効応力τ_effは、非特許文献５によれば、以下の式（１６）により計算できる。

ただし、μはシア係数であり、ＳｉＧｅの場合、例えば「μ＝５１．０−１０．８５ｘ（ＧＰａ）・・・（１７）」と計算できる。

ポアソン比νは、ＳｉＧｅの場合、例えば、「ν＝０．２７８−０．００５ｘ・・・（１８）」となる。式（１６）において、γ（ｔ）、γ（ｈ）は、ずれも歪緩和に関するものであるが、歪超格子中での歪緩和が生じないものと仮定し、簡単のためにいずれも０とする。

式（１６）において、ｆ₀は、は格子不整合であり、歪超格子層１０２のｉ層目で生じる格子不整合は、以下の式（１９）により計算できる。

式（１４）〜式（２０）より、ｉ層目が示す転位密度の低減効果は下記の関係となる。

例えば、歪超格子層１０２の第１半導体層１２１および第２半導体層１２２の厚さを１０ｎｍとし、第１半導体層１２１のＧｅ組成に対して歪超格子１周期分（合計膜厚２０ｎｍ）について、式（２１）の計算結果を図６に示す。歪超格子構造を導入せず、例えばバルクのＧｅによる緩衝層のみでＧａＡｓ層１０３を成長した場合（ｘ＝１）では、転位密度の低減効果が無かったが、ＧａＡｓ層１０３の臨界膜厚を最大化するｘ＝０．９４程度では、２程度の値を示し、歪超格子層１０２が転位密度の低減効果を有することが分かる。

ところで、上述では、歪超格子層１０２を構成する各層の厚さを１０ｎｍとしたが、これに限るものではない。歪超格子層１０２を構成する各層の厚さの最大値は、いずれかの層を積層する際に、新たに転位が導入されない程度とすることが望ましい。この厚さは、式（５）で示した臨界膜厚の式と同様に計算できる。

例えば、前述した、１００ｎｍ以上のＧａＡｓの臨界膜厚を実現するために必要な第１半導体層１２１のＧｅ組成の最低値であるｘ＝０．８８の場合、第１半導体層１２１のＧｅ組成と、第２半導体層１２２との間に生じる歪は、式（１３）と同様の計算により５３００ｐｐｍ程度となる。この状態における臨界膜厚は、図４を参考にすると、およそ２１ｎｍである。従って、歪超格子層１０２を構成する各層の厚さは、この値より小さいことが望ましい。

前述した関係より、Ｓｉ_1-xＧｅ_x（０＜ｘ＜１）からなる歪超格子層１０２の平均格子定数を適切に設計することで、基板１０１の上に転位密度が低く、かつ臨界膜厚の厚いＧａＡｓ層１０３が形成可能となる。

また、上述では、歪超格子層１０２として、Ｓｉ_1-xＧｅ_xによる第１半導体層１２１と、Ｇｅによる第２半導体層１２２とを交互に積層した場合を例に説明したが、これに限るものでない。両者ともに、Ｓｉ_1-xＧｅ_xから構成し、各々の組成を異なるものとしてもよい。

また、各々材料（組成）か異なる２つの層を交互に積層して歪超格子層１０２としたが、これに限るものではない。各々材料（組成）が異なる３つの層を１つの単位とし、この単位を複数積層して歪超格子層１０２としてもよい。例えば、ＧａＡｓによるＧａＡｓ層１０３の臨界膜厚を最大化する、１０ｎｍ厚のＧｅ組成０．９４のＳｉ_0.06Ｇｅ_0.94を用いる場合、Ｓｉ_0.06Ｇｅ_0.94の層と、Ｇｅの層との間に、これらの格子定数のほぼ平均の値を持つようなＧｅ組成０．９７のＳｉ_0.03Ｇｅ_0.97の層を挿入し、３種の材料により構成してもよい。

上述したような組成のＳｉＧｅ層を挿入した３つの層を単位としてこれを複数積層しても、歪超格子層１０２の平均格子定数は変化せず、１層あたりの転位の低減効果も変化しない。

また、上述では、歪超格子層１０２の各層の厚さが等しい場合を例に説明したが、各層の厚さは異なっていても良い。また、上述では、幾つかの物性値を数式により導出したが、公知となっている他の方法により導出して構造を決定しても良い。

また、上述では、図３を用いて説明した方法により、半導体積層構造を製造したが、これに限るものではなく、他の方法により製造してもよい。また、上述では、半導体積層構造を、基板１０１，歪超格子層１０２、ＧａＡｓ層１０３から構成する場合を例に説明したが、これに限るものではない。例えば、歪超格子層１０２とＧａＡｓ層１０３との間に、ＳｉＧｅまたはＧｅから構成された緩衝層を備えるようにしてもよい。また、基板１０１と歪超格子層１０２との間に、ＳｉＧｅまたはＧｅから構成された緩衝層を備えるようにしてもよい。

以上に説明したように、本発明によれば、シリコンから構成された基板の上にＳｉ_1-xＧｅ_xから構成された歪超格子層を形成し、この上に、ＧａＡｓ層を形成したので、シリコン基板の上に、転位密度を低減した上で格子不整合を解消してＧａＡｓの層が形成できるようになる。

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。

１０１…基板、１０２…歪超格子層、１０３…ＧａＡｓ層、１２１…第１半導体層、１２２…第２半導体層。

Claims

シリコンから構成された基板と、
前記基板の上に形成されたＳｉ_1-xＧｅ_xから構成された歪超格子層と、
前記歪超格子層の上に形成されたＧａＡｓ層と
を備えることを特徴とする半導体積層構造。
請求項１記載の半導体積層構造において、
前記歪超格子層の平均格子定数は、前記ＧａＡｓ層の形成温度におけるＧａＡｓの格子定数と整合している
ことを特徴とする半導体積層構造。
請求項１または２記載の半導体積層構造において、
前記歪超格子層は、Ｓｉ_1-xＧｅ_x（０．８８≦ｘ≦０．９９）から構成された第１半導体層と、
Ｇｅから構成された第２半導体層とから構成されている
ことを特徴とする半導体積層構造。
請求項１または２記載の半導体積層構造において、
前記歪超格子層は、Ｓｉ_1-xＧｅ_x（０．９３≦ｘ≦０．９４６）から構成された第１半導体層と、
Ｇｅから構成された第２半導体層とから構成されている
ことを特徴とする半導体積層構造。
請求項１〜４のいずれか１に記載の半導体積層構造において、
前記歪超格子層を構成する各層は、厚さ１０ｎｍとされていることを特徴とする半導体積層構造。
請求項１〜５のいずれか１項に記載の半導体積層構造において、
前記歪超格子層と前記ＧａＡｓ層との間に形成され、ＳｉＧｅまたはＧｅから構成された緩衝層を備えることを特徴とする半導体積層構造。
請求項１〜６のいずれか１項に記載の半導体積層構造において、
前記基板と前記歪超格子層との間に形成され、ＳｉＧｅまたはＧｅから構成された緩衝層を備えることを特徴とする半導体積層構造。