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KR101444045B1 - 반도체 핀 아래에 매립된 유전체 층을 형성하기 위한 방법 - Google Patents

반도체 핀 아래에 매립된 유전체 층을 형성하기 위한 방법 Download PDF

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KR101444045B1
KR101444045B1 KR1020137012501A KR20137012501A KR101444045B1 KR 101444045 B1 KR101444045 B1 KR 101444045B1 KR 1020137012501 A KR1020137012501 A KR 1020137012501A KR 20137012501 A KR20137012501 A KR 20137012501A KR 101444045 B1 KR101444045 B1 KR 101444045B1
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안토니오 카치아토
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아이엠이씨 브이제트더블유
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Abstract

본 발명은 반도체 핀 아래에 매립된 유전체 층을 형성하는 방법에 관한 것이다. 상기 방법은, 상기 기판에 트렌치들을 형성함에 의해 반도체 기판 내에 핀들을 형성하는 단계, 상기 트렌치들 내에 절연성 물질을 증착시키는 단계, 및 상기 트렌치들로부터 상기 물질을 부분적으로 제거하는 단계를 포함하며, 핀(들)의 바닥 영역의 측벽에 윈도우를 드러내기 위하여, 트렌치들의 측벽에 라이너가 제공된 후에 절연성 물질의 상부 층이 좀 더 제거된다. 상기 윈도우를 통하여, 매립된 유전체 층을 형성하도록, 핀들의 물질이 유전체 물질로 변형되며, 반면에 핀의 나머지는 보호된다. 상기 방법은 하이브리드 벌크/SOI 기판을 형성하는 단계들 또는 플로팅 게이트 메모리 소자를 형성하는 단계들을 더 포함할 수 있다.

Description

반도체 핀 아래에 매립된 유전체 층을 형성하기 위한 방법{A METHOD FOR FORMING A BURIED DIELECTRIC LAYER UNDERNEATH A SEMICONDUCTOR FIN}
본 발명은 반도체 소자 제조 방법 및 이에 의해 제조된 반도체 소자에 관한 것이다.
더 특별하게는, 본 발명은 플로팅(바디) 게이트 반도체 소자를 제조하는 방법 및 이에 의해 제조된 플로팅(바디) 게이트 반도체 소자에 관한 것이다.
본 발명은 또한 하이브리드 반도체 기판을 형성하는 방법에 관한 것이다.
더 특별하게는, 본 발명은 벌크 영역 및 반도체-온-절연체(semiconductor-on-insulator, SOI)영역과 함께 하이브리드 반도체 기판을 형성하는 방법에 관한 것이다.
본 발명은 또한 반도체 벌크 소자와 반도체-온-절연체 소자(SOI 소자)를 결합하는 방법에 관한 것이다.
당해 기술의 현 상태에서 반도체-온-절연체(SOI) 웨이퍼 또는 기판의 이용은 뛰어난 확장성 및 좋은 실행성을 갖기 때문에 반도체 소자의 집적(integration)으로 널리 알려져있다. 하지만, SOI 웨이퍼의 사용은 또한 다른 단점들을 갖는다. SOI 웨이퍼들은 매우 비싸다. 게다가 매립된 산화물 층(buried oxide layer) 때문에, 많은 소자들은 SOI 기판들 상에 쉽게 설치될 수 없다. 서브-32nm 테크놀로지 노드(technology node)에서, 매립된 산화물 층 두께는 20 nm 이하이다. 예를 들어, SOI 기판 상의 주변 소자들의 집적은 얇은-바디 SOI 에서 본질적으로 낮은 브레이크다운 전압(breakdown voltage)으로 인해 문제가 생길 수 있다.
하이브리드 반도체 기판들이 필요함에 따라 SOI 소자들 및 벌크 반도체 소자들 모두 함께 집적될 수 있다.
NAND 플래쉬 메모리 소자에서, 전기적 스케일링뿐만 아니라 물리적인 스케일링도 각 테크놀로지 노드와 더 많은 도전이 되고 있다.
최첨단 NAND 플래쉬 메모리 소자에서 ONO(산화-질화-산화) 인터폴리 유전체(interpoly dielectric)는 플로팅 게이트 및 컨트롤 게이트 사이에 큰 정전용량 및 이로 인한 큰 커플링 비율을 제공하기 위하여 플로팅 게이트의 측면을 따라 작동한다(run). IPD 층은 플로팅 게이트 플레쉬 소자 내에 2번 존재하므로, IPD 층의 두께를 스케일링하는 것은 2X 세대 테크놀로지 노드 하에서 플래쉬 스케일링에 제한적 요소가 된다. 좋은 데이터 리텐션(data retention)을 얻기 위하여, IPD 층의 두께는 최첨단 기술 물질들을 사용하여 약 12 내지 15 nm으로 제한되며, 플로팅 게이트 및 컨트롤 게이트의 두께를 더하는 것이 여전히 필요하기 때문에, 이는 적어도 이미 24 내지 30 nm 피치 사이즈를 의미한다.
도 1은 플로팅 게이트 구조 (2), 고립 영역들(isolation areas) (3), 인터폴리 유전층 (4), 터널 산화물 층 (5) 및 컨트롤 게이트 (6)을 포함하는, 기판 (1) 상의 최첨단 플로팅 게이트 메모리 소자의 도식적인 표현을 나타낸다. 플로팅 게이트 메모리 소자의 피치 P의 스케일링은 피치 P 내부에 플로팅 게이트(FG) (2), 인터폴리 유전(IPD)층 (4), 컨트롤 게이트(CG) (6), 및 인터폴리 유전(IPD) 층 (4)(반복)를 위한 공간을 가질 필요가 있기 때문에, 큰 도전이 되고 있는 것으로 보인다. IPD 층에서 일반적으로 사용되는 물질들, 즉 ONO 또는 AIO-베이스 유전체 스택, 과 함께 IPD 층의 두께는 메모리 소자에 좋은 데이터 리텐션을 얻기 위하여 약 12 내지 15 nm로 제한된다. 더 작은 두께로 스케일링할 때, 더 작은 두께는 소자의 좋지 않은 실행 및 증가된 누전을 야기하기 때문에, IPD 층에 일반적으로 사용되는 물질들의 전기적 특성들은 더 이상 매우 충분하지 않다.
상기 IPD 층의 확장성 및 질을 개선하기 위하여, 다른 물질들이 필요하다. 한 가지 가능성은, IPD 층으로서 c-Si 플로팅 게이트 상에 성장된 열 산화물(thermal oxide)을 사용할 기회를 주는, 플로팅 게이트에 단결정 실리콘 (c-Si)을 사용하는 것이다. 단결정 플로팅 게이트을 사용하는 것 및 그 결과 IPD 층으로 열적으로 성장된 산화물을 사용하는 개념은 일본 특허 JP2668707 B2에 보고된 바 있다.
c-Si 플로팅 게이트를 집적할 가능성은 반도체-온-절연체(SOI) 기판을 사용하는 것에 따른다. SOI 기판의 최상위 실리콘 층은 그 다음에 플로팅 게이트 층으로서 사용되며, 이는 상기 SOI 기판의 매립된 산화물(buried oxide)이 터널 유전체 층으로 사용되며 및 기초적인 벌크 실리콘이 트랜지스터 채널로 사용되는 것을 내포한다.
하지만, 위에서 언급된 바와 같이, SOI 웨이퍼들은 비싸고 SOI 웨이퍼의 매립된 산화물 층은 너무 두꺼워서 터널 산화물로 사용될 수 없으므로, 더 얇아질 필요가 있다.
좋은 데이터 리텐션 및 전기적 수행력을 갖는 플로팅 게이트 메모리 소자의 필요성이 있으며, 이는 3X 세대 테크놀로지 노드 하에서 난조가 생기지 않으며(scalable), 및 심지어 2X 세대 테크놀로지 노드 하에서 조차 난조가 생기지 않는다.
도 1은 선행기술, 더 구체적으로는 플로팅 게이트 반도체 메모리 소자에 따른 비-휘발성 반도체 메모리 소자의 도식적인 표현을 도시한다.
도 2 내지 12는 국부화된 SOI 활성 영역을 형성하는 방법, 더 구체적으로는 하이브리드 반도체 기판, 더 구제적으로 하이브리드 SOI/벌크 반도체 기판을 제조하는 방법의 다른 실시예들을 도시한다.
도 13A는 선행기술에 따른, SOI 기판 상에서 제조된 멀티게이트 반도체 소자의 도식적인 평면도를 나타낸다.
도 13B는, 본 발명의 실시예에 따라 즉, 국부화된 매립된 유전체 층을 제공하는 것에 의해 제조된 멀티게이트 반도체 소자의 도식적인 평면도를 나타낸다.
도 14 내지 24는 플로팅 게이트 반도체 메모리 소자들을 제조하는 방법의 다른 실시예들을 도시한다.
본 발명은 첨부된 청구항에 개시된 바와 같은 소자 및/또는 생성물 및 방법에 관한 것이다. 상기 방법은 다음 단계들을 포함한다:
벌크 반도체 기판을 제공하는 단계,
상기 기판에 적어도 두 개의 트렌치들을 제공하는 단계로서, 이를 통해 상기 트렌치들 사이에 적어도 하나의 핀, 또는 상기 트렌치들에 의해 분리된 복수의 핀들을 형성하도록 적어도 두 개의 트렌치들을 제공하는 단계(Producing at least two trenches in the substrate, to thereby form at least one fin between said trenches, or a plurality of fins separated by said trenches),
상기 트렌치들을 절연성 물질로 충진(filling)하는 단계,
각각의 트렌치들 내에 고립 영역들(isolation regions)을 형성하여, 상기 절연성 물질의 일부가 상기 각각의 트렌치들의 바닥에 남도록 상기 각각의 트렌치들 내의 상기 절연성 물질을 부분적으로 제거하는 단계,
상기 트렌치들의 적어도 측벽들 상에 라이너를 증착하는 단계
상기 각각의 고립 영역들의 상부로부터 층을 제거하는 단계로서, 상기 핀(들)의 바닥 영역의 상기 측벽들에 윈도우 개구(window opening)를 형성하도록, 층을 제거하는 단계,
상기 윈도우 개구를 통하여 상기 핀(들)의 상기 바닥 영역 내의 상기 반도체 물질을 변형하여, 상기 핀(들)이 상기 바닥 영역의 외부의 상기 영역들 내에서 변형되는 것을 실질적으로 방지하는, 상기 고립 영역, 상기 라이너 및 상기 바닥 영역에 국부적으로 매립된 절연성 층을 형성하는 단계.
바람직한 일실시예에 따르면, 상기 바닥 영역 내의 상기 반도체 물질을 변형하는 단계는 상기 반도체 물질을 산화시키는 단계를 포함한다.
상기 벌크 기판은 단결정 기판일 수 있다.
상기 라이너는 상기 각각의 트랜치들 내의 고립 영역의 상부 상에 더 증착 될 수 있다. 그런 경우에는, 각각의 고립 영역들의 상부로부터 층을 제거하는 단계는 상기 고립 영역의 상부로부터 상기 라이너를 제거하는 단계에 의해 선행된다.
상기 방법은 상기 절연성 물질을 부분적으로 제거하는 단계 이후 및 라이너를 증착하는 단계 이전에: 상기 트렌치들의 측벽들 상에 보호층을 증착하는 단계를 더 포함할 수 있다.
바람직한 일실시예에 따르면, 상기 매립된 유전체 층은 10nm 미만의 등가 산화물 두께를 가진다.
바람직하게는, 상기 매립된 유전체 층의 브레이크다운 필드(breakdown field)는 17 mV/cm 초과이고, 상기 산화물 트랩 밀도는 6 e15cm- 3미만이다.
일실시예에 따르면, 벌크 영역 및 반도체-온-절연체(Semiconductor-on-Insulator; SOI) 영역은 상기 기판 표면 상에 정의되고(defined), 및 상기 트렌치들은 상기 트렌치들 중 하나가 상기 벌크 영역 및 상기 SOI 영역 사이에 분리를 형성하도록 상기 SOI 영역 내에 형성된다.
상기 방법의 또 다른 일실시예는, 상기 핀(들)의 상기 측벽 표면 및 상부 표면들에 게이트 유전체 층을 제공하는 단계를 포함하며 및 상기 핀(들) 및 게이트 유전체 층 위에 전도성 층을 제공하는 단계로서, 터널 유전체 층으로서 역할을 하는 상기 매립된 유전체 층, 플로팅 게이트 반도체 메모리 디바이스를 형성하도록, 전도성 층을 제공하는 단계(providing a conductive layer over the fin(s) and the gate dielectric layer, to thereby form a floating gate semiconductor memory device, said buried dielectric layer acting as the tunnel dielectric layer)를 더 포함한다.
상기 기판이 단결정 기판일 때, 상기 게이트 유전체 층은 바람직하게는 상기 핀(들)의 상부 표면 및 측벽 표면들의 열 산화에 의해 제공된다.
본 발명은 동일하게,
- 핀의 바닥에 매립된 유전체 층을 포함하는, 반도체 기판 상의 적어도 하나의 반도체 핀,
- 소스(source)와 드레인(drain) 영역의 외곽 부분(outer portion) 내 및 상기 바닥에 매립된 유전체 층을 포함하는, 상기 적어도 하나의 반도체 핀과 접촉하는 소스 및 드레인 영역, 및
- 상기 적어도 하나의 반도체 핀 위에서(over) 수직적으로 구동하는(running) 전도성 게이트 전극
을 포함하는 핀펫 베이스(fintet based) 반도체 소자에 관한 것이다.
일실시예에 따르면, 상기 반도체 소자는 플로팅 게이트 반도체 메모리 소자이고, 상기 전도성 게이트 전극은 메모리 소자의 컨트롤 게이트로서의 역할을 하며, 상기 반도체 핀은 메모리 소자의 플로팅 게이트로서 역할을 하며, 및 상기 매립된 유전체 층은 메모리 소자의 터널 유전체 층으로서의 역할을 한다.
특정 발명의 측면들은 반도체 소자 제조 방법 및 그 제조방법으로 제조된 반도체 소자에 관한 것이다. 더 구체적으로는 본 발명은 플로팅 게이트 반도체 메모리 소자 제조 방법 및 그 제조방법으로 제조된 플로팅 게이트 반도체 메모리 소자에 관한 것이다.
특정 발명의 측면들의 장점은 반도체 메모리 소자의 스케일링이 1X 세대 테크놀로지 노드 아래에서 행하여 질 수 있다는 것이다.
특정 발명의 측면들의 장점은 더 구체적으로 플로팅(바디) 게이트 반도체 메모리 소자에 있어서, 상기 IPD 층이 10nm 미만으로 줄어들 수 있다는 것이다.
특정 발명의 측면들의 장점은, 국부적으로(locally) SOI-유사 구조가 매우 얇은 매립된 산화물 층(터널 산화물 층으로 역할을 하는), 즉, 10nm 미만 두께 EOT와 터널 산화물 층으로 형성될 수 있다는 것이다.
특정 발명의 측면들의 장점은 국부화된(localized) SOI 구조가 고 품질 매립된 산화물 층으로 형성될 수 있다는 것이다. 고 품질은 매립된 산화물이 낮은 결함 수준을 가진다는 것을 의미하며, 다른 말로는 물리적 결함의 최소화를 의미한다. 열 산화 실리콘의 결합 수준과 비슷한 결함 수준이 얻어질 수 있다. 국부화된 매립된 유전체 층이 17 mV/cm 초과인 브레이크다운 필드로 및/또는 6 e15cm-3미만인 산화물 트랩 밀도로 형성될 수 있다는 점이, 10년 후 1% 미만의 실패를 고려할 때, 장점이다.
특정 발명의 측면들은 또한 국부화된 SOI 활성 영역(active region)을 형성하는 방법에 관한 것이다.
특정 발명의 측면들은 또한, 벌크 반도체 활성 영역을 포함하며 및 국부화된 SOI 활성 영역을 포함하는 하이브리드 반도체 기판에 관한 것이다. 그것 자체로, 벌크 반도체 소자는 하나의 반도체 기판 상에서 SOI 반도체 소자와 결합될 수 있다. 상기 벌크 반도체 소자들은 벌크 반도체 활동 영역 내에서 제조되며, 및 상기 SOI 반도체 소자들은 국부화된 SOI 활동 영역 내에서 제조된다.
특정 발명의 측면들은 또한, 그런 하이브리드 반도체 기판, 더 구체적으로는 하이브리드 SOI/벌크 반도체 기판을 제조하는 방법에 관한 것이다.
특정 발명의 측면들의 장점은 SOI 반도체 소자들이 하나의 보통 기판 또는 웨이퍼를 이용하여 벌크 반도체 소자와 결합될 수 있다는 것이다. 예를 들면 SOI 핀펫-베이스 반도체 소자들은 하나의 보통 기판 또는 웨이퍼를 이용하여 벌크 핀펫-베이스 반도체 소자들과 결합될 수 있다.
특정 발명의 측면들의 장점은 낮은 비용의 기판들이 SOI 반도체 소자들과 벌크 반도체 소자들의 집적에 이용될 수 있다는 것이다.
특정 발명의 측면들의 장점은 간소화된 조립 공정이 하이브리드 SOI/벌크 반도체 소자에 적용될 수 있다는 것이다.
특정 발명의 측면들의 장점은 국부화된 SOI 기판이 매우 얇은 터널 산화물을 이용하여 형성될 수 있다는 것이다.
특정 발명의 측면들의 장점은 국부화된 SOI 구조가 잘 컨트롤된 산화물 두께로 형성될 수 있다는 것이다.
본 발명의 하나 또는 그 이상의 실시예들이 첨부된 도면들에 관련하여 이제 자세히 서술될 것이지만, 본 발명은 이에 한정되지는 않는다. 서술된 도면들은 오직 도식적이며, 비-한정적이다. 도면들에서, 구성요소들의 일부의 사이즈는 설명적 목적을 위해 과장될 수 있으며, 축척에 따라 그려지지 않을 수 있다. 당해 기술분야 내의 숙련된 자들은 그 범주에 포함되는 본 발명의 다양한 변형들 및 수정들을 인식할 수 있다. 따라서, 특정 발명의 실시예의 다음 서술은 본 발명의 범위를 한정하는 것으로 간주되지 않아야 한다.
게다가, 서술 내에서 및 청구항 내에서 제1, 제2 및 그와 유사한 것들의 용어는 비슷한 요소들 사이에서 구별하기 위해 사용되며, 순차적이거나 연대적인 순서를 서술하기 위해 필요한 것이 아니다. 그렇게 사용된 용어들은 적절한 상황에서 교체될 수 있으며, 본원에 서술된 본 발명의 실시예들은 본원에 도시되거나 서술된 이외의 순서로 운용할 수 있다는 것이 이해될 것이다.
청구항에 사용된 용어 "포함하는"은 이후에 기재된 수단들로 제한되는 것으로 해석되어서는 안되며, 이는 다른 요소들 또는 단계들을 제외하지 않는다는 점이 주의된다. 그러므로, "수단 A 및 B를 포함하는 소자" 표현의 범주는 오직 구성요소 A 및 B 만을 포함하는 소자로 한정되어서는 안 된다. 이는 본 발명에 관하여, 소자의 오로지 관련된 구성요소가 A 및 B라는 것을 의미한다.
첫 번째 발명의 측면은 하이브리드 반도체 기판, 더 구체적으로는 하이브리드 SOI/벌크 반도체 기판을 형성하는 방법에 관한 것이다. 첫 번째 발명의 측면에 따라 형성된 상기 하이브리드 반도체 기판은 앞서 말한 바와 같이 국부화된 SOI 영역 및 벌크 영역을 포함한다.
하이브리드 반도체 기판을 형성하는 방법은
- 벌크 반도체 기판을 제공하는 단계,
- 상기 벌크 반도체 기판 내에 SOI 영역 및 벌크 영역을 정의하는 단계,
- SOI 영역 내에 바닥 영역 및 측벽 표면을 갖는 반도체 필러를 제공하는 단계;
- 상기 반도체 필러의 바닥 영역 내에 매립된 산화물 층을 형성하는 단계
- 상기 반도체 필러의 양 측면에 및 SOI 영역 및 벌크 영역 사이에 고립 영역을 제공하는 단계를 포함한다.
하이브리드 반도체 기판을 형성하는 방법의 실시예들이 도 2 내지 도 12와 관련하여 더 자세히 이제 서술될 것이다.
벌크 반도체 기판 (100)이 제공된다. 상기 벌크 반도체 기판 (100)은 단결정 반도체 기판일 수 있다. 벌크 반도체 기판은 바람직하게는 다결정이다. 예를 들어 (단)결정 Si 기판이 제공될 수 있다.
상기 벌크 반도체 기판 (100)내에서 벌크 지역 (100a) 및 SOI 지역 (101b)가 정의된다. 매립되지 않은 산화물 층이 상기 벌크 반도체 기판 내에 존재하는 반면에, 국부적(local) 매립된 산화물 층은 상기 첫 번째 발명의 측면의 실시예들에 따라 SOI 영역 내에 형성될 것이다.
적어도 하나의 반도체 필러 (113, 114)가 벌크 반도체 기판의 SOI 영역 (100b)내에 제공된다(즉, 생산된다). 상기 반도체 필러는 당해 기술의 숙련된 자에게 알려진 통상적인 기법을 사용하여 형성될 수 있다.
도 2 - 12에서 나타난 실시예에서, 하드마스크 층 (101)이 상기 벌크 반도체 기판 (100)의 상부에 제공된다. 상기 하드마스크 층 (101)은, 예를 들면 질화물 층, 산화물 층 또는 이들로 만들어진 조합을 포함할 수 있다. 다음 하드마스크 층 (101)은 상기 SOI 영역 (100b) 내에 패턴이 형성된다(도 3). 석판술의 기법(lithographic techniques)을 사용하여, 포토레지스트 물질(나타나있지 않은)이 상기 하드마스크 층 (101)의 상부 상에 적용되고, 노출되며, 발달되며 및 에칭된다. 다음 기초적인 하드마스크 층 (101)이 패턴화된 포토레지스트 물질(photoresist material)을 사용하여 마스크로 에칭된다. 결과적으로 상기 하드마스크 층 (101)는 SOI 영역 내에서 패턴이 형성되며, 즉, 개구들이 하드마스크 층 내에서 에칭되어 SOI 영역 (100b) 내의 기초적인 벌크 반도체 기판 (100)을 노출시킨다(도 3).
마스크로 패턴화된 하드마스크 층 (101)을 사용하는 것에 의하여 상기 기초적인 벌크 반도체 기판이 에칭되어(도 4), 상기 벌크 반도체 기판의 SOI 영역 (100b) 내에 일련의 개구들(트렌치들) (122, 123)이 형성되며, 즉 벌크 반도체 기판의 SOI 영역 (100b)내에 일련의 독립적인(freestanding) 필러들 (113, 114)이 형성된다. 상기 독립적인 필러들은 또한 핀들로서 언급될 수도 있다.
상기 독립적인 필러들은 또한, 예를 들면 당해 기술의 숙련된 자에게 알려진 바와 같은 스페이서-정의된 패턴(spacer-defined patterning)을 이용하여 형성될 수도 있다.
도 2 - 12에서 나타난 실시예들에 따르면, 상기 SOI 영역 (100b)내에 반도체 필러 (113, 114)를 형성하는 단계 동안 벌크 영역 (100 a)는 온전하게 남는다. 이는 상기 하드마스크 층 (101)이 벌크 반도체 기판의 벌크 영역 (100a) 상에 현재 남는다는 것을 의미한다. 이러한 것은, 예를 들면 하이브리드 벌크/SOI 기판이 상기 벌크 영역 내의 벌크 평면 CMOS 소자와 SOI 영역 내의 SOI 반도체 소자의 결합에 필요할 때 흥미로울 수 있다.
대체적으로(Alternatively), 다른 실시예들에 따르면, 반도체 필러 또한 SOI 영역 내에서와 같은 동일한 기법을 이용하여 벌크 영역 내에 형성될 수 있다. 이러한 것은, 예를 들면 하이브리드 벌크/SOI 기판이 상기 벌크 영역 내의 벌크 멀티게이트 소자와 SOI 영역 내의 SOI 멀티게이트 소자의 결합에 필요할 때 흥미로울 수 있다.
상기 벌크 영역 내에 및 SOI 영역 내에 반도체 필러를 형성하는 것은 동시에 또는 분리된 공정 단계 내에서 행하여 질 수 있다.
벌크 기판 내의 국부화된 SOI 영역을 집적하기 위한 가능한 응용들은 칩 상의 시스템(SOC)으로 SOI의 집적이 될 수 있다. 예를 들어, 하이브리드 기판의 국부화된 SOI 영역 내의 SRAM 소자들 및/또는 로직(logic)의 집적과 함께 하이브리드 기판의 벌크 영역 내의 양 극성 및 아날로그 소자들의 집적 또는 벌크 영역 내의 ESD 소자들 및 I/O 소자들과 같은 주변부 소자들의 집적을 생각해 볼 수 있다.(For example one may think of the integration of periphery devices such as (I/O devices and ESD devices in a bulk region) // or the integration of bipolar and analog devices in a bulk region of the hybrid substrate together with the integration of logic and/or SRAM devices in the localized SOI region of the hybrid substrate.)
도 4에서 나타낸 바와 같이, 상기 반도체 필러들 (113, 114)는 바닥영역 (140) 및 측벽 표면 (180)을 포함한다.
상기 벌크 반도체 기판의 SOI 영역 (100b) 내에 반도체 필러들 (113, 114)를 제공한 후에, 매립된 유전체 층은 반도체 필러들의 바닥 영역 (140) 내에 형성되는 것이다. 상기 매립된 유전체 층은 바람직하게는 매립된 산화물 층이다.
독립적인 필러들 (113, 114)는 전기적으로 서로로부터 고립되어야 한다. 또한 상기 벌크 영역 (100a) 및 SOI 영역 (100b)는 전기적으로 서로로부터 고립될 필요가 있다. 상기 SOI 영역 (100b)로부터 반도체 필러들 (113, 114) 및 벌크 영역 (100a) 을 고립시키는 것은 반도체의 독립적인 필러들 (113, 114) 사이 내에 또는 벌크 영역 (100a) 과 SOI 영역 (100b) 사이 내에 얕은(shallow) 트렌치 고립지역 (130)을 형성하는 것에 의하여 행하여 질 수 있다.
도 2 - 12 의 실시예에서, 이는 상기 트렌치들 (122, 123)을 절연성 물질 (130)(도 5)로 충진하는 것에 의하여 행하여지며, 하드마스크 층의 상부에 초과 절연성 물질을 제거하기 위한 화학적-기계적 평탄화 단계(CMP)로 이어진다. 다음으로, 트렌치들 (122, 123) 내의 절연성 물질 (130)의 일부는, 개구들 (122', 123')이 필러들 사이 내에 및 벌크 영역 (100a) 와 SOI 영역 (100b) 사이 내에 남을 정도로 에칭된다(도 6). 절연성 물질을 에칭하는 것은, 예를 들면 건식 또는 습식 에칭 기법에 의하여 행하여 질 수 있다. 상기 절연성 물질은 STI 영역을 제공하기 위해 산화 실리콘 또는 당해 기술의 숙련된 자에게 알려진 어떠한 물질들을 포함할 수 있다.
독립적인 필러들 (113, 114) 사이 및 벌크 영역 (100a) 와 SOI 영역 (100b) 사이에 좋은 전기적 고립을 각각 보장하기 위하여 얕은 트렌치 고립 지역들 (130)은 바람직하게는, 즉 예를 들면 약 300 nm로, 충분히 깊다.
상기 STI 영역 (130)을 제공한 후에 화학적 산화물 (410) (케목스; chemox)의 얇은 층(2 nm 미만, 바람직하게는 1 nm 미만)은 필러들 (113, 114)(도 7)의 측벽 표면 (180) 상에 임의적으로(optionally) 성장될 수 있다. 이러한 화학적 산화 층은 다음 공정 단계 동안에 상기 반도체 필러들 (113, 114)의 보호층으로 역할을 할 수 있다.
상기 벌크 반도체 기판 내에 국부화된 SOI 영역을 형성하기 위하여 유전체 층은 SOI 영역 (100b) 내의 반도체 필러 (113, 114)의 바닥 영역 (140)에 제공되어야만 한다. 상기 벌크 영역 (100a) 내에 어떠한 유전체 층도 제공되지 않는다. 국부화된 SOI 영역은 반도체 필러 (113, 114)의 바닥 영역 (140) 내에 매립된 유전체 층을 형성하는 것에 의하여 형성된다.
본 발명에 따르면, 상기 반도체 필러 (113, 114)의 바닥 영역 (140) 내에 매립된 유전체 층을 형성하는 것은 반도체 필러 (113, 114)의 바닥 영역 (140) 내의 반도체 물질을 유전체 물질로 변형하는 것에 의하여 행하여질 수 있다. 상기 유전체 물질은 바람직하게는 산화물 물질이다. 만약 상기 벌크 반도체 기판의 반도체 물질 및 반도체 필러의 그와 같이 예를 들어 실리콘을 포함한다면, 반도체 필러 (113, 114)의 바닥 영역 (140) 내의 반도체 물질을 변형하는 것은 산화 실리콘(SiOx)을 형성하기 위해 반도체 필러의 바닥 영역 내에 실리콘(Si)을 산화시키는 것을 포함한다.
상기 반도체 필러 (113, 114)의 오로지 바닥 영역 (140)만이 매립된 유전체 층으로 변형되도록 하기 위하여, 다른 부분들(상기 바닥 영역 위의)은 변형되거나 산화되는 것으로부터 보호되어야 한다.
따라서, 라이너 (160)이 반도체 필러 (113, 114)의 측벽 표면 (180)을 따라 제공되어, 반도체 필러들 사이 내에 첫 번째 구멍(cavity) (123') 및 벌크 영역 (100a)과 SOI 영역 (100b) 사이에 두 번째 구멍 (122')를 남긴다. 상기 라이너 (160)은 예를 들면 질화물을 포함하는 라이너(예를 들어 TiN, SiN), 또는 산화물을 포함하는 라이너(예를 들어 AlO)와 같은 산화 저항성 물질을 포함할 수 있다. 상기 라이너 (160)은 기초적인 물질, 즉, 반도체 필러 (113, 114)의 변형(예를 들면 산화)을 방지하는 물질을 포함할 수 있다. 상기 라이너 (160)은 5 내지 10 nm범위의 두께를 갖는다. 상기 라이너 (160)은 예를 들면 저-압 화학 기상 증착과 같은 얇은 필름 증착 기법을 사용하여 증착 될 수 있다. 상기 라이너 (160)은 또한 트렌치들 (122, 123)의 바닥에 고립 영역 (130)의 상부 상에 제공될 수도 있다. 예를 들면 ALD와 같은, 당해 기술의 숙련된 자에게 알려진 바와 같은 다른 증착 기법들은 라이너 (160)의 형성을 가능하게 할 수 있다. 상기 라이너 (160)은 바람직하게는 반도체 필러 (113, 114)의 측벽 표면 (180)(임의적인(optional) 케목스 층 (410)없이 또는 함께)를 따르는 등각의(conformal) 라이너이다.
라이너 (160)을 제공한 후에, 구멍 (122', 123')의 바닥에 고립 영역 (130)의 상부 상에 존재하는 라이너 (160)은 제거된다(도 9). 라이너의 이러한 일부를 제거하는 것은 예를 들면 건식 에칭 단계와 같은 당해 기술의 숙련된 자에게 알려진 적합한 에칭 기법으로 행하여질 수 있다. 물론 이러한 단계는 라이너가 오직 측벽 표면 (180) 상에만 증착되고, 고립 영역 (130) 상에 증착되지 않을 때에는 불필요하다.
상기 라이너의 일부를 제거한 후에, 고립 영역 (130)의 상부 층이 제거된다. 도 2 - 12의 실시예에서, 등방성의(isotropic) 에칭 단계는 고립 영역 (130)의 일부(즉, 상기 상부 층)를 제거하는데 이용되어, 반도체 필러 (113, 114)의 바닥 영역 (140)의 측벽에 윈도우 개구 (170)을 창출하며, 그것으로서 바닥 영역 (140)에 반도체 필러의 일부를 노출시킨다(도 10). 반도체 필러 (113, 114)의 바닥 영역 (140) 내에 반도체 물질 (170)을 상당히 온전하게 유지하기 위하여, 예를 들면 건식 또는 습식 산화물 에칭과 같은, 당해 기술의 숙련된 자에게 알려진 바와 같은 선택적인 에칭 공정이 사용된다. 이러한 제거 단계 또는 에칭 단계 동안에 반도체 필러들 (113, 114)의 바닥 영역 (140) 내 반도체 물질의 손상은 최소화되어야 한다. 반도체 필러들 (113, 114)의 언더에칭(Underetching)은 최소화되어야 한다.
구멍 (122', 123')의 바닥에 고립 영역 (130)의 상부 상에 존재할 수 있는 라이너 (160)의 일부를 제거하는 것 및 고립 영역 (130)의 일부를 제거하는 것은 동시에 또는 분리된 에칭 공정 단계 내에서 행하여질 수 있다. (얕은 트렌치)고립 영역 (130)의 일부를 에칭하는 것에 의하여, 윈도우 개구 (170)은 반도체 필러 (113, 114)의 바닥 영역 (140)에 창출된다. 반도체 필러 (113, 114)의 바닥 영역 (140)에서 윈도우 개구 (170)의 너비는, 앞서 말한 바와 같이 (얕은 트렌치)고립 영역 (130)의 에칭 단계에 의하여 컨트롤되며, 및 부식액의 유형과 에칭 시간이나 에칭 속도와 같은, 에칭 파라미터에 의존한다. HF 희석된 에칭(HF diluted etch)은 고립 영역의 일부를 에칭하는 한가지 예시이다. 윈도우 개구 (170)은 반도체 필러 (113, 114)의 바닥 영역 (140)에 형성될 국부화된 매립된 산화물 층의 두께를 더욱 정의할 것이다.
반도체 필러 (113, 114)의 바닥 영역 (140) 내의 반도체 물질은, 반도체 필러 (113, 114)의 바닥 영역 (140)의 측벽 표면에 형성된 윈도우 개구 (170)를 통하여 상기 반도체 물질을 산화시킴에 따라 유전체 물질로 변형될 수 있다. 선택적인 산화 단계는, 오로지 반도체 필러 (113, 114)의 바닥 영역 (140) 내의 반도체 물질만이 변형될 정도로 바람직하게 사용되며(도 11), 그것으로서 국부화된 매립된 유전체 층 (150)을 형성한다.
상기 선택적인 산화 단계는, 예를 들면 인-시투(in-situ) 증기 산화 또는 습식 산화 또는 고온 분리된 플라즈마 산화(high temperature decoupled plasma oxidation)를 포함할 수 있다. 산화 파라미터는 반도체 필러 (113, 114)의 바닥 영역 (140) 내의 반도체 물질이 전체 길이 이상 산화될 정도로 컨트롤되어야 한다. 반도체 필러 (113, 114)의 바닥 영역 (140)로부터의 반도체 물질은, 필러의 양 측면에의 윈도우 개구 (170)으로부터 산화되기 시작하며, 및 반도체 필러의 중앙을 향하여 산화한다. 반도체 필러의 바닥 영역 내의 반도체 물질의 선택적인 산화는 실질적으로 SOI 영역 내의 벌크 반도체 기판의 또는 반도체 필러의 다른 부분의 반도체 물질이 변화되지 않을 정도로, 즉, 유전체 물질로 변형 또는 산화하지 않도록, 컨트롤 되어야 한다.
SOI 영역 (100b)의 적용에 의존하여, 형성된 매립된 유전체 층 (150)의 두께는 반도체 필러 (113, 114)의 바닥 영역 (140)에 더 크거나 더 작은 윈도우 개구 (170)을 창출하는 것에 의하여 컨트롤 될 수 있다.
매립된 유전체 층의 등가 산화물 두께(EOT)는 매립된 유전체 층의 목적에 의존하여 수 나노미터 내지 수 백 나노미터까지의 범위일 수 있다.
실시예들에 따른 매립된 유전체 층은 약 10 nm 또는 더 작은 등가 산화물 두께(EOT)를 가지며, 및 플로팅 게이트 메모리 소자에서 전형적으로 사용되는 것과 같은 터널 유전체 층으로서 역할을 한다. 매립된 터널 유전체 층의 품질은 결함의 낮은 밀도 및 높은 브레이크다운 전압으로 열 산화 층의 품질과 동일해야 한다. 고품질 터널 산화물 층은 높은 브레이크다운 전압을 갖는 유전체 층으로 여겨진다. 이는 고품질 터널 산화물이 거의 전하를 트랩하지 않으며, 그 결과 터널 산화물 층의 브레이크다운 전에 오랜 시간이 걸린다. 브레이크다운 필드는 바람직하게는 17mV/cm 를 초과한다. 산화물 트랩 밀도는 10년 후 1% 미만의 실패를 고려할 때, 바람직하게는 6 e15cm- 3미만이다.
반도체 필러 (113, 114)의 바닥 영역 (140)은 반도체 필러의 양 측면으로부터, 즉, 반도체 필러의 양 측면의 윈도우 개구 (170)을 통하여, 앞서 말한 바와 같이 산화된다.
도 11은 본 발명의 실시예에 따른 하이브리드 반도체 기판의 도식적 표현을 제시하며, 벌크 영역 (100a) 및 SOI 영역 (100b)를 포함하는 하이브리드 반도체 기판은 필러 (113, 114)의 바닥 영역에 매립된 유전체 층 (150)과 함께 적어도 하나의 필러 (113, 114)를 포함한다. 각각의 필러 (113, 114) 사이 내에 및 적어도 하나의 필러 (113)과 벌크 영역 (100a) 사이 내에 고립 영역 (130)이 존재한다. 또한 얕은 트렌치 고립 (130)이 벌크 영역 (100a)와 SOI 영역 (100b) 사이 내에 및 반도체 필러 (113, 114) 사이 내에도 제공된다.
상기 벌크 영역 (100a)는 그 영역에 적용될 적용에 의존하여 더 공정될 수 있다. 예를 들면, 비-평면 반도체 소자의 경우 벌크 지역 (100a) 내에서 제조될 필요가 있으며, 핀들은 저 벌크 지역 (100a) 내에 제공될 것이며 및 더 공정될 것이다. 예를 들면, 평면 반도체 소자의 경우 벌크 지역 (100a) 내에서 제조될 필요가 있으며, 반도체 기판의 일부는 에칭될 수 있으며, 그 이상의 평면 반도체 공정이 제공될 수 있다.
또 다른 하나의 발명의 측면은 특정 실시예에 따라 제조된 하이브리드 반도체 기판의 용도에 관한 것이다.
또 다른 하나의 발명의 측면은 반도체 메모리 소자, 더 바람직하게는 플로팅 게이트 반도체 메모리 소자 및 그러한 소자를 제조하는 방법에 관한 것이다.
반도체 소자를 제조하는 방법은:
- 반도체 기판을 제공하는 단계,
- 측벽 표면, 상부 표면 및 바닥 영역을 갖는, 적어도 하나의 핀을 상기 반도체 기판 내에 제공하는 단계,
- 상기 핀을 따라 고립 영역을 제공하는 단계,
- 상기 핀의 측벽 표면 및 상부 표면에 게이트 유전체 층을 제공하는 단계,
- 상기 핀의 바닥 영역 내에 매립된 터널 유전체 층을 제공하는 단계,
- 상기 게이트 유전체 층 및 핀 위에 전도성 층을 제공하는 단계를 포함한다.
특정 발명의 측면들에 따라 제조된 바와 같은 국부화된 SOI 기판은 플로팅 게이트 반도체 메모리 소자의 제조를 위해 알려진 SOI 기판 이상의 개선점을 나타낸다.
플로팅 게이트 반도체 메모리 소자 제조를 위한 실시예들이 도 14 내지 도 24에 관련하여 더 자세히 이제 서술될 것이다.
개시 물질은 반도체 기판(100)이다(도 14). 상기 반도체 기판은 단결정 반도체 기판일 수 있다. 상기 기판은 바람직하게는 단결정이다. 예를 들면 (단)결정 Si 기판이 제공될 수 있다.
또한 핀으로도 언급되는, 적어도 하나의 독립적인 필러가 상기 반도체 기판 내에 형성된다. 도 16은 4개의 핀들 (111, 112, 113, 114)의 세트를 도식적으로 나타낸다.
적어도 하나의 핀을 형성하는 것은 당해 기술의 숙련된 자에게 알려진 통상적인 기법을 사용하여 행하여질 수 있다.
실시예에서 나타낸, 하드마스크 층 (101)은 반도체 기판 (100)의 상부 상에 제공된다(도 14). 상기 하드마스크 층 (101)은 예를 들면 질화물 층, 산화물 층 또는 이들로 만들어진 조합을 포함할 수 있다.
다음 상기 하드마스크 층 (101)은 패턴이 형성된다(도 15). 석판술의 기법을 사용하여, 포토레지스트 물질(나타나있지 않은)이 상기 하드마스크 층의 상부 상에 적용되고, 노출되며, 발달되며 및 에칭된다. 다음 기초적인 하드마스크 층이 패턴화된 포토레지스트 물질을 사용하여 마스크로 에칭된다. 결과적으로 상기 하드마스크 층은 패턴이 형성되며, 즉, 개구들이 하드마스크 층 내에서 에칭되어 기초적인 반도체 기판을 노출시킨다(도 15).
마스크로 패턴이 형성된 하드마스크 층을 사용하여 상기 기초적인 반도체 기판은 에칭될 수 있으며(도 16), 그로 인하여 반도체 기판 내에 일련의 개구들(트렌치들) (121, 122, 123)을 형성하거나, 또는 다시 말해서 그로 인하여 반도체 기판 내에 일련의 핀들 (111, 112, 113, 114)를 형성한다.
상기 독립적인 필러들은 또한 예를 들면 당해 기술의 숙련된 자에게 알려진 바와 같은 스페이서-정의된 패턴을 이용하여 형성될 수도 있다.
결과적인 반도체 소자가 사용될 테크놀로지 노드 및 적용들에 따라서, 상기 독립적인 필러들의 부피가 달라질 수 있다.
다음 단계에서 핀들 (111, 112, 113, 114)은 반도체의 핀들 사이 내의 얕은 트렌치 고립(STI) 영역 (130)을 형성함에 따라 전기적으로 서로 고립된다. 이는 상기 트렌치들 (121, 122, 123)을 절연성 물질 (130)으로 부분적으로 채우는 것에 의하여 행하여질 수 있다. 이는 첫 번째로 상기 트렌치들 (121, 122, 123)을 절연성 물질 (130)으로 채우는 것에 의하여 행하여지고(도 17), 하드마스크 층의 상부 상에 초과의 절연성 물질을 제거하기 위한 화학적-기계적 평면화 단계(CMP)가 뒤따를 수 있다. 다음에, 상기 트렌치들 (121, 122, 123) 내의 절연성 물질 (130)의 일부가 개구들 (121', 122', 123')이 필러들 사이에 남을 정도로 에칭된다(도 18). 절연성 물질을 에칭하는 것은 예를 들면 건식 또는 습식 에칭 기법에 의하여 행하여 질 수 있다. 상기 절연성 물질은 STI 영역을 제공하는 것으로 당해 기술의 숙련된 자에게 알려진 어떠한 물질들 또는 산화 실리콘을 포함할 수 있다. 상기 핀들 사이에 좋은 전기적 고립을 보장하기 위하여 얕은 트렌치 고립 영역들은 바람직하게는, 즉, 예를 들면 약 300 nm로 충분히 깊다.
상기 STI 영역 (130)을 제공한 후에 화학적 산화물(케목스)의 얇은 층(2 nm 미만, 바람직하게는 1 nm 미만)은 필러들 (113, 114)의 측벽 표면 (180)(나타나있지 않은) 상에서 임의적으로(optionally) 성장될 수 있다. 이러한 화학적 산화 층은 다음의 공정 단계 동안에 반도체 필러들 (113, 114)의 보호층으로서 역할을 할 수 있다.
라이너 (160)이 상기 핀들 (111, 112, 113, 114)의 측벽 표면 (180)을 따라 제공되어(도 19), 핀들 사이 내의 구멍 (121', 122', 123')을 남긴다. 상기 라이너 (160)은 예를 들면 질화물을 포함하는 층(예를 들면 TiN, SiN) 또는 산화물을 포함하는 층(예를 들어 AlO)와 같은 산화 저항성 물질을 포함할 수 있다. 상기 라이너 (160)은 5 내지 10 nm 범위 내의 두께를 갖는다. 상기 라이너 (160)은 예를 들어 저-압 화학 기상 증착과 같은 얇은 필름 증착 기법을 사용하여 증착 될 수 있다. 상기 라이너 (160)은 또한 구멍들 (121', 122', 123') 의 바닥에 고립 영역 (130) 상부의 상에도 제공될 수 있다. 예를 들어 ALD와 같은, 당해 기술의 숙련된 자에게 알려진 바와 같은 다른 증착 기법들이 라이너 (160)의 형성에 가능할 수 있다. 상기 라이너 (160)은 바람직하게는 반도체 필러 (113, 114)의 측벽 표면 (180)을 따르는 등각의 라이너이다.
실시예들에 따르면 상기 핀의 바닥 영역에 매립된 터널 유전체 층을 제공하는 것은 핀의 바닥 영역 내의 반도체 물질을 터널 유전체 물질로 변형하는 단계를 포함한다. 상기 핀의 바닥 영역 내의 반도체 물질을 변형하는 것은 산화하는 것에 의하여 행하여 질 수 있다.
상기 반도체 필러 (113, 114)의 오로지 바닥 영역 (140)만이 매립된 터널 유전체 층으로 변형되도록 하기 위하여, 다른 부분들(상기 바닥 영역 위의)은 변형되거나 산화되는 것으로부터 보호되어야 한다. 이는 라이너 (160)을 사용하여 행하여 질 수 있다. 라이너 (160)은 기초적인 물질, 즉, 반도체 핀들 (111, 112, 113, 114)의 변형(예를 들면 산화)를 방지할 수 있는 물질을 포함한다. 라이너 (160)은 하드마스크 층 (101)와 같은 물질로 구성될 수 있다.
상기 라이너 (160)을 제공한 후에, 핀들의 바닥 영역들(점선영역 (140))은 산화될 수 있으며, 그것으로서 핀들의 바닥 영역 내의 매립된 터널 유전층 (150)을 형성한다(도 22, 150).
상기 라이너 (160)을 제공한 후에, 바닥 (121', 122', 123)의 바닥에 고립 영역 (130)의 상부 상에 존재하는 라이너 (160)의 일부는 제거되어, 얕은 트렌치 고립 영역 (130)을 노출시킨다(도 20). 라이너는 앞서 말한 바와 같이 현재 핀들 (111, 112, 113, 114) 측벽 표면을 따라 남는다. 라이너 (160)의 이러한 일부를 제거하는 것은 예를 들면 건식 에칭 단계와 같이 당해 기술의 숙련된 자에게 알려진 적절한 에칭 기법으로 행하여 질 수 있다.
상기 라이저의 일부를 제거한 후에(필요한 경우)(도 20), 등방성의 에칭 단계가 고립 영역 (130)의 일부를 제거하는데 사용되어 윈도우 개구 (170)이 창출될 수 있으며, 그것으로서 바닥 영역 (140)에 반도체 필러 (111, 112, 113, 114)의 일부를 노출시킬 수 있다(도 21).
반도체 필러 (111, 112, 113, 114)의 바닥 영역 (140) 내에 반도체 물질을 상당히 온전하게 유지하기 위하여, 예를 들면 건식 또는 습식 에칭과 같은, 당해 기술의 숙련된 자에게 알려진 바와 같은 선택적인 에칭 공정이 사용된다. 이러한 제거 단계 또는 에칭 단계 동안에 핀들 (111, 112 113, 114)의 바닥 영역 (140) 내 반도체 물질의 손상은 최소화되어야 한다. 반도체 핀들 (111, 112, 113, 114)의 언더에칭은 최소화되어야 한다.
구멍 (122'. 123')의 바닥에 고립 영역 (130)의 상부 상에 존재할 수 있는 라이너 (160)의 일부를 제거하는 것 및 고립 영역 (130)의 일부를 제거하는 것은 동시에 또는 분리된 에칭 공정 단계 내에서 행하여질 수 있다.
(얕은 트렌치)고립 영역 (130)의 일부를 에칭하는 것에 의하여, 윈도우 개구 (170)은 반도체 필러 (111, 112, 113, 114)의 바닥 영역 (140)에 창출된다. 반도체 필러 (111, 112, 113, 114)의 바닥 영역 (140)에서 윈도우 개구 (170)의 너비는, 앞서 말한 바와 같이 (얕은 트렌치)고립 영역 (130)의 에칭 단계에 의하여 컨트롤되며, 및 부식액의 유형과 에칭 시간과 같은, 에칭 파라미터에 의존한다. 상기 윈도우 개구 (170)은 반도체 필러 (111, 112, 113, 114)의 바닥 영역 (140)에 형성될 국부화된 매립된 산화물 층의 두께를 더욱 정의할 것이다.
국부화된 매립된 유전체 층이 반도체 소자의 터널 산화물 층으로 역할을 할 것이기 때문에, 이러한 층의 품질 및 두께의 컨트롤가능성이 매우 중요하다. 국부화된 매립된 유전체 층의 두께는 에칭 단계 동안에 윈도우 개구 (170)을 컨트롤 하는 것에 의하여 잘 컨트롤 될 수 있다. 국부화된 매립된 유전체 층의 품질은 산화 단계에서 잘 컨트롤 될 수 있다(추가로 참조하라).
라이너 (160)의 제거 이후에, 핀들 (111, 112, 113, 114)의 바닥 부분이 노출된다.
핀들 (111, 112, 113, 114)의 바닥 영역 (140)내의 반도체 물질은, 핀들 (111, 112, 113, 114)의 바닥 영역 (140)의 측벽 표면에 형성된 윈도우 개구 (170)를 통하여 상기 반도체 물질을 산화시킴에 따라 유전체 물질로 변형될 수 있다. 선택적인 산화 단계는, 오로지 핀들 (111, 112, 113, 114)의 바닥 영역 (140) 내의 반도체 물질만이 변형될 정도로 바람직하게 사용되며(도 22), 그것으로서 국부화된 매립된 터널링 유전체 층 (150)을 형성한다.
상기 선택적인 산화 단계는 예를 들면, 인-시투(in-situ) 증기 산화 또는 습식 산화 또는 고온 분리된 플라즈마 산화(high temperature decoupled plasma oxidation)를 포함할 수 있다.
상기 핀들 (111, 112, 113, 114)의 바닥 영역 내의 반도체 물질의 선택적인 산화는, 실질적으로 반도체 필러의 다른 부분의 반도체 물질이 변화되지 않을 정도로, 즉, 유전체 물질로 변형 또는 산화하지 않도록, 컨트롤 되어야 한다.
형성된 매립된 유전체 층의 두께는 반도체 필러 (111, 112, 113, 114)의 바닥 영역에 더 크거나 더 작은 윈도우 개구 (170)을 창출하는 것에 의하여 컨트롤 될 수 있다.
매립된 유전체 층의 등가의 산화물 두께(EOT)는 바람직하게는 약 10 nm 또는 더 작으며, 및 비-휘발성 메모리 소자에서 전형적으로 사용되는 것과 같은 터널 산화물 층으로 역할을 한다.
상기 매립된 유전체 층은 바람직하게는 고품질 터널 유전체 층이다. 매립된 터널 유전체 층의 품질은 품질은 결함의 낮은 밀도 및 높은 브레이크다운 전압으로 열 산화 층의 품질과 동일해야 한다. 고품질 터널 산화물 층은 높은 브레이크다운 전압을 갖는 유전체 층으로 여겨진다. 브레이크다운 필드는 바람직하게는 17mV/cm 를 초과한다. 산화물 트랩 밀도는 10년 후 1% 미만의 실패를 고려할 때, 바람직하게는 6 e15cm-3 미만이다. 이는 고품질 터널 산화물이 거의 전하를 트랩하지 않으며, 그 결과 터널 산화물 층의 브레이크다운 전에 오랜 시간이 걸린다는 것을 의미한다.
핀들 (111, 112, 113, 114) 의 바닥 영역 (140)은 앞서 말한 바와 같이, 즉, 핀의 양 측면에의 윈도우 개구 (170)을 통하여, 반도체 필러의 양 측면으로부터 산화된다. 도 24는 본 발명의 실시예에 따른 수직의 반도체 메모리 소자의 도식적 표면을 제시한다.
따라서 상기 하드마스크 및 라이너 (160)은 예를 들면 질화물 습식 에칭을 사용하여 제거되며, 및 게이트 유전체 층 (181)은 당해 기술의 숙련된 자에게 알려진 기법에 따라 증착된다(도 23).
바람직하게는, 상기 핀들은 단결정 반도체 물질, 바람직하게는 단결정 Si 로 형성되며, 및 핀들의 상부 상의 유전체는 핀들의 열 산화로부터 형성된다. 그러한 열적 성장 산화물 층들은 통상적으로 다결정 플로팅 게이트 상에 증착된 ONO 스택들보다 더 얇다. 본 발명의 방법은 단결정 벌크 기판 상에 적용가능하며, 따라서 결과적으로 단결정 플로팅 게이트 구조를 야기하며, 따라서 얇은 측면의 고립 층들을 제공할 수 있는 장점을 제공한다. 그러므로 본 발명의 방법은 1X 세대 노드로 메모리 소자 크기를 줄어들게 한다.
그 후에, 전도성 층 (171)이 게이트 유전체 층 (181) 및 핀들 상에 제공된다. 핀들 사이 내의 구멍들은 전도성 물질 (171)로 채워진다. 상기 전도성 물질 (171)은 또한 핀들 상부 상에 제공된다. 예를 들면 소스와 드레인(s/d) 형성 및 핀의 도핑이나 주입(implantation)과 같은 당해 기술의 숙련된 자에게 알려진 바와 같은 추가적인 단계들이 그 다음에 행하여 질 수 있다.
발명의 측면은 멀티게이트 반도체 소자에 관한 것으로서, 멀티게이트 반도체 소자는:
- 반도체 기판;
- 핀-베이스 채널 영역;
- 소스 영역;
- 드레인 영역;
- 소스 및 드레인 영역의 외각 부분에 오로지 존재하며, 및 상기 채널 영역의 전체 너비 이상에 존재하는, 국부화된 매립된 유전체 층을 포함한다.
발명의 측면은 멀티게이트 반도체 소자에 관한 것으로서, 멀티게이트 반도체 소자는:
- 반도체 기판;
- 국부화된 매립된 유전체 층에 의하여 반도체 기판으로부터 고립된 핀-베이스 채널 영역;
- 국부화된 매립된 유전체 층에 의하여 반도체 기판으로부터 오직 부분적으로 고립된 소스 영역;
- 국부화된 매립된 유전체 층에 의하여 반도체 기판으로부터 오직 부분적으로 고립된 드레인 영역을 포함한다.
발명의 측면은 플로팅 게이트 반도체 소자에 관한 것으로서, 플로팅 게이트 반도체 소자는:
- 반도체 기판
- 국부화된 매립된 터널 산화물 층에 의하여 반도체 기판으로부터 고립된 플로팅 게이트 영역;
- 상기 플로팅 게이트 영역 위의 인터폴리 유전체 층
- 상기 인터풀리 유전체 층 위에 컨트롤 게이트 영역
- 상기 플로팅 게이트 영역의 일측 반도체 기판 내의 얕은 트렌치 고립 영역을 포함한다.
하이브리드 벌크/SOI 기판을 형성하기 위해 및 플로팅 게이트 메모리 소자를 형성하기 위해 상기 서술된 방법들에서, 필러-유사한 구조들 또는 핀들의 형성을 언급해왔다. 이러한 구조들은 제공되고 있는 소자의 유형에 따라 다른 기능성들을 가질 수 있다. 플로팅 게이트 소자 내에서, 플로팅 게이트 구조로부터 핀들은 게이트 유전체에 의해 고립되며, 및 터널 산화물에 의해 기초적인 기판으로부터 분리된다. 멀티게이트 소자 내에서, 상기 핀들은 하나 또는 그 이상의 채널 영역들을 포함한다. 두 경우 모두, 게이트 구조는 핀들을 가로지르며, 및 위에 배치된다. 또한 두 경우 모두, 소스 및 드레인 구조들은 핀들의 세로의 양 끝에 형성된다. 본 발명에 따르면, 상기 매립된 유전체는 핀들의 바닥 영역 (140) 내에 뿐 만 아니라 소스 및 드레인 구조의 바닥 영역 내에도 형성된다. S/D 구조들은 핀 구조 보다 더 크기(기판 표면에 평행한 단면도에서 나타나듯이)때문에, 상기 매립된 유전체는 S/D 표면들의 전체 아래뿐만 아니라, 상기 S/D 표면들의 외각 부분(outer portion) 아래에도 형성되지 않는다. 따라서 이는 본 발명에 의해 얻을 수 있는 반도체 소자의 전형적인 것이다.
도 13b은 본 발명의 실시예들에 따라 조립된 멀티게이트 반도체 소자의 상면도의 도식적인 표현을 나타낸다. 상기 멀티게이트 반도체 소자는 두 개의 핀(채널) 영역 (600), 소스 영역 (601) 및 드레인 영역 (602) 및 상기 2개의 핀들 (600) 위에 작동하는 게이트 (604)를 포함한다. 본 발명의 실시예들에 따른 국부화된 매립된 유전체 층을 제공하는 단계들 이후에, 국부화된 매립된 유전체 층 (603)은 핀 영역 (600)의 전체 지역 위에 및 소스 (601)과 드레인 (602) 영역의 외각 부분 위에 존재할 것이다. 국부화된 매립된 유전체 층 (603)은 상기 핀/소스/드레인 영역의 측벽에 윈도우 개구들을 통하여 핀, 소스 및 드레인 영역 (600/601/602)의 바닥 영역 내의 반도체 물질의 선택적인 산화 단계의 결과이므로, 소스 (601) 및 드레인 (602)영역의 부피(너비)가 전형적으로 핀 영역의 부피(너비)보다 훨씬 더 크기 때문에, 오로지 소스 (601) 및 드레인 (602)의 외각 부분만이 산화된다. 상기 채널 영역 (600)은 앞서 말한 바와 같이 기초적인 반도체 기판 (605)로부터 완전히 고립되는 반면에 소스 (601) 및 드레인 (602)는 기초적인 반도체 기판 (605)로부터 오로지 부분적으로만 고립된다.
상기 반도체 소자가 플로팅 게이트(FG) 메모리 소자인 경우에, 영역들의 기능성은 서로 다르다. 상기 소위 채널 영역은 FG 소자의 플로팅 게이트보다 이며, 상기 소위 게이트는 FG 소자의 컨트롤 게이트이다(The so-called channel region is than the floating gate of the FG device, the so-called gate is the control gate of the FG device.) 또한 여기, 상기 S/D 영역들은 이들 영역의 외각 부분 내에 매립된 유전체를 포함한다.
최첨단 SOI 반도체 소자에서(도 13a), 상기 매립된 산화물 층 (503)은 도처에 존재하며, 즉, 핀들 (500), 소스 (501) 및 드레인 (502) 영역은 전체 너비/지역 위에 매립된 산화물 층을 갖는다. 바꾸어 말하면, 상기 채널 영역 (500), 소스 영역 (501) 및 드레인 영역 (502)는 앞서 말한 바와 같이 기초적인 반도체 기판 (505) 로부터 완전히 고립된다. 또한 핀들 위에 작동하는 게이트 (504)도 나타난다.
멀티게이트 반도체 소자의 소스 및 드레인 영역의 오로지 일부만을 고립시키는 국부화된 매립된 유전체 층의 장점은 핀 패턴화 이후에 핀 회복(어닐링(annealing)단계로 전형적으로 수행되는)이 강화된다는 것이다. 이는 소스 및 드레인 영역들이 기초적인 반도체 기판과 부분적으로 접촉한다는 사실 때문이다. 이렇게 하여, 상기 핀의 회복, 즉, 예를 들어 핀 패턴화 이후에 수소 어닐링 단계를 사용하여 핀 포면 품질 및 핀 유동성을 강화하는 것은 반도체 기판에서 반도체 핀을 항해 가능하다.

Claims (12)

  1. ● 벌크 반도체 기판 (100)을 제공하는 단계,
    ● 상기 기판에 적어도 두 개의 트렌치들 (121, 122, 123)을 제공하는 단계로서, 이를 통해 상기 트렌치들 사이에 적어도 하나의 핀 (111, 112, 113, 114), 또는 상기 트렌치들에 의해 분리된 복수의 핀들을 형성하도록, 적어도 두 개의 트렌치들 (121, 122, 123)을 제공하는 단계,
    ● 상기 트렌치들을 절연성 물질로 충진하는 단계,
    ● 각각의 트렌치들 내에 고립 영역들 (130)을 형성하여, 상기 절연성 물질의 일부가 상기 각각의 트렌치들의 바닥에 남도록 상기 각각의 트렌치들 내의 상기 절연성 물질을 부분적으로 제거하는 단계,
    ● 상기 트랜치들의 상기 측벽들 (180) 상에, 또는 상기 측벽들 상에 및 상기 트렌치들의 상기 각각의 고립 영역(130)의 상부 상에 라이너 (160)를 증착하는 단계,
    ● 상기 라이너가 상기 측벽들 상에 및 상기 고립 영역들 (130)의 상부 상에 증착된 경우, 상기 고립 영역들 (130)의 상기 상부로부터 상기 라이너 (160)를 제거하는 단계,
    ● 상기 각각의 고립 영역들 (130)의 상부 층을 제거하는 단계로서, 상기 핀(들)의 바닥 영역 (140)의 상기 측벽들에 윈도우 개구 (170)를 형성하도록, 층을 제거하는 단계,
    ● 상기 윈도우 개구를 통하여 상기 핀(들)의 상기 바닥 영역 (140) 내의 상기 반도체 물질을 변형하여, 상기 핀(들)이 상기 바닥 영역 (140)의 외부의 상기 영역들 내에서 변형되는 것을 실질적으로 방지하는, 상기 바닥 영역, 상기 라이너 (160) 및 상기 고립 영역 (130)에 국부적으로 매립된 유전체 층 (150)을 형성하는 단계
    를 포함하는, 반도체 핀 (111,112,113,114) 아래에 매립된 유전체 층을 형성하기 위한 방법.
  2. 제1항에 있어서,
    상기 바닥 영역 (130) 내의 상기 반도체 물질을 변형하는 단계는 상기 반도체 물질을 산화시키는 단계를 포함하는 것인, 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 벌크 기판 (100)은 단결정 반도체 기판인 것인, 방법.
  4. 제1항에 있어서,
    상기 절연성 물질을 부분적으로 제거하는 단계 이후 및 라이너 (160)를 증착하는 단계 이전에,
    상기 트렌치들의 측벽들 상에 보호층 (410)을 증착하는 단계를 더 포함하는 것인, 방법.
  5. 제1항에 있어서,
    상기 매립된 유전체 층은 10 nm 미만의 등가 산화물 두께를 가지는 것인, 방법.
  6. 제1항에 있어서,
    상기 매립된 유전체 층의 브레이크다운 필드는 17 mV/cm 초과이고, 상기 산화물 트랩 밀도는 6 e15cm-3 미만인 것인, 방법.
  7. 제1항에 있어서,
    상기 벌크 영역 (100a) 및 반도체-온-절연체(SOI) (100b) 영역은 상기 기판 표면 상에 정의되고, 및 상기 트렌치들 (122, 123)은 상기 트렌치들 중 하나 (122)가 상기 벌크 영역 (100a) 및 상기 SOI 영역 (100b) 사이에 분리를 형성하도록 상기 SOI 영역 내에 형성된 것인, 방법.
  8. 제1항에 있어서,
    상기 핀(들)의 상기 측벽 표면 및 상부 표면들에 게이트 유전체 층 (181)을 제공하는 단계를 포함하며, 및 상기 핀(들) 및 게이트 유전체 층 위에 전도성 층 (171)을 제공하는 단계로서, 터널 유전체 층으로서 역할을 하는 상기 매립된 유전체 층 (150), 플로팅 게이트 반도체 메모리 소자를 형성하도록, 전도성 층 (171)을 제공하는 단계를 더 포함하는, 방법.
  9. 제8항에 있어서,
    상기 기판은 단결정 기판이고, 상기 게이트 유전체 층 (181)은 상기 핀(들)의 상부 표면 및 측벽 표면들의 열 산화에 의해 제공되는 것인, 방법.
  10. ● 핀 영역의 전체 영역 위로 매립된 유전체 층이 존재하는, 상기 핀의 바닥에 상기 매립된 유전체 층을 포함하는, 반도체 기판 상의 적어도 하나의 반도체 핀 (600),
    ● 상기 바닥 영역의 전체가 아니고, 단지 소스와 드레인 영역들의 상기 바닥 영역의 외곽 부분 (603) 내에 매립된 유전체 층을 포함하는, 상기 적어도 하나의 반도체 핀 (600)과 접촉하는 소스 및 드레인 영역 (601, 602), 및
    ● 상기 적어도 하나의 반도체 핀 위에서 수직적으로 구동하는 전도성 게이트 전극 (604)
    을 포함하는, 핀펫 베이스 반도체 소자.
  11. 제10항에 있어서,
    상기 반도체 소자는 플로팅 게이트 반도체 메모리 소자이고,
    상기 전도성 게이트 전극 (604)은 메모리 소자의 컨트롤 게이트로서의 역할을 하며,
    상기 반도체 핀 (600)은 메모리 소자의 플로팅 게이트로서의 역할을 하며 및
    상기 매립된 유전체 층은 메모리 소자의 터널 유전체 층으로서의 역할을 하는,
    핀펫 기반 반도체 소자.
  12. 삭제
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