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KR101388329B1 - ＦｉｎＦＥＴ 소자를 제조하는 방법 - Google Patents

ＦｉｎＦＥＴ 소자를 제조하는 방법 Download PDF

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KR101388329B1
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차우 예인 인
치시 우
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광신 챈
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 발명 개시는 종래 기술에 대해 하나 이상의 향상을 제공하는 FinFET 소자를 제조하는 많은 상이한 실시예들을 제공한다. 일 실시예에서, FinFET를 제조하는 방법은 반도체 기판과, 반도체 기판상에 복수의 더미 핀(fin) 및 활성 핀을 제공하는 단계를 포함한다. 미리 결정된 그룹의 더미 핀들이 제거된다.

Description

ＦｉｎＦＥＴ 소자를 제조하는 방법{METHOD OF MAKING A FINFET DEVICE}
본 발명은 FinFET 소자를 제조하는 방법에 대한 것이다.
반도체 집적회로(integrated circuit; IC) 산업은 급속한 성장을 경험해 왔다. IC 물질 및 설계에서의 기술적 진보는 여러 세대의 IC를 생산해 왔으며, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 가진다. IC 진화 과정에서, 기하학적 크기{즉, 제조 공정을 사용해서 생성될 수 있는 가장 작은 컴포넌트(또는 라인)}가 감소되는 한편으로, 기능적 밀도(즉, 칩 면적 당 상호 연결된 소자의 개수)는 일반적으로 증가되어 왔다. 이러한 크기 감소(scaling down) 공정은 생산 효율을 증가시키고 관련 비용을 낮춤으로써 일반적으로 혜택을 제공한다.
크기 감소는 IC를 처리하고 제조하는 복잡성을 또한 증가시켜 왔으며, 이러한 진보가 실현되기 위해, IC 처리 및 제조에서 유사한 발전이 필요하다. 예를 들면, 핀-유사 전계 효과 트랜지스터(fin-like field-effect transistor; FinFET)와 같은 3차원 트랜지스터가 평면형 트랜지스터(planar transistor)를 대체시키기 위해 도입되었다. 핀 트랜지스터는 상단면 및 반대쪽 측벽과 연관된 채널(핀 채널이라고 지칭됨)을 갖는다. 핀 채널은 상단면 및 반대쪽 측벽에 의해 규정되는 전체 채널 폭을 갖는다. 비록 기존 FinFET 소자 및 FinFET 소자를 제조하는 방법이 그 의도되는 목적을 위해 일반적으로 적절하였지만, 이러한 소자 및 방법이 모든 양상에서 전적으로 만족스럽지는 않았다. 예를 들면, 특히 핀의 단부에서 특히 핀 폭 및 프로파일의 변화는 FinFET 공정 개발시에 도전을 야기한다. 이러한 분야에서 향상을 하는 것이 요구된다.
본 발명은 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET) 소자를 제조하기 위한 방법을 제공하며, 이 방법은 반도체 기판을 제공하는 단계; 더미(dummy) 핀 및 활성 핀을 포함하는 핀 구조를 형성하도록 상기 반도체 기판을 에칭하는 단계; 제1 그룹의 더미 핀과 제2 그룹의 더미 핀을 규정하도록 상기 반도체 기판상에 패터닝된 포토레지스트층 - 상기 패터닝된 포토레지스트층은 상기 제1 그룹의 더미 핀을 노출시킴 - 을 형성하는 단계; 상기 패터닝된 포토레지스트층을 통해 상기 제1 그룹의 더미 핀을 에칭하는 단계; 상기 제1 그룹의 더미 핀을 에칭한 후에 상기 반도체 기판상에 쉘로우 트렌치 분리(shallow trench isolation; STI)를 형성하는 단계를 포함한다.
또한, 본 발명은 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET) 소자를 제조하기 위한 방법을 제공하며, 이 방법은 FinFET 전구체를 수용하는 단계로서, 상기 FinFET 전구체는, 반도체 기판, 상기 반도체 기판상에 형성된 더미 핀 및 활성 핀과, 상기 반도체 기판상에 형성되고, 상기 더미 핀 및 상기 활성 핀 각각의 사이에 배치된 쉘로우 트렌치 분리(shallow trench isolation; STI) 영역을 포함하는 것인, 상기 FinFET 전구체를 수용하는 단계; 제1 그룹의 더미 핀과 제2 그룹의 더미 핀을 규정하도록 패터닝된 포토레지스트층을 형성하는 단계; 및 상기 패터닝된 포토레지스트층을 통해 상기 제1 그룹의 더미 핀을 에칭하는 단계를 포함한다.
또한, 본 발명은 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET) 소자를 제조하기 위한 방법을 제공하며, 이 방법은 반도체 기판을 제공하는 단계; 상기 반도체 기판상에 더미 핀 및 활성 핀 - 상기 활성 핀은 더미 핀들 사이에 배치됨 - 을 형성하는 단계; 상기 더미 핀의 일부분을 노출하도록 상기 더미 핀 및 상기 활성 핀상에 패터닝된 포토레지스트층을 형성하는 단계; 상기 활성 핀과 상기 더미 핀의 남아있는 부분 사이에 열린 공간(open-spacing)을 형성하도록 상기 더미 핀의 노출된 부분을 에칭하는 단계; 및 상기 열린 공간을 형성한 후에 쉘로우 트렌치 분리(shallow trench isolation; STI)를 형성하는 단계를 포함한다.
본 발명 개시의 양상은 첨부된 도면을 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 실행에 따라, 다양한 특징부는 실제 크기에 따라 그려지 않는다는 사실이 주목된다. 사실상, 다양한 특징부의 크기는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 발명의 개시의 다양한 양상에 따른 FinFET 소자를 제조하기 위한 예시적인 방법의 흐름도이다.
도 2 내지 6은 본 발명 개시의 양상에 따라 구성된 FinFET 소자를 제조하는 다양한 스테이지에서 일 실시예의 단면도를 예증한다.
도 7은 본 발명의 개시의 다양한 양상에 따른 FinFET 소자를 제조하기 위한 예시적인 방법의 다른 흐름도이다.
도 8 내지 11a는 본 발명 개시의 양상에 따라 구성된 FinFET 소자를 제조하는 다양한 스테이지에서 일 실시예의 단면도를 예증한다.
도 11b는 본 발명의 개시의 다양한 양상에 따른 FinFET 소자의 평면도이다.
도 11c는 도 11b에서 라인 11c-11c를 따라 절단된 FinFET 소자의 단면도를 예증한다.
도 11d는 도 11b에서 라인 11d-11d를 따라 절단된 FinFET 소자의 단면도를 예증한다.
도 12는 본 발명 개시의 양상에 따라 구성된 FinFET 소자를 제조하는 다양한 스테이지에서 일 실시예의 다양한 양상의 단면도를 예증한다.
하기의 개시는 본 발명의 상이한 특징을 구현하기 위한 다수의 상이한 실시예 또는 예시를 제공한다. 본 발명의 개시를 간략화하기 위해, 컴포넌트 및 배열의 특정 예시들이 이하에서 설명된다. 물론, 이런 것들은 단지 예시일 뿐이고, 제한하는 것으로 의도되지는 않는다. 예를 들면, 이하 설명에서, 제2 특징부 위 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 특징부가 제1 및 제2 특징부 사이에서 형성될 수 있어 그 결과 제1 및 제2 특징부가 직접 접촉할 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 발명의 개시는 다양한 예시들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화와 명료함의 목적을 위한 것이고, 논의된 다양한 실시예들 및/또는 구성 사이의 관계를 그 자체가 명시하지는 않는다.
본 출원의 하나 이상의 실시예로부터 이득을 얻을 수 있는 소자의 예시는 반도체 소자이다. 이러한 소자는 예를 들면, FinFET 소자이다. 예를 들면, FinFET 소자는 P형 금속 산화막 반도체(P-type metal-oxide-semiconductor; PMOS) FinFET 소자와 N형 금속 산화막 반도체(N-type metal-oxide-semiconductor; NMOS) FinFET 소자를 포함하는 상보형 금속 산화막(complementary metal-oxide-semiconductor; CMOS) 소자일 수 있다. 하기의 개시는 본 출원의 다양한 실시예를 예증하기 위해 FinFET 예시를 이용해 계속될 것이다. 하지만, 본 출원은 구체적으로 주장되는 것을 제외하고, 특정 유형의 소자에 제한되지 않아야 한다는 것을 이해해야 한다.
도 1 및 2 내지 6을 참조해서, 방법(100) 및 FinFET 소자(200)는 이하에서 총괄하여 설명된다. 도 1은 본 발명의 개시의 다양한 양상에 따라 FinFET 소자를 제조하기 위한 방법(100)의 흐름도이다.
도 1 및 2를 참조하면, 방법(100)은 반도체 기판(210)을 제공함으로써 단계(102)에서 시작한다. 반도체 기판(210)은 실리콘을 포함한다. 대안적으로, 반도체 기판(210)은 게르마늄, 실리콘 게르마늄, 갈륨비화물, 또는 다른 적절한 반도체 물질을 포함할 수 있다. 또한, 대안적으로, 반도체 기판(210)은 에피택샬층을 포함할 수 있다. 예를 들면, 반도체 기판(210)은 벌크 반도체 위에 놓인(overlying) 에피택샬층을 구비할 수 있다. 또한, 반도체 기판(210)은 성능 향상을 위해 변형될(strained) 수 있다. 예를 들면, 에피택샬층은 벌크 실리콘 위에 놓인 실리콘 게르마늄층 또는 벌크 실리콘 게르마늄 위에 놓인 실리콘층과 같은, 벌크 반도체의 물질과는 상이한 반도체 물질을 포함할 수 있다. 이러한 변형된 기판은 선택적 에피택샬 성장(selective epitaxial growth; SEG)에 의해 형성되 수 있다. 또한, 반도체 기판(210)은 SOI(semiconductor-on-insulator) 구조를 포함할 수 있다. 또한, 대안적으로, 반도체 기판(210)은 산소 주입(SIMOX) 기술, 웨이퍼 본딩, SEG, 또는 다른 적절한 방법에 의한 분리에 의해 형성되는 것과 같이, 매립된 산화물(buried oxide; BOX)층과 같은 매립된 유전층을 포함할 수 있다.
방법(100)은 도 2에 도시된 바와 같이, 반도체 기판(210)상에 복수의 핀을 규정함으로써 단계(104)로 진행한다. 묘사된 실시예에서, 패드층(218)은 기판(210)상에 형성된다. 패드층(218)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물과 같은 유전 물질, 또는 다른 적절한 유전 물질을 포함한다. 패드층(218)은 단일 층 또는 다중층일 수 있다. 본 발명 실시예에서, 패드층(218)은 반도체 기판(210)상에 증착된 실리콘 산화물층(220)과, 실리콘 산화물층(220)상에 증착된 실리콘 질화물층(222)을 포함하는 이중층이다. 패드층(218)은 열 산화, 화학적 산화, 원자 층 증착(atomic layer deposition; ALD), 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다.
도 2를 또한 참조하면, 리소그래피 공정은 반도체 기판(210)상에 핀을 규정한다. 본 실시예에서, 패터닝된 포토레지스트층(230)은 패드층(218)상에 코팅된 스핀-온이다. 패터닝된 포토레지스트층(230)은 FinFET 소자(200)의 핀을 규정한다. 일반적으로, 패터닝 공정은 포토레지스트 코팅(예, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노출, 사후-노출 베이킹, 포토레지스트의 현상(developing), 세정, 건조(예, 하드 베이킹), 다른 적절한 공정, 또는 이것들의 조합을 포함할 수 있다. 대안적으로, 포토리소그래피 노출 공정은 마스크리스(maskless) 포토리소그래피, 전자-빔 기록, 직접 기록, 및/또는 이온-빔 기록과 같은 다른 적절한 방법에 의해 구현되거나 대체된다.
도 1 및 3을 참조하면, 방법(100)은 반도체 기판(210)에 핀 구조(235)를 형성하도록 트렌치 에칭을 수행함으로써 단계(106)로 진행한다. 패터닝된 포토레지스트층(230)은 트렌치 에칭 동안 마스크로서 이용된다. 트렌치 에칭에서, 패드층(218)과 반도체 기판(210)은 건식 에칭, 습식 에칭 또는 건식 에칭 및 습식 에칭의 조합을 포함하는, 다양한 방법에 의해 에칭될 수 있다. 건식 에칭 공정은 불소 함유 기체(예, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 기체(예, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 기체(예, HBr 및/또는 CHBR3), 산소-함유 기체, 요오드 함유 기체, 또는 다른 적절한 기체 및/또는 플라즈마, 또는 이것들의 조합을 이용해서 구현할 수 있다. 에칭 공정은 에칭 선택도, 유연성과 원하는 에칭 프로파일을 얻도록 다중 단계 에칭을 포함할 수 있다.
도 3을 참조하면, 핀 구조(235)는 더미 핀(240)과 활성 핀(250)을 포함한다. 더미 핀(240)은 FinFET 소자(200) 내에 아무런 기능도 가지고 있지 않지만, FinFET 공정을 보다 균일하고, 보다 재현가능하고, 보다 제조가능하게 한다. 활성 핀(250)은 FinFET 소자(200) 내에서 기능을 가진다. 활성 핀(250)은 더미 핀들(240) 사이에 배치된다. 활성 핀(250) 옆에 더미 핀(240)이 배치되므로, 활성 핀(250) 각각은 모든 연관된 위치들에서 매우 유사한 형성 환경(surrounding)하에서 형성될 수 있다. 형성 환경은 핀의 양쪽상의 열린 공간의 크기와 로컬 특징부 밀도를 포함한다. 일관된 형성 환경은 핀의 임계 크기(critical dimension; CD), 프로파일과 높이의 견지에서, 모든 연관된 위치에서 균일한 활성 핀(250)을 향상시킨다.
도 1 및 4를 참조하면, 방법(100)은 패터닝된 포토레지스트층(270)이 더미 핀들(240)의 그룹을 규정하도록 형성되는 단계(108)로 진행한다. 패터닝 공정에 의해 더미 핀(240)은 도 4에 도시된 바와 같이. 제1 그룹의 더미 핀(240a)과 제2 그룹의 더미 핀(240b)으로 나누어진다. 더미 핀(240a 및 240b)의 그룹들은 하나의 더미 핀 또는 다수의 더미 핀을 포함할 수 있다. 제1 그룹의 더미 핀(240a)은 패터닝된 포토레지스트층(270)의 개구 내에 노출되고, 후속 에칭 공정에 노출될 것이다. 제2 그룹의 더미 핀(240b)은 패터닝된 포토레지스트층(270)에 의해 덮혀서{패터닝된 포토레지스트층(270)은 활성 핀(250)을 또한 덮음}, 제2 그룹의 더미 핀(240b){및 활성 핀(250)}이 후속 에칭 공정 동안 그대로 남게된다. 추가적으로, 묘사된 실시예에서, 패터닝된 포토레지스트층(270)을 형성하기 전에, 층(260)이 반도체 기판(210)상에서 형성되고, 핀 구조(235)의 핀들 사이에 있는 트렌치를 채운다. 층(260)은 임의의 적절한 물질을 포함하고, 임의의 적절한 공정에 의해 형성된다. 예를 들면, 층(260)은 다양한 유기 물질 또는 무기 물질을 포함할 수 있다. 포토레지스트층(270)은 층(260)상에 코팅되고, 적절한 패터닝 공정에 의해 패터닝된다.
도 1 및 5을 참조하면, 방법(100)은, 패터닝된 포토레지스트층(270)의 개구 내에 노출되는, 제1 그룹의 더미 핀(240a)을 제거함으로써 단계(110)로 진행한다. 묘사된 실시예에서, 제1 그룹의 더미 핀(240a)과 층(260)이 도 5에 도시된 바와 같이, 복수의 열린 공간(280)을 형성하도록 제거된다. 열린 공간(280)은 활성 핀(250)과 제2 그룹의 더미 핀(240b) 사이에 형성된다. 일 실시예에서, 열린 공간(280)은 두 개의 활성 핀들(250) 사이에 또한 형성된다. 제1 그룹의 더미 핀(240a)은 불소 함유 기체를 이용한 화학적 성질에서(in a chemistry) 건식 에칭과 같은 에칭 기술에 의해 제거된다. 일 실시예에서, 제1 그룹의 더미 핀(240a)이 부분적으로 제거된다. 다른 실시예에서, 제1 그룹의 더미 핀(240a)이 완전히 제거된다. 제1 그룹의 더미 핀(240a)을 에칭한 후에, 패터닝된 포토레지스트층(270)과 층(260)이 습식 에칭, 건식 에칭, 또는 이것들의 조합을 포함하는 다른 에칭 공정에 의해 제거된다. 열린 공간(280)은 다운스트림 쉘로우 트렌치 분리(shallow trench isolation; STI) 형성 동안 응력(stress) 버퍼로서 기능하고, 응력에 의해 야기되는 활성 핀(250)의 왜곡을 감소시키도록 설계된다. 제2 그룹의 더미 핀(240b)은 공정 부하 효과를 최소화하고, 공정 변화를 감소시키도록 설계된다.
도 1 및 6을 참조하면, 방법(100)은 반도체 기판(210)상에 STI 영역(290)을 형성하도록 핀들 사이의 트렌치를 유전 물질로 채움으로써 단계(112)로 진행한다. STI 영역(290)은 실리콘산화물, 실리콘질화물, 실리콘산화질화물, 다른 적절한 물질, 또는 이러한 물질들의 조합을 포함한다. STI 영역(290)은 임의의 적합한 공정에 의해 형성된다. 일 예시로서, STI 영역(290)은 화학적 증기 증착(chemical vapor deposition; CVD)을 이용해서 핀들 사이의 트렌치를 하나 이상의 유전 물질로 채움으로써 형성된다. 일부 예시에서, 채워진 트렌치는 실리콘질화물 또는 실리콘산화물을 사용해 채워진 열 산화 라이너층과 같은 다중층 구조를 가질 수 있다. 어닐링 공정은 STI 영역(290)의 형성 후에 수행될 수 있다.
STI 영역(290)을 형성한 후에, FinFET 소자(200)는 종래 기술에 알려진 다양한 특징부 및 영역을 형성하도록 CMOS 또는 MOS 기술 처리를 더 거칠 수 있다. 예를 들면, 추가적인 제조 처리는, 무엇보다도, 활성 핀(250)의 일부분 및 제2 그룹의 더미 핀(240b) 위를 포함하는, 반도체 기판(210) 위에 게이트 구조를 형성하는 단계와, 활성 핀(250)의 다른 부분 및 제2 그룹의 더미 핀(240b)을 포함하는, 게이트 구조의 양쪽상에 소스 및 드레인(source and drain; S/D) 영역을 형성하는 단계를 포함할 수 있다. 게이트 구조의 형성은 증착, 패터닝, 및 에칭 공정들을 포함할 수 있다. 게이트 스페이서는 증착 및 에칭 기술에 의해 게이트 구조의 벽(wall)상에 형성될 수 있다. S/D 영역은 리세스(recess), 에피택샬 성장과, 주입 기술에 의해 형성될 수 있다. 추가적인 단계들이 방법(100) 이전, 동안, 및 이후에 제공될 수 있고, 설명된 단계들 중 일부는 방법의 다른 실시예를 위해 대체되거나 제거될 수 있다.
후속 처리는 FinFET 소자(200)의 다양한 특징부 또는 구조를 연결하기 위해 구성되는, 반도체 기판(210)상의 다양한 접촉부/비아/라인과 다중층 상호연결 특징부(예, 금속층과 층간 유전체)를 또한 형성할 수 있다. 예를 들면, 다중층 상호연결부는 종래의 비아 또는 접촉부와 같은 수직 상호연결부와, 금속 라인과 같은 수평 상호연결부를 포함한다. 다양한 상호연결 특징부는 구리, 텅스턴, 및/또는 규화물을 포함하는 다양한 전도 물질을 구현할 수 있다. 일 예시에서, 다마신 및/또는 이중 다마신 공정은 구리와 관련된 다중층 상호연결 구조를 형성하기 위해 사용된다.
다른 실시예에서, FinFET 소자(400)를 제조하기 위한 방법(300)이 제공된다. 도 7 및 8 내지 11을 참조해서, 방법(300) 및 FinFET 소자(400)가 이하에서 총괄하여 설명된다. 도 7은 본 발명의 개시의 다양한 양상에 따라 FinFET 소자(400)를 제조하기 위한 방법(300)의 흐름도이다.
도 7 내지 9를 참조하면, 방법(300)은 FinFET 전구체(405)가 수용되는 블록(302)에서 시작한다. FinFET 전구체(405)는 더미 핀(420) 및 활성 핀(430)을 포함하는 핀 구조(410)와 반도체 기판(210)을 포함한다. 핀 구조(410)는 도 2와 3을 참조해서 설명되는 핀 구조(235)와 실질적으로 유사하게 형성되어, 활성 핀(430)은 핀 형성 동안 일관된 형성 환경을 경험하며, 모든 연관된 위치에서 핀의 균일한 CD, 프로파일, 및 높이를 얻는다.
도 8을 또한 참조하면, FinFET 전구체(405)는 반도체 기판(210) 내에 분리 영역(440)을 또한 포함한다. 분리 영역(440)은 FinFET 소자(400)의 다양한 영역을 규정하고 전기적으로 분리시키도록 STI와 같은 분리 기술을 활용한다. 분리 영역(440)은 실리콘산화물, 실리콘질화물, 실리콘산화질화물, 또는 다른 적절한 물질, 또는 이러한 물질들의 조합을 포함한다. 분리 영역(440)은 임의의 적절한 공정에 의해 형성된다. 본 발명 실시예에서, 분리 영역(440)을 형성하도록 핀들 사이의 복수의 트렌치는 반도체 기판(210)상에서 실리콘산화물로 채워진다. 어닐링 공정은 분리 영역(440)의 형성 후에 수행될 수 있다. 어닐링 공정은 급속열 어닐링(rapid thermal annealing; RTA), 레이저 어닐링 공정, 또는 임의의 다른 적절한 어닐링 공정을 포함한다. 화학 기계적 폴리싱(chemical mechanical polishing; CMP) 공정이 실질적으로 평평한 표면을 제공하도록 과잉(excess) 실리콘산화물을 제거하기 위해 후속적으로 수행될 수 있다. 추가적으로, 더미 핀들(420) 중 핀의 일부분과 활성 핀(430)은 도 8에서 도시된 바와 같이, 종래 기술에서 알려진 적절한 패터닝과 에칭 공정에 의해 더 리세싱될 수 있다.
도 8을 또한 참조하면, FinFET 전구체(405)는, S/D 영역이라고 지칭되는, 더미 핀(420) 및 활성 핀(430)의 일부분상에 형성된, 융기된 소소 및 드레인(sources and drain; S/D) 구조(470)를 또한 포함한다. 융기된 S/D 구조(470)는 하나 이상의 에피택시 또는 에피택샬(epi) 공정에 의해 형성되어, Si 특징부, SiGe 특징부, 또는 다른 적절한 특징부가 S/D 영역 내의 더미 핀(420) 및 활성 핀(430)의 리세싱된 표면상에서 결정 상태로 형성될 수 있게 된다. 에피택시 공정은 CVD 증착 기술{예, 증기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초고진공 CVD(ultra-high vacuum CVD; UHV-CVD), 분자빔 에피택시, 및/또는 다른 적절한 공정을 포함한다. 융기된 S/D 구조(470)는 더미 핀(420) 및 활성 핀(430)의 근접함 때문에 병합될 수 있다.
도 9를 참조하면, FinFET 전구체(405)는, 핀 구조(410)의 핀의 일부분(채널 영역이라고 지칭됨) 위를 포함하는(둘러싸는), 반도체 기판(210) 위에 형성된 게이트 스택(450) 및 게이트 스페이서(460)를 또한 포함한다. 게이트 스택(450)은 계면층(미도시), 게이트 유전층(452), 게이트 전극층(453), 및 하드 마스크층(454)을 포함할 수 있다. 게이트 스택(450)은 계면층, 캡핑층(capping layer), 확산/장벽층, 유전층, 전도층, 다른 적절한 층, 또는 이런 층들의 조합과 같은 추가적인 층들을 포함할 수 있다.
계면층은 반도체 기판(210)과 핀들(420 및 430) 위에 형성된다. 계면층은 실리콘 산화물, 실리콘 산화질화물, 또는 임의의 적절한 물질을 포함한다. 게이트 유전층(452)은 계면층 위에 형성된다. 게이트 유전층(452)은 실리콘산화물, 실리콘질화물, 실리콘산화질화물, 고(high)-k 유전물질, 다른 유전 물질, 및/ 또는 이것들의 조합과 같은 유전물질을 포함한다. 고-k 유전물질의 예시는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄산화물, 알루미늄산화물, 하프늄산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 고-k 유전물질, 또는 이것들의 조합을 포함한다.
게이트 전극층(453)은 게이트 유전층(452) 위에 형성된다. 게이트 전극층(453)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 탄탈륨질화물, 니켈규화물, 코발트규화물, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적절한 물질, 또는 이것들의 조합과 같은 임의의 적절한 물질을 포함한다. 하드 마스크층(454)은 게이트 전극층(453) 위에 형성된다. 하드 마스크층(454)은 예를 들면, 실리콘 질화물, SiON, SiC, SiOC, 또는 다른 적절한 물질과 같은 임의의 적절한 물질을 포함한다.
게이트 스택(450)은 임의의 적절한 공정 또는 공정들에 의해 형성된다. 예를 들면, 게이트 스택(450)은 포토리소그래피 패터닝 및 에칭 공정을 포함하는 방법에 의해 형성될 수 있다. 게이트 스페이서(460)는 게이트 스택(450)의 측벽상에 형성되고, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 다른 적절한 물질, 또는 이것들의 조합과 같은 유전물질을 포함할 수 있다. 일부 실시예에서, 게이트 스페이서는 소스/드레인 영역과 같은 후속적으로 형성된 도핑된 영역을 오프셋하기 위해 사용된다. 게이트 스페이서는 소스/드레인 영역(접합) 프로파일을 설계하거나 변경시키기 위해 추가적으로 사용될 수 있다. 게이트 스페이서는 적절한 증착 및 에칭 기술에 의해 형성될 수 있다.
도 7 및 10을 참조하면, 방법(300)은 패터닝된 포토레지스트층(490)이 더미 핀들(420)의 그룹을 규정하도록 형성되는 단계(304)로 진행한다. 패터닝 공정에 의해 더미 핀(420)은 도 10에 도시된 바와 같이. 제1 그룹의 더미 핀(420a)과 제2 그룹의 더미 핀(420b)으로 나누어진다. 더미 핀(420a 및 420b)의 그룹들은 하나의 더미 핀 또는 다수의 더미 핀을 포함할 수 있다. 제1 그룹의 더미 핀(420a)은 패터닝된 포토레지스트층(490)의 개구 내에 노출되고, 후속 에칭 공정에 노출될 것이다. 제2 그룹의 더미 핀(420b)은 패터닝된 포토레지스트층(490)에 의해 덮혀서{패터닝된 포토레지스트층(490)은 활성 핀(430)을 또한 덮음}, 제2 그룹의 더미 핀(420b){및 활성 핀(430)}이 후속 에칭 공정 동안 그대로 남게된다. 추가적으로, 묘사된 실시예에서, 패터닝된 포토레지스트층(490)을 형성하기 전에, 층(480)이 반도체 기판(210)상에서 형성된다. 층(480)은 임의의 적절한 물질을 포함하고, 임의의 적절한 공정에 의해 형성된다. 예를 들면, 층(480)은 다양한 유기 물질 또는 무기 물질을 포함할 수 있다. 포토레지스트층(490)은 층(480)상에서 코팅되고, 적절한 패터닝 공정에 의해 패터닝된다.
도 7 및 11a를 참조하면, 방법(300)은, 패터닝된 포토레지스트층(490)의 개구를 통해 제1 그룹의 더미 핀(420a)을 에칭함으로써 단계(306)로 진행한다. 제1 그룹의 더미 핀(420a)은 불소 함유 기체를 이용한 화학적 성질에서(in a chemistry) 건식 에칭과 같은 에칭 기술에 의해 제거된다. 본 발명 실시예에서, 에칭 공정은 두 개의 에칭 단계를 포함한다. 에칭 공정의 제1 단계는 제1 그룹의 더미 핀(420a)의 융기된 S/D 구조(470)를 선택적으로 제거한다. 에칭 공정의 제2 단계는 S/D 구조의 제거에 의해 생성된 개구를 통해 제1 그룹의 더미 핀(420a)의 핀 높이로 리세싱한다. 일 실시예에서, 제1 그룹의 더미 핀(420a)이 부분적으로 제거된다. 다른 실시예에서, 제1 그룹의 더미 핀(420a)이 완전히 제거된다. 에칭 공정의 제2 단계는 제1 그룹의 더미 핀(420a)을 리세싱한 후에, 반도체 기판상에 공동(495)을 남긴다. 제1 그룹의 더미 핀(420a)을 에칭한 후에, 패터닝된 포토레지스트층(490)과 층(480)이 습식 에칭, 건식 에칭, 또는 이것들의 조합을 포함하는 다른 에칭 공정에 의해 제거된다.
도 11b는 FinFET 소자(400)의 평면도이다. 도 11b를 참조하면, 제1 그룹의 더미 핀(420a)을 에칭한 후에, FinFET 소자(400)의 단면도가 3개의 라인들(11a-11a, 11c-11c 및 11d-11d)을 따라 취해진다. 도 11a는 도 11b의 라인(11a-11a)을 따라(S/D 영역을 따라) 절단된 단면도이다. 도 11c는 도 11b의 라인(11c-11c)을 따라(채널 영역을 따라), 그리고 라인(11a-11a)의 방향에 수직으로 절단된 단면도이다. 도 11d는 도 11b의 라인(11d-11d)을 따라(제1 그룹의 더미 핀 중 하나를 따라), 그리고 라인(11a-11a)의 방향에 수직으로 절단된 단면도이다. 에칭 공정 동안, 위에 배치된 게이트 스택(450)을 구비한 제1 그룹의 더미 핀(420a)의 일부분은 도 11c 및 11d에 도시된 바와 같이 하드 마스크층(454)에 의해 보호되기 때문에 그대로 남는다.
도 7 및 12를 참조하면, 방법(300)은 반도체 기판(210)상에 층간 유전(ILD)층(500)을 증착하고 평탄화시킴으로써 단계(308)로 진행한다. ILD층(500)은 CVD와 같은 적절한 기술에 의해 증착된다. ILD층(500)은 실리콘 산화물, 실리콘 질화물, 저 k 유전물질 또는 이러한 물질의 조합과 같은 유전 물질을 포함한다. ILD층(500)은 에칭 공정에서 소스 및 드레인 구조의 제거에 의해 형성된, 반도체 기판상의 공동(495)을 채운다. CMP 공정은 ILD층(500)의 실질적으로 평평한 표면을 제공하도록 후속적으로 수행될 수 있다.
FinFET 소자(400)는 후속 처리에 의해 형성될 수 있는, 추가적인 특징부를 포함할 수 있다. 예를 들면, 후속 처리는 FinFET 소자(400)의 다양한 특징부 또는 구조를 연결시키기 위해 구성된, 기판상의 다양한 접촉부/비아/라인 및 다중층 상호연결 특징부(예, 금속층 및 층간 유전체)를 더 형성할 수 있다. 추가적인 특징부는 소자로의 전기적 연결을 제공할 수 있다. 예를 들면, 다중층 상호연결부는 종래의 비아 또는 접촉부와 같은 수직 상호연결부와, 금속 라인과 같은 수평 상호연결부를 포함한다. 다양한 상호연결 특징부는 구리, 텅스턴, 및/또는 규화물을 포함하는 다양한 전도 물질을 구현할 수 있다. 일 예시에서, 다마신 및/또는 이중 다마신 공정은 구리와 관련된 다중층 상호연결 구조를 형성하기 위해 사용된다. 다른 실시예에서, 텅스턴은 접촉 홀에서 텅스턴 플러그를 형성하기 위해 사용된다.
본 발명 개시는 종래 기술에 대해 하나 이상의 향상을 제공하는 FinFET 소자를 제조하는 많은 상이한 실시예들을 제공한다. 일 실시예에서, FinFET 소자를 제조하는 방법은 반도체 기판을 제공하는 단계, 더미 핀 및 활성 핀을 포함하는 핀 구조를 형성하도록 반도체 기판을 에칭하는 단계를 포함한다. 패터닝된 포토레지스트층은 제1 그룹의 더미 핀과 제2 그룹의 더미 핀을 규정하도록 형성된다. 제1 그룹의 더미 핀이 패터닝된 포토레지스트층을 통해 에칭된다. 쉘로우 트렌치 분리(STI)는 제1 그룹의 더미 핀을 에칭한 후에 반도체 기판상에 형성된다.
다른 실시예에서, FinFET 소자를 제조하기 위한 방법은 FinFET 전구체를 수용하는 단계를 포함한다. FinFET 전구체는 반도체 기판, 반도체 기판상에 형성된 더미 핀 및 활성 핀, 반도체 기판상에 형성된 쉘로우 트렌치 분리(STI) 영역, 반도체 기판상에 형성된 게이트 스택(활성 핀 및 더미 핀의 일부분을 포함함)과, (활성 핀 및 더미 핀의 다른 부분을 포함하는) 반도체 기판상에 형성된 소스 및 드레인 구조를 포함한다. 패터닝된 포토레지스트층은 제1 그룹의 더미 핀과 제2 그룹의 더미 핀을 규정하도록 형성된다. 에칭 공정은 패터닝된 포토레지스트층을 통해, 소스 및 드레인 구조를 구비한, 제1 그룹의 더미 핀의 일부분을 제거하기 위해 수행된다.
또 다른 실시예에서, FinFET 소자를 제조하기 위한 방법은 반도체 기판을 제공하는 단계, 반도체 기판상에 더미 핀 및 활성 핀을 형성하는 단계를 포함하고, 활성 핀은 더미 핀들 사이에 배치된다. 패터닝된 포토레지스트층은 더미 핀과 활성 핀 상에 형성된다. 에칭 공정은 활성 핀과 더미 핀의 남아 있는 부분 사이의 열린 공간을 형성하도록 더미 핀의 노출된 부분을 제거하기 위해 수행된다. 쉘로우 트렌치 분리(STI)는 열린 공간을 형성한 후에, 반도체 기판상에 형성된다.
위의 설명에 기초해서, 본 발명 개시가 FinFET 소자를 제조하기 위한 방법을 제공하는 것을 알 수 있다. 이 방법은 신규한(novel) 더미 핀 접근법(approach)을 이용한다. 더미 핀 접근법은 STI 영역의 형성 전에 한 그룹의 더미 핀을 제거하면서, 다른 그룹의 더미 핀을 남겨 놓도록 구성된다. 대안적으로, 더미 핀 접근법은 S/D 영역 내의 S/D 구조를 제거하고, 이와 동시에 동일 그룹의 더미 핀의 채널 영역 내에 게이트 스택을 남겨 놓도록 구성된다. 더미 핀 접근법은 공정 제어의 다양한 이득을 얻도록 상이한 공정 단계들에서 유연하게 제조될 수 있다. 이 방법은 모든 연관된 위치들에서 핀의 균일한 CD, 프로파일, 및 높이를 달성하는 것을 보여 준다.
전술된 내용은 여러 실시예들의 특징의 개요를 서술하여, 당업자는 본 발명의 개시의 양상을 더 잘 이해할 수 있다. 당업자는 자신들이 여기서 소개된 실시예들의 동일한 목적을 수행하기 위해 및/또는 동일한 이익을 달성하도록 다른 공정 및 구조를 설계하거나 수정하기 위한 기초로서 본 발명의 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는 이러한 등가의 구성이 본 발명의 개시의 정신 및 범위로부터 이탈하지 않는다는 것과, 본 발명의 개시의 정신 및 범위로부터 이탈하지 않고 다양한 변경, 교체 및 대체를 할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET) 소자를 제조하기 위한 방법에 있어서,
    반도체 기판을 제공하는 단계;
    더미(dummy) 핀들 및 활성 핀들을 포함하는 핀 구조를 형성하도록 상기 반도체 기판을 에칭하는 단계;
    제1 그룹의 더미 핀들과 제2 그룹의 더미 핀들을 규정하도록 상기 반도체 기판상에 패터닝된 포토레지스트층 - 상기 패터닝된 포토레지스트층은 상기 제1 그룹의 더미 핀들을 노출시킴 - 을 형성하는 단계;
    상기 패터닝된 포토레지스트층을 통해 상기 제1 그룹의 더미 핀들을 에칭하는 단계;
    상기 제1 그룹의 더미 핀들을 에칭한 후에 상기 반도체 기판상에서 열린 공간(open-spacing) 내에 쉘로우 트렌치 분리(shallow trench isolation; STI)를 형성하는 단계를
    포함하고,
    상기 열린 공간은 상기 제1 그룹의 더미 핀들을 에칭함으로써 상기 활성 핀들과 상기 제2 그룹의 더미 핀들 사이에, 또는 상기 활성 핀들 사이에서 형성되는 것인, 핀 전계 효과 트랜지스터 소자를 제조하기 위한 방법.
  2. 제1항에 있어서, 상기 활성 핀들은 상기 더미 핀들 사이에 배치되는 것인, 핀 전계 효과 트랜지스터 소자를 제조하기 위한 방법.
  3. 제1항에 있어서, 상기 제1 그룹의 더미 핀들은 상기 에칭 동안에 부분적으로 또는 완전히 제거되는 것인, 핀 전계 효과 트랜지스터 소자를 제조하기 위한 방법.
  4. 삭제
  5. 삭제
  6. 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET) 소자를 제조하기 위한 방법에 있어서,
    FinFET 전구체를 수용하는 단계로서, 상기 FinFET 전구체는,
    반도체 기판;
    상기 반도체 기판상에 형성된 더미 핀들 및 활성 핀들;
    상기 반도체 기판상에 형성되고, 상기 더미 핀들과 상기 활성 핀들 각각의 사이에 배치된 쉘로우 트렌치 분리(shallow trench isolation; STI) 영역들을 포함하는 것인, 상기 FinFET 전구체를 수용하는 단계;
    제1 그룹의 더미 핀들과 제2 그룹의 더미 핀들을 규정하도록 패터닝된 포토레지스트층을 형성하는 단계; 및
    상기 패터닝된 포토레지스트층을 통해 상기 제1 그룹의 더미 핀들을 에칭하는 단계를
    포함하는, 핀 전계 효과 트랜지스터 소자를 제조하기 위한 방법.
  7. 제6항에 있어서, 상기 제1 그룹의 더미 핀들을 에칭하는 단계는 제1 에칭 단계와 제2 에칭 단계를 포함하고,
    상기 제1 에칭 단계는 상기 제1 그룹의 더미 핀들의 일부분 상에서 소스 구조 및 드레인 구조를 선택적으로 제거하며,
    상기 제2 에칭 단계는 상기 소스 구조 및 드레인 구조의 제거에 의해 생성된 개구를 통해 상기 제1 그룹의 더미 핀들의 일부분을 리세싱(recessing)하는 단계를 포함하는 것인, 핀 전계 효과 트랜지스터 소자를 제조하기 위한 방법.
  8. 제6항에 있어서,
    상기 제1 그룹의 더미 핀들을 에칭한 후에, 상기 반도체 기판상에 층간 유전(interlayer dielectric; ILD)층을 형성하는 단계;
    화학 기계적 폴리싱(chemical mechanical polishing; CMP) 공정에 의해 상기 ILD층을 평탄화하는 단계를 또한 포함하는, 핀 전계 효과 트랜지스터 소자를 제조하기 위한 방법.
  9. 제8항에 있어서, 상기 ILD층은 상기 에칭 동안 형성된 상기 반도체 기판상의 공동(void)을 채우는 것인, 핀 전계 효과 트랜지스터 소자를 제조하기 위한 방법.
  10. 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET) 소자를 제조하기 위한 방법에 있어서,
    반도체 기판을 제공하는 단계;
    상기 반도체 기판상에 더미 핀들 및 활성 핀들 - 상기 활성 핀들은 상기 더미 핀들 사이에 배치됨 - 을 형성하는 단계;
    상기 더미 핀들의 일부분을 노출하도록 상기 더미 핀들 및 상기 활성 핀들 상에 패터닝된 포토레지스트층을 형성하는 단계;
    상기 활성 핀들과, 상기 패터닝된 포토레지스트층에 의해 노출되지 않은 상기 더미 핀들의 남아있는 부분 사이에 열린 공간(open-spacing)을 형성하도록 상기 더미 핀들의 노출된 부분을 에칭하는 단계; 및
    상기 열린 공간을 형성한 후에 상기 열린 공간 내에 쉘로우 트렌치 분리(shallow trench isolation; STI)를 형성하는 단계를
    포함하는, 핀 전계 효과 트랜지스터 소자를 제조하기 위한 방법.
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