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KR101286644B1 - 더미 게이트부를 포함한 반도체 소자 및 그 제조방법 - Google Patents

더미 게이트부를 포함한 반도체 소자 및 그 제조방법 Download PDF

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KR101286644B1
KR101286644B1 KR1020070113719A KR20070113719A KR101286644B1 KR 101286644 B1 KR101286644 B1 KR 101286644B1 KR 1020070113719 A KR1020070113719 A KR 1020070113719A KR 20070113719 A KR20070113719 A KR 20070113719A KR 101286644 B1 KR101286644 B1 KR 101286644B1
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gate portion
dummy gate
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권병호
조상연
최진숙
홍창기
윤보언
김홍수
윤세라
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삼성전자주식회사
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Abstract

더미 게이트부를 최적화하여 셀영역과 주변영역간의 단차를 최소화하여 신뢰성 있는 반도체 소자를 제조할 수 있는 반도체 소자 및 그 제조방법이 개시된다. 본 발명은 셀영역과, 상기 셀영역의 주변에 배치되는 주변영역을 포함하는 반도체 기판이 준비되며, 상기 반도체 기판의 주변영역 내에서 소자 분리영역에 의해 둘러싸이며 각기 분리 형성된 복수개의 더미 활성영역들이 형성되고, 인접하여 형성되는 상기 더미 활성영역들과 이들 사이에 위치하는 상기 소자 분리영역 상에 형성되며, 하나의 더미 게이트부가 적어도 복수개의 상기 더미 활성영역들을 커버하는 더미 게이트부를 포함한다.
더미 게이트부, 주변영역, 셀영역, 소자 분리영역

Description

더미 게이트부를 포함한 반도체 소자 및 그 제조방법{Semiconductor device including dummy gate part and method of fabricating thereof}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 주변영역(peripheral region)에 더미 게이트부가 형성되는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 메모리 소자가 점점 고집적화에 따라 동일한 면적에 대하여 보다 많은 반도체 소자를 구현하기 위하여 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 이러한 회로 패턴의 미세화에 따라 반도체 소자의 제조 과정에서 많은 문제점이 발생되고 새로운 제조방법들이 연구되어 왔다.
특히, 반도체 메모리 소자의 제조 과정 중에서 반도체 기판 상에 게이트 패턴을 형성한 후, 게이트 패턴 상에 층간절연층을 형성한 후 배선층을 형성한다. 상기 배선층을 표면이 평탄한 층간절연층에 형성하기 위해서 층간절연층을 형성한 후에 층간절연층에 대하여 화학기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시한다. 그러나 CMP 공정을 실시한 후에도 셀영역에 형성된 게이트 패턴들에 의해 주변영역과의 사이에 여전히 단차가 존재하게 되며, 이러한 상태에서 층간 절연층 상에 형성되는 배선층에 대한 패턴 형성시 디포커스 마진(defocus margin)이 확보되지 않아서 패턴 불량을 초래하게 된다.
이러한 문제점을 방지하기 위해 셀영역에 형성되는 리얼 게이트부에 대응하여 주변영역에 더미 게이트부를 형성시켜준다.
도1 내지 도3은 종래의 더미 게이트부를 이용한 반도체 소자의 제조 과정의 일 예를 보여준다.
도1을 참조하면, 반도체 기판(10)의 상부는 반도체 메모리소자들이 형성되는 셀영역(C, cell region)과 셀영역(C)의 주변에 형성되며 일부 제어소자들과 더미 소자들이 형성되는 주변영역(P, peripheral region)으로 구분되어 있다. 셀영역에는 소자 분리영역(12)에 의해 둘러싸이며 한정되는 리얼 활성영역(11a, real active region)이 형성되며, 주변영역에는 소자 분리영역(12)에 둘러싸이며 한정되는 복수개의 더미 활성영역(11c, dummy active region)이 형성되며, 일부의 리얼 활성영역(11b)이 형성된다. 또한 셀영역의 반도체기판(10) 상에는 반도체 메모리소자를 구성하는 복수개의 리얼 게이트부(14a, real gate part)가 반도체 기판(10)과의 사이에 게이트 절연막(도시 안됨)을 개재하여 형성되며, 주변영역의 반도체기판(10) 상에는 복수개의 더미 게이트부(14c, dummy gate part)가 역시 게이트 절연막(도시 안됨)을 개재하여 형성되고 필요에 따라 일부 리얼 게이트부(14b)가 형성되기도 한다.
주변영역에 형성되는 상기 더미 게이트부(14c)들은 단순히 셀영역과 주변영역간의 단차 감소를 위해 셀영역에 형성되는 리얼 게이트부(14a)에 대응하여 형성 되는 것으로서 주변의 도전층과는 절연물질층에 의해 절연되어 있다. 또한 더미 게이트부(14c)들은 주변영역의 반도체기판(10)에 형성되는 더미 활성영역(11c)에 일대일로 대응하여 그 위에 형성된다. 즉, 셀영역의 리얼 활성영역(11a)에 대하여 불순물 이온을 주입하게 되며 이때 주변영역의 더미 활성영역(11c)에도 불순물 이온이 주입될 수 있기 때문에 이를 방지하기 위해 각 더미 게이트부(14c)는 각 더미 활성영역(11c)을 커버하는 형태로 형성된다.
도2를 참조하면, 리얼 게이트부(14a)와 더미 게이트부(14c)가 형성된 반도체 기판(10)의 전체 표면상에 층간절연층(16)을 두껍게 형성한다. 이때 셀영역 상의 층간절연층(16)은 밀집된 리얼 게이트부(14a)들에 의해 층간절연층(16)이 전체적으로 균일하게 형성되지만 주변영역 상의 층간절연층(16)은 더미 게이트부(14c) 사이의 공간으로 충전되는 층간절연층(16)의 양이 상대적으로 많기 때문에 전체적으로 균일하지 못하고 오목한 부위가 다수 존재하게 된다.
도3을 참조하면, 표면 평탄화를 위해 층간절연층(16)에 대하여 화학기계적 연마 공정을 수행하게 된다. 셀영역의 레얼 게이트부(14a)의 밀도가 주변영역의 더미 게이트부(14c)의 밀도보다 크기 때문에 CMP 공정을 수행하더라도 셀영역과 주변영역간의 단차(t)가 여전히 형성된다.
따라서 층간절연층(16) 상에 후속되어 형성되는 배선층 또는 다른 층간절연층(도시 안됨)이 셀영역과 주변영역간의 단차로 인하여 균일하게 형성되지 못하고 후속되는 패턴 형성 공정시 패턴 불량의 원인으로 작용하게 된다.
본 발명이 해결하고자 하는 과제는 종래 기술의 문제점을 해결하기 위한 것으로서, 주변영역에 더미 게이트부를 형성함으로써 셀영역과 주변영역간의 단차 감소시킬 수 있는 반도체 소자 및 그 제조방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 더미 게이트부를 최적화하여 셀영역과 주변영역간의 단차를 최소화하여 신뢰성 있는 반도체 소자를 제조할 수 있는 반도체 소자 및 그 제조방법을 제공하는 것이다.
상기 본 발명이 해결하고자 하는 과제들을 달성하기 위한 본 발명의 하나의 형태에 의한 반도체 소자는, 셀영역과, 상기 셀영역의 주변에 배치되는 주변영역을 포함하는 반도체 기판; 상기 반도체 기판의 주변영역 내에서 소자 분리영역에 의해 둘러싸이며 각기 분리 형성된 복수개의 더미 활성영역들; 및 인접하여 형성되는 상기 더미 활성영역들과 이들 사이에 위치하는 상기 소자 분리영역 상에 형성되며, 하나의 더미 게이트부가 적어도 복수개의 상기 더미 활성영역들을 커버하는 상기 더미 게이트부를 포함한다.
상기 주변영역의 더미 게이트부에 대응하여 상기 셀영역 상에는 복수개의 리얼 게이트부가 형성되며, 상기 더미 게이트부와 상기 리얼 게이트부는 동일한 물질로 이루어질 수 있으며, 상기 더미 활성영역들은 상기 더미 게이트부의 외측으로 노출되지 않도록 상기 더미 게이트부에 의해 커버되는 것이 바람직하다.
상기 더미 활성영역들은 라인 형태를 포함할 수 있으며, 상기 더미 게이트부는 상기 더미 활성영역들에 대응하여 라인 형태를 포함할 수 있다. 다른 방안로서, 상기 더미 활성영역들은 매트릭스상으로 배치된 복수개의 아일랜드 형태를 포함하며, 상기 더미 게이트부는 상기 복수개의 아일랜드 형태의 더미 활성영역들을 커버하는 사각형 판 형태를 포함할 수 있다.
상기 주변영역에 리얼 활성영역과 상기 리얼 활성영역에 대응하는 리얼 게이트부가 더 포함될 수 있으며, 반대로 상기 셀영역에 더미 활성영역과 상기 더미 활성영역에 대응하는 더미 게이트부가 더 포함될 수도 있다.
한편, 상기 본 발명이 해결하고자 하는 과제들을 달성하기 위한 본 발명의 다른 형태에 따른 반도체 소자의 제조방법은, 반도체 기판을 준비하는 단계; 소자 분리영역에 의해 한정되는 셀영역과 상기 셀영역 주변에 주변영역을 형성하는 동시에, 상기 주변영역 내에 상기 소자 분리영역에 의해 둘러싸이며 각기 분리 형성된 복수개의 더미 활성영역들을 형성하기 위해 상기 반도체 기판의 상부에 대하여 소자 분리 공정을 수행하는 단계; 상기 반도체 기판의 전면에 게이트부 형성물질을 형성하는 단계; 상기 셀영역 상에 복수개의 리얼 게이트부를 형성하는 동시에, 상기 주변영역 상에 인접하여 형성되는 상기 더미 활성영역들과 이들 사이에 위치하는 상기 소자 분리영역 상에 적어도 복수개의 상기 더미 활성영역들을 커버하는 더미 게이트부를 형성하는 단계; 상기 리얼 게이트부와 상기 더미 게이트부가 형성된 상기 반도체 기판의 전면에 층간절연층을 형성하는 단계; 및 상기 층간절연층의 표면을 평탄화하는 단계를 포함한다.
상기 리얼 게이트부와 상기 더미 게이트부를 형성한 후, 상기 반도체 기판에 불순물 이온 주입 공정을 수행하는 단계를 더 포함하며, 상기 이온 주입 공정시 상기 더미 활성영역에 불순물이 주입되지 않도록 상기 더미 게이트부가 상기 더미 활성영역에 대하여 이온주입 마스크 역할을 할 수 있다.
상기 셀영역의 리얼 게이트부 밀도와 상기 주변영역의 더미 게이트부 밀도 간의 차이를 감소시키기 위해 상기 더미 게이트부의 전체 표면적 크기를 조절할 수 있다.
본 발명에 따르면, 더미 활성영역의 밀도를 최적화한 상태에서 더미 게이트부의 밀도를 필요에 따라 자유롭게 조절할 수 있기 때문에 반도체 기판 상의 특정 물질층의 단차를 감소시킬 수 있다.
또한 본 발명에 따르면, 더미 게이트부의 밀도 조절과 관계없이 더미 활성영역의 밀도를 적절한 범위 내에서 유지할 수 있기 때문에 소자 분리 공정을 원활하게 실시할 수 있다.
이하, 본 발명의 구체적인 실시예들에 대하여 상세히 설명한다.
도4는 본 발명의 하나의 실시예에 따른 반도체 소자를 개략적으로 나타내는 평면도이며, 도5 내지 도7은 본 발명의 실시예에 따른 반도체 소자의 제조 과정을 도4의 A-A'선을 따라 절단한 공정 단면도들이다.
도4 및 도5를 참조하면, 예를 들어 실리콘 단결정으로 이루어진 반도체 기판(20)의 상부가 반도체 메모리소자들이 형성되는 셀영역(C)과, 상기 셀영역(C)의 주변에 형성되며 일부 제어소자들과 더미 소자들이 형성되는 주변영역(P)으로 구분되어 있다. 셀영역에는 소자 분리영역(22)에 의해 둘러싸이며 한정되는 리얼 활성영역(21a)이 형성되며, 주변영역에는 소자 분리영역(22)에 둘러싸이며 한정되는 복수개의 더미 활성영역(21c)이 형성되며, 일부의 리얼 활성영역(21b)이 형성된다. 주변영역에 더미 활성영역(21c)들을 형성하지 않고서 주변영역을 단일한 형태의 소자 분리영역으로 형성하는 경우 소자 분리영역을 위한 STI(Shallow Trench Isolation) 공정 적용시 상대적으로 넓은 소자 분리영역으로 인하여 CMP 공정이 원활하게 이루어지지 않기 때문에 주변영역에서 회로 동작과 관계없는 다수의 더미 활성영역(21c)를 형성하게 된다. 한편, 주변영역의 특정 지역에서도 제어 소자 등과 같이 회로 동작을 수행하는 반도체 소자들, 예를 들어 트랜지스터 등이 위치할 수 있으며, 이러한 소자를 위한 리얼 활성영역(21b)이 형성될 수 있으며, 주변영역의 리얼 활성영역(21b) 상에는 리얼 게이트부(24b)들이 역시 게이트 절연막(도시 안됨)을 개재한 채 다수 형성될 수 있다.
도4에서 알 수 있듯이, 본 실시예에서 주변영역(P)에 형성되는 더미 활성영역(21c)들은 라인 형태로 길게 연장되어 있다. 소자 분리영역(22)은 반도체 기판(20)의 표면 상에 소자 분리영역을 한정하는 마스크 패턴을 형성한 후, 상기 마스크 패턴을 식각 마스크로 하여 반도체 기판(20)의 일부를 식각하여 트랜치를 형성하고, 갭필 공정을 통하여 트랜치를 절연물질들, 예를 들어 산화막 및/또는 질화막을 매립하여 형성한다. 소자 분리영역(22)을 형성한 후, 반도체 기판(20)의 전 면에 게이트 절연막(도시 안됨)을 형성하고, 계속하여 게이트부 형성물질을 일정한 두께로 형성한 후 포토리소그라피 공정에 의해 게이트부 패턴을 형성한다.
도4 및 도5에서 보여지는 바와 같이, 셀영역(C)에는 리얼 활성영역(21a) 위로 복수개의 밀집된 리얼 게이트부(24a, real gate part)들이 라인/스페이스 형태로 형성되며, 주변영역(P)에는 더미 활성영역(21c) 위로 더미 게이트부(24c)가 라인 형태의 더미 활성영역(21c)에 대응하여 역시 라인 형태로 형성된다. 본 실시예에서는 하나의 더미 게이트부(24c)가 2 개의 더미 활성영역(21c)을 커버하는 형태로 형성된다. 그러나 하나의 더미 게이트부가 2개 이상의 복수개의 더미 활성영역을 커버하는 형태로 구성할 수 있다. 예를 들어, n개의 더미 활성영역과 각 더미 활성영역들 사이에 존재하는 n-1개의 소자 분리영역을 하나의 더미 게이트부로 묶거나 복수개의 더미 게이트부로 묶을 수 있다. 이렇게 복수개의 더미 활성영역(21c)들과 이들 사이에 위치하는 소자 분리영역(22)들을 하나의 더미 게이트부(24c)가 커버함으로써 주변영역의 전체 표면적에서 더미 게이트부(24c)들이 차지하는 밀도를 향상시킬 수 있다.
도면에서는 간략하게 하기 위하여 비록 하나의 더미 게이트부(24c) 만을 도시하고 있지만 더미 게이트부(24c)는 서로 인접하며 복수개가 형성될 수 있다. 리얼 게이트부(24a, 24b) 및 더미 게이트부(24c)가 형성된 후 이를 이온주입 마스크로 하여 노출된 반도체 기판(20)에 대하여 이온 주입공정을 실시한다. 따라서, 더미 게이트부(24c)는 그 아래에 위치하는 더미 활성영역(21c)의 전체를 커버하는 것이, 후속되는 이온주입 공정에서 불순물 이온이 더미 활성영역(21c)으로 주입되어 전도성을 띠는 것을 방지할 수 있다는 점에서 바람직하다.
한편, 주변영역의 전체 표면에 대하여 더미 게이트부(24c)들이 차지하는 면적을 늘리기 위해(즉, 더미 게이트부의 밀도를 높이기 위해), 종래 기술에서는 각 더미 게이트부가 각 더미 활성영역과 일대일로 대응하기 때문에 더미 게이트부의 수를 늘리기 위해서는 이에 대응하는 더미 활성영역들의 수를 늘려야 했다. 그러나 주변영역 내에서 제한된 면적을 갖는 소자 분리영역 내에 더미 활성영역의 수를 늘리기 위해서는 각 더미 활성영역 또는 각 더미 활성영역을 둘러싸는 소자 분리영역의 치수가 매우 작아져야 하지만 패턴의 미세화에는 일정한 한계가 따른다.
또한 더미 활성영역의 수와 면적이 늘어남에 따라 이들 사이에 존재하는 소자 분리영역의 치수도 매우 작아지며, 소자 분리영역을 형성하기 위한 STI 공정이 매우 불리해진다. 그러나 본 발명에서는 주변영역에서 더미 활성영역과 더미 게이트부가 일대일로 대응하지 않기 때문에 더미 활성영역의 밀도와 더미 게이트부의 밀도를 각기 최적화할 수 있다. 따라서 소자 분리영역을 형성하기 위한 STI 공정을 원활하게 할 수 있는 최적의 밀도로 더미 활성영역들을 형성한 후, 더미 활성영역의 밀도와 관계없이 더미 게이트부의 밀도를 본 발명에서와 같이 셀영역의 리얼 게이트부의 밀도를 고려하여 최적으로 자유롭게 형성할 수 있다. 본 설명에서 사용한 용어 '밀도'는 전체 표면적에 대하여 특정 구성요소가 차지하는 표면적의 정도를 의미한다. 예를 들어, 셀영역에서의 리얼 게이트부 밀도는 셀영역의 전체 표면적 대비 리얼 게이트부가 차지하는 표면적의 비를 의미한다.
도6을 참조하면, 리얼 게이트부(24a,24b)와 더미 게이트부(24c)가 형성된 반 도체 기판(20)의 전체 표면상에 예를 들어, 산화막 또는 질화막으로 이루어진 층간절연층(26)을 두껍게 형성한다. 이때 셀영역 상의 층간절연층(26)은 밀집된 리얼 게이트부(24a)들에 의해 층간절연층(26)이 전체적으로 균일하게 형성되며, 주변영역 상의 층간절연층(26)도 더미 게이트부(24c)가 충분한 밀도를 가지기 때문에 도2와 비교하여 더미 게이트부(24c)와 더미 게이트부(24c) 사이 또는 더미 게이트부(24c)와 리얼 게이트부(24b) 사이의 공간으로 충전되는 층간절연층(26)의 양이 많이 줄어들기 때문에 비교적 전체적으로 균일하게 형성될 수 있다.
도7을 참조하면, 표면 평탄화를 위해 층간절연층(26)에 대하여 화학기계적 연마 공정을 수행하게 된다. 셀영역의 레얼 게이트부(24a)의 밀도가 주변영역의 더미 게이트부(24c)의 밀도 차이가 크지 않기 때문에 CMP 공정을 수행하더라도 소요되는 슬러리의 양이 거의 비슷하여 로딩효과(loading effect)가 발생하지 않고, 셀영역과 주변영역간의 단차가 거의 존재하지 않아 평탄도가 매우 향상하게 된다.
따라서 층간절연층(26) 상에 후속되어 형성되는 배선층 또는 다른 층간절연층(도시 안됨)도 셀영역과 주변영역 사이에 단차를 형성하지 않고 평탄하게 형성되기 때문에 이들 층에 대한 패턴 형성 공정이 매우 양호하게 이루어질 수 있다.
도8은 본 발명의 또다른 실시예에 따른 반도체 소자의 주변영역에서 더미 활성영역(34)과 더미 게이트부(36) 간의 배치 관계를 보여주는 평면도이다.
도8을 참조하면, 도4에서 소자 분리영역(22)에 의해 둘러싸인 더미 활성영역(21c)들이 라인 형태로 길게 연장되어 형성된 것과 달리, 본 실시예에서 더미 활성영역(34)들은 소자 분리영역(32)에 의해 아일랜드 형태로 형성되며, 이들 더미 활성영역(34)들은 매트릭스 상으로 주변영역에 복수개가 형성된다. 전술한 실시예에서 언급된 바와 같이, 셀영역의 주변에 인접하여 형성되는 주변영역에서 더미 활성영역의 밀도는 주변영역에서 소자 분리를 위한 STI 공정이 최적의 조건으로 이루어질 수 있는 상태로 설정되는 것이 바람직하다. 따라서 더미 활성영역(34)의 치수 또는 더미 활성영역(34)들 사이의 소자 분리영역(32)의 폭을 지나치게 미세화하지 않더라도 소자 분리 공정을 용이하게 실시할 수 있다.
한편, 매트릭스 상으로 배치된 복수개의 더미 활성영역(34)에 대해서는 적절한 크기의 더미 게이트부(36)로 묶을 수 있다. 도8에서는 4개의 더미 활성영역(34)들에 대하여 1개의 더미 게이트부(36)로 묶은 경우를 도시하고 있지만 적어도 복수개의 더미 활성영역(34)을 커버하는 한 다양한 형태로 더미 게이트부(36)를 조합할 수 있다. 또한 주변영역에서의 더미 게이트부(36)의 크기 및 배치는 함께 형성되는 셀영역에서의 리얼 게이트부의 밀도를 고려하여 양 영역에서의 밀도 차이가 허용된 범위내에서 가능한 한 작게 유지하도록 형성하는 것이 후속되는 층간절연층의 CMP 공정후의 표면 평탄도 측면에서 유리하다.
도9는 본 발명의 또다른 실시예에 따른 반도체 소자의 주변영역에서 더미 활성영역(44)과 더미 게이트부(46) 간의 배치 관계를 보여주는 평면도이다.
도9를 참조하면, 소자 분리영역(42)에 의해 정의된 더미 활성영역(44)이 라인 형태와 아일랜드(island) 형태가 조합되어 있는 경우이며, 더미 게이트부(46)도 이에 대응하여 다양한 형태로 형성한 것을 보여준다.
이상의 실시예들에 대하여 상세하게 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 다양한 형태로의 수정, 변형 및 변경이 가능함은 물론이다. 예를 들어, 상기 실시예들은 반도체 메모리 소자에서 셀영역에서의 리얼 게이트부의 밀도가 주변영역에서의 더미 게이트부의 밀도 보다 큰 경우를 상정하고 설명하였지만, 반대로 특정의 반도체 소자에 대해서는 셀영역에서의 리얼 게이트부의 밀도가 주변영역에서의 더미 게이트부의 밀도 보다 작은 경우에는 양 영역에서의 게이트부의 밀도 차이를 줄이기 위해 셀영역에 더미 게이트부를 더 형성할 수 있으며, 이때도 본 발명에서와 같이 셀영역에 형성될 수 있는 더미 활성영역들에 대하여 적절한 크기와 모양의 더미 게이트부를 형성할 수 있다.
나아가, 상기 실시예에서는 반도체 기판의 주변영역에 형성되는 더미 활성영역들과 그 위에 형성되는 더미 게이트부에 대하여 설명하였지만, 필요에 따라서 반도체 소자의 적층 구조의 특정 물질층에 대하여 CMP 공정을 수행하는 경우 CMP 공정의 전 단계에서 셀영역 또는 주변영역에 더미 게이트부를 형성하며 그 크기 및 배치를 본 발명의 사상을 적용하여 제조할 수 있음은 물론이다.
도1 내지 도3은 본 발명의 하나의 실시예에 따른 더미 게이트부를 포함하는 반도체 소자의 제조과정을 보여주는 공정 단면도들이다.
도4는 본 발명의 다른 실시예에 따른 반도체 소자에서 활성영역과 게이트부 간의 배치 관계를 보여주는 평면도이다.
도5 내지 도7은 본 발명의 다른 실시예에 따른 반도체 소자의 제조과정을 보여주는 도4의 A-A'선을 따라 자른 공정 단면도들이다.
도8은 본 발명의 또다른 실시예에 따른 반도체 소자의 주변 영역에서 더미 활성영역과 더미 게이트부 간의 배치 관계를 보여주는 평면도이다.
도9는 본 발명의 또다른 실시예에 따른 반도체 소자의 주변 영역에서 더미 활성영역과 더미 게이트부 간의 배치 관계를 보여주는 평면도이다.
* 도면의 주요 부분에 대한 부호의 설명
10, 20 ; 반도체 기판 11a, 11b, 21a, 21b ; 리얼 활성영역
11c, 21c, 34, 44 ; 더미 활성영역 12, 22, 32, 42 ; 소자 분리영역
14a, 14b, 24a, 24b ; 리얼 게이트부 14c, 24c, 36, 46 ; 더미 게이트부
16, 26 ; 층간절연층

Claims (15)

  1. 셀영역과, 상기 셀영역의 주변에 배치되는 주변영역을 포함하는 반도체 기판;
    상기 반도체 기판의 주변영역 내에서 소자 분리영역에 의해 둘러싸이며 각기 분리 형성된 복수개의 더미 활성영역들; 및
    인접하여 형성되는 상기 더미 활성영역들과 이들 사이에 위치하는 상기 소자 분리영역 상에 형성되며, 하나의 더미 게이트부가 적어도 복수개의 상기 더미 활성영역들을 커버하는 상기 더미 게이트부;
    를 포함하되,
    상기 주변영역의 더미 게이트부에 대응하여 상기 셀영역 상에는 복수개의 리얼 게이트부가 형성되며, 상기 더미 게이트부와 상기 리얼 게이트부는 동일한 물질로 이루어진 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 제1항에 있어서, 상기 더미 활성영역들은 상기 더미 게이트부의 외측으로 노출되지 않도록 상기 더미 게이트부에 의해 커버되는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 더미 활성영역들은 라인 형태를 포함하며, 상기 더미 게이트부는 상기 더미 활성영역들에 대응하여 라인 형태를 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제1항 또는 제4항에 있어서, 상기 더미 활성영역들은 매트릭스상으로 배치된 복수개의 아일랜드 형태를 포함하며, 상기 더미 게이트부는 상기 복수개의 아일랜드 형태의 더미 활성영역들을 커버하는 사각형 판 형태를 포함하는 것을 특징으로 하는 반도체 소자.
  6. 셀영역과, 상기 셀영역의 주변에 배치되는 주변영역을 포함하는 반도체 기판;
    상기 반도체 기판의 주변영역 내에서 소자 분리영역에 의해 둘러싸이며 각기 분리 형성된 복수개의 더미 활성영역들; 및
    인접하여 형성되는 상기 더미 활성영역들과 이들 사이에 위치하는 상기 소자 분리영역 상에 형성되며, 하나의 더미 게이트부가 적어도 복수개의 상기 더미 활성영역들을 커버하는 상기 더미 게이트부;를 포함하되,
    상기 주변영역에 리얼 활성영역과 상기 리얼 활성영역에 대응하는 리얼 게이트부가 더 포함되는 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서, 상기 셀영역에 더미 활성영역과 상기 더미 활성영역에 대응하는 더미 게이트부가 더 포함되는 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판을 준비하는 단계;
    소자 분리영역에 의해 한정되는 셀영역과 상기 셀영역 주변에 주변영역을 형성하는 동시에, 상기 주변영역 내에 상기 소자 분리영역에 의해 둘러싸이며 각기 분리 형성된 복수개의 더미 활성영역들을 형성하기 위해 상기 반도체 기판의 상부에 대하여 소자 분리 공정을 수행하는 단계;
    상기 반도체 기판의 전면에 게이트부 형성물질을 형성하는 단계;
    상기 셀영역 상에 복수개의 리얼 게이트부를 형성하는 동시에, 상기 주변영역 상에 인접하여 형성되는 상기 더미 활성영역들과 이들 사이에 위치하는 상기 소자 분리영역 상에 적어도 복수개의 상기 더미 활성영역들을 커버하는 더미 게이트부를 형성하는 단계;
    상기 리얼 게이트부와 상기 더미 게이트부가 형성된 상기 반도체 기판의 전면에 층간절연층을 형성하는 단계; 및
    상기 층간절연층의 표면을 평탄화하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  9. 제8항에 있어서, 상기 리얼 게이트부와 상기 더미 게이트부를 형성한 후, 상기 반도체 기판에 불순물 이온 주입 공정을 수행하는 단계를 더 포함하며, 상기 이온 주입 공정시 상기 더미 활성영역에 불순물이 주입되지 않도록 상기 더미 게이트부가 상기 더미 활성영역에 대하여 이온주입 마스크 역할을 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제8항에 있어서, 상기 더미 활성영역들은 라인 형태를 포함하며, 상기 더미 게이트부는 상기 더미 활성영역들에 대응하여 라인 형태를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제8항 또는 제10항에 있어서, 상기 더미 활성영역들은 매트릭스상으로 배치 된 복수개의 아일랜드 형태를 포함하며, 상기 더미 게이트부는 상기 복수개의 아일랜드 형태의 더미 활성영역들을 커버하는 사각형 판 형태를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제8항에 있어서, 상기 주변영역에는 리얼 활성영역과 상리 리얼 활성영역에 대응하는 리얼 게이트부가 더 포함되는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제8항에 있어서, 상기 셀영역에는 더미 활성영역과 상리 더미 활성영역에 대응하는 더미 게이트부가 더 포함되는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제8항에 있어서, 상기 셀영역의 리얼 게이트부 밀도와 상기 주변영역의 더미 게이트부 밀도 간의 차이를 감소시키기 위해 상기 더미 게이트부의 전체 표면적 크기를 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제8항에 있어서, 상기 층간절연층을 평탄화하는 단계는 화학기계적 연마 공정에 의해 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
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