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KR101350092B1 - 화합물 반도체 장치 및 그 제조 방법 - Google Patents

화합물 반도체 장치 및 그 제조 방법 Download PDF

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KR101350092B1
KR101350092B1 KR1020120086112A KR20120086112A KR101350092B1 KR 101350092 B1 KR101350092 B1 KR 101350092B1 KR 1020120086112 A KR1020120086112 A KR 1020120086112A KR 20120086112 A KR20120086112 A KR 20120086112A KR 101350092 B1 KR101350092 B1 KR 101350092B1
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relaxation layer
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슈이찌 도마베찌
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후지쯔 가부시끼가이샤
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Abstract

본 발명의 과제는, 재료의 열팽창 계수의 차에 기인하는 크랙 등을 억제할 수 있는 화합물 반도체 장치 및 그 제조 방법을 제공하는 것이다.
기판(1)과, 기판(1) 상방에 형성된 GaN계 화합물 반도체 적층 구조(3)와, 기판(1)과 GaN계 화합물 반도체 적층 구조(3)와의 사이에 형성된 AlN계의 응력 완화층(2)이 형성되어 있다. 응력 완화층(2)의 GaN계 화합물 반도체 적층 구조(3)와 접하는 면에, 깊이가 5㎚ 이상의 오목부(2a)가 2×1010㎝-2 이상의 개수 밀도로 형성되어 있다.

Description

화합물 반도체 장치 및 그 제조 방법{COMPOUND SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 화합물 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 기판 상방에 GaN층 및 AlGaN층을 순차적으로 형성하고, GaN층을 전자 주행층으로서 이용하는 전자 디바이스(화합물 반도체 장치)의 개발이 활발하다. 이러한 화합물 반도체 장치의 하나로서, GaN계의 고전자 이동도 트랜지스터(HEMT:high electron mobility transistor)를 들 수 있다. GaN계 HEMT를 전원용 인버터의 스위치로서 사용하면, 온(ON) 저항의 저감 및 내압의 향상의 양립이 가능하다. 또한, Si계 트랜지스터와 비교하여, 대기 시의 소비 전력을 저감하는 것도 가능하고, 동작 주파수를 향상시키는 것도 가능하다. 이로 인해, 스위칭 손실을 저감할 수 있어, 인버터의 소비 전력을 저감하는 것이 가능해진다. 또한, 동등한 성능의 트랜지스터이면, Si계 트랜지스터와 비교하여 소형화가 가능하다.
그리고 GaN층을 전자 주행층으로서 이용하고, AlGaN을 전자 공급층으로서 이용한 GaN계 HEMT에서는, AlGaN 및 GaN의 격자 상수의 차에 기인한 왜곡이 AlGaN에 발생한다. 이로 인해, 피에조 분극이 발생하고, 고농도의 이차원 전자 가스(2DEG)가 얻어진다. 따라서, 이 GaN계 HEMT는 고출력 디바이스로서의 용도에 적합하다.
그러나 결정성이 양호한 GaN 기판을 제조하는 것은 매우 곤란하다. 이로 인해, 종래, 예를 들면 GaN층 및 AlGaN층 등의 CaN계 화합물 반도체층 등은, 주로 Si 기판, 사파이어 기판 및 SiC 기판 상방에의 헤테로에피택셜 성장에 의해 형성되어 있다. 특히 Si 기판은, 대구경 또한 고품질의 것을 저비용으로 입수하기 쉽다. 이로 인해, Si 기판 상방에 GaN층 및 AlGaN층을 성장시킨 구조에 관한 연구가 활발하게 행해지고 있다.
그러나 GaN층 및 AlGaN층과 Si 기판과의 사이에는 큰 열팽창 계수의 차가 존재한다. 그 한편, GaN층 및 AlGaN층의 에피택셜 성장에는, 고온에서의 처리를 필요로 된다. 이로 인해, 이 고온에서의 처리 시에, 열팽창 계수의 차에 기인하는 Si 기판의 휘어짐 및 크랙 등이 발생하는 경우가 있다. 이러한 열팽창 계수의 차에 기인하는 문제를 해결하기 위해, GaN층 및 AlGaN층과 Si 기판과의 사이에, 조성이 다른 2종류의 화합물 반도체층을 교대로 적층한 초격자 구조의 버퍼층을 형성하는 기술에 관한 검토도 행해지고 있다.
그러나 초격자 구조를 버퍼층에 채용한 종래의 화합물 반도체 장치에서는, 충분히 크랙 및 휘어짐 등을 억제하는 것은 곤란하다. 또한, 초격자 구조 상에 형성된 전자 주행층 및 전자 공급층의 결정성을 양호한 것으로 하는 것이 곤란해진다.
또한, Si 기판의 이면에, GaN계 화합물 반도체층에 가까운 열팽창 계수를 갖는 층을 형성해 두는 기술에 대해서도 검토되어 있다. 그러나 이 종래의 기술에서는, 그 층을 형성할 때에 휘어짐 등이 발생해 버린다. 이러한 휘어짐이 발생하면, 전자 주행층 및 전자 공급층 등을 형성할 때의 기판 온도에 차이가 발생하므로, 원하는 특성을 얻는 것이 곤란해진다.
일본 특허 출원 공개 제2010-228967호 공보 일본 특허 출원 공개 제2011-119715호 공보
본 발명의 목적은, 재료의 열팽창 계수의 차에 기인하는 크랙 등을 억제할 수 있는 화합물 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
화합물 반도체 장치의 일 양태에는, 기판과, 상기 기판 상방에 형성된 GaN계 화합물 반도체 적층 구조와, 상기 기판과 상기 GaN계 화합물 반도체 적층 구조와의 사이에 형성된 AlN계의 응력 완화층이 형성되어 있다. 상기 응력 완화층의 상기 GaN계 화합물 반도체 적층 구조와 접하는 면에, 깊이가 5㎚ 이상의 오목부가 2×1010㎝-2 이상의 개수 밀도로 형성되어 있다.
화합물 반도체 장치의 제조 방법에서는, 기판 상방에 AlN계의 응력 완화층을 형성하고, 상기 응력 완화층 상에 GaN계 화합물 반도체 적층 구조를 형성한다. 상기 응력 완화층을 형성할 때에, 상기 응력 완화층의 상기 GaN계 화합물 반도체 적층 구조와 접하는 면에, 깊이가 5㎚ 이상의 오목부를 2×1010㎝-2 이상의 개수 밀도로 형성한다.
상기한 화합물 반도체 장치 등에 따르면, 적절한 오목부가 형성된 응력 완화층이 형성되어 있으므로, 재료의 열팽창 계수의 차에 기인하는 크랙 등을 억제할 수 있다.
도 1은 제1 실시 형태에 관한 화합물 반도체 장치의 구조를 나타내는 도면이다.
도 2는 제1 실시 형태에 관한 화합물 반도체 장치의 작용을 나타내는 도면이다.
도 3은 표면 성상과 스큐니스 Rsk의 관계를 나타내는 도면이다.
도 4는 제2 실시 형태에 관한 GaN계 HEMT의 구조를 나타내는 도면이다.
도 5는 제2 실시 형태에 관한 GaN계 HEMT의 제조 방법을 공정순으로 나타내는 단면도이다.
도 6은 제2 실시 형태의 변형예를 나타내는 단면도이다.
도 7은 고출력 증폭기의 외관의 예를 나타내는 도면이다.
도 8은 전원 장치를 도시하는 도면이다.
도 9는 응력 완화층의 표면 성상의 분석 결과를 나타내는 도면이다.
도 10은 오목부의 깊이와, 휘어짐의 크기 및 크랙의 길이의 관계를 나타내는 도면이다.
이하, 실시 형태에 대해 첨부의 도면을 참조하면서 구체적으로 설명한다.
(제1 실시 형태)
우선, 제1 실시 형태에 대해 설명한다. 도 1은 제1 실시 형태에 관한 화합물 반도체 장치의 구조를 나타내는 도면이다.
제1 실시 형태에서는, 도 1에 도시하는 바와 같이, 기판(1) 상에 응력 완화층(2)이 형성되고, 응력 완화층(2) 상에 GaN계의 화합물 반도체 적층 구조(3)가 형성되어 있다. 기판(1)은, 예를 들면 Si(111) 기판이며, 응력 완화층(2)은, AlN층 등의 AlN계의 화합물 반도체층이다. 응력 완화층(2)의 상면에는, 깊이가 5㎚ 이상의 오목부(2a)가 2×1010㎝-2 이상의 개수 밀도로 형성되어 있다. 화합물 반도체 적층 구조(3)에는, 예를 들면, 전자 주행층 및 전자 공급층이 포함된다. 또한, 전자 공급층 상에, 예를 들면, 게이트 전극, 소스 전극 및 드레인 전극이, 소스 전극 및 드레인 전극이 게이트 전극을 사이에 끼우도록 하여 형성되어 있다.
종래의 기술에서는, 기판과 GaN층 등의 전자 주행층과의 사이에 AlN층이 형성되는 경우가 있는데, 이 AlN층의 상면은 평탄하다. 그리고 도 2a에 도시하는 바와 같이, 응력 완화층(2) 대신에, 상면이 평탄한 AlN층(102)이 형성되는 경우에는, 화합물 반도체 적층 구조(3)의 성장 후의 냉각 시에, 기판(1)과 GaN계의 화합물 반도체 적층 구조(3)와의 사이의 열팽창 계수의 차에 기인하는 큰 인장 응력이 화합물 반도체 적층 구조(3)에 작용한다. 이 결과, 화합물 반도체 적층 구조(3)에 크랙이 발생하거나, 기판(1)에 휘어짐이 발생하거나 한다.
한편, 본 실시 형태에서는, 응력 완화층(2)의 상면에 적절한 오목부(2a)가 산재하고 있다. 이로 인해, 화합물 반도체 적층 구조(3)의 성장 시에, 오목부의 측면으로부터의 성장이 서로 부딪쳐, 서로 압축 응력을 발생시킨다. 이로 인해 오목부를 갖는 응력 완화층(2) 상에 성장한 질화물 반도체층 중에, 국소적인 압축 응력이 발생하고, 화합물 반도체 적층 구조(3)에 압축 응력으로서 작용한다. 따라서, 성장 후의 냉각 시에 발생하는 화합물 반도체 적층 구조(3) 중의 인장 응력이 상쇄되어, 화합물 반도체 적층 구조(3)의 크랙 및 기판(1)의 휘어짐 등이 억제된다. 또한, 이러한 구조를 얻기 위해, 특별히 복잡한 제어는 필요로 하지 않고, 또한, 특별히 장시간의 결정 성장도 필요로 하지 않는다. 이로 인해, 비용의 상승을 억제할 수도 있다.
또한, 응력 완화층(2)의 표면 성상에 관해, 거칠기 곡선의 스큐니스 Rsk는 마이너스이다. 거칠기 곡선의 스큐니스 Rsk가 플러스인 경우, 도 3a에 도시하는 바와 같이, 표면 성상은, 기준면으로부터 돌출하는 복수개의 돌기가 존재하는 것으로 된다. 거칠기 곡선의 스큐니스 Rsk가 0인 경우, 도 3b에 도시하는 바와 같이, 표면 성상은, 돌기 및 오목부가 동등하게 존재하는 것으로 된다. 거칠기 곡선의 스큐니스 Rsk가 마이너스인 경우, 도 3c에 도시하는 바와 같이, 기준면으로부터 우묵하게 들어간 복수개의 오목부가 존재하는 것으로 된다.
또한, 개수 밀도의 계수의 대상으로 하는 오목부를 깊이가 5㎚ 이상의 오목부(2a)로 하고 있는 것은, 깊이가 5㎚ 미만의 오목부의 주변에는 거의 압축 응력이 발생하지 않아, 인장 응력의 완화에 거의 기여하지 않기 때문이다. 또한, 이러한 오목부(2a)의 개수 밀도를 2×1010㎝-2 이상으로 하고 있는 것은, 개수 밀도가 2×1010㎝-2 미만이면, 압축 응력이 부족하여 충분히 인장 응력을 완화하는 것이 곤란하기 때문이다. 또한, 후술하지만, 본원 발명자가 행한 실험의 결과를 고려하면, 깊이가 6㎚ 이상의 오목부(2a)가 2×1010㎝-2 이상의 개수 밀도로 형성되어 있는 것이 바람직하고, 깊이가 7㎚ 이상의 오목부가 8×109㎝-2 이상의 개수 밀도로 형성되어 있는 것이 보다 바람직하고, 깊이가 15㎚ 이상의 오목부가 9×109㎝-2 이상의 개수 밀도로 형성되어 있는 것이 한층 더 바람직하다. 또한, 오목부의 깊이가 결정되면, 그에 따라 오목부의 직경도 대략 결정되는데, 본원 발명자가 행한 실험의 결과를 고려하면, 깊이가 5㎚ 이상의 오목부의 직경은 30㎚ 이상인 것이 바람직하고, 80㎚ 이상인 것이 보다 바람직하다. 오목부의 직경의 상한은, 상기한 개수 밀도를 확보할 수 있으면 특별히 한정되지 않는다. 또한, 오목부가 직경에 대하여 지나치게 깊은 경우에는, 그 위에 형성하는 버퍼층에 의해 오목부를 전부 매립할 수 없을 가능성이 있다. 또한, 버퍼층의 결정성이 흐트러질 가능성도 있다. 이로 인해, 오목부의 깊이는 50㎚ 이하인 것이 바람직하다.
(제2 실시 형태)
다음으로, 제2 실시 형태에 대해 설명한다. 도 4는 제2 실시 형태에 관한 GaN계 HEMT(화합물 반도체 장치)의 구조를 나타내는 도면이다.
제2 실시 형태에서는, 도 4a에 도시하는 바와 같이, 예를 들면 Si(111) 기판(11) 상에, 두께가 50㎚ 내지 300㎚ 정도(예를 들면 200㎚)의 응력 완화층(12)이 형성되어 있다. 응력 완화층(12)은, AlN층 등의 AlN계 화합물 반도체층이며, 응력 완화층(12)의 상면에는, 깊이가 5㎚ 이상의 오목부(12a)가 2×1010㎝-2 이상의 개수 밀도로 형성되어 있다. 응력 완화층(12) 상에, 두께가 50㎚ 내지 300㎚ 정도(예를 들면 200㎚)의 AlGaN층(13a), 두께가 50㎚ 내지 300㎚ 정도(예를 들면 200㎚)의 AlGaN층(13b) 및 두께가 50㎚ 내지 300㎚ 정도(예를 들면 200㎚)의 AlGaN층(13c)을 포함하는 버퍼층(13)이 형성되어 있다. AlGaN층(13a)의 조성은 AlxGa1 -xN(0＜x≤1)으로 나타내어지고, AlGaN층(13b)의 조성은 AlyGa1 - yN(0≤y≤1)으로 나타내어지고, AlGaN층(13c)의 조성은 AlzGa1 -zN(0≤z＜1)으로 나타내어진다. 그리고 x, y, z의 사이에는, 「x＞y＞z」의 관계가 성립한다. 예를 들면, x의 값[AlGaN층(13a)의 Al 조성]은 0.8, y의 값[AlGaN층(13b)의 Al 조성]은 0.5, z의 값[AlGaN층(13c)의 Al 조성]은 0.2이다.
버퍼층(13) 상에 전자 주행층(14)이 형성되고, 전자 주행층(14) 상에 전자 공급층(15)이 형성되고, 전자 공급층(15) 상에 보호층(16)이 형성되어 있다. 전자 주행층(14)으로서는, 예를 들면 두께가 0.5㎛ 내지 1.5㎛ 정도(예를 들면 1㎛)의 GaN층이 이용된다. 전자 공급층(15)으로서는, 예를 들면 두께가 10㎚ 내지 30㎚ 정도(예를 들면 30㎚)의 n형의 AlGaN층이 이용된다. 이 AlGaN층의 조성은, 예를 들면 Al0 .25Ga0 .75N으로 나타내어진다. 보호층(16)으로서는, 예를 들면 두께가 2㎚ 내지 15㎚ 정도(예를 들면 10㎚)의 n형의 GaN층이 이용된다. 이들 n형의 AlGaN층 및 GaN층에는, 예를 들면, n형 불순물로서 Si가 1×1018㎝-3 내지 1×1020㎝-3 정도(예를 들면 5×1018㎝-3) 도핑되어 있다.
보호층(16) 상에, 소스 전극(17s) 및 드레인 전극(17d)이 형성되어 있다. 소스 전극(17s) 및 드레인 전극(17d)은 보호층(16)에 오믹 접촉하고 있다. 소스 전극(17s) 및 드레인 전극(17d)에는, 예를 들면, Ti막과 그 위에 형성된 Al막이 포함되어 있다. 보호층(16) 상에는, 소스 전극(17s) 및 드레인 전극(17d)을 덮는 패시베이션막(18)도 형성되어 있다. 패시베이션막(18)으로서는, 예를 들면 실리콘 질화막이 형성되어 있다. 패시베이션막(18)의, 소스 전극(17s) 및 드레인 전극(17d)의 사이에 위치하는 부분에, 게이트 전극용 개구부(18a)가 형성되어 있다. 그리고 패시베이션막(18) 상에, 개구부(18a)를 개재하여 보호층(16)과 쇼트키 접촉하는 게이트 전극(17g)이 형성되어 있다. 게이트 전극(17g)에는, 예를 들면, Ni막과 그 위에 형성된 Au막이 포함되어 있다. 패시베이션막(18) 상에는, 게이트 전극(17g)을 덮는 패시베이션막(19)도 형성되어 있다. 패시베이션막(19)으로서는, 예를 들면 실리콘 질화막이 형성되어 있다. 패시베이션막(18 및 19)에는, 외부 단자 등의 접속을 위한 개구부가 형성되어 있다.
또한, 기판(11)의 표면측으로부터 본 레이아웃은, 예를 들면 도 4b와 같이 된다. 즉, 게이트 전극(17g), 소스 전극(17s) 및 드레인 전극(17d)의 평면 형상이 빗살 무늬 형상으로 되어 있고, 소스 전극(17s) 및 드레인 전극(17d)이 교대로 배치되어 있다. 그리고 이들 사이에 게이트 전극(17g)이 배치되어 있다. 또한, 복수개의 게이트 전극(17g)이 게이트 배선(25g)에 의해 공통 접속되고, 복수개의 소스 전극(17s)이 소스 배선(25s)에 의해 공통 접속되고, 복수개의 드레인 전극(17d)이 드레인 배선(25d)에 의해 공통 접속되어 있다. 이러한 멀티 핑거 게이트 구조를 채용함으로써, 출력을 향상시킬 수 있다. 또한, 도 4a에 도시하는 단면도는, 도 4b 중의 I―I선을 따른 단면을 도시하고 있다. 또한, 활성 영역(30)에는, 전자 주행층(14), 전자 공급층(15) 및 보호층(16) 등이 포함되어 있고, 활성 영역(30)의 주위는 이온 주입 또는 메사 에칭 등에 의해 불활성 영역으로 되어 있다.
이와 같이 구성된 제2 실시 형태에서는, 전자 주행층(14)을 구성하는 GaN과 전자 공급층(15)을 구성하는 AlGaN과의 사이의 헤테로 접합 계면에, 피에조 분극에 수반하는 고농도의 캐리어가 발생한다. 즉, 격자 부정합에 기인하는 피에조 효과에 의해, 전자 주행층(14)의 전자 공급층(15)과의 계면 근방에 전자가 유기된다.
또한, 제2 실시 형태에서는, 응력 완화층(12)의 상면에 적절한 오목부(12a)가 산재하고 있으므로, 전자 주행층(14), 전자 공급층(15) 및 보호층(16)을 포함하는 화합물 반도체 적층 구조의 성장 후의 냉각 시에는, 인장 응력 이외에 국소적으로 압축 응력이 화합물 반도체 적층 구조에 작용한다. 따라서, 인장 응력이 상쇄되어, 화합물 반도체 적층 구조의 크랙 및 기판(11)의 휘어짐 등이 억제된다.
다음으로, 제2 실시 형태에 관한 GaN계 HEMT(화합물 반도체 장치)를 제조하는 방법에 대해 설명한다. 도 5는 제2 실시 형태에 관한 GaN계 HEMT(화합물 반도체 장치)의 제조 방법을 공정순으로 나타내는 단면도이다.
우선, 도 5a에 도시하는 바와 같이, 기판(11) 상에, 깊이가 5㎚ 이상의 오목부(12a)가 2×1010㎝-2 이상의 개수 밀도로 분산하는 응력 완화층(12)을 형성한다. 응력 완화층(12)은, 예를 들면 유기 금속 기상 성장(MOVPE:metal organic vapor phase epitaxy)법, 분자선 에피택셜(MBE:molecular beam epitaxy)법 등의 결정 성장법에 의해 형성할 수 있다. MOVPE법으로 응력 완화층(12)으로서 AlN층을 형성하는 경우, 예를 들면, 알루미늄(Al)의 원료로서 트리메틸알루미늄(TMAl)을 사용하고, 질소(N)의 원료로서 암모니아(NH3)를 사용한다. 그리고 예를 들면, TMAl과 NH3의 원료 비율인 V/III비를 50 이상, 바람직하게는 100 이상, 더욱 바람직하게는 200 이상, 성장 온도를 1080℃ 정도, 성장 속도를 500㎚/h 정도로 제어하거나, 또는, V/III비를 10 내지 100 정도, 성장 온도를 1000℃ 내지 1040℃ 정도, 성장 속도를 500㎚/h 정도로 제어한다. 또한, 상기한 바와 같은 오목부(12a)를 2×1010㎝-2 이상의 개수 밀도로 형성할 수 있으면, 응력 완화층(12)의 형성 방법은 특별히 한정되지 않는다.
응력 완화층(12)의 형성 후에는, 도 5b에 도시하는 바와 같이, 응력 완화층(12) 상에, AlGaN층(13a), AlGaN층(13b) 및 AlGaN층(13c)을 포함하는 버퍼층(13)을 형성한다. 또한, 도 5c에 도시하는 바와 같이, 버퍼층(13) 상에, 전자 주행층(14), 전자 공급층(15) 및 보호층(16)을 형성한다. 이들 화합물 반도체층은, 응력 완화층(12)과 마찬가지로, MOVPE법, MBE법 등의 결정 성장법에 의해 형성할 수 있다. 이때, 갈륨(Ga)의 원료로서는, 예를 들면, 트리메틸갈륨(TMGa)을 사용할 수 있다. 또한, n형 불순물로서 포함되는 실리콘(Si)의 원료로서는, 예를 들면 실란(SiH4)을 사용할 수 있다. 그리고 원료 가스를 선택함으로써, 응력 완화층(12)으로부터 보호층(16)까지를 연속해서 형성할 수 있다.
본 실시 형태에서는, 적어도 전자 주행층(14)의 상면을 평탄한 것으로 한다. 전자 주행층(14)의 상면을 평탄하게 할 수 있으면, 버퍼층(13)으로서, 오목부(12a)를 닮은 오목부가 상면에 존재하는 것을 형성해도 되고, 오목부(12a)를 닮은 오목부가 상면에 존재하지 않고 평탄한 것을 형성해도 된다. 평탄한 표면의 버퍼층(13) 또는 전자 주행층(14)을 형성하는 경우에는, 예를 들면 V/III비를 20 이하 정도로 한다. 이러한 조건에서 결정 성장을 행하면, Al 원자 및 N 원자의 성장 전방면에서의 이동이 촉진되어, 성장면은 평탄화되어간다.
보호층(16)의 형성 후에는, 예를 들면 리프트오프법에 의해, 도 5d에 도시하는 바와 같이, 소스 전극(17s) 및 드레인 전극(17d)을 보호층(16) 상에 형성한다. 소스 전극(17s) 및 드레인 전극(17d)의 형성에서는, 소스 전극(17s) 및 드레인 전극(17d)을 형성하는 영역에 개방되는 레지스트 패턴을 형성하고, Ti 및 Al의 증착을 행하고, 그 후, 레지스트 패턴 상에 부착된 Ti 및 Al을 레지스트 패턴마다 제거하여, Ti 및 Al을 적층한 소스 전극(17s) 및 드레인 전극(17d)을 형성한다. 그리고 질소 분위기 중에서 400℃ 내지 1000℃(예를 들면 600℃)로 열처리를 행하고, 오믹 접촉을 확립한다.
이어서, 도 5d에 도시하는 바와 같이, 보호층(16) 상에, 소스 전극(17s) 및 드레인 전극(17d)을 덮도록 하여 패시베이션막(18)을 형성한다. 패시베이션막(18)으로서, 예를 들면 플라즈마 화학 기상 성장(CVD:chemical vapor deposition)법에 의해 형성된 실리콘 질화막이 이용된다.
그 후, 개구부(18a)를 형성할 예정인 영역에 개방되는 레지스트 패턴을 형성한다. 계속해서, 레지스트 패턴을 마스크로 하는 에칭에 의해, 도 5d에 도시하는 바와 같이, 패시베이션막(18)에 개구부(18a)를 형성한다. 이어서, 패시베이션막(18) 상에, 개구부(18a)를 개재하여 보호층(16)과 접하는 게이트 전극(17g)을 리프트오프법에 의해 형성한다. 게이트 전극(17g)의 형성에서는, 개구부(18a)를 형성할 때에 이용한 레지스트 패턴을 제거한 후, 게이트 전극(17g)을 형성하는 영역에 개방되는 새로운 레지스트 패턴을 형성하고, Ni 및 Au의 증착을 행하고, 그 후, 레지스트 패턴 상에 부착된 Ni 및 Au를 레지스트 패턴마다 제거하여, Ni 및 Au의 적층으로 이루어지는 게이트 전극(17g)을 형성한다.
그 후, 도 5d에 도시하는 바와 같이, 패시베이션막(18) 상에, 게이트 전극(17g)을 덮는 패시베이션막(19)을 형성한다. 패시베이션막(19)으로서는, 예를 들면 플라즈마 CVD법에 의해 실리콘 질화막을 형성한다.
계속해서, 복수개의 게이트 전극(17g)을 공통 접속하는 게이트 배선(25g), 복수개의 소스 전극(17s)을 공통 접속하는 소스 배선(25s) 및 복수개의 드레인 전극(17d)을 공통 접속하는 드레인 배선(25d) 등을 형성한다(도 4b 참조). 이와 같이 하여, 도 4에 나타내는 구조의 GaN계 HEMT를 얻을 수 있다.
또한, 도 6에 도시하는 바와 같이, 보호층(16)에, 소스 전극(17s) 및 드레인 전극(17d)용 개구부를 형성하고, 소스 전극(17s) 및 드레인 전극(17d)을 전자 공급층(15)에 접하도록 하여 형성해도 된다. 이 경우, 개구부의 깊이에 관해, 보호층(16)의 일부를 남겨도 되고, 또한, 전자 공급층(15)의 일부를 제거해도 된다. 즉, 개구부의 깊이가 보호층(16)의 두께와 일치하고 있을 필요는 없다.
또한, 저항체 및 캐패시터 등도 기판(11) 상에 실장하여 모노리식 마이크로파 집적 회로(MMIC)로 해도 된다.
이 실시 형태에 관한 GaN계 HEMT는, 예를 들면 고출력 증폭기로서 이용할 수 있다. 도 7에, 고출력 증폭기의 외관의 예를 나타낸다. 이 예에서는, 소스 전극에 접속된 소스 단자(81s)가 패키지의 표면에 설치되어 있다. 또한, 게이트 전극에 접속된 게이트 단자(81g) 및 드레인 전극에 접속된 드레인 단자(81d)가 패키지의 측면으로부터 연장되어 있다.
또한, 이들 실시 형태에 관한 GaN계 HEMT는, 예를 들면 전원 장치에 이용할 수도 있다. 도 8a는 PFC(power factor correction) 회로를 도시하는 도면이며, 도 8b는, 도 8a에 도시하는 PFC 회로를 포함하는 서버 전원(전원 장치)을 도시하는 도면이다.
도 8a에 도시하는 바와 같이, PFC 회로(90)에는, 입력측에 교류 전원(AC)이 접속된 다이오드 브릿지(91)와, 다이오드 브릿지(91)의 출력측에 접속된 컨덴서(92)가 설치되어 있다. 컨덴서(92)의 일 단자에는 초크 코일(93)의 일 단자가 접속되고, 초크 코일(93)의 타단자에는, 스위치 소자(94)의 일 단자 및 다이오드(96)의 애노드가 접속되어 있다. 스위치 소자(94)는 상기한 실시 형태에 있어서의 HEMT가 이용되고, 상기 일 단자는 HEMT의 드레인 전극에 상당한다. 또한, 스위치 소자(94)의 타단자는 HEMT의 소스 전극에 상당한다. 다이오드(96)의 캐소드에는 컨덴서(95)의 일 단자가 접속되어 있다. 컨덴서(92)의 타단자, 스위치 소자(94)의 상기 타단자 및 컨덴서(95)의 타단자가 접지된다. 그리고 컨덴서(95)의 양 단자 사이에서 직류 전원(DC)이 취출된다.
그리고 도 8b에 도시하는 바와 같이, PFC 회로(90)는, 서버 전원(100) 등에 조립되어 사용된다.
이러한 서버 전원(100)과 마찬가지로, 고속 동작이 가능한 다른 전원 장치를 구축할 수도 있다. 또한, 스위치 소자(94)와 마찬가지의 스위치 소자는, 다른 스위치 전원 또는 전자 기기에 사용할 수 있다. 또한, 이들 반도체 장치는, 서버의 전원 회로 등의 풀 브릿지 전원 회로용 부품으로서 사용할 수 있다.
또한, 본 실시 형태의 기판으로서, 탄화 실리콘(SiC) 기판, 사파이어 기판, 실리콘 기판, GaN 기판 또는 GaAs 기판 등을 이용해도 된다. 기판은, 도전성, 반절연성 또는 절연성 중 어느 것이어도 된다. 단, 비용을 고려하면, Si 기판, SiC 기판 또는 사파이어 기판을 이용하는 것이 바람직하다.
또한, 게이트 전극, 소스 전극 및 드레인 전극의 구조는 상술한 실시 형태의 것에 한정되지 않는다. 예를 들면, 이들이 단층으로 구성되어 있어도 된다. 또한, 이들의 형성 방법은 리프트오프법에 한정되지 않는다. 또한, 오믹 특성이 얻어지는 것이면, 소스 전극 및 드레인 전극의 형성 후의 열처리를 생략해도 된다. 또한, 게이트 전극에 대하여 열처리를 행해도 된다.
또한, 게이트 전극(17g)을 형성하기 전에, 보호층(16)의 일부 또는 전부를 에칭하여 리세스부를 형성해도 된다. 이때, 리세스부를 전자 공급층(15)의 도중 깊이까지 형성해도 된다. 또한, 게이트 전극(17g)과 보호층(16)과의 사이에 게이트 절연막을 형성해도 된다. 또한, 버퍼층(13)으로서, 초격자 버퍼층 등을 이용해도 된다.
또한, 각 층의 두께 및 재료 등도 상술한 실시 형태의 것에 한정되지 않는다.
다음으로, 본원 발명자가 행한 실험에 대해 설명한다. 이 실험에서는, 제2 실시 형태와 마찬가지로, 응력 완화층(12)(AlN층)을, 직경이 6인치인 기판(11) 상에 4종류의 조건하에서 성장시켰다. 그리고 응력 완화층(12) 상에, 제2 실시 형태와 마찬가지로, 버퍼층(13), 전자 주행층(14), 전자 공급층(15) 및 보호층(16)을 순차적으로 성장시키고, 냉각하였다. 응력 완화층(12)(AlN층)의 성장으로부터 보호층(16)의 성장까지는 연속해서 행하였다. 단, 조건 No.1에서는, 응력 완화층(12) 대신에, 표면이 평탄한 AlN층을 성장시켰다. 이때, AlN층의 형성 시의 V/III비는, 2 정도로 하였다. 조건 No.2에서는, 응력 완화층(12)(AlN층)의 형성 시의 V/III비를 50 정도로 하고, 조건 No.3에서는, 응력 완화층(12)(AlN층)의 형성 시의 V/III비를 100 정도로 하고, 조건 No.4에서는, 응력 완화층(12)(AlN층)의 형성 시의 V/III비를 200 정도로 하였다. 다른 조건은 공통인 것으로 하였다.
그리고 조건 No.2 내지 4에 대해, 버퍼층(13) 등을 형성하기 전의 응력 완화층(12)(AlN층)의 표면 성상을 원자간력 현미경(AFM:Atomic Force Microscope)상으로부터 분석하였다. 각 시료의 일부에 있어서의 분석 결과를 도 9에 나타낸다. 도 9a는 조건 No.2의 것이고, 도 9b는 조건 No.3의 것이고, 도 9c는 조건 No.4의 것이다. 또한, 각 시료에 있어서의 깊이가 5㎚ 이상의 오목부의 깊이의 분포, 직경의 분포 및 밀도를 측정하였다. 이 결과를 하기 표 1에 나타낸다. 또한, 각 시료의 휘어짐의 크기(워프값) 및 크랙의 길이도 측정하였다. 오목부의 깊이의 최대값과, 휘어짐의 크기 및 크랙의 길이의 관계를 도 10에 나타낸다.
Figure 112012062917080-pat00001
도 10에 나타내는 바와 같이, V/III비가 2 정도로 극단적으로 낮고, AlN층의 표면에 오목부가 존재하지 않는 조건 No.1에서는, 기판의 휘어짐의 크기가 150㎛ 정도, 크랙의 길이가 기판의 외연으로부터 75㎜ 정도였다. 이에 반해, V/III비를 50 정도로 한 조건 No.2에서는, 적절한 오목부가 형성되어 있고, 크랙의 길이가 30㎜ 정도로 조건 No.1의 절반 이하까지 저감되었다. V/III비를 더욱 크게 하여 보다 바람직한 오목부를 형성한 조건 No.3에서는, 휘어짐이 현저하게 저감되었다. V/III비를 한층 더 크게 하여 더욱 바람직한 오목부를 형성한 조건 No.4에서는, 크랙의 길이가 1㎜ 정도로 2㎜ 이하였다. 즉, 크랙이 거의 발생하고 있지 않았다. 또한, 휘어짐의 크기가 40㎛ 정도로 50㎛ 이하이며, 휘어짐이 크게 저감되었다.
또한, 본원 발명자는 표면에 돌기 형상의 요철을 갖는 스큐니스가 플러스인 AlN층에 대해서도 검토를 행하였으므로, 그 결과에 대해 설명한다. 돌기 형상의 요철의 밀도는, 스큐니스가 마이너스의 AlN층과 동일한 정도이다. 그러나 스큐니스가 플러스의 AlN층에 있어서는, 휘어짐 및 크랙을 저감하는 효과가 충분히는 얻어지지 않았다. 스큐니스가 플러스의 표면에 있어서도, 압축 응력을 발생시키는 돌기 형상의 요철의 경사진 측면으로부터의 성장은 일어난다. 그러나 돌기 형상의 표면을 평탄화하는 경우에는, 예를 들면 성장 조건(V/III비)을 50 정도까지 저하시키지만, 이때 돌기 측면은 성장의 경과와 함께 완만하게 평탄화되어가는 성장 모드로 된다. 따라서, 스큐니스가 마이너스의 형상의 경우와 같은 경사 측면이 서로 압축 응력을 발생시키는 효과는 현저하게 손상되고, 스큐니스가 플러스의 경우에는 휘어짐 및 크랙을 억제하는 효과가 충분히는 얻어지지 않았다고 생각된다.
이하, 본 발명의 여러 가지 양태를 부기로서 통합하여 기재한다.
(부기 1)
기판과,
상기 기판 상방에 형성된 GaN계 화합물 반도체 적층 구조와,
상기 기판과 상기 GaN계 화합물 반도체 적층 구조와의 사이에 형성된 AlN계의 응력 완화층을 갖고,
상기 응력 완화층의 상기 GaN계 화합물 반도체 적층 구조와 접하는 면에, 깊이가 5㎚ 이상의 오목부가 2×1010㎝-2 이상의 개수 밀도로 형성되어 있는 것을 특징으로 하는 화합물 반도체 장치.
(부기 2)
상기 응력 완화층의 상기 GaN계 화합물 반도체 적층 구조와 접하는 면에, 깊이가 6㎚ 이상의 오목부가 2×1010㎝-2 이상의 개수 밀도로 형성되어 있는 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 3)
상기 응력 완화층의 상기 GaN계 화합물 반도체 적층 구조와 접하는 면에, 깊이가 7㎚ 이상의 오목부가 8×109㎝-2 이상의 개수 밀도로 형성되어 있는 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 4)
상기 응력 완화층의 상기 GaN계 화합물 반도체 적층 구조와 접하는 면에, 깊이가 15㎚ 이상의 오목부가 9×109㎝-2 이상의 개수 밀도로 형성되어 있는 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 5)
상기 오목부의 직경이 30㎚ 이상인 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 6)
상기 오목부의 직경이 80㎚ 이상인 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 7)
상기 응력 완화층의 상기 GaN계 화합물 반도체 적층 구조와 접하는 면에 있어서의 거칠기 곡선의 스큐니스가 마이너스인 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 8)
상기 GaN계 화합물 반도체 적층 구조는, 전자 주행층 및 전자 공급층을 갖는 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 9)
상기 전자 공급층 상방에 형성된 소스 전극, 게이트 전극 및 드레인 전극을 갖는 것을 특징으로 하는 부기 8에 기재된 화합물 반도체 장치.
(부기 10)
상기 기판은, Si 기판, SiC 기판 또는 사파이어 기판인 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 11)
부기 1에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
(부기 12)
부기 1에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 고출력 증폭기.
(부기 13)
기판 상방에 AlN계의 응력 완화층을 형성하는 공정과,
상기 응력 완화층 상에 GaN계 화합물 반도체 적층 구조를 형성하는 공정을 갖고,
상기 응력 완화층을 형성할 때에, 상기 응력 완화층의 상기 GaN계 화합물 반도체 적층 구조와 접하는 면에, 깊이가 5㎚ 이상의 오목부를 2×1010㎝-2 이상의 개수 밀도로 형성하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
(부기 14)
상기 응력 완화층을 형성할 때에, 상기 응력 완화층의 상기 GaN계 화합물 반도체 적층 구조와 접하는 면에, 깊이가 6㎚ 이상의 오목부를 2×1010㎝-2 이상의 개수 밀도로 형성하는 것을 특징으로 하는 부기 13에 기재된 화합물 반도체 장치의 제조 방법.
(부기 15)
상기 응력 완화층을 형성할 때에, 상기 응력 완화층의 상기 GaN계 화합물 반도체 적층 구조와 접하는 면에, 깊이가 7㎚ 이상의 오목부를 8×109㎝-2 이상의 개수 밀도로 형성하는 것을 특징으로 하는 부기 13에 기재된 화합물 반도체 장치의 제조 방법.
(부기 16)
상기 응력 완화층을 형성할 때에, 상기 응력 완화층의 상기 GaN계 화합물 반도체 적층 구조와 접하는 면에, 깊이가 15㎚ 이상의 오목부를 9×109㎝-2 이상의 개수 밀도로 형성하는 것을 특징으로 하는 부기 13에 기재된 화합물 반도체 장치의 제조 방법.
(부기 17)
상기 응력 완화층을 형성할 때에 이용하는 원료 가스의 V/III비를 50 이상으로 하는 것을 특징으로 하는 부기 13에 기재된 화합물 반도체 장치의 제조 방법.
(부기 18)
상기 응력 완화층을 형성할 때에 이용하는 원료 가스의 V/III비를 100 이상으로 하는 것을 특징으로 하는 부기 13에 기재된 화합물 반도체 장치의 제조 방법.
(부기 19)
상기 응력 완화층을 형성할 때에 이용하는 원료 가스의 V/III비를 200 이상으로 하는 것을 특징으로 하는 부기 13에 기재된 화합물 반도체 장치의 제조 방법.
(부기 20)
상기 응력 완화층을 형성할 때의 성장 온도를 1000℃ 내지 1040℃로 하는 것을 특징으로 하는 부기 13 내지 19 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
1 : 기판
2 : 응력 완화층
2a : 오목부
3 : 화합물 반도체 적층 구조
11 : 기판
12 : 응력 완화층
13 : 버퍼층
14 : 전자 주행층
15 : 전자 공급층
16 : 보호층
17g : 게이트 전극
17s : 소스 전극
17d : 드레인 전극

Claims (10)

  1. 기판과,
    상기 기판 상방에 형성된 GaN계 화합물 반도체 적층 구조와,
    상기 기판과 상기 GaN계 화합물 반도체 적층 구조와의 사이에 형성된 AlN계의 응력 완화층을 갖고,
    상기 응력 완화층의 상기 GaN계 화합물 반도체 적층 구조와 접하는 면에, 깊이가 5㎚ 이상인 오목부가 2×1010㎝-2 이상의 개수 밀도로 형성되어 있고,
    상기 응력 완화층의 상기 GaN계 화합물 반도체 적층 구조와 접하는 면에 있어서의 거칠기 곡선의 스큐니스가 마이너스인 것을 특징으로 하는 화합물 반도체 장치.
  2. 제1항에 있어서,
    상기 응력 완화층의 상기 GaN계 화합물 반도체 적층 구조와 접하는 면에, 깊이가 7㎚ 이상인 오목부가 8×109㎝-2 이상의 개수 밀도로 형성되어 있는 것을 특징으로 하는 화합물 반도체 장치.
  3. 기판과,
    상기 기판 상방에 형성된 GaN계 화합물 반도체 적층 구조와,
    상기 기판과 상기 GaN계 화합물 반도체 적층 구조와의 사이에 형성된 AlN계의 응력 완화층을 갖고,
    상기 응력 완화층의 상기 GaN계 화합물 반도체 적층 구조와 접하는 면에, 깊이가 15㎚ 이상인 오목부가 9×109㎝-2 이상의 개수 밀도로 형성되어 있고,
    상기 응력 완화층의 상기 GaN계 화합물 반도체 적층 구조와 접하는 면에 있어서의 거칠기 곡선의 스큐니스가 마이너스인 것을 특징으로 하는 화합물 반도체 장치.
  4. 제1항에 있어서,
    상기 오목부의 직경이 80㎚ 이상인 것을 특징으로 하는 화합물 반도체 장치.
  5. 삭제
  6. 기판 상방에 AlN계의 응력 완화층을 형성하는 공정과,
    상기 응력 완화층 상에 GaN계 화합물 반도체 적층 구조를 형성하는 공정을 갖고,
    상기 응력 완화층을 형성할 때에, 상기 응력 완화층의 상기 GaN계 화합물 반도체 적층 구조와 접하는 면에, 깊이가 5㎚ 이상인 오목부를 2×1010㎝-2 이상의 개수 밀도로 형성하고,
    상기 응력 완화층을 형성할 때에 이용하는 원료 가스의 V/III비를 200 이상으로 하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    기판 상방에 AlN계의 응력 완화층을 형성하는 공정과,
    상기 응력 완화층 상에 GaN계 화합물 반도체 적층 구조를 형성하는 공정을 갖고,
    상기 응력 완화층을 형성할 때에, 상기 응력 완화층의 상기 GaN계 화합물 반도체 적층 구조와 접하는 면에, 깊이가 7㎚ 이상인 오목부를 8×109㎝-2 이상의 개수 밀도로 형성하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  8. 제6항에 있어서,
    상기 응력 완화층을 형성할 때에, 상기 응력 완화층의 상기 GaN계 화합물 반도체 적층 구조와 접하는 면에, 깊이가 15㎚ 이상인 오목부를 9×109㎝-2 이상의 개수 밀도로 형성하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  9. 삭제
  10. 제6항에 있어서,
    상기 응력 완화층을 형성할 때의 성장 온도를 1000℃ 내지 1040℃로 하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9219058B2 (en) * 2010-03-01 2015-12-22 Infineon Technologies Americas Corp. Efficient high voltage switching circuits and monolithic integration of same
US8981380B2 (en) * 2010-03-01 2015-03-17 International Rectifier Corporation Monolithic integration of silicon and group III-V devices
JP5891650B2 (ja) * 2011-08-18 2016-03-23 富士通株式会社 化合物半導体装置及びその製造方法
US9525021B2 (en) 2014-11-06 2016-12-20 Texas Instruments Incorporated Methods and apparatus for high voltage integrated circuit capacitors
US9337023B1 (en) * 2014-12-15 2016-05-10 Texas Instruments Incorporated Buffer stack for group IIIA-N devices
JP6261523B2 (ja) 2015-01-08 2018-01-17 信越半導体株式会社 電子デバイス用エピタキシャル基板の製造方法、並びに電子デバイスの製造方法
US10756084B2 (en) * 2015-03-26 2020-08-25 Wen-Jang Jiang Group-III nitride semiconductor device and method for fabricating the same
JP6142893B2 (ja) * 2015-03-30 2017-06-07 富士通株式会社 化合物半導体装置及びその製造方法
JP6239017B2 (ja) * 2015-03-31 2017-11-29 クアーズテック株式会社 窒化物半導体基板
US9530846B2 (en) * 2015-03-31 2016-12-27 Coorstek Kk Nitride semiconductor substrate
JP6484489B2 (ja) * 2015-04-09 2019-03-13 シャープ株式会社 窒化物半導体エピタキシャルウェハおよびその製造方法
JP6556664B2 (ja) * 2015-07-08 2019-08-07 クアーズテック株式会社 窒化物半導体基板
TWI572036B (zh) * 2015-12-08 2017-02-21 Nat Chung-Shan Inst Of Science And Tech Nitride crystal structure
JP2019125737A (ja) * 2018-01-18 2019-07-25 株式会社サイオクス 窒化物半導体エピタキシャル基板
CN108389894A (zh) * 2018-03-29 2018-08-10 南昌大学 一种高电子迁移率晶体管外延结构
JP7231826B2 (ja) * 2019-04-22 2023-03-02 富士通株式会社 半導体装置、半導体装置の製造方法及び電子装置
JP7259609B2 (ja) * 2019-07-17 2023-04-18 株式会社デンソー 半導体装置
US11515408B2 (en) 2020-03-02 2022-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Rough buffer layer for group III-V devices on silicon
CN112216739B (zh) * 2020-08-25 2022-08-12 西安电子科技大学 低热阻硅基氮化镓微波毫米波器件材料结构及制备方法
KR102591149B1 (ko) * 2021-12-20 2023-10-19 웨이브로드 주식회사 비발광 3족 질화물 반도체 적층체를 제조하는 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080081522A (ko) * 2007-03-05 2008-09-10 서울옵토디바이스주식회사 기판 상에 질화물 반도체층을 형성하는 방법 및 그것을갖는 발광다이오드
KR100945989B1 (ko) 2007-02-09 2010-03-09 삼성전기주식회사 표면 플라즈몬 공명을 이용한 반도체 발광 소자
KR20100057756A (ko) * 2007-10-04 2010-06-01 스미토모덴키고교가부시키가이샤 ＧａＮ 에피택셜 기판, 반도체 디바이스, ＧａＮ 에피택셜 기판 및 반도체 디바이스의 제조 방법
US20100244098A1 (en) * 2009-03-26 2010-09-30 Sumitomo Electric Device Innovations, Inc. Semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4936653B2 (ja) * 2004-08-30 2012-05-23 京セラ株式会社 サファイア基板とそれを用いた発光装置
US8435879B2 (en) * 2005-12-12 2013-05-07 Kyma Technologies, Inc. Method for making group III nitride articles
JP5095253B2 (ja) * 2007-03-30 2012-12-12 富士通株式会社 半導体エピタキシャル基板、化合物半導体装置、およびそれらの製造方法
JP5163045B2 (ja) * 2007-10-15 2013-03-13 サンケン電気株式会社 エピタキシャル成長基板の製造方法及び窒化物系化合物半導体素子の製造方法
WO2009120975A2 (en) * 2008-03-27 2009-10-01 Nitek, Inc. Superlattice free ultraviolet emitter
JP5465469B2 (ja) * 2008-09-04 2014-04-09 日本碍子株式会社 エピタキシャル基板、半導体デバイス基板、およびｈｅｍｔ素子
JP5103427B2 (ja) 2009-03-27 2012-12-19 コバレントマテリアル株式会社 Ｉｉｉ族窒化物基板
JP5456783B2 (ja) * 2009-08-07 2014-04-02 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子用エピタキシャル基板の製造方法、および半導体素子
JP5576771B2 (ja) 2009-11-04 2014-08-20 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物エピタキシャル積層基板
EP2498293B1 (en) * 2009-11-06 2018-08-01 NGK Insulators, Ltd. Epitaxial substrate for semiconductor element and method for producing epitaxial substrate for semiconductor element
US8492773B2 (en) * 2010-04-23 2013-07-23 Intersil Americas Inc. Power devices with integrated protection devices: structures and methods
JP5891650B2 (ja) * 2011-08-18 2016-03-23 富士通株式会社 化合物半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100945989B1 (ko) 2007-02-09 2010-03-09 삼성전기주식회사 표면 플라즈몬 공명을 이용한 반도체 발광 소자
KR20080081522A (ko) * 2007-03-05 2008-09-10 서울옵토디바이스주식회사 기판 상에 질화물 반도체층을 형성하는 방법 및 그것을갖는 발광다이오드
KR20100057756A (ko) * 2007-10-04 2010-06-01 스미토모덴키고교가부시키가이샤 ＧａＮ 에피택셜 기판, 반도체 디바이스, ＧａＮ 에피택셜 기판 및 반도체 디바이스의 제조 방법
US20100244098A1 (en) * 2009-03-26 2010-09-30 Sumitomo Electric Device Innovations, Inc. Semiconductor device

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