Nothing Special   »   [go: up one dir, main page]

CN105931948A - 化合物半导体器件及其制造方法 - Google Patents

化合物半导体器件及其制造方法 Download PDF

Info

Publication number
CN105931948A
CN105931948A CN201610353821.2A CN201610353821A CN105931948A CN 105931948 A CN105931948 A CN 105931948A CN 201610353821 A CN201610353821 A CN 201610353821A CN 105931948 A CN105931948 A CN 105931948A
Authority
CN
China
Prior art keywords
stress
substrate
bigger
compound semiconductor
relieving interlayer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610353821.2A
Other languages
English (en)
Inventor
小谷淳二
石黑哲郎
苫米地秀
苫米地秀一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN105931948A publication Critical patent/CN105931948A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/432—Heterojunction gate for field effect devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明涉及化合物半导体器件及其制造方法。所述化合物半导体器件包括：衬底；布置在所述衬底之上的GaN化合物半导体多层结构；以及基于AlN的并且布置在所述衬底与所述GaN化合物半导体多层结构之间的应力消除层，其中所述应力消除层的与所述GaN化合物半导体多层结构接触的表面包括具有深度为5nm或更大并且以2×1010cm‑2或更大的数目密度形成的凹部。

Description

化合物半导体器件及其制造方法
本申请是申请日为2012年8月6日、申请号为201210277906.9、发明名称为“化合物半导体器件及其制造方法”的中国专利申请的分案申请。
技术领域
本文中讨论的实施方案涉及化合物半导体器件及其制造方法。
背景技术
近年来，积极地开发了其中GaN层和AlGaN层依次布置在衬底之上以及其中使用GaN层作为电子传输层的电子器件(化合物半导体器件)。这种化合物半导体器件之一是GaN高电子迁移率晶体管(HEMT)。使用GaN HEMT作为用于电源的变频器的开关不仅能够降低导通电阻而且能够增强介电强度。此外，与Si晶体管相比，GaN HEMT可以降低待机功耗并且可以增加工作频率。这些能够降低开关损耗并且能够降低变频器的功耗。与在性能上与GaN HEMT相当的Si晶体管相比，GaN HEMT能够缩小尺寸。
在包括用作电子传输层的GaN层以及用作电子供给层的AlGaN层的GaN HEMT中，在AlGaN层中引起了由于在AlGaN层与GaN层之间的晶格常数差而产生的应变。因此，出现了压电极化并且获得了高浓度二维电子气(2DEG)。相应地，所述GaN HEMT适用于大功率器件应用。
然而，很难生产具有良好的结晶性的GaN衬底。因此，例如，常规的GaN化合物半导体层如GaN层和AlGaN层主要通过异质外延生长而形成在Si衬底、蓝宝石衬底或SiC衬底之上。特别地，大尺寸、高质量的Si衬底容易以低成本获得。因此，通过在Si衬底之上生长GaN层和AlGaN层而形成的结构正被积极地研究。
然而，GaN层、AlGaN层以及Si衬底之间的热膨胀系数存在大的差异。另一方面，高温处理被用于外延生长GaN层和AlGaN层。因此，在某些情况下在这样的高温处理期间，由于热膨胀系数的差而使Si衬底变得翘曲或开裂。为了解决由这样的热膨胀系数之差导致的问题，研究了下列技术：一种用于在GaN层、AlGaN层以及Si衬底之间设置缓冲层的技术，该缓冲层具有其中组成彼此不同的两种类型的化合物半导体层交替地堆叠的超晶格结构。
然而，在常规的包括具有超晶格结构的缓冲层的化合物半导体器件中，难以充分地抑制开裂、翘曲等。此外，难以使得形成在这样的超晶格结构上的电子传输层和电子供给层具有良好的结晶性。
还研究了下列的技术：一种用于形成具有与在Si衬底的背面上的GaN化合物半导体层的热膨胀系数接近的热膨胀系数的层的技术。然而，对于这种常规技术，在形成该层时出现了翘曲等。因为在形成电子传输层和电子供给层期间这种翘曲的出现引起衬底温度的变化，所以难以获得期望的性能。
日本公开特许公报第2010-228967号和第2011-119715号是相关技术的例子。
发明内容
实施方案的一个目的是提供一种化合物半导体器件，所述化合物半导体器件能够抑制由于材料之间热膨胀系数的差异而引起的开裂等。
根据实施方案的一个方面，一种化合物半导体器件包括：衬底；设置在所述衬底之上的GaN化合物半导体多层结构；以及基于AlN的并且设置在所述衬底与所述GaN化合物半导体多层结构之间的应力消除层，其中，所述应力消除层的与GaN化合物半导体多层结构接触的表面包括以2×1010cm-2或更大的数目密度形成的并且深度为5nm或更大的凹部。
本发明还涉及以下实施方案。
1.一种化合物半导体器件，包括：
衬底；
设置在所述衬底之上的GaN化合物半导体多层结构；以及
基于AlN的并且设置在所述衬底与所述GaN化合物半导体多层结构之间的应力消除层，
其中所述应力消除层的与所述GaN化合物半导体多层结构接触的表面具有深度为5nm或更大并且以2×1010cm-2或更大的数目密度形成的凹部。
2.根据1所述的化合物半导体器件，其中所述应力消除层的与所述GaN化合物半导体多层结构接触的所述表面具有深度为6nm或更大并且以2×1010cm-2或更大的数目密度形成的凹部。
3.一种化合物半导体器件，包括：
衬底；
设置在所述衬底之上的GaN化合物半导体多层结构；以及
基于AlN的并且设置在所述衬底与所述GaN化合物半导体多层结构之间的应力消除层，
其中所述应力消除层的与所述GaN化合物半导体多层结构接触的表面具有深度为7nm或更大并且以8×109cm-2或更大的数目密度形成的凹部。
4.根据3所述的化合物半导体器件，其中所述应力消除层的与所述GaN化合物半导体多层结构接触的所述表面具有深度为15nm或更大并且以9×109cm-2或更大的数目密度形成的凹部。
5.根据1所述的化合物半导体器件，其中所述凹部中的每一个的直径为30nm或更大。
6.根据1所述的化合物半导体器件，其中所述凹部中的每一个的直径为80nm或更大。
7.根据1所述的化合物半导体器件，其中对所述应力消除层的与所述GaN化合物半导体多层结构接触的所述表面拟合的粗糙度曲线的偏度是负的。
8.根据1所述的化合物半导体器件，其中所述GaN化合物半导体多层结构包括电子传输层和电子供给层。
9.根据8所述的化合物半导体器件，还包括设置在所述电子供给层之上的源电极、栅电极以及漏电极。
10.根据1所述的化合物半导体器件，其中所述衬底是Si衬底、SiC衬底或蓝宝石衬底。
11.一种包含化合物半导体器件的电源系统，所述化合物半导体器件包括：
衬底；
设置在所述衬底之上的GaN化合物半导体多层结构；以及
基于AlN的并且设置在所述衬底与所述GaN化合物半导体多层结构之间的应力消除层，
其中所述应力消除层的与所述GaN化合物半导体多层结构接触的表面具有深度为5nm或更大并且以2×1010cm-2或更大的数目密度形成的凹部。
12.一种包含化合物半导体器件的大功率放大器，所述化合物半导体器件包括：
衬底；
设置在所述衬底之上的GaN化合物半导体多层结构；以及
基于AlN的并且设置在所述衬底与所述GaN化合物半导体多层结构之间的应力消除层，
其中所述应力消除层的与所述GaN化合物半导体多层结构接触的表面具有深度为5nm或更大并且以2×1010cm-2或更大的数目密度形成的凹部。
13.一种用于制造化合物半导体器件的方法，包括：
在衬底之上形成基于AlN的应力消除层；以及
在所述应力消除层上形成GaN化合物半导体多层结构，
其中在形成所述应力消除层时，在所述应力消除层的与所述GaN化合物半导体多层结构接触的表面中形成深度为5nm或更大的凹部，并且所述凹部以2×1010cm-2或更大的数目密度形成。
14.根据13所述的方法，其中在形成所述应力消除层时，在所述应力消除层的与所述GaN化合物半导体多层结构接触的所述表面中形成深度为6nm或更大的凹部，并且所述凹部以2×1010cm-2或更大的数目密度形成。
15.一种用于制造化合物半导体器件的方法，包括：
在衬底之上形成基于AlN的应力消除层；以及
在所述应力消除层上形成GaN化合物半导体多层结构，
其中在形成所述应力消除层时，在所述应力消除层的与所述GaN化合物半导体多层结构接触的表面中形成深度为7nm或更大的凹部，并且所述凹部以8×109cm-2或更大的数目密度形成。
16.根据15所述的方法，其中在形成所述应力消除层时，在所述应力消除层的与所述GaN化合物半导体多层结构接触的所述表面中形成深度为15nm或更大的凹部，并且所述凹部以9×109cm-2或更大的数目密度形成。
17.根据13所述的方法，其中用于形成所述应力消除层的源气体的V/III比为50或更大。
18.根据13所述的方法，其中用于形成所述应力消除层的源气体的V/III比为100或更大。
19.根据13所述的方法，其中用于形成所述应力消除层的源气体的V/III比为200或更大。
20.根据13所述的方法，其中所述应力消除层是在1000℃至1040℃的生长温度下形成的。
附图说明
图1是描绘根据第一实施方案的化合物半导体器件的构造的图示；
图2A和2B是描绘根据第一实施方案的化合物半导体器件的作用的图示；
图3A至图3C是描述表面轮廓与偏度(skewness)Rsk之间的关系的图；
图4A和图4B是描绘根据第二实施方案的GaN HEMT的构造的图；
图5A至图5D是依次地示出用于制造根据第二实施方案的GaNHEMT的方法的操作的截面图；
图6是示出第二实施方案的修改方案的截面图；
图7是描绘大功率放大器的外观的示例的图示；
图8A和图8B是描绘电源系统的图示；
图9A至图9C是示出了通过分析应力消除层的表面轮廓获得的结果的曲线图；以及
图10A和10B是示出凹部的深度、翘曲的大小以及裂纹的长度之间的关系的曲线图；
具体实施方式
在下文中，将参考附图对实施方案进行详细描述。
(第一实施方案)
现在描述第一实施方案。图1是描绘根据第一实施方案的化合物半导体器件的构造的图示。
在第一实施方案中，如图1所示，应力消除层2设置在衬底1上，并且基于GaN的化合物半导体多层结构3设置在应力消除层2上。衬底1是例如Si(111)衬底。应力消除层2是例如AlN基化合物半导体层，如AlN层。应力消除层2的上表面具有以2×1010cm-2或更大的数目密度设置的深度为5nm或更大的凹部2a。化合物半导体多层结构3包括例如电子传输层和电子供给层。此外，例如，栅电极、源电极以及漏电极布置在电子供给层上以使得栅电极被夹在源电极与漏电极之间。
在常规的技术中，在某些情况下AlN层形成在衬底与电子传输层如GaN层之间。这样的AlN层的上表面是平坦的。如图2A所示，在形成具有平坦上表面的AlN层102而不是应力消除层2的情况下，由于衬底1与基于GaN的化合物半导体多层结构3之间的热膨胀系数的差所引起的大的张应力在生长化合物半导体多层结构3之后的冷却期间作用于化合物半导体多层结构3上。这导致化合物半导体多层结构3开裂或衬底1翘曲。
相反，在本实施方案中，凹部2a适当地分散在应力消除层2的上表面中。因此，在生长化合物半导体多层结构3期间，从凹部2a的壁生长的部分相互抵触以产生压应力。因此，在具有凹部2a的应力消除层2上生长的氮化物半导体层中产生了局部的压应力以作用于化合物半导体多层结构3上。因而，在生长之后的冷却期间，在化合物半导体多层结构3中产生的张应力得到补偿，由此抑制了化合物半导体多层结构3的开裂、衬底1的翘曲等。此外，不需要进行特别地复杂的控制或长期的晶体生长来获得这样的构造。因此，可以抑制成本的增加。
关于应力消除层2的表面轮廓，粗糙度曲线的偏度Rsk是负的。当粗糙度曲线的偏度Rsk是正时，应力消除层2的表面轮廓为存在从参考面突出的多个突起，如图3A所示。当粗糙度曲线的偏度Rsk是零时，应力消除层2的表面轮廓为存在基本上相等数目的突起和凹部，如图3B所示。当粗糙度曲线的偏度Rsk是负时，应力消除层2的表面轮廓为存在从参考面凹陷的多个凹部，如图3C所示。
为何要测量其数目密度的凹部(其深度为5nm或更大)是凹部2a的原因是：在深度小于5nm的凹部周围产生非常小的压应力并且这样的凹部几乎不促进张应力的消除。为何将凹部2a的数目密度设定为2×1010cm-2或更大的原因是：当凹部2a的数目密度小于2×1010cm-2时，压应力不足并且难以充分地消除张应力。考虑到如下描述的由发明人实施的实验的结果，优选的是凹部2a的深度为6nm或更大并且凹部2a以2×1010cm-2或更大的数目密度布置，更优选的是凹部2a的深度为7nm或更大并且凹部2a以8×109cm-2或更大的数目密度布置，以及更进一步优选的是凹部2a的深度为15nm或更大并且凹部2a以9×109cm-2或更大的数目密度布置。凹部2a的直径基本上取决于凹部2a的深度。考虑到由发明人实施的实验的结果，深度为5nm或更大的凹部2a优选地具有30nm或更大的直径并且更优选地具有80nm或更大的直径。凹部2a的直径的上限没有特别的限制，只要可以确保数目密度即可。当凹部2a的深度相对于凹部2a的直径来说过大时，凹部2a可能会不能被形成在凹部2a上的缓冲层填充或者缓冲层可能会具有被破坏的结晶性。因此，凹部2a的深度优选地为50nm或更小。
在第一实施方案中的化合物半导体器件包括具有适当凹部的应力消除层，并且因此可以抑制由于材料之间的热膨胀系数的差引起的裂纹等。
(第二实施方案)
以下描述第二实施方案。图4A和4B是描绘根据第二实施方案的GaNHEMT(化合物半导体器件)的构造的图。
在第二实施方案中，如图4A所示，厚度为约50nm至300nm(例如，200nm)的应力消除层12设置在衬底11如Si(111)衬底上。应力消除层12是例如AlN化合物半导体层如AlN层。应力消除层12的上表面具有以2×1010cm-2或更大的数目密度布置的深度为5nm或更大的凹部12a。缓冲层13设置在应力消除层12上。缓冲层13包括厚度为约50nm至300nm(例如，200nm)的AlGaN子层13a、厚度为约50nm至300nm(例如，200nm)的AlGaN子层13b、以及厚度为约50nm至300nm(例如，200nm)的AlGaN子层13c。AlGaN子层13a具有由式AlxGa1-xN所表示的组成，其中0<x≤1。AlGaN子层13b具有由式AlyGa1-yN所表示的组成，0≤y≤1。AlGaN子层13c具有由式AlzGa1-zN所表示的组成，0≤z<1。对于x、y和z，保持x>y>z的关系。例如，x(AlGaN子层13a的Al组成)是0.8，y(AlGaN子层13b的Al组成)是0.5，而z(AlGaN子层13c的Al组成)是0.2。
电子传输层14设置在缓冲层13上。电子供给层15设置在电子传输层14上。保护层16设置在电子供给层15上。电子传输层14是例如GaN层并且厚度为约0.5μm至1.5μm(例如，1μm)。电子传输层15是例如n型AlGaN层并且厚度为约10nm至30nm(例如，30nm)。该AlGaN层具有由例如式Al0.25Ga0.75N所表示的组成。保护层16是例如n型GaN层并且厚度为约2nm至15nm(例如，10nm)。n型AlGaN层和GaN层以约1×1018cm-3至1×1020cm-3(例如，5×1018cm-3)的浓度掺杂有n型杂质例如Si。
源电极17s和漏电极17d设置在保护层16上。源电极17s和漏电极17d与保护层16欧姆接触。源电极17s和漏电极17d各自包括例如Ti膜和设置在Ti膜上的Al膜。钝化膜18设置在保护层16上并且覆盖源电极17s和漏电极17d。钝化膜18是例如氮化硅膜。钝化膜18具有位于源电极17s与漏电极17d之间的用于栅电极的开口部分18a。栅电极17g设置在钝化膜18上并且延伸通过开口部分18a以与保护层16形成肖特基接触。栅电极17g各自包括例如Ni膜和设置在Ni膜上的Au膜。钝化膜19设置在钝化膜18并且覆盖栅电极17g。钝化膜19是例如氮化硅膜。钝化膜18和钝化膜19具有用于连接外部端子或类似结构的开口。
当从表面侧观察时，衬底11的布局为例如图4B中所示的。在俯视图中，栅电极17g、源电极17s和漏电极17d呈叉指状布置，也就是说，源电极17s和漏电极17d交替地布置而栅电极17g布置在源电极17s与漏电极17d之间。栅电极17g通常通过栅极线25g连接。源电极17s通常通过源极线25s连接。漏电极17d通常通过漏极线25d被连接。使用这样的多指状栅极构造使得能够增加功率。图4A是沿图4B中的线IVA-IVA截取的截面图。电子传输层14、电子供给层15、保护层16或类似结构被包括在有源区域30中。有源区域30被通过离子注入、台面蚀刻或类似方法形成的无源区域围绕。
在以如上方式构造的GaN HEMT中，在构成电子传输层14的GaN与构成电子供给层15的AlGaN之间的异质结界面处生成因压电极化引起的高浓度载流子。就是说，由于晶格失配引起的压电效应在电子传输层14与电子供给层15之间的界面附近产生了电子。
在第二实施方案中，凹部12a适当地分散在应力消除层12的上表面中；因此，在生长化合物半导体多层结构之后的冷却期间，除张应力之外，压应力局部地作用于包括电子传输层14、电子供给层15以及保护层16的化合物半导体多层结构。因而，张应力被补偿并且因此化合物半导体多层结构的开裂、衬底11的翘曲等得到抑制。
以下描述一种用于制造根据第二实施方案的GaN HEMT(化合物半导体器件)的方法。图5A至图5D是依次示出了用于制造根据第二实施方案的GaN HEMT(化合物半导体器件)的方法的操作的截面图。
如图5A所示，将应力消除层12形成在衬底11上以具有以2×1010cm-2或更大的数目密度分散的并且深度为5nm或更大的凹部12a。应力消除层12可以通过例如晶体生长技术如金属有机物气相外延(MOVPE)或分子束外延(MBE)来形成。在通过MOVPE形成作为AlN层的应力消除层12的情况下，三甲基铝(TMAl)用作铝(Al)源并且氨(NH3)用作氮(N)源。V/III比即TMAl与NH3的摩尔比调整为50或更大，更优选地为100或更大，并且还更优选地为200或更大；生长温度调整为约1080℃；并且生长速度调整为约500nm/小时。或者，V/III比调整为约10至100，生长温度调整为约1000℃至1040℃，生长速度调整为约500nm/小时。如果凹部12a可以以2×1010cm-2的数目密度来形成，则用于形成应力消除层12的方法没有特别的限制。
在形成应力消除层12之后，将缓冲层13形成在应力消除层12上以包括如图5B所示的AlGaN子层13a、13b和13c。此外，如图5C所示，在缓冲层13上形成电子传输层14、电子供给层15以及保护层16。这些化合物半导体层以及应力消除层12可以通过晶体生长技术如MOVPE或MBE形成。在这种情况下，例如，三甲基镓(TMGa)可以用作镓(Ga)源。例如，硅烷(SiH4)可以用作硅(Si)源，硅被包含作为n型杂质。范围为从应力消除层12至保护层16的区域可以通过选择源气体而连续地形成。
在本实施方案中，至少电子传输层14的上表面是平坦的。如果电子传输层14的上表面可以做成平坦的，则可以形成缓冲层13以使得缓冲层13的上表面具有遵循凹部12a的凹部或者使得缓冲层13的上表面是平坦的而不具有这种遵循凹部12a的凹部。在缓冲层13或电子传输层14形成为具有平坦的表面的情况下，V/III比被设定为例如约20或更小。在这样的条件下晶体的生长促进了在生长阵面处Al原子和N原子的迁移，因此，生长阵面变成平坦的。
在形成保护层16以后，通过例如剥离工艺在保护层16上形成源电极17s和漏电极17d，如图5D所示。在形成源电极17s和漏电极17d期间，形成具有与用于形成源电极17s和漏电极17d的区域对应的开口的光刻胶图案，气相沉积Ti和Al，以及然后将光刻胶图案连同沉积在该光刻胶图案上的Ti和Al移除，由此形成了其中层叠有Ti和Al的源电极17s和漏电17d。然后，在氮气氛中以400℃至1000℃(例如，600℃)进行热处理，由此形成欧姆接触。
如图5D所示，将钝化膜18形成在保护层16上以使得该钝化膜18覆盖源电极17s和漏电极17d。钝化膜18是例如通过等离子体增强化学气相沉积(CVD)工艺形成的氮化硅膜。
形成具有与用于形成开口部分18a的区域对应的开口的光刻胶图案。随后，通过蚀刻利用该光刻胶图案在钝化膜18中形成开口部分18a，如图5D所示。然后通过剥离工艺在钝化膜18上形成栅电极17g以使得栅电极17g穿过开口部分18a与保护层16相接触。在形成栅电极17g期间，在用于形成开口部分18a的光刻胶图案被移除以后，形成另一个具有与用于形成栅电极17g的区域对应的开口的光刻胶图案，气相沉积Ni和Au，以及然后将光刻胶图案连同沉积在该光刻胶图案上的Ni和Au移除，由此形成了其中层叠有Ni和Au的栅电极17g。
如图5D所示，将钝化膜19形成在保护层18上以使得该钝化膜19覆盖栅电极17g。钝化膜19是例如通过等离子体增强CVD工艺形成的氮化硅膜。
接着，形成下列线(参见图4B)：将共同连接各栅电极17g的栅极线25g，将共同连接各源电极17s的源极线25s，将共同连接各漏电极17d的漏极线25d等。这使得能够获得如图4A所示的GaN HEMT。
如图6所示，用于源电极17s和漏电极17d的开口可以形成在保护层16中以使得源电极17s和漏电极17d与电子供给层15相接触。在这种情况下，关于这些开口的深度，可以留下保护层16的若干部分或可以移除电子供给层15的若干部分。也就是说，这些开口的深度不必与保护层16的厚度相一致。
单片式微波集成电路(MMIC)可以通过在衬底11上安装电阻器、电容器或类似器件来获得。
根据本实施方案的GaN HEMT可以用作为例如大功率放大器。图7示出了大功率放大器的外观的示例。在该示例中，连接到源电极的源极端子81s设置在封装件的表面上。连接到栅电极的栅极端子81g以及连接到漏电极的漏极端子81d从封装件的侧表面伸出。
根据本实施方案的GaN HEMT可以用于例如电源系统。图8A是功率因子校正(PFC)电路的图。图8B是包括图8A所示的PFC电路的服务器电源(电源系统)的图。
如图8A所示，PFC电路90包括具有输出端口和连接到交流电(AC)电源的输入端口的二极管电桥91并且PFC电路90还包括连接到二极管电桥91的输出端的电容器92。电容器92包括连接到扼流圈93的端子的端子。扼流圈93包括连接到开关元件94的端子的端子并且还包括连接到二极管96的阳极的端子。开关元件94包括根据本实施方案的GaNHEMT。开关元件94的连接到扼流圈93的端子与GaN HEMT的源电极对应。二极管96的阴极连接到电容器95的端子。电容器92的另一个端子、开关元件94的这个端子以及电容器95的另一个端子接地。在电容器95的两个端子之间得到直流(DC)电源。
如图8B所示，PFC电路90结合在服务器电源100等中并且被使用。
能够高速运行的电源系统可以以类似与服务器电源100的方式配置。与开关元件94类似的开关元件可以用于开关式电源或电子装置中。这些半导体器件可以用作用于全桥电源电路的部件，全桥电源电路例如用于服务器的电源电路。
在本实施方案中，可以使用下列衬底：碳化硅(SiC)衬底、蓝宝石衬底、硅衬底、GaN衬底或GaAs衬底。在这里使用的衬底可以是导电的、半绝缘的或绝缘的。考虑到成本，优选地使用Si衬底、SiC衬底或蓝宝石衬底。
栅电极17g、源电极17s以及漏电极17d的构造不限于在本实施方案中所描述的那样。这些电极可以具有例如单层结构。用于形成这些电极的方法不限于剥离工艺。如果获得欧姆特性，那么在形成源电极17s和漏电极17d之后的热处理可以省略。栅电极17g可以被热处理。
在栅电极17g形成之前，可以通过部分或完全地蚀刻保护层16而形成凹陷的部分。在这种情况下，可以形成凹陷的部分以使得凹陷的部分延伸到电子供给层15的中间的部分。栅极绝缘层可以形成在栅电极17g与保护层16之间。此外，缓冲层13可以是超晶格缓冲层等。
每一层的厚度和用于形成该层的材料不限于在本实施方案中所描述的这些。
以下描述由发明人进行的实验。在实验中，与第二实施方案一样，在四种条件下使应力消除层12(AlN层)生长在直径为6英寸的衬底11上。缓冲层13、电子传输层14、电子供给层15以及保护层16按该顺序分别生长在应力消除层12上并且然后如在第二实施方案中所描述的那样被冷却。保护层16到应力消除层12(AlN层)的生长连续进行。然而，在条件1下，生长了具有平坦的表面的AlN层而不是应力消除层12。用于形成AlN层的V/III比约是2。在条件2下，用于形成应力消除层12(AlN层)的V/III比约是50。在条件3下，用于形成应力消除层12(AlN层)的V/III比约是100。在条件4下，用于形成应力消除层12(AlN层)的V/III比约是200。其他条件是共同的。
根据用原子力显微镜在缓冲层13等形成之前获得的图像来分析在条件2至条件4下形成的应力消除层12(AlN层)的表面轮廓。图9A至9C中示出了对各个样品的各个部分进行分析所获得的结果。在图9A至9C中，竖轴表示样品的表面的高度差。图9A示出了条件2的结果。图9B示出了条件3的结果。图9C示出了条件4的结果。测量了存在于每个样品中的深度为5nm或更大的凹部的深度分布、直径分布以及数目密度。获得的结果总结如下。
在其中V/III比是约2的条件1中，深度分布是0nm，最大深度是0nm，直径分布是0nm，并且数目密度是0cm-2。在其中V/III比是约50的条件2中，深度分布是6nm至7nm，最大深度是7nm，直径分布是约30nm，并且数目密度是2×1010cm-2。在其中V/III比是约100的条件3中，深度分布是7nm至10nm，最大深度是10nm，直径分布是60nm至80nm，并且数目密度是8×109cm-2。在其中V/III比是约200的条件4中，深度分布是15nm至20nm，最大深度是20nm，直径分布是80nm至100nm，并且数目密度是9×109cm-2。
此外，测量了样品的翘曲的大小(翘曲值)以及存在于样品中的裂纹的长度。在图10A和10B中示出了在凹部的最大深度、样品的翘曲的大小以及裂纹的长度之间的关系。
如图10A和10B所示，在其中V/III比非常小约是2并且在AlN层的表面中不存在凹部的条件1中，衬底的翘曲的大小是约150μm，并且裂纹从衬底的外边缘伸出且长度为约75nm。相比之下，在其中V/III比是约50的条件2中，形成了适当的凹部并且裂纹的长度是在条件1中的裂纹的长度的一半或更小，约30nm。在其中V/III比更进一步增加并且形成了适当的凹部的条件3中，翘曲减小。在其中V/III比又更进一步增加并且形成了适当的凹部的条件4中，裂纹的长度是2nm或更小，约1nm，也就是说出现极小的裂纹。此外，翘曲的大小是50μm或更小，约40μm，也就是说翘曲显著减小。
此外，发明人研究了具有起伏的不规则结构的表面并且具有正的偏度的AlN层。以下描述结果。起伏的不规则体的密度与具有负的偏度的AlN层的密度基本一样。然而，在具有正的偏度的AlN层中，没有充分地获得减小翘曲和开裂的效果。即使在具有正的偏度的表面中，从产生压应力的突出的不规则体的倾斜的侧面发生生长。然而，在对起伏的表面进行平坦化的情况下，例如，生长条件(V/III比)被降低至约50。这引起一种其中起伏的端面随着生长的进行而被逐渐地平坦化的生长模式。据此，相信的是：在正的偏度的情况下，允许具有负的偏度的轮廓的倾斜侧面相互产生压应力的效果被极大地损坏并且没有充分地获得抑制翘曲和开裂的效果。
声明
1.一种化合物半导体器件，包括：
衬底；
设置在所述衬底之上的GaN化合物半导体多层结构；以及
基于AlN的并且设置在所述衬底与所述GaN化合物半导体多层结构之间的应力消除层，
其中所述应力消除层的与所述GaN化合物半导体多层结构接触的表面具有深度为5nm或更大并且以2×1010cm-2或更大的数目密度形成的凹部。
2.根据声明1所述的化合物半导体器件，其中所述应力消除层的与所述GaN化合物半导体多层结构接触的所述表面具有深度为6nm或更大并且以2×1010cm-2或更大的数目密度形成的凹部。
3.一种化合物半导体器件，包括：
衬底；
设置在所述衬底之上的GaN化合物半导体多层结构；以及
基于AlN的并且设置在所述衬底与所述GaN化合物半导体多层结构之间的应力消除层，
其中所述应力消除层的与所述GaN化合物半导体多层结构接触的表面具有深度为7nm或更大并且以8×109cm-2或更大的数目密度形成的凹部。
4.根据声明3所述的化合物半导体器件，其中所述应力消除层的与所述GaN化合物半导体多层结构接触的所述表面具有深度为15nm或更大并且以9×109cm-2或更大的数目密度形成的凹部。
5.根据声明1所述的化合物半导体器件，其中所述凹部中的每一个的直径为30nm或更大。
6.根据声明1所述的化合物半导体器件，其中所述凹部中的每一个的直径为80nm或更大。
7.根据声明1所述的化合物半导体器件，其中对所述应力消除层的与所述GaN化合物半导体多层结构接触的所述表面拟合的粗糙度曲线的偏度是负的。
8.根据声明1所述的化合物半导体器件，其中所述GaN化合物半导体多层结构包括电子传输层和电子供给层。
9.根据声明8所述的化合物半导体器件，还包括设置在所述电子供给层上的源电极、栅电极以及漏电极。
10.根据声明1所述的化合物半导体器件，其中所述衬底是Si衬底、SiC衬底或蓝宝石衬底。
11.一种包含化合物半导体器件的电源系统，所述化合物半导体器件包括：
衬底；
设置在所述衬底之上的GaN化合物半导体多层结构；以及
基于AlN的并且设置在所述衬底与所述GaN化合物半导体多层结构之间的应力消除层，
其中所述应力消除层的与所述GaN化合物半导体多层结构接触的表面具有深度为5nm或更大并且以2×1010cm-2或更大的数目密度形成的凹部。
12.一种包含化合物半导体器件的大功率放大器，所述化合物半导体器件包括：
衬底；
设置在所述衬底之上的GaN化合物半导体多层结构；以及
基于AlN的并且设置在所述衬底与所述GaN化合物半导体多层结构之间的应力消除层，
其中所述应力消除层的与所述GaN化合物半导体多层结构接触的表面具有深度为5nm或更大并且以2×1010cm-2或更大的数目密度形成的凹部。
13.一种用于制造化合物半导体器件的方法，包括：
在衬底之上形成基于AlN的应力消除层；以及
在所述应力消除层上形成GaN化合物半导体多层结构，
其中在形成所述应力消除层时，在所述应力消除层的与所述GaN化合物半导体多层结构接触的表面中形成深度为5nm或更大的凹部，并且所述凹部以2×1010cm-2或更大的数目密度形成。
14.根据声明13所述的方法，其中在形成所述应力消除层时，在所述应力消除层的与所述GaN化合物半导体多层结构接触的所述表面中形成深度为6nm或更大的凹部，并且所述凹部以2×1010cm-2或更大的数目密度形成。
15.一种用于制造化合物半导体器件的方法，包括：
在衬底之上形成基于AlN的应力消除层；以及
在所述应力消除层上形成GaN化合物半导体多层结构，
其中在形成所述应力消除层时，在所述应力消除层的与所述GaN化合物半导体多层结构接触的表面中形成深度为7nm或更大的凹部，并且所述凹部以8×109cm-2或更大的数目密度形成。
16.根据声明15所述的方法，其中在形成所述应力消除层时，在所述应力消除层的与所述GaN化合物半导体多层结构接触的所述表面中形成深度为15nm或更大的凹部，并且所述凹部以9×109cm-2或更大的数目密度形成。
17.根据声明13所述的方法，其中用于形成所述应力消除层的源气体的V/III比为50或更大。
18.根据声明13所述的方法，其中用于形成所述应力消除层的源气体的V/III比为100或更大。
19.根据声明13所述的方法，其中用于形成所述应力消除层的源气体的V/III比为200或更大。
20.根据声明13所述的方法，其中所述应力消除层是在1000℃至1040℃的生长温度下形成的。

Claims (18)

1.一种化合物半导体衬底，包括：
衬底；
设置在所述衬底之上的氮化物半导体多层结构；以及
基于AlN的并且设置在所述衬底与所述氮化物半导体多层结构之间的应力消除层，
其中所述应力消除层的与所述氮化物半导体多层结构接触的表面具有深度为5nm或更大并且以2×1010cm-2或更大的数目密度形成的凹部，
其中对所述应力消除层的与所述氮化物半导体多层结构接触的所述表面拟合的粗糙度曲线的偏度是负的。
2.根据权利要求1所述的化合物半导体衬底，其中所述应力消除层的与所述氮化物半导体多层结构接触的所述表面具有深度为6nm或更大并且以2×1010cm-2或更大的数目密度形成的凹部。
3.一种化合物半导体衬底，包括：
衬底；
设置在所述衬底之上的氮化物半导体多层结构；以及
基于AlN的并且设置在所述衬底与所述氮化物半导体多层结构之间的应力消除层，
其中所述应力消除层的与所述氮化物半导体多层结构接触的表面具有深度为7nm或更大并且以8×109cm-2或更大的数目密度形成的凹部。
4.根据权利要求3所述的化合物半导体衬底，其中所述应力消除层的与所述氮化物半导体多层结构接触的所述表面具有深度为15nm或更大并且以9×109cm-2或更大的数目密度形成的凹部。
5.根据权利要求1至4中任一项所述的化合物半导体衬底，其中所述应力消除层是AlN层。
6.根据权利要求1至4中任一项所述的化合物半导体衬底，其中所述凹部中的每一个的直径为30nm或更大。
7.根据权利要求1至4中任一项所述的化合物半导体衬底，其中所述凹部中的每一个的直径为80nm或更大。
8.根据权利要求1至4中任一项所述的化合物半导体衬底，其中所述衬底是Si衬底、SiC衬底或蓝宝石衬底。
9.一种用于制造化合物半导体衬底的方法，包括：
在衬底之上形成基于AlN的应力消除层；以及
在所述应力消除层上形成氮化物半导体多层结构，
其中在形成所述应力消除层时，在所述应力消除层的与所述氮化物半导体多层结构接触的表面中形成深度为5nm或更大的凹部，并且所述凹部以2×1010cm-2或更大的数目密度形成。
10.根据权利要求9所述的方法，其中在形成所述应力消除层时，在所述应力消除层的与所述氮化物半导体多层结构接触的所述表面中形成深度为6nm或更大的凹部，并且所述凹部以2×1010cm-2或更大的数目密度形成。
11.一种用于制造化合物半导体衬底的方法，包括：
在衬底之上形成基于AlN的应力消除层；以及
在所述应力消除层上形成氮化物半导体多层结构，
其中在形成所述应力消除层时，在所述应力消除层的与所述氮化物半导体多层结构接触的表面中形成深度为7nm或更大的凹部，并且所述凹部以8×109cm-2或更大的数目密度形成。
12.根据权利要求11所述的方法，其中在形成所述应力消除层时，在所述应力消除层的与所述氮化物半导体多层结构接触的所述表面中形成深度为15nm或更大的凹部，并且所述凹部以9×109cm-2或更大的数目密度形成。
13.根据权利要求9至12中任一项所述的方法，其中所述应力消除层是AlN层。
14.根据权利要求9至12中任一项所述的方法，其中所述衬底是Si衬底、SiC衬底或蓝宝石衬底。
15.根据权利要求9至12中任一项所述的方法，其中用于形成所述应力消除层的源气体的V/III比为50或更大。
16.根据权利要求9至12中任一项所述的方法，其中用于形成所述应力消除层的源气体的V/III比为100或更大。
17.根据权利要求9至12中任一项所述的方法，其中用于形成所述应力消除层的源气体的V/III比为200或更大。
18.根据权利要求9至12中任一项所述的方法，其中所述应力消除层是在1000℃至1040℃的生长温度下形成的。
CN201610353821.2A 2011-08-18 2012-08-06 化合物半导体器件及其制造方法 Pending CN105931948A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011-178957 2011-08-18
JP2011178957A JP5891650B2 (ja) 2011-08-18 2011-08-18 化合物半導体装置及びその製造方法
CN201210277906.9A CN102956679B (zh) 2011-08-18 2012-08-06 化合物半导体器件及其制造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201210277906.9A Division CN102956679B (zh) 2011-08-18 2012-08-06 化合物半导体器件及其制造方法

Publications (1)

Publication Number Publication Date
CN105931948A true CN105931948A (zh) 2016-09-07

Family

ID=47712012

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201610353821.2A Pending CN105931948A (zh) 2011-08-18 2012-08-06 化合物半导体器件及其制造方法
CN201210277906.9A Active CN102956679B (zh) 2011-08-18 2012-08-06 化合物半导体器件及其制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201210277906.9A Active CN102956679B (zh) 2011-08-18 2012-08-06 化合物半导体器件及其制造方法

Country Status (5)

Country Link
US (1) US8592823B2 (zh)
JP (1) JP5891650B2 (zh)
KR (1) KR101350092B1 (zh)
CN (2) CN105931948A (zh)
TW (1) TWI484632B (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8981380B2 (en) * 2010-03-01 2015-03-17 International Rectifier Corporation Monolithic integration of silicon and group III-V devices
US9219058B2 (en) * 2010-03-01 2015-12-22 Infineon Technologies Americas Corp. Efficient high voltage switching circuits and monolithic integration of same
JP5891650B2 (ja) * 2011-08-18 2016-03-23 富士通株式会社 化合物半導体装置及びその製造方法
US9525021B2 (en) * 2014-11-06 2016-12-20 Texas Instruments Incorporated Methods and apparatus for high voltage integrated circuit capacitors
US9337023B1 (en) * 2014-12-15 2016-05-10 Texas Instruments Incorporated Buffer stack for group IIIA-N devices
JP6261523B2 (ja) * 2015-01-08 2018-01-17 信越半導体株式会社 電子デバイス用エピタキシャル基板の製造方法、並びに電子デバイスの製造方法
US10756084B2 (en) * 2015-03-26 2020-08-25 Wen-Jang Jiang Group-III nitride semiconductor device and method for fabricating the same
JP6142893B2 (ja) * 2015-03-30 2017-06-07 富士通株式会社 化合物半導体装置及びその製造方法
JP6239017B2 (ja) * 2015-03-31 2017-11-29 クアーズテック株式会社 窒化物半導体基板
US9530846B2 (en) * 2015-03-31 2016-12-27 Coorstek Kk Nitride semiconductor substrate
JP6484489B2 (ja) * 2015-04-09 2019-03-13 シャープ株式会社 窒化物半導体エピタキシャルウェハおよびその製造方法
JP6556664B2 (ja) * 2015-07-08 2019-08-07 クアーズテック株式会社 窒化物半導体基板
TWI572036B (zh) * 2015-12-08 2017-02-21 Nat Chung-Shan Inst Of Science And Tech Nitride crystal structure
JP2019125737A (ja) * 2018-01-18 2019-07-25 株式会社サイオクス 窒化物半導体エピタキシャル基板
CN108389894A (zh) * 2018-03-29 2018-08-10 南昌大学 一种高电子迁移率晶体管外延结构
JP7231826B2 (ja) * 2019-04-22 2023-03-02 富士通株式会社 半導体装置、半導体装置の製造方法及び電子装置
JP7259609B2 (ja) * 2019-07-17 2023-04-18 株式会社デンソー 半導体装置
US11515408B2 (en) 2020-03-02 2022-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Rough buffer layer for group III-V devices on silicon
CN112216739B (zh) * 2020-08-25 2022-08-12 西安电子科技大学 低热阻硅基氮化镓微波毫米波器件材料结构及制备方法
KR102591149B1 (ko) * 2021-12-20 2023-10-19 웨이브로드 주식회사 비발광 3족 질화물 반도체 적층체를 제조하는 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1744301A (zh) * 2004-08-30 2006-03-08 京瓷株式会社 蓝宝石基板、外延基板及半导体装置
CN101276792A (zh) * 2007-03-30 2008-10-01 富士通株式会社 半导体外延衬底、化合物半导体器件及其制造方法
JP5163045B2 (ja) * 2007-10-15 2013-03-13 サンケン電気株式会社 エピタキシャル成長基板の製造方法及び窒化物系化合物半導体素子の製造方法
CN102956679B (zh) * 2011-08-18 2016-06-22 富士通株式会社 化合物半导体器件及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009519202A (ja) * 2005-12-12 2009-05-14 キーマ テクノロジーズ， インク． Ｉｉｉ族窒化物製品及び同製品の作製方法
KR100945989B1 (ko) 2007-02-09 2010-03-09 삼성전기주식회사 표면 플라즈몬 공명을 이용한 반도체 발광 소자
KR101316118B1 (ko) * 2007-03-05 2013-10-11 서울바이오시스 주식회사 기판 상에 질화물 반도체층을 형성하는 방법 및 그것을갖는 발광다이오드
JP2009091175A (ja) 2007-10-04 2009-04-30 Sumitomo Electric Ind Ltd ＧａＮエピタキシャル基板、半導体デバイス、ＧａＮエピタキシャル基板及び半導体デバイスの製造方法
WO2009120975A2 (en) * 2008-03-27 2009-10-01 Nitek, Inc. Superlattice free ultraviolet emitter
JP5465469B2 (ja) * 2008-09-04 2014-04-09 日本碍子株式会社 エピタキシャル基板、半導体デバイス基板、およびｈｅｍｔ素子
JP2010232297A (ja) 2009-03-26 2010-10-14 Sumitomo Electric Device Innovations Inc 半導体装置
JP5103427B2 (ja) 2009-03-27 2012-12-19 コバレントマテリアル株式会社 Ｉｉｉ族窒化物基板
WO2011016304A1 (ja) * 2009-08-07 2011-02-10 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子用エピタキシャル基板の製造方法、および半導体素子
US8847203B2 (en) 2009-11-04 2014-09-30 Dowa Electronics Materials Co, Ltd. Group III nitride epitaxial laminate substrate
WO2011055774A1 (ja) * 2009-11-06 2011-05-12 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の製造方法
US8492773B2 (en) * 2010-04-23 2013-07-23 Intersil Americas Inc. Power devices with integrated protection devices: structures and methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1744301A (zh) * 2004-08-30 2006-03-08 京瓷株式会社 蓝宝石基板、外延基板及半导体装置
CN101276792A (zh) * 2007-03-30 2008-10-01 富士通株式会社 半导体外延衬底、化合物半导体器件及其制造方法
JP5163045B2 (ja) * 2007-10-15 2013-03-13 サンケン電気株式会社 エピタキシャル成長基板の製造方法及び窒化物系化合物半導体素子の製造方法
CN102956679B (zh) * 2011-08-18 2016-06-22 富士通株式会社 化合物半导体器件及其制造方法

Also Published As

Publication number Publication date
TW201310638A (zh) 2013-03-01
US20130043489A1 (en) 2013-02-21
KR20130020567A (ko) 2013-02-27
US8592823B2 (en) 2013-11-26
CN102956679A (zh) 2013-03-06
KR101350092B1 (ko) 2014-01-09
JP2013042032A (ja) 2013-02-28
CN102956679B (zh) 2016-06-22
JP5891650B2 (ja) 2016-03-23
TWI484632B (zh) 2015-05-11

Similar Documents

Publication Publication Date Title
CN102956679B (zh) 化合物半导体器件及其制造方法
US10211296B2 (en) P-doping of group-III-nitride buffer layer structure on a heterosubstrate
JP4525894B2 (ja) 半導体素子形成用板状基体及びこの製造方法及びこれを使用した半導体素子
US11942518B2 (en) Reduced interfacial area III-nitride material semiconductor structures
CN103066103B (zh) 硅衬底上的iii族氮化物的衬底击穿电压改进方法
CN110875387B (zh) 半导体器件和用于形成半导体器件的方法
CN111490100B (zh) 半导体装置及其制造方法
CN102569378A (zh) 化合物半导体器件及其制造方法
US9825162B2 (en) Vertical power transistor device, semiconductor die and method of manufacturing a vertical power transistor device
WO2006127227A2 (en) Gallium nitride based structures including substrates and manufacturing methods thereof
CN108461591B (zh) 氮化物半导体外延叠层结构及其功率元件
CN103155155A (zh) 半导体器件及其制造方法
JP2016537828A (ja) ヘテロ接合に基づくｈｅｍｔトランジスタ
JP2006278570A (ja) ショットキーダイオード、電界効果トランジスタおよびその製造方法
JP4888537B2 (ja) Ｉｉｉ族窒化物半導体積層ウェハ及びｉｉｉ族窒化物半導体デバイス
CN107068748A (zh) 半导体功率元件
JP4474292B2 (ja) 半導体装置
TWM508782U (zh) 半導體裝置
JP2012064977A (ja) Ｉｉｉ族窒化物半導体積層ウェハ及びｉｉｉ族窒化物半導体デバイス
CN106486545A (zh) 半导体单元
JP6264485B2 (ja) 化合物半導体装置及びその製造方法
TWI709242B (zh) 半導體裝置及其製造方法
JP7231826B2 (ja) 半導体装置、半導体装置の製造方法及び電子装置
CN115207115A (zh) 半导体层叠结构及其制造方法以及半导体装置
JP2011029648A (ja) 電界効果トランジスタおよびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20160907