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KR101281341B1 - 반도체 디바이스 - Google Patents

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KR101281341B1
KR101281341B1 KR1020110078583A KR20110078583A KR101281341B1 KR 101281341 B1 KR101281341 B1 KR 101281341B1 KR 1020110078583 A KR1020110078583 A KR 1020110078583A KR 20110078583 A KR20110078583 A KR 20110078583A KR 101281341 B1 KR101281341 B1 KR 101281341B1
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KR
South Korea
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wiring pattern
central
region
wiring patterns
circuit board
Prior art date
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KR1020110078583A
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English (en)
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KR20130016567A (ko
Inventor
이민재
정유신
정훈
Original Assignee
앰코 테크놀로지 코리아 주식회사
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Publication date
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Priority to US13/566,082 priority patent/US9018743B2/en
Priority to US13/596,322 priority patent/US9355981B2/en
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Abstract

본 발명의 일실시예는 반도체 디바이스에 관한 것으로, 해결하고자 하는 기술적 과제는 반도체 다이를 회로기판에 열압착할 때, 상기 반도체 다이와 회로기판 사이의 오정렬 현상을 방지하는데 있다.
이를 위해 본 발명은 적어도 하나의 범프를 갖는 반도체 다이; 및 상기 범프가 전기적으로 접속되는 적어도 하나의 배선패턴을 갖는 회로기판을 포함하고, 상기 회로기판은 중앙 영역과 상기 중앙 영역의 외측인 둘레 영역으로 이루어진 절연층; 상기 절연층의 중앙 영역에 형성된 다수의 중앙 배선패턴; 및 상기 절연층의 둘레 영역에 형성된 다수의 둘레 배선패턴을 포함하며, 상기 다수의 중앙 배선패턴의 폭이 상기 다수의 둘레 배선패턴의 폭보다 큰 반도체 디바이스가 개시된다.

Description

반도체 디바이스{SEMICONDUCTOR DEVICE}
본 발명의 일실시예는 반도체 디바이스에 관한 것이다.
최근의 플립칩은 열압착(Thermal Compression) 방식을 통하여 회로기판에 전기적으로 접속된다. 일례로, 플립칩에 다수의 범프가 형성되고, 회로기판에 다수의 배선패턴이 형성된다. 이어서, 상기 플립칩이 열압착 툴에 의해 상기 회로기판의 배선패턴에 열압착된다. 이때, 상기 범프 및 배선패턴에 형성된 솔더가 원하지 않는 영역으로 흐르지 않도록, 상기 플립칩과 회로기판의 사이에는 미리 비도전성 페이스트(Non-Conductive Paste)가 도포된다.
그런데, 이러한 종래 기술은 열압착 공정중 플립칩의 범프와 회로기판의 배선패턴 사이에 오정렬(misalignment) 현상이 발생하는 문제가 있다. 즉, 범프와 배선패턴 사이의 상호간 전기적 접속 면적이 현저하게 작거나, 또는 범프와 배선패턴 사이의 상호간 전기적 접속이 없는 상태가 된다.
본 발명의 발명자들에 의해 연구된 바에 의하면, 이러한 오정렬 현상은 플립칩의 열압착 공정중 플립칩이 회로기판 위에서 슬라이딩(sliding)되기 때문인 것으로 밝혀졌다. 이에 따라, 본 발명의 발명자들은 엽압착 툴의 진공 압력을 증가시켜 보았지만, 상기 오정렬 현상은 개선되지 않았다.
본 발명의 일실시예는 반도체 다이를 회로기판에 열압착할 때, 상기 반도체 다이와 회로기판 사이의 오정렬 현상을 방지할 수 있는 반도체 디바이스를 제공한다.
본 발명의 일실시예에 따른 반도체 디바이스는 적어도 하나의 범프를 갖는 반도체 다이; 및 상기 범프가 전기적으로 접속되는 적어도 하나의 배선패턴을 갖는 회로기판을 포함하고, 상기 회로기판은 중앙 영역과 상기 중앙 영역의 외측인 네개의 둘레 영역으로 이루어진 절연층; 상기 절연층의 중앙 영역에 형성된 다수의 중앙 배선패턴; 및 상기 절연층의 둘레 영역에 형성된 다수의 둘레 배선패턴을 포함하며, 상기 다수의 중앙 배선패턴의 폭은 상기 다수의 둘레 배선패턴의 폭보다 크다.
본 발명의 다른 실시예에 따른 반도체 디바이스는 적어도 하나의 범프를 갖는 반도체 다이; 및 상기 범프가 전기적으로 접속되는 적어도 하나의 배선패턴을 갖는 회로기판을 포함하고, 상기 회로기판은 중앙 영역과 상기 중앙 영역의 외측인 둘레 영역으로 이루어진 절연층; 상기 절연층의 중앙 영역에 형성된 다수의 중앙 배선패턴; 및 상기 절연층의 둘레 영역에 형성된 다수의 둘레 배선패턴을 포함하며, 상기 다수의 중앙 배선패턴은 길이가 제1방향을 따라 형성된 제1방향 중앙 배선패턴과, 길이가 상기 제1방향과 다른 제2방향을 따라 형성된 제2방향 중앙 배선패턴을 포함한다.
본 발명의 또다른 실시예는 적어도 하나의 범프를 갖는 반도체 다이; 및 상기 범프가 전기적으로 접속되는 적어도 하나의 배선패턴을 갖는 회로기판을 포함하고, 상기 회로기판은 중앙 영역과 상기 중앙 영역의 외측인 둘레 영역으로 이루어진 절연층; 상기 절연층의 중앙 영역에 형성된 다수의 중앙 배선패턴; 및 상기 절연층의 둘레 영역에 형성된 다수의 둘레 배선패턴을 포함하며, 상기 다수의 중앙 배선패턴은 제1방향 및 제2방향을 따라 교차된 형태로 형성된다.
여기서, 상기 다수의 둘레 배선 패턴은 상호간 대향되는 제1둘레 영역에 길이 방향이 제1방향인 제1방향 둘레 배선 패턴을 포함하고, 상기 제1둘레 영역과 다른 상호 대향되는 제2둘레 영역에 길이 방향이 상기 제1방향과 다른 제2방향인 제2방향 둘레 배선 패턴을 포함한다.
또한, 상기 다수의 중앙 배선패턴의 폭이 상기 다수의 둘레 배선패턴의 폭의 1.5배 내지 2.5배일 수 있다.
상기 제1방향 중앙 배선패턴과 상기 제2방향 중앙 배선패턴의 형성 비율은 같을 수 있다.
상기 제1방향과 상기 제2방향은 서로 직각을 이룰 수 있다.
본 발명의 일실시예는 반도체 다이를 회로기판에 열압착할 때, 상기 반도체 다이와 회로기판 사이의 오정렬 현상을 방지할 수 있는 반도체 디바이스를 제공한다.
도 1은 본 발명의 일실시예에 따른 반도체 디바이스를 도시한 일부 단면도이다.
도 2는 본 발명의 일실시예에 따른 반도체 디바이스중 회로기판의 일례를 도시한 평면도이다.
도 3은 본 발명의 일실시예에 따른 반도체 디바이스중 회로기판의 다른예를 도시한 평면도이다.
도 4는 본 발명의 일실시예에 따른 반도체 디바이스중 회로기판의 또다른예를 도시한 평면도이다.
도 5a 내지 도 5d는 범프와 배선패턴 사이의 오정렬 정도를 나타낸 평면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일실시예에 따른 반도체 디바이스를 도시한 일부 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 디바이스(100)는 반도체 다이(110), 회로기판(120) 및 비도전성 페이스트(150)를 포함한다.
상기 반도체 다이(110)는 하면에 형성된 다수의 본드패드(111)와, 상기 본드패드(111)의 외측을 덮는 보호층(112)을 포함한다. 또한, 상기 반도체 다이(110)는 상기 본드패드(111)에 형성된 범프(130)를 더 포함한다. 이러한 범프(130)는 통상의 솔더(SnPb), 카파(Cu) 및 그 등가물 중에서 어느 하나로 형성될 수 있으나, 본 발명에서 이러한 범프(130)의 재질을 한정하는 것은 아니다.
상기 회로기판(120)은 절연층(121)과, 상기 절연층(121)의 상면에 형성된 다수의 배선패턴(122)과, 상기 배선패턴(122)의 외측에 형성된 보호층(123)을 포함한다.
여기서, 상기 반도체 다이(110)의 범프(130)와 상기 회로기판(120)의 배선패턴(122)은 솔더(140)에 의해 상호간 접속될 수 있다.
상기 비도전성 페이스트(150)는 상기 반도체 다이(110)와 상기 회로기판(120)의 사이에 충진된 형태를 한다. 이러한 비도전성 페이스트(150)는 기본적으로 반도체 다이(110)와 회로기판(120)이 강건하게 상호간 결합되도록 하는 역할을 한다. 이밖에도 상기 비도전성 페이스트(150)는 범프(130)와 배선패턴(122)이 솔더(140)에 의해 접합될 때, 용융된 솔더(140)가 원하지 않는 영역으로 흘러가지 않도록 하는 역할을 한다.
한편, 상기 범프(130)와 상기 배선패턴(122)의 전기적 접속 공정전, 상기 범프(130)의 하단에는 솔더캡(solder cap)이 형성될 수 있고, 상기 배선패턴(122)에는 솔더 페이스트(solder paste)가 형성될 수 있다. 더불어, 상기 배선패턴(122)의 솔더 페이스트는 상기 배선패턴(122)을 완전히 덮는 형태를 할 수 있다.
더불어, 범프(130)와 배선패턴(122)의 전기적 접속 공정에서 상기 범프(130)의 솔더 페이스트와 배선패턴(122)의 솔더캡이 상호간 얼라인(align)되어 접촉하며, 이후 고온(대략 150~250℃)의 온도 분위기에서, 상기 두개의 솔더가 서로 리플로우 및 냉각됨으로써, 결국 범프(130)와 배선패턴(122)이 솔더(140)에 의해 전기적 및 기계적으로 접합된 상태가 된다.
도 2는 본 발명의 일실시예에 따른 반도체 디바이스중 회로기판의 일례를 도시한 평면도이다.
본 발명에 따른 회로기판(120)은 상술한 바와 같이 절연층(121)을 포함하며, 본 발명의 쉬운 이해를 위해, 상기 절연층(121)은 중앙 영역(121a)과, 상기 중앙 영역(121a)의 외측에 형성된 네개의 둘레 영역(121b)으로 이루어진 것으로 정의한다.
또한, 상기 배선패턴(122) 역시 상기 절연층(121)의 중앙 영역(121a)에 형성된 다수의 중앙 배선패턴(122a)과, 상기 절연층(121)의 둘레 영역(121b)에 형성된 다수의 둘레 배선패턴(122b)으로 이루어진 것으로 정의한다. 여기서, 상기 중앙 배선패턴(122a)와 상기 둘레 배선패턴(122b)은 상호간 연결되거나, 또는 분리된 상태일 수 있다.
물론, 상기 절연층(121) 위의 중앙 배선패턴(122a) 및 둘레 배선패턴(122b)은 모두 보호층(123)으로 덮여 있으며, 다만 범프(130)와 전기적으로 접속되는 영역 및 그 주변은 개방되어 있다. 이를 본 발명에서는 오프닝(123a)으로 정의하며, 이러한 오프닝(123a)은 대략 직사각 형태로 형성될 수 있다.
더불어, 도면에서는 비록 오프닝(123a)의 내측에만 배선패턴(122)이 형성된 것으로 도시되어 있으나, 주지된 바와 같이, 이러한 배선패턴(122)은 상기 오프닝(123a)의 외측으로 연장되어 형성됨은 당연하다. 이러한 오프닝(123a)의 외측으로 연장된 배선패턴(122)의 형태는 당업자에게 주지된 것이므로, 더 이상의 설명은 생략하기로 한다.
또한, 상기 중앙 배선패턴(122a) 및 둘레 배선패턴(122b)에는 상술한 바와 같이 범프(130)가 전기적으로 접속되며, 도면에서는 상기 범프(130)가 대략 타원 형태로 도시되어 있다. 물론, 상기 범프(130)는 원형일 수 있으나, 파인 피치(fine pitch)를 위해서 타원 형태가 바람직하다.
한편, 도 2에 도시된 바와 같이, 배선패턴(122)은 상호간 대향되는 제1둘레 영역(121b)에 길이 방향이 제1방향을 이루는 제1방향 둘레 배선패턴(122b)을 포함한다. 더불어, 상기 다수의 배선패턴(122)은 상기 제1둘레 영역(121b)과 다른 상호 대향되는 제2둘레 영역(121b)에 길이 방향이 상기 제1방향과 다른 제2방향을 이루는 제2방향 둘레 배선패턴(122b)을 포함한다. 여기서, 상기 제1방향과 상기 제2방향은 대략 직각을 이룰 수 있다.
더불어, 도 2에 도시된 바와 같이, 상기 다수의 중앙 배선패턴(122a)은 모두 길이 방향이 제1방향으로 형성되어 있으며, 상기 다수의 중앙 배선패턴(122a)의 폭은 상기 다수의 둘레 배선패턴(122b)의 폭보다 상대적으로 크게 형성되어 있다.
일례로, 상기 다수의 중앙 배선패턴(122a)의 폭은 상기 다수의 둘레 배선패턴(122b)의 폭의 대략 1.5배 내지 2.5배로 형성될 수 있다. 상기 중앙 배선패턴(122a)의 폭이 상기 둘레 배선패턴(122b)의 폭에 비하여 대략 1.5배 미만인 경우에는 오정렬 현상의 개선 효과가 작게 나타난다. 더불어, 상기 중앙 배선패턴(122a)의 폭이 상기 둘레 배선패턴(122b)의 폭에 비하여 대략 2.5배를 초과하는 경우에는 오정렬 현상의 개선 효과가 더 이상 나타나지 않으며, 배선패턴(122)의 피치가 너무 가까워진다.
실제로, 상기 둘레 배선패턴(122b)의 폭은 대략 16㎛일 수 있고, 상기 중앙 배선패턴(122a)의 폭은 대략 30㎛일 수 있으나, 이러한 수치로 본 발명을 한정하는 것은 아니다.
또한, 이하에서 설명되는 중앙 배선패턴 역시 본 실시예에서 설명한 바와 같이 폭이 둘레 배선패턴에 비해 상대적으로 더 두꺼울 수 있음은 당연하다. 더불어, 이하에서 설명되는 둘레 배선패턴의 형성 방향은 본 실시예에서 설명한 바와 동일하므로, 이에 대한 설명은 생략하기로 한다.
도 3은 본 발명의 일실시예에 따른 반도체 디바이스중 회로기판의 다른예를 도시한 평면도이다.
도 3에 도시된 바와 같이, 회로기판(220)에 형성된 다수의 중앙 배선패턴(222a)은 길이 방향이 제1방향을 따라 형성된 제1방향 중앙 배선패턴(222a)과, 길이 방향이 상기 제1방향과 다른 제2방향을 따라 형성된 제2방향 중앙 배선패턴(222a')을 포함한다. 여기서, 상기 제1방향과 상기 제2방향은 상호간 대략 직각을 이룰 수 있다.
더불어, 상기 제1방향 중앙 배선패턴(222a)과 상기 제2방향 중앙 배선패턴(222a')의 형성 비율은 대략 동일할 수 있다. 예를 들어, 상기 제1방향 중앙 배선패턴(222a)의 개수가 10개라면, 상기 제2방향 중앙 배선패턴(222a')의 개수도 대략 10개일 수 있다.
여기서, 도 3에 도시된 중앙 배선패턴의 형태를 지그재그 형태로 정의할 수도 있다.
도 4는 본 발명의 일실시예에 따른 반도체 디바이스중 회로기판의 또다른예를 도시한 평면도이다.
도 4에 도시된 바와 같이, 회로기판(330)에 형성된 다수의 중앙 배선패턴(322a)은 제1방향 및 제2방향을 따라 교차된 형태로 형성될 수도 있다. 일례로, 도면에서와 같이 중앙 배선패턴(322a)은 직선 형태의 배선패턴이 십자 형태로 교차된 형태일 수 있다. 더불어, 도시되지는 않았지만, 중앙 배선패턴(322a)은 서로 직각을 이루는 3개의 방향으로 교차된 형태일 수도 있다. 물론, 범프(130)는 교차하는 중앙 배선패턴(322a)의 중앙에 접속됨은 당연하다.
이와 같이 하여, 본 발명에 따른 반도체 디바이스(100)는 반도체 다이(110)를 회로기판(120,220,320)에 열압착할 때, 상기 반도체 다이(110)와 회로기판(120,220,320) 사이의 오정렬 현상을 방지할 수 있다.
일례로, 아래의 표 1에 도시된 바와 같이, 중앙 배선패턴의 형태가 폭 증가 형태일 경우(도 2 참조), 양호한 정렬 비율이 89.69%이고, 제품으로서 출시 가능한 20% 및 40%의 오정렬 상태가 각각 9.16% 및 1.16%이며, 제품으로서 출시하기 어려운 60% 및 80%의 오정렬 상태는 없는 것으로 나타났다.
또한, 중앙 배선패턴의 형태가 폭 증가 형태 및 지그재그 형태일 경우(도 3 참조), 양호한 정렬 비율이 94.5%이고, 제품으로서 출시 가능한 20% 및 40%의 오정렬 상태가 각각 4.85% 및 0.65%이며, 제품으로서 출시하기 어려운 60% 및 80%의 오정렬 상태는 없는 것으로 나타났다.
더욱이, 중앙 배선패턴의 형태가 폭 증가 및 지그재그 형태인 경우가 단순 폭 증가 형태의 경우보다 양호한 정렬 개수가 더 높게 나타났다.
그러나, 본 발명이 적용되지 않은 종래의 경우에는 양호한 정렬 비율이 64.36%에 그쳤고, 또한 제품으로서 출시 가능한 20% 및 40%의 오정렬 상태가 각각 32.48% 및 3.66%이며, 제품으로서 출시하기 어려운 60% 및 80%의 오정렬 상태는 각각 0.4% 및 0.1%로 나타났다.
배선패턴
형태 		양호한
정렬 개수		 오정렬 개수 총 유닛
20% 40% 60% 80% 100%
폭 증가
형태		 4484ea
(89.69%)		 458ea
(9.16%) 		58ea
(1.16%)		 0 0 0 5000ea
폭 증가 및
지그재그
형태		 4725ea
(94.5%)		 253ea
(4.85%) 		32ea
(0.65%) 		0 0 0 5000ea
종래기술 3168ea
(63.36%)		 1624ea
(32.48%) 		183ea
(3.66%) 		20ea
(0.4%) 		5ea
(0.1%) 		0 5000ea
이와 같이 하여, 본 발명에 반도체 디바이스(100)는 반도체 다이(110)를 회로기판(120)에 열압착할 때, 상기 반도체 다이(110)와 회로기판(120) 사이의 오정렬 현상이 현저히 감소함을 알 수 있다.
도 5a 내지 도 5d는 범프와 배선패턴 사이의 오정렬 정도를 나타낸 평면도이다.
도 5a에 도시된 바와 같이, 20%의 오정렬이란 범프(130)가 배선패턴(122)으로부터 대략 20%정도 벗어남을 의미한다.
또한, 도 5b에 도시된 바와 같이, 40%의 오정렬이란 범프(130)가 배선패턴(122)으로부터 대략 40%정도 벗어남을 의미한다.
또한, 도 5c에 도시된 바와 같이, 60%의 오정렬이란 범프(130)가 배선패턴(122)으로부터 대략 60%정도 벗어남을 의미한다.
마지막으로, 도 5d에 도시된 바와 같이, 80%의 오정렬이란 범프(130)가 배선패턴(122)으로부터 대략 80%정도 벗어남을 의미한다.
여기서, 통상적으로 범프(130)가 배선패턴(122)으로부터 60% 이상 벗어난 경우에는 범프(130)와 배선패턴(122)의 상호간 전기적 접속 면적이 상당히 작아지기 때문에 제품으로서 출시하기 어렵다.
이상에서 설명한 것은 본 발명에 따른 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100; 본 발명에 따른 반도체 디바이스
110; 반도체 다이 111; 본드패드
112; 보호층 120; 회로기판
121; 절연층 121a; 중앙 영역
121b; 둘레 영역 122; 배선패턴
122a; 중앙 배선패턴 122b; 둘레 배선패턴
123; 보호층 130; 범프
140; 솔더 150; 비도전성 페이스트

Claims (7)

  1. 적어도 하나의 범프를 갖는 반도체 다이; 및
    상기 범프가 전기적으로 접속되는 적어도 하나의 배선패턴을 갖는 회로기판을 포함하고,
    상기 회로기판은
    중앙 영역과 상기 중앙 영역의 외측인 네개의 둘레 영역으로 이루어진 절연층;
    상기 절연층의 중앙 영역에 형성된 다수의 중앙 배선패턴; 및
    상기 절연층의 둘레 영역에 형성된 다수의 둘레 배선패턴을 포함하며,
    상기 다수의 중앙 배선패턴의 폭은 상기 다수의 둘레 배선패턴의 폭보다 크고,
    상기 다수의 둘레 배선 패턴은
    상호간 대향되는 제1둘레 영역에 길이 방향이 제1방향인 제1방향 둘레 배선 패턴을 포함하고,
    상기 제1둘레 영역과 다른 상호 대향되는 제2둘레 영역에 길이 방향이 상기 제1방향과 다른 제2방향인 제2방향 둘레 배선 패턴을 포함함을 특징으로 하는 반도체 디바이스.
  2. 적어도 하나의 범프를 갖는 반도체 다이; 및
    상기 범프가 전기적으로 접속되는 적어도 하나의 배선패턴을 갖는 회로기판을 포함하고,
    상기 회로기판은
    중앙 영역과 상기 중앙 영역의 외측인 둘레 영역으로 이루어진 절연층;
    상기 절연층의 중앙 영역에 형성된 다수의 중앙 배선패턴; 및
    상기 절연층의 둘레 영역에 형성된 다수의 둘레 배선패턴을 포함하며,
    상기 다수의 중앙 배선패턴은
    길이가 제1방향을 따라 형성된 제1방향 중앙 배선패턴과,
    길이가 상기 제1방향과 다른 제2방향을 따라 형성된 제2방향 중앙 배선패턴을 포함함을 특징으로 하는 반도체 디바이스.
  3. 적어도 하나의 범프를 갖는 반도체 다이; 및
    상기 범프가 전기적으로 접속되는 적어도 하나의 배선패턴을 갖는 회로기판을 포함하고,
    상기 회로기판은
    중앙 영역과 상기 중앙 영역의 외측인 둘레 영역으로 이루어진 절연층;
    상기 절연층의 중앙 영역에 형성된 다수의 중앙 배선패턴; 및
    상기 절연층의 둘레 영역에 형성된 다수의 둘레 배선패턴을 포함하며,
    상기 다수의 중앙 배선패턴은 제1방향 및 제2방향을 따라 교차된 형태로 형성된 것을 특징으로 하는 반도체 디바이스.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 다수의 둘레 배선 패턴은
    상호간 대향되는 제1둘레 영역에 길이 방향이 제1방향인 제1방향 둘레 배선 패턴을 포함하고,
    상기 제1둘레 영역과 다른 상호 대향되는 제2둘레 영역에 길이 방향이 상기 제1방향과 다른 제2방향인 제2방향 둘레 배선 패턴을 포함함을 특징으로 하는 반도체 디바이스.
  5. 제 1 항 내지 제 3 항중 어느 한 항에 있어서,
    상기 다수의 중앙 배선패턴의 폭이 상기 다수의 둘레 배선패턴의 폭의 1.5배 내지 2.5배인 것을 특징으로 하는 반도체 디바이스.
  6. 제 2 항에 있어서,
    상기 제1방향 중앙 배선패턴과 상기 제2방향 중앙 배선패턴의 형성 비율은 같은 것을 특징으로 하는 반도체 디바이스.
  7. 제 2 항 또는 제 3 항에 있어서,
    상기 제1방향과 상기 제2방향은 서로 직각을 이룸을 특징으로 하는 반도체 디바이스.
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