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KR101284520B1 - 반도체-온-인슐레이터 구조체의 연마 방법 - Google Patents

반도체-온-인슐레이터 구조체의 연마 방법 Download PDF

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KR101284520B1
KR101284520B1 KR1020087017683A KR20087017683A KR101284520B1 KR 101284520 B1 KR101284520 B1 KR 101284520B1 KR 1020087017683 A KR1020087017683 A KR 1020087017683A KR 20087017683 A KR20087017683 A KR 20087017683A KR 101284520 B1 KR101284520 B1 KR 101284520B1
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KR
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semiconductor layer
polishing
thickness
semiconductor
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KR1020087017683A
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제프리 에스 시테스
찰스 엠. 달칸젤로
스테븐 제이. 그레골스키
리차드 오. 마스취메이어
마크 에이. 스토커
존 씨. 토마스
Original Assignee
코닝 인코포레이티드
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Abstract

본 발명은 투명기판상에 형성된 반도체 층을 연마하는 방법에 관한 것으로, 상기 방법은 연마와 동시에 반도체 층의 기판면으로부터 반도체 층의 두께를 측정하는 단계를 포함하고, 두께 측정을 이용하여 연마를 변경하는 것을 특징으로 한다.
반도체-온-인슐레이터, 연마단계, 반도체 두께

Description

반도체-온-인슐레이터 구조체의 연마 방법 {Method of Polishing a semiconductor-on-insulator structure}
본 발명은 반도체-온-인슐레이터(SOI) 구조체에 관한 것이고, 더욱 상세하게는 상기 구조체의 반도체 층을 연마하는 방법에 관한 것이다.
오늘날, 반도체-온-인슐레이터 구조체에서 일반적으로 사용되는 대부분의 반도체 물질은 실리콘이었다. 상기 구조체는 실리콘-온-인슐레이터 구조체로서 종래문헌에 언급되어 왔고, 약자 "SOI"는 상기 구조체에 적용되어 왔다. 실리콘-온-인슐레이터 기술은 고성능 박막 트랜지스터, 태양전지, 및 활성 매트릭스 디스플레이와 같은 디스플레이에 있어서 점차적으로 중요해진다. 실리콘-온-인슐레이터 웨이퍼는 절연물질 상에서 실질적으로 단결정 실리콘의 박층(일반적으로 0.1∼0.3 마이크론의 두께, 그러나 경우에 따라 5 마이크론의 두께)으로 이루어진다. 본 명세서에서 사용되는 바와 같이, SOI는 실리콘을 포함하고 그 밖의 다른 반도체 물질을 포함하도록 더 포괄적으로 해석될 것이다.
SOI 구조체를 얻기 위한 다양한 방법은 격자 정합된 구조체(lattice matched substrate) 상에서 실리콘(Si)의 에피택셜 성장(epitaxial growth)을 포함한다. 택일적(alternative) 공정은 단결정 실리콘 웨이퍼를 다른 실리콘 웨이퍼(SiO2의 산화 층이 그 위에 성장된 것)에 결합(bonding)한 다음, 예를 들면 0.1 내지 0.3 마이크론의 단결정 실리콘 층까지 상층 웨이퍼(top wafer)를 연마하거나 에칭하는 단계를 포함한다. 추가적인 방법은 산소 이온 주입법을 포함하는데(수소 또는 산소 이온이 주입됨), 산소 이온 주입법의 경우에는 Si에 의하여 표면이 덮혀진 실리콘 웨이퍼 내에 매립된 산화층(buried oxide layer)을 형성하고, 또는 수소 이온주입법의 경우에서와 같이 산화층을 갖는 또 다른 Si 웨이퍼에 결합하기 위해 박막의 Si 층을 분리(박리)한다.
전자의 두 가지 방법들은 비용 및/또는 결합 강도 및 내구성의 관점에서 만족스러운 구조체를 얻을 수 없었다. 수소 이온 주입을 수반하는 후자의 방법은 일부 관심을 받았는 바, 요구되는 주입 에너지가 산소 이온 주입에 있어서 요구되는 것보다 50% 미만이고, 필요한 투입량(dosage)은 두자리 수 더 낮기 때문에 전자의 방법들보다 바람직하다.
수소 이온 주입 방법에 의한 박리는 통상적으로 다음의 단계들로 이루어진다. 열산화물 층은 단결정 실리콘 웨이퍼 상에서 성장된다. 그 후 수소 이온이 이러한 웨이퍼에 주입되어 표면 아래의(subsurface) 결함을 생성한다. 주입 에너지는 결함이 생성되는 깊이를 결정하고, 투입량(dosage)는 결함 밀도(flaw density)를 결정한다. 그 후, 이러한 웨이퍼를 실온에서 또 다른 실리콘 웨이퍼(지지 기판)에 접하도록 두어 임시(tentative) 결합을 형성한다. 그리고 나서, 웨이퍼들을 약 600℃로 열처리하여 Si 웨이퍼로부터 실리콘의 얇은 층을 분리하는데 사용하기 위한 표면 아래의 결함들의 성장을 일으킨다. 이후, 결과적으로 얻어지는 어셈블리를 1,000℃ 이상의 온도로 가열하여 SiO2 하부층(underlayer)을 갖는 Si 막을 지지 기판(즉, 비주입된 Si 웨이퍼)에 완전히 결합시킨다. 따라서, 이러한 공정은 실리콘 박막이 또 다른 실리콘 웨이퍼에 결합되는(그 사이에 산화물 인슐레이터 층을 가짐) SOI 구조체를 형성한다. 이러한 기술은 최근에 SOI 구조체에 더욱 적용되고 있으며, 여기서 기판은 또 다른 Si 웨이퍼라기 보다는 유리 또는 유리 세라믹이다.
일단 SOI 구조체가 실리콘의 박막에 결합되면, 실리콘 상에 박막 트랜지스터(TFT) 회로의 형성을 촉진하기 위해 실질적으로 균일한 두께를 갖는 층을 생성하도록 실리콘 층의 표면을 연마하는 것이 통상적으로 필요하다. 실리콘 웨이퍼를 연마(polishing)하는 통상적인 방법들은 전형적으로 구분화(piece-wise) 접근 방식을 채택한다. 즉, 웨이퍼를 가로지르는 위치의 함수로서 웨이퍼의 두께가 우선 결정된다. 그 다음, 웨이퍼를 적절한 연마 지그(polishing jig) 또는 홀더(holder) 내에 두고, 웨이퍼 표면을 연마하였다. 연마 단계의 진행을 결정하기 위하여 때때로 웨이퍼는 상기 홀더로부터 제거되어 재측정되었다. 상기 비연속 방법은 연마 공정이 안정하다는 것, 즉 연마 변수들이 작업 전반에 걸쳐 일정하다는 것(예를 들어, 온도, 슬러리 ph, 웨이퍼 위치 등)을 가정한다. 실제, 상기 변수들은 가변적이고, 연마 공정의 결과에 영향을 미친다. 이러한 기술이 전기발광 디스플레이용 패널 제조에서 사용되는 대형의 박막 유기 기판 시트에 적용될 때, 가변성은 악화된다. 유리 시트들(이로부터 상기 패널이 결국에는 절단됨)은 수 ㎡ 이상의 크기일 수 있고, 약 1/2 밀리미터 미만의 두께일 수 있다. 유리 기판의 대형 사이즈 및 두께는 유리 기판의 새깅(sagging) 가능성을 야기하고, 그 표면상에서 반도체 층을 정확하게 연마하는데 곤란성을 초래한다.
발명의 요약
본 발명의 구체예는 기판상에 형성된 반도체 층을 연마하기 위한 방법을 제공한다. 좀 더 상세하게는, 상기 방법은, 평판 디스플레이(flat panel display)를 제조하는데 통상적으로 사용되는 기판과 같은 투명한 유리 기판상에 형성된 얇은 반도체층, 또는 막을 연마하기 위해 사용될 수 있다. 상기 기판들은 통상적으로 약 2㎜의 두께(예를 들어, 약 1㎜ 미만 및 바람직하게는 약 0.7㎜ 미만)이며, 전자/컴퓨터 산업 내에서 사용된, 예를 들어 반도체 웨이퍼보다 상당히 크다. 예를 들어, 평판 디스플레이 분야에서 사용된 유리 기판은 종종 약 0.25㎡의 표면적(단일 표면, 예를 들어, 상면 또는 바닥면 상에서 측정됨)을 초과하고, 적어도 수 ㎡의 면적일 수 있다. 기판 후면으로의 접근을 일반적으로 방지하는, 강성의 지지체 또는 척(chuck)에 의해 기판이 지지되지 않을 경우, 통상적인 방법에 의하여 고착된(adhered) 반도체 층을 연마하는데 있어 곤란성을 유발하는 것은 기판의 이러한 특성(물리적으로 크고 얇음)때문이다. 반면에, 크고 얇은 시트의 유리 기판은 기판의 모서리에 의해서만 수평적으로 지지되며, 상기 기판은 중력 효과로 인해 중간으로 하향하여 새깅(sagging)되는 경향이 있다.
간단히 설명하면, 본 발명에 따른 방법의 하나의 구체예는 본 명세서에서 설명한 바와 같이 수행될 수 있다. 상기 구체예는 절연 기판을 제공하는 것을 포함하는데, 상기 기판은 바람직하게 약 200nm 내지 2㎛ 범위의 파장범위에 걸쳐 투명하고, 제1 면 및 제2 면을 갖고, 상기 기판은 기판의 제1 면상에 반도체 물질 층을 더 포함하며, 상기 기판의 제1 면상에 실질적으로 균일한 두께의 반도체 물질을 형성하기 위하여 반도체 층을 연마하고, 상기 반도체 물질의 연마와 동시에, 기판의 제2 면으로부터 반도체 층의 두께를 측정하는 단계, 그리고 상기 반도체 두께의 측정값을 이용하여 연마 단계를 조절하는 단계를 포함한다. 상기 절연 기판은 바람직하게 유리 또는 유리-세라믹이며, 통상적으로 약 1㎜의 두께 미만이다. 바람직하게, 상기 반도체 두께는 물질의 제거 영역에서 측정된다.
상기 방법을 실시하기 위한 유용한 반도체 물질은, 실리콘(Si), 실리콘 게르마늄(SiGe), 탄화규소(SiC), 게르마늄(Ge), 비화 갈륨(GaAs), GaP, 및 InP로 이루어진 군으로부터 선택된 물질을 포함하지만, 이에 한정되는 것은 아니다.
연마가 수행되는 시간 동안 기판의 강성(rigidity)을 확보하기 위해, 상기 기판은 유체 베어링, 특히 에어 베어링(air bearing) 또는 정역학 베어링(hydrostatic bearing)에 의해 바람직하게 지지된다. 이러한 베어링은 기판을 단단하고 잠재적으로 손상을 가하는 표면과 접촉하지 않기 때문에 바람직하다. 예를 들어, 기판의 에어 베어링 지지는 기판 아래로 에어 쿠션을 제공함으로써 달성된다. 상기 유체 베어링은 바람직하게는 반도체 물질 상의 물질 제거 영역과 반대 측에 배치되어 반도체 물질이 이로부터 제거되는 영역이 지지되도록 한다. 상기 물질의 제거 영역이 반도체 층의 표면을 가로질러 이동함에 따라, 유체 베어링이 뒤따르게 되어, 물질 제거 영역이 지속적으로 지지된다. 상기 유체 베어링은 바람직하게는 연마 공정 동안 반도체 층의 두께가 측정될 수 있는 포트 또는 어세스 영역(access area)을 포함한다.
몇몇 구체예에 있어서, 제거가 예정된 물질의 벌크를 제거하기 위하여 화학 기계적 평탄화(chemical mechanical planarization)를 먼저 수행하고, 이후 본 발명에 따른 방법을 채택하여 연마단계를 완료하고, 기판 상에 실질적으로 균일한 두께의 반도체 층을 확보하는 것이 유리할 수 있다.
또 다른 구체예에서, 상기 기판에 결합된(bonded) 반도체 층을 연마하는 방법은 제1 면 및 제2 면을 갖는 비-평면(non-planar) 기판, 및 상기 제1 면에 결합되고 노출된 표면 영역(exposed surface area)을 갖는 반도체 층을 제공하는 단계; 상기 반도체 층을 적어도 하나의 서브-애퍼처(sub-aperture) 물질 제거 영역 내에서 연마하는 단계; 적어도 하나의 물질 제거영역과 반도체 층 사이에서 상대 운동(relative motion)을 일으키게 하는 단계; 및 상기 연마와 동시에, 반도체 층의 두께를 측정하는 단계를 포함한다. 상기 반도체 층의 측정된 두께는 상기 노출된 표면 영역에 걸쳐 실질적으로 균일한 두께의 반도체층을 얻도록 연마 단계를 변경하는데 사용된다.
특정한 다른 구체예에 있어서, 유리 기판에 결합된 반도체 층을 연마하는 방법은 제1 면 및 제2 면을 갖는 투명 유리 기판, 및 상기 기판의 제1 면에 결합되고 초기 두께를 갖는 반도체 층을 제공하는 단계를 포함하여 설명된다. 상기 기판은 전형적으로 반도체 층의 초기 두께보다 한 자리수 큰 파상도(waviness)을 갖는다. 상기 반도체 층은 기판의 상면(top)에 걸쳐 실질적으로 균일한 두께의 반도체 층을 얻기 위해 서브-애퍼처 연마를 이용하여 연마된다. 균일한 두께를 확보하기 위해, 상기 반도체 층의 중간 두께는 또한 연마 공정 동안 측정된다. 바람직하게, 반도체 두께는 기판의 제2 면에서 측정된다. 몇몇 구체예에서, 반도체 두께는 연마와 동시에 복수의 위치(locations)에서 측정될 수 있다. 바람직하게, 반도체 두께는 물질 제거 영역에서 측정될 수 있다. 몇몇 구체예에서, 반도체 층의 중간 두께는 연마와 동시에 측정된다. 다른 구체예에서, 상기 연마 공정은 중단되고 중간 두께가 측정되며, 그 다음 연마공정이 다시 시작된다.
본 발명은 후술하는 상세한 설명을 통해 더욱 쉽고 상세하게 설명되지만, 이에 한정되는 것은 아니다.
도 1은 기판의 상면(top)에서 반도체 물질 층을 갖는 기판의 측단면도를 나타낸다.
도 2 내지 4는 도 1의 SOI 구조체를 형성하는 것과 관련하여, 중간 구조체를 형성하는 공정을 나타내는 블록 다이어그램이다.
도 5는 도 1의 SOI 구조체를 형성하는 것과 관련하여, 도 4의 중간(intermediate) 구조체의 특정 층들을 분리하는 공정을 나타내는 블록 다이어그램이다.
도 6은 낮은 주파수, 낮은 진폭의 평탄도 오차(amplitude flatness error) 및 낮은 총 두께 변화(TTV, total thickness variation)를 갖는 기판-반도체 라미네이트의 사시도이다.
도 7은 진공 플레튼(vacuum platen) 상에서 평탄화된 도 6의 기판-반도체 라미네이트의 사시도이다.
도 8은 높은 주파수 평탄도 오차를 갖고, 낮은 TTV를 나타내는 기판-반도체 라미네이트의 사시도이다.
도 9는 진공 플레튼 상에서 도 8의 기판-반도체 라미네이트를 평탄화하도록 한 결과의 사시도이다.
도 10은 높은 주파수 평탄도 오차를 갖고, 낮은 TTV를 나타내는 기판-반도체 라미네이트의 사시도이다.
도 11은 종래의 CMP 테크닉을 이용하여, 도 10의 기판-반도체 라미네이트를 연마하도록 한 결과의 투시도이다.
도 12는 상기 반도체 층과 접하고 있는 연마 부재를 도시하는, 기판 상의 반도체 층을 연마하는 방법을 도시한 측면도이다.
도 13은 물질 제거 영역을 도시하는 도 12의 연마 방법의 투명화법에서의 사시도이다.
도 14는 기판-반도체 라미네이트를 연마하기 위한 시스템의 블럭 다이어그램이다.
도 15는 연마 작업 동안 에어 베어링에 의해 지지된 기판-반도체 라미네이트의 사시도이다.
도 16은 의사-폐쇄 루프 피드백(pseudo-closed loop feedback)을 통해 기판-반도체 라미네이트를 연마하는 방법의 측단면도이다.
후술하는 상세한 설명에서, 본 발명의 이해를 돕기 위해 실질적인 구체예들이 예시되지만, 이에 한정되는 것은 아니다. 그러나, 당업자들은 본 발명의 요지내에서 본원에서 설명한 특정예를 벗어나 다른 구체예들로 다양하게 실시할 수 있다. 또한, 공지의 장치, 방법 및 물질들에 대한 설명은 본 발명의 설명과 혼돈되지 않도록 생략하였다. 마지막으로, 동일한 참조번호는 동일한 소자를 의미하는 것이다.
본 발명은 실리콘-온-인슐레이터 구조체를 제조하는 방법에 관한 것이며, 좀 더 상세하게는 유리 기판상에 형성된 실리콘 층의 연마하는 방법에 관한 것이다. 본 발명은 측정 장치로 실시간 막 두께 데이터를 제공할 수 있는 실시간 측정 시스템을 사용하며, 이에 따라 이러한 시스템의 연마 정확성(즉, 연마 단계 동안 반도체 층으로부터 제거된 물질의 량에 대한 정확성)을 상당히 향상시킬 수 있다. 또한 본 발명은 연마 부근 영역 내에서 얇은 기판을 강고하게 하는 방법 및 장치를 제공한다.
도 1은 기판의 상면에 적어도 한 층의 반도체 물질(14)을 갖는 유리 또는 유리-세라믹 기판(12)을 포함하는 SOI 구조체(10)의 단면도이다. 상기 SOI 구조체(10)는, 예를 들면 유기 발광 다이오드(OLED) 디스플레이 및 액정 디스플레이(LCD), 집적 회로, 광전 디바이스 등을 포함하는 디스플레이 분야용, 박막 트랜지스터(TFT)를 제조하는 것과 관련한 용도에 적합하다.
기판(12)은 산화 유리 또는 산화 유리-세라믹으로부터 바람직하게 형성된다. 요구되지는 않을지라도, 본 명세서에 기재된 구체예들은 약 1,000℃ 미만의 변형점(strain point)을 나타내는 산화 유리 또는 유리-세라믹을 바람직하게 포함한다. 유리 제조분야에서 통상적인 바와 같이, 상기 변형점은 유리 또는 유리-세라믹이 1014.6포이즈(1013.6Pa.s)의 점도를 갖는 온도이다.
예로서, 기판(12)은 코닝 인코포레이티드의 유리 조성물 no. 1737 또는 Eagle 2000TM의 유리조성물과 같이, 알카리-토금속 이온(alkaline-earth ion)을 함유하는 유리 기판으로부터 형성될 수 있다. 이들 유리 물질들은 예를 들어 액정 디스플레이의 제조에 특히 유용하다.
기판(12)은 바람직하게 약 0.1㎜ 내지 약 10㎜의 두께를 가지며, 가장 바람직하게는 약 0.5㎜ 내지 약 1㎜의 두께를 갖는다. 몇몇 SOI 구조체의 경우, 예를 들어 실리콘/이산화규소/실리콘 구조체를 갖는 표준 SOI 구조체가 높은 주파수에서 작동할 때 발생하는 기생 용량 효과(parasitic capacitive effects)를 회피하기 위하여 약 1마이크론 이상의 두께를 갖는 절연층이 바람직하다. 과거에는, 이러한 두께는 달성되기 어려웠다. 본 발명에 따르면, 약 1마이크론보다 두꺼운 절연층을 갖는 SOI 구조체는 약 1마이크론 이상의 두께를 갖는 기판(12)을 간단히 이용하여 쉽게 달성할 수 있다. 상기 기판(12)의 두께에 있어서 바람직한 하한은 약 1마이크론이다.
일반적으로, 기판(12)은 본 발명의 공정 단계 및 SOI 구조체(10) 상에서 수행되는 후속 공정을 통하여 적어도 하나의 반도체 층(14)을 지지하기에 충분한 두께를 가져야 한다. 기판(12)의 두께에 대한 이론적인 상한이 없기는 하나, 지지체 기능에서 요구되는 범위를 초과하는 두께 또는 최종 SOI 구조체(10)에서 요구되는 범위를 초과하는 두께는, 기판(12)의 두께가 커지면 커질수록 SOI 구조체(10)를 형성하는데 있어서 적어도 몇몇 공정 단계들을 수행하는 것이 더욱 어려워지기 때문에, 일반적으로 바람직하지 않다.
기판(12)은 바람직하게 실리카계 유리 또는 유리-세라믹이다. 따라서, 산화물 유리 또는 산화물 유리-세라믹에서 SiO2의 몰%는 30몰% 보다 큰 것이 바람직하며, 40몰%보다 큰 것이 가장 바람직하다. 유리-세라믹의 경우, 결정 상은 뮬라이트, 코디어라이트, 어노사이트(anorthite), 스피넬 또는 유리-세라믹에 대하여 당업계에서 알려진 기타 결정상일 수 있다. 비-실리카계 유리 및 유리 세라믹의 경우, 본 발명의 하나 또는 그 이상의 구체예들을 사용하는데 사용되지만, 일반적으로 더 높은 비용, 및/또는 열등한 성능으로 인해 덜 바람직할 것이다. 마찬가지로, 몇몇 분야에 있어서, 예를 들어 비-실리콘계인 반도체 물질을 사용하는 SOI 구조체의 경우, 산화물계가 아닌 유리 기판(즉, 비산화물 유리)가 바람직할 수 있으나, 고비용으로 인하여 바람직하지 않다.
특정 분야, 예를 들어 디스플레이 분야에서, 유리 또는 유리-세라믹 기판(12)은 가시광, 근자외 및/또는 적외선 파장 대역에서 바람직하게는 투명한 바, 예를 들어 유리 또는 유리-세라믹 기판(12)은 200㎚ 내지 2 마이크론의 파장 대역에서 바람직하게는 투명하다.
기판(12)은 바람직하게는 단일 유리 또는 유리-세라믹으로 구성됨에도 불구하고, 필요시 라미네이트된 구조체가 사용될 수 있다. 라미네이트된 기판 구조체가 사용될 경우, 적어도 하나의 반도체 층(14)에 가장 근접한 라미네이트 층은 바람직하게는 단일 유리 또는 유리-세라믹으로 구성된 기판(12)에 대하여 본 명세서에서 기술된 물성을 갖는다. 반도체 층(14)으로부터 떨어진 기판 층들 역시 이러한 특성들을 갖는 것이 바람직하지만, 그것들은 반도체 층(14)과 직접 상호작용하지 않기 때문에 보완화된 물성을 갖는다. 후자의 경우, 기판(12)에 대하여 특정된 물성들이 더 이상 충족되지 않을 때, 기판(12)은 종단된다고 고려된다.
반도체 층(14)을 포함하는 반도체 물질 또는 물질들은 실질적으로 단결정 물질을 포함하는 것이 바람직하다. 용어 "실질적으로"라는 것은, 반도체 물질이 격자 결함 또는 소수의 그레인 경계(grain boundaries)와 같이, 본질적으로 또는 의도적으로 부가된, 적어도 약간의 내부 또는 표면 결함들을 일반적으로 함유한다는 사실을 고려하기 위하여 상기 층(14)을 설명하는데 사용된다. 또한, 용어 "실질적으로"는 특성 도펀트(dopant)가 벌크 반도체(bulk semiconductor)의 결정 구조를 왜곡되거나 달리 영향을 준다는 사실을 반영한다.
설명을 위해, 반도체 층(14)이 실리콘으로 형성된다고 가정한다. 그러나, 반도체 물질이 실리콘계 반도체이거나, Ⅲ-V, Ⅱ-Ⅳ, Ⅱ-Ⅳ-V 등의 반도체 분류와 같은 다른 모든 타입의 반도체일 수 있음을 이해할 수 있다. 이들 물질의 예는 실리콘(Si), 실리콘 게르마늄(SiGe), 탄화규소(SiC), 게르마늄(Ge), 비화 갈륨(GaAs), GaP, 및 InP를 포함한다.
반도체 층(14)의 두께는, 구조체(10)의 특정 분야에 따라서는 보다 큰 두께를 포함하는 기타 두께가 사용될 수 있음에도 불구하고, 약 5㎚ 내지 약 10㎚(10,000㎚) 사이일 수 있고, 통상적으로 약 500㎚ 내지 900㎚ 사이일 수 있다.
반도체 물질(14)은 다양한 방법들을 통해 기판(12) 상에서 형성될 수 있다. 예를 들어, 반도체 물질은 증착, 스퍼터링에 의해, 또는 비교적 두꺼운 반도체 웨이퍼를 기판에 결합함으로써, 그리고 이온주입 및 박리를 통해, 비교적 두꺼운 반도체 층(예를 들어, 약 600∼1500㎛)을 비교적 얇은 반도체 층(예를 들어, 대략 500㎚)으로 감소시킴으로써 형성될 수 있다. 박리 방법은, 예를 들면 미국특허출원번호 제11/159,889호에 기재되어 있으며, 상기 문헌의 내용 전체는 본 명세서에서 참고자료로 포함된다. 이러한 공정의 일부는 후술하기로 한다. 본 발명의 구체예의 후술하는 설명은 박리기술과 관련하여 설명될 것이지만, 당업자는 본 명세서에 기재된 연마 방법이 다른 방법에 의해 형성된 반도체-기판 구조체를 연마하는데 적용될 수 있음을 이해할 것이다.
미국특허출원번호 제11/159,889호에 기재되고, 도 2에 도시된 바와 같이, 비교적 미세한 공극을 갖는 제1 다공성 층(20)은 반도체 웨이퍼(22)의 표면 상에 형성된다. 설명 목적으로, 임의의 다른 적당한 반도체 도전 물질들이 사용될 수 있음에도 불구하고, 반도체 웨이퍼(22)는 실질적으로 단결정 Si 웨이퍼가 바람직하다.
상기 제1 다공성 층(20)은 전기화학적 에칭 공정인, 양극산화(anodization)를 통해 바람직하게 제조된다. 반도체 웨이퍼(22)는 적당한 전해질 용액에 침적되고, 한 쌍의 전극들 중 하나의 전극으로 사용된다. 다른 전극은 대응하는 반도체 물질(예를 들어, 실리콘), 백금, 신규 금속, 또는 다른 적당한 금속 또는 전도성 물질과 같은 임의의 적당한 물질로부터 제조될 수 있다.
전압은, 바람직하게는 반도체 웨이퍼(22)가 양극(anode)으로서 작용하는 포텐셜로 전극을 통해 인가된다. 반도체 웨이퍼(22)의 표면을 전기화학적으로 에칭하도록, 전압의 크기는 바람직하게는 반도체 웨이퍼(22), 전해질 용액 및 다른 전극을 통해 적당한 전류를 생성하도록 조정된다. 양극산화 공정을 이용하여 생성된 공극은 제1 공극층(20) 내에서 ㎚ 스케일인 것이 바람직하다.
도 3에 있어서, 제2 다공층(24)의 공극들은 바람직하게는 제1 다공층(20)의 공극들보다 상대적으로 크도록, 제2 다공층(24)이 제1 다공층(20) 아래에 생성된다.
전류 진폭(current amplitude), 전해질 농도(electrolyte concentration), 전극 및 용액의 저항율(resistivity), 및 인가 시간(time of application)은 특정 공극 크기, 공극 밀도 및 층 두께와 관련한 변수들이라는 것을 당업자라면 인식할 것이다. 예로서, 제2 다공층의 두께는 제1 다공층(20)과 거의 동일한 두께일 수 있다.
반도체 웨이퍼(22)는 바람직하게 세척되고 세정되며, 제1 다공층(20)은 바람직하게는 온화한(mild) 산화 처리된다. 바람직하게, 산화물층의 두께는 약 1㎚ 내지 약 3㎚이다.
도 4를 참고하여, 에피택셜 반도체 층(epitaxial semiconductor layer, 26)은 제1 다공층(20) 상에서 직접 또는 간접적으로 형성될 것이다. 상술한 예에서, 상기 에피택셜 층(26)은 비록 다른 반도체 물질이 사용될 수 있다 해도, 바람직하게는 실리콘 층이다. 상기 에피택셜 실리콘 층은 화학 증착(vapor deposition), 스퍼터링, e-빔 증발(evaporation), 열 증발, 또는 다른 적당한 공정에 의해 형성될 수 있다. 바람직하게는, 에피택셜 실리콘 층(26)은 실질적으로 단결정 구조를 가지며, 구조체(10)의 특정 응용 분야에 따라 보다 큰 두께를 포함하는 다른 두께가 사용되더라도, 약 5㎚ 내지 약 10마이크론(10,000㎚) 두께 사이일 수 있다. 그 다음, 유리 기판(12)은 예를 들어, 전해 프로세스를 이용하여, 에피택셜 반도체 층(26)에 결합된다.
전해 프로세스의 초기 단계로서, 유리 기판(12)은 세정되고, 임의의 적당한 표면준비 단계들이 수행된다. 그 다음, 유리 기판은 에피택셜 반도체 층(26)과 접촉하게 된다. 접촉 전후에, 반도체 웨이퍼-에피택셜 층 구조체(짧게 웨이퍼(22)라 함) 및 유리 기판(12)은 다른 온도 구배 하에서 가열된다.
유리 기판(12) 및 반도체 웨이퍼(22) 사이의 온도차가 일단 안정화되면, 임의의 스페이서(spacers)도 제거될 수 있으며, 기계적 압력이 중간 어셈블리(intermediate assembly)에 가해진다.
유리 기판 (12) 및 반도체 웨이퍼(22)가 가열되고, 바람직하게는 양의 전극에서 반도체 웨이퍼(22)를, 음의 전극에서 유리 기판(12)으로 하여 중간 어셈블리에 걸쳐 전압이 인가된다. 전압 포텐셜(voltage potential)이 인가되면, 유리 기판(12) 내에서의 알카리 또는 알카리-토금속 이온이 반도체/유리 경계면으로부터 멀어져 유리 기판(12)으로 이동하게 된다. 이것은 두 가지 작용을 수행하게 된다: (i) 알카리 또는 알카리-토금속 이온이 없는 경계면이 생성되고, 그리고 (ii) 유리 기판(12)이 매우 반응성을 갖고 비교적 낮은 온도에서의 열 적용(application of heat)으로 강하게 에피택셜 반도체 층(26)과 결합된다. 중간 어셈블리가 미리 정해진 시간동안 이러한 조건 하에서 유지된 후에, 전압이 제거되고 중간 어셈블리는 상온까지 냉각된다. 그 다음, 상기 반도체 웨이퍼(22) 및 유리 기판(12)이 분리되는데, 만약 이것들이 이미 완전히 자유롭지 않다면, 약간의 박피(peeling) 단계를 포함하여, 얇은 에피택셜 성장 반도체 층(26)이 이에 결합되어 있는 유리 기판(28)을 얻을 수 있다.
상기 분리는 바람직하게는 열적 스트레스로 인해 제2 층(24)의 보다 큰 공극들의 틈(fracture)을 경유하여 수행된다. 택일적으로 또는 부가하여, 워터 젯 커팅(water jet cutting)과 같은 기계적 스트레스 또는 화학적 에칭이 분리를 촉진하는데 사용될 수 있다.
따라서, 분리 후에, 그리고 도 5에 도시된 바와 같이, 결과적으로 얻어지는 구조체(10)는 유리 기판(12)을 포함할 것이며, 반도체 층(14)은 상기 기판에 결합된 에피택셜 반도체 층(26) 및 제1 다공층(20)의 적어도 일부(이 경우가 아니라면, 제2 다공층(24)의 적어도 일부)를 포함할 것이다. 이후, 반도체 층의 표면은 본 발명에 따른 연마 기술에 의해 연마되어, 유리 기판(12) 상에 원하는 두께의 반도체 층(14)을 얻을 수 있다.
박막(thin film)의 연마 방법은 반도체 웨이퍼 산업에서 잘 알려져 있다. 그러나, 반도체 산업에서, 상기 막은 전형적으로 평평하고 평행한 표면을 갖는 기판들 상에 부착된다. 이러한 물질들은 통상적인 CMP(chemical mechanical planarization) 방법들을 통하여 반도체 물질 제거에 적합하다.
CMP 연마방법은 불균일한 막 두께를 교정할 수 있는 능력이 제한적인 바, CMP 연마방법은 웨이퍼가 평탄화될 때까지 바람직하게 높은 지점(high spot)을 우선적으로 제거함으로써 박막을 가공하기 위해, 큰 연마 패드(전형적으로, 연마되어야 하는 반도체 웨이퍼보다 큼)를 사용하는, 본질적으로 평균적인 공정들이다. 일단 웨이퍼가 평탄화되면, 계속적 연마 공정은 물질의 벌크 제거를 초래한다. 최종 연마 단계는 원하는 표면 마무리를 달성하기 위해 종종 수행된다. 전형적으로, 물질 제거 프로세스의 각 단계에 대하여 다른 경도와 컴플라이언스(compliance)의 연마 패드가 사용된다. 상기 연마 패드의 적절한 경도를 결정하기 위한 하나의 인자는, 연마되어야 하는 반도체 층의 표면 파상도(surface waviness)에 적합한 수준의 패드 형상정합(conformity)을 제공할 필요성이다. 만약 기판이 평탄하지만 막이 다양한(variable) 두께를 갖는다면, 높은 지점으로부터 막 물질을 우선적으로 제거함으로써 상기 막 두께를 평탄화하도록 보다 경도가 높은 패드가 사용될 것이다. 제1 연마 단계는 부드러운 하부층과 결합된 단단한 패드 표면을 이용하여 수행될 것이다. 쿠션화된 단단한 표면은 높은 물질 제거율와 함께 가장 평탄한 표면을 초래한다. 제2 연마 단계는 부드럽고, 형상 정합성이 높은 패드(conformal pad)를 이용하여 가장 부드러운 표면을 초래한다.
상기 기판이 낮은 주파수 파상도(waiviness)를 포함하지만 상기 막 두께가 매우 균일하다면, 상기 막의 상부 표면에 형상 정합되고, 균일한 량의 막 물질을 제거하기 위하여 보다 부드러운 패드가 사용될 것이다.
전술한 바와 같은 모든 CMP 공정은, 그들 각각의 타겟 오차를 교정하는 능력이 제한되며, 상당한 물질 제거가 요구된다면 제어하지 못하는 경향이 있다. 전형적으로, CMP에 의한 물질 제거의 균일성은, 제거되어야 하는 막 두께의 약 5%로 제한된다. 따라서, 막 두께의 허용도(tolerances)는 종종 최종 막 두께의 5%이다. 따라서, CPM을 통해 80㎚의 두께로 감소되는 초기 500㎚의 두께를 갖는 막의 경우, 실제 막 두께의 가변성(variablility)은, 4㎚의 요구 가변성에 대하여, 약 21㎚일 것이다.
디스플레이 분야에서 사용되는 SOI 구조체는 전형적으로 기판으로서 평판 디스플레이용으로 제조되는 얇고(예로서, 약 0.7㎜ 미만 정도의 두께), 투명한 유리를 이용한다. 유리의 표면은 일반적으로 핏치(pitch) 및 진폭에 있어서의 변동 가능한 평탄도 및 변동 가능한 총 두께 변화(TTV)을 갖게 된다. 이러한 기판들의 파상도(일반적으로 기판의 표면 평탄도(surface flatness)에서 피크(정점)와 밸리(골짜기) 편차(deviation)로 측정됨)은, 전형적으로 반도체 층의 두께보다 적어도 한 자리수(an order of magnitude) 더 크다(일반적으로 약 20㎛ 미만임). 예를 들어, 주어진 초기 반도체 두께가 약 500㎚일 때, 기판의 파상도(그리고, 그 위에 반도체 층이 부착됨)는 5㎛를 초과할 것이다. 이러한 큰 파상도로 인하여, 종래의 CMP 방법을 이용하여 균일한 두께로 기판을 연마하는 것은 곤란하거나 불가능하다. 후술하는 예에서는 CMP의 다양한 한계를 보다 명확히 한다.
도 6을 참고하면, 진공 플레튼(30) 상에 지지된, 반도체-기판 라미네이트(10a)의 예가 도시되어 있는 바, 그 상부 표면에 형성된 반도체 층(14a)을 갖는 기판(12a)을 포함한다. 웨이퍼(10a)는 낮은 TTV 뿐만 아니라, 낮은 주파수, 낮은 진폭 평탄도 오차를 나타내는 바, 예를 들면 웨이퍼는 실질적으로 균일한 두께를 가지나, 낮은 주파수 파상도(waviness)를 갖는다. 이러한 형상은 반도체/전자 산업에서 사용되는 전형적인 실리콘 웨이퍼를 예시한다. 도 7에 도시된 바와 같이, 도 2의 웨이퍼(10a)는 진공 플래튼(30)에 의해 평탄하도록 쉽게 당겨질 수 있어, 웨이퍼를 CMP 마무리를 위한 이상적인 후보(candidate)로 할 수 있다.
도 8은 반도체 웨이퍼(10b)를 도시하는 바, 높은 주파수, 낮은 TTV 오차를 나타내는, 상부 표면상에 형성된 반도체 층(14b)을 갖는 기판(12b)을 포함한다- 상기 웨이퍼는 다시 실질적으로 균일한 두께를 갖지만, 증가된 파상도를 갖는다. 도 9에 도시된 바와 같이, 이러한 웨이퍼가 진공 플래튼(30)에 의해 소정 형상으로 당겨질 수 없다. 물질 제거용으로 큰 패드를 이용하는 통상적인 연마 공정은 높은 지점(high spot)으로부터 물질을 우선적으로 제거하는 경향을 갖는다.
최종적으로, 도 10은 반도체 층(14c)이 상부 표면 상에 형성되고, 평판 디스플레이 유리에 전형적인 높은 주파수(frequency)의 리플(ripple) 및 TTV를 모두 나타내는 기판(12c)을 포함하는 반도체 웨이퍼(10c)를 도시한 것이다. 즉, 주로 기판 내 두께 변화로 인하여, 웨이퍼는 변동 가능한 두께 및 및 실질적인 파상도를 갖는다. 재차 언급하면, 상기 기판-반도체 웨이퍼는 도 11에서 도시된 바와 같이, 진공 플래튼(30)에 의하여 평탄하게 당겨질 수 없다. 웨이퍼(10c)의 상부 표면에서의 반도체 층(12c)의 종래(CMP) 연마단계는 변동 가능한 두께를 갖는 반도체 층을 형성하는 경향을 갖거나, 더 나쁘게는 반도체 물질이 완전히 국부적으로 제거되어 기판이 노출될 때 팻칭(patching)을 형성한다. 따라서, CMP는 반도체 물질의 제거능이 유리 기판의 평탄도 및 TTV에 의존하기 때문에 이러한 SOI 구조체의 연마단계에 적합하지 않다. 얇은 유리 기판(특히 기판이 불균일한 두께를 갖고 파상도(즉, 비-평면)을 나타낸다면) 상에 반도체 층을 사용하는 유리-기판 SOI 구조체에 있어서 적당량의 물질을 제거하기 위하여는, 기판 형상(geometry) 및 반도체 물질의 균질성(homogeneity)에 관계없이, 막(반도체) 두께의 균일성을 동시에 유지하면서 반도체 물질을 선택적으로 제거할 수 있는 공정이 요구된다.
본 발명의 구체예에 따르면, 서브-애퍼처(sub-aperture) 가공 도구(machining tool)(또는 서브-애퍼처 제거 프로세스 영역)는 SOI 구조체 내 반도체 물질의 표면에 걸쳐 이동된다. 서브-애퍼처에 의해 의미하는 것은, 제거 영역이 연마되어야 하는 SOI 구조체보다 상당히 작으며, 상기 공정은 물질의 제거율(removal rate)이 막 두께의 가변성을 교정하기 위해 변화될 수 있도록 변경될 수 있다는 것이다. 도 12에서는 기계적 제거 도구를 이용하는 서브-애퍼처 연마 단계의 예시가 도시된다. 도 12는 기판(12) 및 상기 기판(12)의 상부 표면 상에 형성된 반도체 층(14)을 포함하는 SOI 구조체(10)를 도시한다. 또한, 연마부(18)를 포함하는 연마 부재(16)가 도시된다. 도 12에 도시된 연마부(18)는 반도체 물질에 대하여 적절한 크기 및 경도를 갖는 연마 그릿(abrasive grit)을 포함하는 아치형의 외표면을 갖는다. 그릿의 크기 및 경도의 선택은 무엇보다도 원하는 물질 제거량 및 제거 속도에 근거하여 선택되는 공정 변수이다. 그러나, 아치형 외표면은 필수적인 것이 아니며, 연마부(18)는 연마되어야 하는 표면의 형상과 같은 인자에 따라 다른 형상을 가질 수 있다. 연마부(18)는 바람직하게는 유연하고(compliant), 연마되는 표면 형상에 따라 변형(deforming)될 수 있다. 서브-애퍼처 물질의 제거 영역은 임의의 일 시점에서 물질 제거 처리되는 반도체 물질의 영역(area)으로 정의된다. 예를 들어, 도 12는 연마되어야 하는 표면(예를 들어, 반도체 층의 표면)과 접촉하는 연마 부재(16)를 나타낸다. 연마부(18)와 접촉하고 있는, 연마되는 물질의 표면에 걸친 영역이 물질 제거 영역(32)이고, 도 12에서는 서브-애퍼처 물질 제거 영역의 1차원적인 도면이 도시되어 있다. 서브 애퍼처 물질 제거 영역(32)은 반도체 층(14)의 일부에 걸친 2차원적 영역으로서 도 13에 사시도로 나타나 있다. 연마 부재(16)는 물질 제거 영역이 나타나도록 도 13에서는 투명한 것으로 도시되어 있다. 연마 부재(16)가 유연성이 있는, 적당한 서브-애퍼처 제거 장치는 미국특허번호 제6,796,877호(Bingham, et al.)에 기재되어 있으며, 이의 기재 내용은 전체로 본 명세서에서 참고자료로 포함된다. 그러나, 당업자라면 물질 제거 영역이 가공물(workpiece)의 크기보다 훨씬 작은, 다른 물질 제거 공정들이 효과적으로 적용될 수 있음을 알 것이다. 예를 들어, 플라즈마 어시스트 화학 에칭이 적용될 수 있다.
서브-애퍼처 제거 영역(32)의 직접 밑의 반도체 층(14)의 두께를 가리키는 실시간 데이터를 제공하기 위해, 프로브 빔(probe beam, 34)은 도 12에 도시된 바와 같이 반도체 층의 기판 면으로부터 반도체 층에 조사된다. 즉, 프로브 빔(34)은 반도체 층(14)과 접촉하기 전에 기판(12)의 두께를 통과한다. 프로브 빔(34)은 바람직하게는 광대역 소스로부터의 광이다. 바람직하게는, 광대역 광원으로부터의 광대역 광은 약 200 내지 800㎚의 파장 범위에 걸쳐 연장하는 스펙트랄 함량을 갖는다. 얇은 반도체 층의 두께를 계산하기 위한 방법은 당업계에서 널리 알려져 있어, 본 명세서는 구체적으로 설명하지 않는다. 간단히 언급하면, 기판 상의 반도체 층은 에타론(etalon)으로 거동할 수 있다. 반사로 관찰될 경우, 층(막)은 층의 표면 반사(reflectivity)에 중첩되는 간섭 패턴을 형성할 수 있다. 전형적으로, 측정될 층 내에서 반사된, 프로브 빔(34)으로부터의 광이 적당한 포획 장비(예를 들어, 스펙트로미터, 부수적 검출기 및 다른 전자 소자)에 의해 포획(capture)되고, 결과적으로 얻어진 데이터가 컴퓨터 및 적절한 소프트웨어의 도움으로 분석되는, 광학적 스펙트로스코피가 사용된다. 반도체 층의 굴절률과 조합될 때, 후속 간섭(interference) 피크의 스페이스는 물질의 두께를 계산하는데 사용될 수 있다(예를 들어, "Film Thickness of 'Thick Thin Films' by Sperctroscopy", Fred Goldstein, Society of Vaccum Coasters 1998 Meeting, MA 참조). 바람직하게는, 기판(12)용 투명 유리 또는 유리 세라믹의 사용은 반도체 층으로부터 물질 제거와 동시에 종래 박막 두께 측정법의 적용을 허용하고, 따라서 폐쇄된 루프 피드백 연마 공정을 촉진한다. 두께 측정 장치(36)로부터의 데이터는 연마 진행에 따라 서브-애퍼처 제거 영역 내에서 반도체 층(14)의 중간 두께를 모니터링하는데 사용된다. 도 14의 블럭 다이아그램에 도시된 바와 같이, 자동화된 제어 시스템 내로 측정 데이터가 도입되고, 상기 시스템은 마이크로프로세서(컴퓨터 등, 38)를 포함하며, 연마 장치(40, 연마 부재(16)를 포함)를 제어하는데 사용되고, 이에 의하여 물질 제거 변수(예를 들면, 특정 위치에서의 연마 부재의 체류 시간, 연마 부재의 회전 스피드, 연마되는 표면에 대한 연마 부재 각(angle))을 조정하거나 변경함으로써 임의의 일 위치에서 제거되는 물질의 량을 변화시킬 수 있다. 이러한 수정에 이용될 수 있는 물질 제거 변수들은 선택된 특정 제거 방법과 관련한 변수들일 것이다.
물질 제거 영역 내에서 반도체 층의 폐쇄-루프 피드백을 용이하도록, 연마되는 영역 근처에서 유리 기판을 국부적으로 지지하고, 물질 제거 영역에 반대되는 기판의 표면으로의 접근을 제공할 수 있는 지지 장치(support device)가 사용될 수 있다. 예를 들ㅁ면, 에어 베어링 또는 정역학 베어링과 같은 유체 베어링은 우수한 지지체이다. 도 15에 도시된 바와 같이, 일 구체예에 있어서 지지체(42)는 에어 베어링을 포함한다. 지지체(에어 베어링, 42)는 프로브 빔(34)이 통과하는 중앙 개구부(44)를 포함한다. 또한, 지지체(42)는 공기와 같은 가압 가스가 소스(도시되지 않음)로부터 경로의 일 단부로 주입되는 환형 경로(46)를 포함하고, 지지될 기판에 직접 인접하는 경로의 반대쪽 단부로부터 배출되는데, 이에 따라 물질 제거 영역(32) 근처에서 SOI 구조체(10)를 지지하게 된다. SOI 구조체(10)는 SOI 구조체(10)에 대하여 연마 부재(16)를 이동함으로써, 또는 연마 부재(16)에 대하여 SOI 구조체(10)를 이동함으로써 연마될 수 있다. 일 구체예에서, 프로브 빔(34) 및 연마 부재(16)는 대향하는 관계에서 고정된(stationary) 위치에서 유지되고, SOI 구조체(10)가 프로브 빔(34)과 연마 부재 사이에서 이동한다. 1 이상의 연마 부재를 사용하는 것 등에 의하여 1 이상의 물질 제거 영역이 한번에 적용될 수 있다.
특정 구체예에서, 통상적인 CMP 방법을 이용하여 거친(rough) 연마 단계를 먼저 수행하는 것이 바람직하다. 일단 반도체 층(14)이 거칠게 연마(즉, 층(14)으로부터 제거되는, 미리 정해진 량의 반도체 물질)되면, 본 발명에 따른 서브-애퍼처 연마 방법들에 따라 추가 물질이 제거된다.
본 발명에 따른 다른 구체예에 따르면, 의사-폐쇄 루프 연마 셋업(pseudo-closed loop polishing setup)이 적용될 수 있는데, 여기서 반도체 층의 두께 측정은 서브-애퍼처 물질 제거 영역 근처(즉, 물질 제거 영역 주변의 1 또는 그 이상 분리된 위치들)에서 수행된다. 이러한 접근 방법은 도 16에 도시된다. 비록 중간 두께의 측정이 기판의 바닥면(반도체 물질에 반대되는 면)에서 수행될 수 있다 해도, 의사-폐쇄 루프 구조(configuration)는 전체적으로 기판의 바닥면이 접근할 수 없음을 가정하며, 따라서 전술한 폐쇄-루프 연마 공정에 대한 대안을 제공한다. 물질 제거 영역 주변의 복수의 두께 측정 위치가 사용되면(복수의 프로브 빔(34)을 통해), 반도체 층(14)에 대한 평균 두께는 측정 데이터로부터 계산될 수 있다. 명백하게, 의사-폐쇄 루프 연마 구조에서는 반도체 층의 중간 두께의 측정이 물질 제거 영역 내 반도체 층의 위치에서 이루어지는 폐쇄 루프 구조만큼 정확한 연마 작업을 행하지는 않는다. 폐쇄 루프 연마 구조와 관련하여, 의사-폐쇄 루프 구조는 연마와 동시에 실시하여 두께 측정을 채택한다. 측정은 반도체 물질이 제거되는 반도체 층의 같은 표면으로부터 수행되고 가능한 한 물질 제거 영역과 가깝기 때문에, 슬러리가 물질의 제거를 위해 사용된다면, 측정이 이루어지는 위치에서 반도체 층 위에 비교적 깨끗한 영역을 제공할 필요가 있을 수 있다. 예를 들어, 원하는 위치에서 반도체 물질 상으로 향하도록 에어 또는 워터 젯을 제공함으로써 이러한 작업을 용이하게 수행할 수 있다. 또한, 에어 젯은 세정 유체(물과 같은)의 흐름(stream)과 조합될 수 있다.
본 발명은 특히 바람직한 구체예를 발명의 이해를 돕기 위해 더욱 강조하였지만, 이에 한정되지 않는다. 본 발명의 요지를 변경하지 않는 범위내에서 다양하게 변경 및 변화시킬 수 있다.

Claims (20)

  1. 기판상에 반도체 물질 층을 연마하는 방법으로서,
    비-평면(non-planar) 기판을 제공하는 단계, 상기 기판은 제1 면, 제2 면, 그리고 기판의 제1 면상에 반도체 물질 층을 가짐;
    상기 반도체 층을 연마하여 이의 두께를 감소시키는 단계;
    상기 연마 단계와 동시에, 기판의 제2 면을 통해 반도체 층의 두께를 측정하는 단계; 및
    상기 반도체 층의 두께 측정을 이용하여 실질적으로 균일한 두께를 갖는 반도체 층을 얻도록 상기 연마 단계를 변경하는 단계;
    를 포함하며,
    여기서, 상기 연마 단계는 서브-애퍼처(sub-aperture) 물질 제거 영역 내에서 반도체 물질을 제거하는 것을 포함하는 방법.
  2. 제1항에 있어서, 상기 기판은 균일하지 않은(non-uniform) 두께를 갖는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 유체 베어링으로 기판을 지지하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 삭제
  5. 제1항에 있어서, 상기 측정 단계는 물질 제거 영역 내에서 수행되는 것을 특징으로 하는 방법.
  6. 기판에 결합된(bonded) 반도체층을 연마하는 방법으로서,
    제1 면 및 제2 면을 갖는 비-평면 기판 및 상기 제1 면에 결합된 반도체 층을 제공하는 단계, 상기 반도체 층은 노출된 표면 영역을 가짐;
    적어도 하나의 서브-애퍼처 물질 제거영역 내에서 상기 반도체 층을 연마하는 단계;
    적어도 하나의 물질 제거영역과 반도체 층 사이에 상대 운동(relative motion)을 일으키는(developing) 단계;
    상기 연마 단계와 동시에, 반도체 층의 두께를 측정하는 단계; 및
    상기 반도체 층의 측정된 두께를 이용하여, 상기 노출된 표면 영역에 걸쳐 실질적으로 균일한 두께의 반도체 층을 얻도록 상기 연마 단계를 변경하는 단계;
    를 포함하는 방법.
  7. 제6항에 있어서, 상기 측정 단계는 기판의 제2 면을 통하여 수행되는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 측정 단계는 물질 제거영역 내에서 수행되는 것을 특징으로 하는 방법.
  9. 기판에 결합된(bonded) 반도체층을 연마하는 방법으로서,
    제1 면 및 제2 면을 갖는 비-평면 기판 및 상기 제1 면에 결합되고 초기 두께를 갖는 반도체 층을 제공하는 단계;
    적어도 하나의 서브-애퍼처 물질 제거영역 내에서 상기 반도체 층을 연마하는 단계;
    상기 반도체 층의 중간 두께를 측정하는 단계; 및
    상기 반도체 층의 측정된 두께를 이용하여, 실질적으로 균일한 두께의 반도체 층을 얻도록 상기 연마 단계를 변경하는 단계;
    를 포함하고,
    여기서, 상기 기판의 제1 면의 표면 평탄도(surface flatness)에서 피크-밸리(peak-to-valley) 편차가 그 위에 결합된 반도체 층의 초기 두께보다 적어도 한 자리수 더 큰 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 측정 단계는 상기 연마 단계와 동시에 수행되는 것을 특징으로 하는 방법.
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