KR101198140B1

KR101198140B1 - 시프트 레지스터 및 이를 이용한 동기 회로

Info

Publication number: KR101198140B1
Application number: KR1020100131951A
Authority: KR
Inventors: 서영석
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-12-21
Filing date: 2010-12-21
Publication date: 2012-11-12
Also published as: KR20120070409A; US20120154001A1; US8519759B2

Abstract

동기 회로는 입력 클럭 신호와 피드백 클럭 신호의 초기 지연량 차이를 측정하여 위상차 검출 신호를 생성하도록 구성된 측정부, 위상차 검출 신호에 응답하여 초기 지연시간 설정신호를 생성하도록 구성된 초기 지연시간 설정부, 초기 지연시간 설정신호에 응답하여 시프트 신호를 생성하도록 구성된 시프트 레지스터, 및 시프트 신호에 응답하여 초기 지연 시간이 설정되도록 구성된 딜레이 체인을 포함한다.

Description

시프트 레지스터 및 이를 이용한 동기 회로{SHIFT REGISTER AND SYNCHRONIZATION CIRCUIT USING THE SAME}

본 발명은 반도체 회로에 관한 것으로서, 특히 시프트 레지스터 및 이를 이용한 동기 회로에 관한 것이다.

반도체 회로는 DLL(Delay Locked Loop: 지연 고정 루프) 또는 DCC(Duty Cycle Corrector: 듀티 싸이클 보정기)와 같이, 지연 고정 또는 듀티 싸이클 보정을 위한 동기 회로가 포함될 수 있다.

지연 고정 루프는 반도체 집적 회로 내에서 활용되는 내부 클럭이 클럭 버퍼 및 전송 라인을 통해 지연됨으로써 외부 클럭과의 위상차가 발생하게 되고, 그에 따라 출력 데이터 액세스 시간이 길어지는 문제점을 해결하기 위하여 사용된다.

듀티 싸이클 보정기는 클럭 신호의 듀티 싸이클이 어긋난 경우, 이를 보정하기 위해 사용된다.

반도체 집적 회로는 점점 더 고속화 구현되어 가는 추세에 있으며, 이에 따라 지연 고정 동작과 듀티 싸이클 보정 동작 또한 가능한 빠르고 정확하게 이루어지는 것이 바람직하다.

도 1에 도시된 바와 같이, 종래의 기술에 따른 동기 회로(1)는 커스 딜레이 체인(Coarse Delay Chain)(11), 파인 딜레이 체인(Fine Delay Chain)(12), 드라이버(13), 레플리카 딜레이(Replica Delay)(14), 위상 검출기(15), 제어부(16) 및 시프트 레지스터(17)를 포함한다.

위상 검출기(15)는 입력 클럭 신호(CLKIN)와 피드백 클럭 신호(FBCLK)의 우상차를 검출하여 출력한다.

제어부(16)는 위상 검출기(15)의 출력 신호에 따라 시프트 레지스터(17)를 제어함으로써 커스 딜레이 체인(11)의 단위 지연 시간을 가변시켜가며 제 1 지연 고정을 수행한다.

제어부(16)는 제 1 지연 고정이 완료되면, 파인 딜레이 체인(12)을 제어하여 제 2 지연 고정을 완료함으로써 최종적인 지연 고정을 수행하고, 그 결과로서 지연 고정 클럭 신호(DLLCLK)를 출력한다.

상술한 종래 기술은 피드백 클럭 신호(FBCLK)와 입력 클럭 신호(CLKIN)를 비교하여 제어부(16)가 커스 딜레이 체인(11)과 파인 딜레이 체인(12)을 제어하기까의 루프 딜레이(Loop Delay)가 필연적이므로 지연 고정이 완료되기까지 많은 시간을 필요로 하는 문제가 있다.

본 발명의 실시예는 지연 고정에 소요되는 시간을 줄일 수 있도록 한 동기 회로를 제공하고자 한다.

본 발명의 실시예는 제 1 제어 신호와 제 2 제어 신호에 응답하여 시프트 신호를 생성하도록 구성된 복수의 시프트 유닛을 포함하며, 복수의 시프트 유닛은 제 2 제어 신호에 응답하여 시프트 신호를 한 자리 시프트시키고, 제 1 제어 신호에 응답하여 시프트 신호를 두 자리 또는 그 이상 시프트시키도록 구성됨을 특징으로 한다.

본 발명의 실시예는 입력 클럭 신호와 피드백 클럭 신호의 초기 지연량 차이를 측정하여 위상차 검출 신호를 생성하도록 구성된 측정부, 위상차 검출 신호에 응답하여 초기 지연시간 설정신호를 생성하도록 구성된 초기 지연시간 설정부, 초기 지연시간 설정신호에 응답하여 시프트 신호를 생성하도록 구성된 시프트 레지스터, 및 시프트 신호에 응답하여 초기 지연 시간이 설정되도록 구성된 딜레이 체인을 포함함을 다른 특징으로 한다.

본 발명의 실시예는 입력 클럭 신호를 지연시켜 출력하도록 구성된 딜레이 체인, 입력 클럭 신호와 피드백 클럭 신호에 응답하여 위상차 검출 신호 및 초기 지연시간 설정 완료신호를 생성하도록 구성된 측정부, 위상차 검출 신호에 응답하여 제 1 제어 신호를 생성하도록 구성된 초기 지연시간 설정부, 초기 지연시간 설정 완료신호의 활성화에 응답하여 입력 클럭 신호와 피드백 클럭 신호의 위상 비교 결과에 상응하는 제 2 제어 신호를 생성하도록 구성된 제어부, 및 제 1 제어 신호에 응답하여 딜레이 체인의 초기 지연시간을 설정하고, 제 2 제어 신호에 응답하여 딜레이 체인의 지연시간을 가변시키도록 구성된 시프트 레지스터를 포함함을 또 다른 특징으로 한다.

본 발명의 실시예는 입력 클럭 신호와 피드백 클럭 신호에 응답하여 위상차 검출 신호 및 초기 지연시간 설정 완료신호를 생성하도록 구성된 측정부, 위상차 검출 신호에 응답하여 제 1 제어 신호를 생성하도록 구성된 초기 지연시간 설정부, 초기 지연시간 설정 완료신호의 활성화에 응답하여 입력 클럭 신호와 피드백 클럭 신호의 위상 비교 결과에 상응하는 제 2 제어 신호 또는 제 3 제어 신호를 생성하도록 구성된 제어부, 입력 클럭 신호를 지연시켜 출력하도록 구성된 제 1 딜레이 체인, 제 3 제어 신호에 응답하여 제 1 딜레이 체인의 출력 신호를 지연시켜 출력하도록 구성된 제 2 딜레이 체인, 및 제 1 제어 신호에 응답하여 제 1 딜레이 체인의 초기 지연시간을 설정하고, 제 2 제어 신호에 응답하여 제 1 딜레이 체인의 지연시간을 가변시키도록 구성된 시프트 레지스터를 포함함을 또 다른 특징으로 한다.

본 발명의 실시예는 커스 딜레이 체인을 통해 지연시켜야 할 지연량을 측정하고, 이를 한번에 커스 딜레이 체인에 반영하므로 지연 고정에 소요되는 시간을 줄여 신속한 지연 고정이 가능하다.

도 1은 종래의 기술에 따른 동기 회로(1)의 블록도,
도 2는 본 발명의 실시예에 따른 동기 회로(100)의 블록도,
도 3은 도 2의 측정부(200)의 회로도,
도 4는 도 3의 측정부(200)의 동작 타이밍도,
도 5는 도 2의 초기 지연시간 설정부(410)의 회로도,
도 6은 도 2의 시프트 레지스터(420)의 회로도,
도 7은 도 2의 커스 딜레이 체인(500)의 회로도이고,
도 8은 본 발명의 실시예에 따른 동기 회로(100)의 출력 파형도이다.

이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.

도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 동기 회로(100)는 커스 딜레이 체인(Coarse Delay Chain)(500), 파인 딜레이 체인(Fine Delay Chain)(12), 드라이버(13), 레플리카 딜레이(Replica Delay)(14), 위상 검출기(600), 측정부(200), 제어부(300), 초기 지연시간 설정부(410) 및 시프트 레지스터(420)를 포함한다.

초기 지연시간 설정부(410)는 위상차 검출 신호(EN)에 응답하여 제 1 제어 신호 즉, 초기 지연시간 설정신호(C<0:8>)를 생성하도록 구성된다.

제어부(300)는 위상 검출기(600)의 출력 신호와 초기 지연시간 설정 완료신호(FS)에 응답하여 제 2 제어 신호 즉, 딜레이 제어 신호(IN_OD, IN_EV, DE_OD, DE_EV)와 제 3 제어 신호 즉, 혼합비 제어 신호(MR)를 생성하도록 구성된다.

이때 딜레이 제어 신호(IN_OD, IN_EV, DE_OD, DE_EV)는 시프트 레지스터(420)를 제어함으로써 커스 딜레이 체인(500)의 지연시간을 제어하기 위한 신호이며, 혼합비 제어 신호(MR)는 파인 딜레이 체인(12)의 지연 시간을 제어하기 위한 신호이다.

커스 딜레이 체인(500)은 입력 클럭 신호(CLKIN)를 시프트 신호(CT<0:N>, CTB<0:N>)에 응답하여 가변된 지연시간만큼 지연시켜 출력신호(OUT1, OUT2)를 생성하도록 구성된다.

파인 딜레이 체인(12)은 커스 딜레이 체인(500)의 출력신호(OUT1, OUT2)를 혼합비 제어 신호(MR)에 응답하여 가변된 혼합비로 혼합함으로써 입력 클럭 신호(CLKIN)의 지연시간을 커스 딜레이 체인(500)에 비해 적은 단위로 가변시키도록 구성된다. 파인 딜레이 체인(12)은 믹서(Mixer)로 구성할 수 있다.

드라이버(13)는 파인 딜레이 체인(12)의 출력 신호를 드라이빙하여 지연 고정 루프 클럭 신호(DLLCLK)로서 출력하도록 구성된다.

레플리카 딜레이(14)는 반도체 집적회로의 내부 신호 처리 지연시간을 모델링한 지연시간이 설정된다.

위상 검출기(600)는 초기 지연시간 설정 완료신호(FS)에 응답하여 입력 클럭 신호(CLKIN) 대비 피드백 클럭 신호(FBCLK)를 비교하고, 그 중 어느 신호의 위상이 앞섰는지를 검출하도록 구성된다.

측정부(200)는 입력 클럭 신호(CLKIN)와 피드백 클럭 신호(FBCLK)에 응답하여 위상차 검출 신호(EN) 및 초기 지연시간 설정 완료신호(FS)를 생성하도록 구성된다.

시프트 레지스터(420)(SR)는 딜레이 제어 신호(IN_OD, IN_EV, DE_OD, DE_EV)와 초기 지연시간 설정신호(C<0:8>) 및 리셋 신호(RSTB)에 응답하여 시프트 신호(CT<0:N>, CTB<0:N>)를 생성하도록 구성된다.

이와 같이 구성된 본 발명의 실시예의 동작을 설명하면 다음과 같다.

리셋 신호(RSTB)가 활성화되고 초기 지연시간 설정 완료신호(FS)가 활성화되기 전까지, 측정부(200)가 입력 클럭 신호(CLKIN)와 피드백 클럭 신호(FBCLK)의 위상차를 검출하여 위상차 검출 신호(EN)를 출력한다.

초기 지연시간 설정부(410)가 위상차 검출 신호(EN)에 응답하여 초기 지연시간 설정신호(C<0:8>)를 생성한다.

시프트 레지스터(420)가 초기 지연시간 설정신호(C<0:8>)에 응답하여 시프트 신호(CT<0:N>, CTB<0:N>)를 생성한다.

시프트 신호(CT<0:N>, CTB<0:N>)에 응답하여 커스 딜레이 체인(500)의 초기 지연시간이 설정됨으로써 커스 딜레이 고정(Locking)이 이루어진다.

이전의 커스 딜레이 고정 동작은 커스 딜레이 체인(500)의 지연시간을 지속적인 피드백 동작을 통해 단위 지연시간 만큼씩 조정해가며 이루어졌으나, 본 발명의 실시예는 위상차 검출 신호(EN)에 해당하는 지연시간을 한번에 커스 딜레이 체인(500)에 적용함으로써 신속한 커스 딜레이 고정이 가능하다.

이후, 활성화된 초기 지연시간 설정 완료신호(FS)에 응답하여 위상 검출기(600) 및 제어부(300)가 동작한다.

제어부(300)가 위상 검출기(600)의 출력 신호에 응답하여 혼합비 제어 신호(MR)를 생성하여 파인 딜레이 체인(12)을 제어함으로써 파인 딜레이 고정이 이루어진다.

도 3에 도시된 바와 같이, 측정부(200)는 분주부(201), 위상차 검출부(210) 및 초기 지연시간 설정 완료신호 생성부(220)를 포함한다.

분주부(201)는 피드백 클럭 신호(FBCLK)를 2분주하여 분주 클럭 신호(FBCLK2)를 생성하도록 구성된다.

위상차 검출부(210)는 입력 클럭 신호(CLKIN)와 분주 클럭 신호(FBCLK2)의 위상차를 검출하여 위상차 검출 신호(EN)를 생성하도록 구성된다.

위상차 검출부(210)는 복수의 플립플롭(211, 212) 및 XOR 게이트(XOR1)를 포함한다.

초기 지연시간 설정 완료신호 생성부(220)는 위상차 검출 신호(EN)가 로직 로우(Logic Low)가 되는 시점에서 로직 하이(Logic High)가 되는 신호를 분주 클럭 신호(FBCLK2)로 시프트한 신호를 초기 지연시간 설정 완료신호(FS)로서 출력하도록 구성된다.

초기 지연시간 설정 완료신호 생성부(220)는 인버터(IV1) 및 복수의 플립플롭(221 ~ 225)를 포함한다.

도 4에 도시된 바와 같이, 위상차 검출부(210)의 플립플롭(211)은 분주 클럭 신호(FBCLK2)에 응답하여 전원 전압 레벨을 입력 받아 출력 신호(A)를 생성한다.

플립플롭(212)은 입력 클럭 신호(CLKIN)에 응답하여 출력 신호(A)를 입력 받아 출력 신호(B)를 생성한다.

두 출력 신호(A, B)를 XOR 게이트(XOR1)를 이용하여 배타적 논리합함으로써 입력 클럭 신호(CLKIN)와 분주 클럭 신호(FBCLK2)의 위상차를 정의하는 위상차 검출 신호(EN)가 생성된다.

또한 초기 지연시간 설정 완료신호 생성부(220)는 위상차 검출 신호(EN)가 로직 로우(Logic Low)가 됨에 따라 플립플롭(221)에서 출력된 전원 전압 레벨을 복수의 플립플롭(222 ~ 225)를 이용하여 분주 클럭 신호(FBCLK2)로 4회 시프트시킴으로써 초기 지연시간 설정 완료신호(FS)가 생성된다.

도 5에 도시된 바와 같이, 초기 지연시간 설정부(410)는 팬 아웃(Fan Out)이 2인 복수의 낸드 게이트 및 복수의 인버터를 이용한 링 오실레이터(Ring Oscillator)로 구성할 수 있다.

초기 지연시간 설정부(410)는 위상차 검출 신호(EN)에 응답하여 발진 동작을 수행함으로써 초기 지연시간 설정신호(C<0:8>)를 생성한다.

도 6에 도시된 바와 같이, 시프트 레지스터(420)는 시프트 신호(CT<0:N>, CTB<0:N>)를 생성하는 복수의 시프트 유닛(421, 422)을 포함한다.

복수의 시프트 유닛(421, 422)은 각각 복수의 트랜지스터(M1 ~ M6), 인버터(IV11) 및 낸드 게이트(ND11)를 포함한다.

복수의 시프트 유닛(421, 422)의 트랜지스터(M1)의 게이트에는 딜레이 제어 신호(IN_OD or IN_EV)가 입력되고, 트랜지스터(M3)의 게이트에는 딜레이 제어 신호(DE_OD or DE_EV)가 입력된다.

복수의 시프트 유닛(421, 422)의 트랜지스터(M5)의 게이트에는 초기 지연시간 설정신호(C<0:8>)가 순차적으로 입력된다.

복수의 시프트 유닛(421, 422)은 딜레이 제어 신호(IN_OD or IN_EV)와 초기 지연시간 설정신호(C<0:8>) 중에서 어느 하나라도 로직 하이로 활성화되면 시프트 신호(CT<0:N>, CTB<0:N>)를 각각 로직 하이와 로직 로우로 활성화시킨다. 즉, 시프트 신호(CT<0:N>, CTB<0:N>) 중에서 활성화되는 신호 비트가 시프트된다.

복수의 시프트 유닛(421, 422)은 리셋 신호(RSTB)가 로직 로우로 활성화되면 시프트 신호(CT<0:N>, CTB<0:N>)를 로직 로우와 로직 하이로 초기화시킨다.

한편, 복수의 시프트 유닛(421)의 트랜지스터(M6)의 게이트에는 전원 전압이 인가되며, 복수의 시프트 유닛(422)의 트랜지스터(M6)의 게이트에는 시프트 신호(CT<0:N-4>)가 순차적으로 입력된다.

이때 초기 지연시간 설정신호(C<0:8>)는 초기 지연시간 설정부(410) 즉, 링 오실레이터를 통해 발생되는 신호이므로 순번에 따라 발생되는 것이 정상이다. 그러나 링 오실레이터의 동작 특성상, 비정상적으로 발생된 펄스로 인하여 초기 지연시간 설정신호(C<0:8>)가 비정상적으로 발생될 수 있다.

시프트 레지스터(420)는 커스 딜레이 체인(500)의 초기 지연시간을 설정하기 위해 초기 지연시간 설정신호(C<0:8>)를 사용한다. 따라서 복수의 시프트 유닛(422)의 트랜지스터(M6)의 게이트에는 시프트 신호(CT<0:N-4>)를 순차적으로 입력시킴으로써 상술한 초기 지연시간 설정신호(C<4:8>)로 인하여 시프트 신호(CT<4:N>, CTB<4:N>)가 비정상적으로 발생하는 것을 방지한다.

즉, 초기 지연시간 설정신호(C<4:8>)가 활성화되더라도 시프트 신호(CT<0:N-4>)가 활성화되는 경우에만 시프트 신호(CT<4:N>, CTB<4:N>)의 활성화가 가능하도록 시프트 레지스터(420)를 구성한 것이다.

본 발명의 실시예는 시프트 레지스터(420)를 구성함에 있어, 간단한 회로 구성 추가 즉, 복수의 시프트 유닛(421, 422)에 트랜지스터(M5, M6) 만을 추가함으로써 초기 지연시간 설정신호(C<0:8>)와 시프트 신호(CT<0:N>, CTB<0:N>)를 이용하여 커스 딜레이 체인(500)의 초기 지연시간 설정을 위한 시프트 신호(CT<0:N>, CTB<0:N>)의 생성이 가능하도록 한 것이다.

도 7에 도시된 바와 같이, 커스 딜레이 체인(500)은 제 1 딜레이 체인(510)과 제 2 딜레이 체인(520)을 포함한다.

제 1 딜레이 체인(510)과 제 2 딜레이 체인(520)은 초기 지연시간 설정부(410)와의 타이밍 매칭을 위해 더미(Dummy) 트랜지스터(511)가 추가되며, 그 이외는 일반적인 커스 딜레이 체인과 동일하게 구성할 수 있다.

그리고 제 1 딜레이 체인(510) 및 제 2 딜레이 체인(520)는 초기 지연시간 설정부(410)와 동일한 신호 지연특성을 갖도록 팬 아웃(Fan Out)이 2인 낸드 게이트들로 구성된다.

제 1 딜레이 체인(510)과 제 2 딜레이 체인(520)은 입력 클럭 신호(CLKIN)를 시프트 신호(CT<0:N>, CTB<0:N>)에 응답하여 가변된 지연시간만큼 지연시켜 출력 신호(OUT1, OUT2)를 생성한다.

도 8에 도시된 바와 같이, 입력 클럭 신호(CLKIN)와 피드백 클럭 신호(FBCLK)를 2분주한 분주 클럭 신호(FBCLK2)의 지연시간 차이는 약 342ps(pico sec)이다.

그리고 위상차 검출 신호(EN)를 반영하여 커스 딜레이 체인(500)의 초기 지연시간을 설정한 이후의 입력 클럭 신호(CLKIN)와 분주 클럭 신호(FBCLK2)의 지연시간 차이가 70ps 이하(약 66ps)로 감소한 것을 확인할 수 있다.

이때 70ps는 커스 딜레이 체인(500)의 유닛 딜레이의 지연시간에 근접한 값이다. 즉, 입력 클럭 신호(CLKIN)와 분주 클럭 신호(FBCLK2)의 지연시간 차이가 커스 딜레이 체인(500)에서 조정 가능한 최소의 범위 이내로 감소되어 커스 딜레이 고정이 이루어졌음을 확인할 수 있다.

또한 초기 지연시간 설정신호(C<0:8>)가 링 오실레이터의 동작 특성으로 인하여 C<5:8>이 비정상적인 것을 확인할 수 있다.

그러나 상술한 바와 같이, 본 발명의 실시예에 따른 시프트 레지스터(420)는 비정상적인 C<5:8>로 인한 오동작을 방지하도록 설계되었으므로 정상적인 시프트 신호(CT<0:N>, CTB<0:N>)의 생성이 가능하다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims

제 1 제어 신호와 제 2 제어 신호에 응답하여 시프트 신호를 생성하도록 구성된 복수의 시프트 유닛을 포함하며,
상기 복수의 시프트 유닛은 상기 제 2 제어 신호에 응답하여 상기 시프트 신호를 한 자리 시프트시키고, 상기 제 1 제어 신호에 응답하여 상기 시프트 신호를 두 자리 또는 그 이상 시프트시키도록 구성되는 시프트 레지스터.
제 1 항에 있어서,
상기 시프트 유닛은
상기 시프트 신호를 출력하기 위한 출력단과 접지단 사이에 연결되어 상기 제 2 제어 신호에 응답하여 동작하도록 구성된 제 1 스위칭 소자, 및
상기 출력단과 상기 접지단 사이에 상기 제 1 스위칭 소자와 병렬 연결되며 상기 제 1 제어 신호에 응답하여 동작하도록 구성된 제 2 스위칭 소자를 포함하는 시프트 레지스터.
제 2 항에 있어서,
상기 시프트 유닛은
상기 제 2 스위칭 소자와 상기 접지단 사이에 연결되며, 상기 시프트 신호에 응답하여 동작하도록 구성된 제 3 스위칭 소자를 더 포함하는 시프트 레지스터.
입력 클럭 신호와 피드백 클럭 신호의 초기 지연량 차이를 측정하여 위상차 검출 신호를 생성하도록 구성된 측정부;
상기 위상차 검출 신호에 응답하여 초기 지연시간 설정신호를 생성하도록 구성된 초기 지연시간 설정부;
상기 초기 지연시간 설정신호에 응답하여 시프트 신호를 생성하도록 구성된 시프트 레지스터; 및
상기 시프트 신호에 응답하여 초기 지연 시간이 설정되도록 구성된 딜레이 체인을 포함하며,
상기 초기 지연시간 설정부는
상기 위상차 검출 신호의 펄스 폭에 해당하는 구간 내에서 일정 시차를 두고 생성되는 발진 신호들을 상기 초기 지연시간 설정신호로서 출력하도록 구성되는 동기 회로.
제 4 항에 있어서,
상기 측정부는
상기 피드백 클럭 신호를 분주하여 분주 클럭 신호를 생성하도록 구성된 분주부, 및
상기 입력 클럭 신호와 상기 분주 클럭 신호의 위상차를 검출하여 상기 위상차 검출 신호를 생성하도록 구성된 위상차 검출부를 포함하는 동기 회로.
제 4 항에 있어서,
상기 초기 지연시간 설정부는
상기 위상차 검출 신호에 응답하여 발진 동작을 수행함으로써 상기 초기 지연시간 설정신호를 생성하도록 구성된 오실레이터(Oscillator)를 포함하는 동기 회로.
삭제
제 4 항에 있어서,
상기 일정 시차와 상기 딜레이 체인의 단위 지연시간이 실질적으로 동일한 동기 회로.
입력 클럭 신호를 지연시켜 출력하도록 구성된 딜레이 체인;
상기 입력 클럭 신호와 피드백 클럭 신호에 응답하여 위상차 검출 신호 및 초기 지연시간 설정 완료신호를 생성하도록 구성된 측정부;
상기 위상차 검출 신호에 응답하여 제 1 제어 신호를 생성하도록 구성된 초기 지연시간 설정부;
상기 초기 지연시간 설정 완료신호의 활성화에 응답하여 상기 입력 클럭 신호와 상기 피드백 클럭 신호의 위상 비교 결과에 상응하는 제 2 제어 신호를 생성하도록 구성된 제어부; 및
상기 제 1 제어 신호에 응답하여 상기 딜레이 체인의 초기 지연시간을 설정하고, 상기 제 2 제어 신호에 응답하여 상기 딜레이 체인의 지연시간을 가변시키도록 구성된 시프트 레지스터를 포함하는 동기 회로.
제 9 항에 있어서,
상기 측정부는
상기 피드백 클럭 신호를 분주하여 분주 클럭 신호를 생성하도록 구성된 분주부,
상기 입력 클럭 신호와 상기 분주 클럭 신호의 위상차를 검출하여 상기 위상차 검출 신호를 생성하도록 구성된 위상차 검출부, 및
상기 위상차 검출 신호와 상기 분주 클럭 신호에 응답하여 상기 초기 지연시간 설정 완료신호를 생성하도록 구성된 초기 지연시간 설정 완료신호 생성부를 포함하는 동기 회로.
제 9 항에 있어서,
상기 초기 지연시간 설정부는
상기 위상차 검출 신호에 응답하여 발진 동작을 수행함으로써 상기 제 1 제어 신호를 생성하도록 구성된 오실레이터(Oscillator)를 포함하는 동기 회로.
제 9 항에 있어서,
상기 초기 지연시간 설정부는
상기 위상차 검출 신호의 펄스 폭에 해당하는 구간 내에서 일정 시차를 두고 생성되는 발진 신호들을 상기 제 1 제어 신호로서 출력하도록 구성되는 동기 회로.
제 12 항에 있어서,
상기 일정 시차와 상기 딜레이 체인의 단위 지연시간이 실질적으로 동일한 동기 회로.
제 9 항에 있어서,
상기 시프트 레지스터는
상기 제 2 제어 신호에 응답하여 자신의 출력 신호를 한 자리 시프트시키고, 상기 제 1 제어 신호에 응답하여 상기 출력 신호를 두 자리 또는 그 이상 시프트시키도록 구성되는 동기 회로.
입력 클럭 신호와 피드백 클럭 신호에 응답하여 위상차 검출 신호 및 초기 지연시간 설정 완료신호를 생성하도록 구성된 측정부;
상기 위상차 검출 신호에 응답하여 제 1 제어 신호를 생성하도록 구성된 초기 지연시간 설정부;
상기 초기 지연시간 설정 완료신호의 활성화에 응답하여 상기 입력 클럭 신호와 상기 피드백 클럭 신호의 위상 비교 결과에 상응하는 제 2 제어 신호 또는 제 3 제어 신호를 생성하도록 구성된 제어부;
상기 입력 클럭 신호를 지연시켜 출력하도록 구성된 제 1 딜레이 체인;
상기 제 3 제어 신호에 응답하여 상기 제 1 딜레이 체인의 출력 신호를 지연시켜 출력하도록 구성된 제 2 딜레이 체인; 및
상기 제 1 제어 신호에 응답하여 상기 제 1 딜레이 체인의 초기 지연시간을 설정하고, 상기 제 2 제어 신호에 응답하여 상기 제 1 딜레이 체인의 지연시간을 가변시키도록 구성된 시프트 레지스터를 포함하는 동기 회로.
제 15 항에 있어서,
상기 측정부는
상기 피드백 클럭 신호를 분주하여 분주 클럭 신호를 생성하도록 구성된 분주부,
상기 입력 클럭 신호와 상기 분주 클럭 신호의 위상차를 검출하여 상기 위상차 검출 신호를 생성하도록 구성된 위상차 검출부, 및
상기 위상차 검출 신호와 상기 분주 클럭 신호에 응답하여 상기 초기 지연시간 설정 완료신호를 생성하도록 구성된 초기 지연시간 설정 완료신호 생성부를 포함하는 동기 회로.
제 15 항에 있어서,
상기 초기 지연시간 설정부는
상기 위상차 검출 신호에 응답하여 발진 동작을 수행함으로써 상기 제 1 제어 신호를 생성하도록 구성된 오실레이터(Oscillator)를 포함하는 동기 회로.
제 15 항에 있어서,
상기 초기 지연시간 설정부는
상기 위상차 검출 신호의 펄스 폭에 해당하는 구간 내에서 일정 시차를 두고 생성되는 발진 신호들을 상기 제 1 제어 신호로서 출력하도록 구성되는 동기 회로.
제 18 항에 있어서,
상기 일정 시차와 상기 제 1 딜레이 체인의 단위 지연시간이 실질적으로 동일한 동기 회로.
제 15 항에 있어서,
상기 시프트 레지스터는
상기 제 2 제어 신호에 응답하여 자신의 출력 신호를 한 자리 시프트시키고, 상기 제 1 제어 신호에 응답하여 상기 자신의 출력 신호를 두 자리 또는 그 이상 시프트시키도록 구성되는 동기 회로.