KR101331442B1

KR101331442B1 - 듀티 싸이클 보정기능이 루프 내에 내장된 지연고정루프

Info

Publication number: KR101331442B1
Application number: KR1020120071347A
Authority: KR
Inventors: 박홍준; 임지훈
Original assignee: 포항공과대학교 산학협력단; 에스케이하이닉스 주식회사
Priority date: 2012-06-29
Filing date: 2012-06-29
Publication date: 2013-11-21
Also published as: US8803577B2; US20140002155A1

Abstract

본 발명은 지연고정루프(Delay Locked Loop, DLL)에 관한 것으로, 특히 지연고정루프 출력신호의 듀티 싸이클을 보정하는 회로를 지연고정루프 내에 포함시키고, 듀티 싸이클 보정 동작과 지연고정루프의 락킹(locking) 동작에 한 개의 지연회로(delay line)가 공통적으로 사용되게끔 지연고정루프에 관한 것이다.

Description

듀티 싸이클 보정기능이 루프 내에 내장된 지연고정루프 {delay locked loop with a loop-embedded duty cycle corrector}

본 발명은 지연고정루프(Delay Locked Loop, DLL)에 관한 것으로, 특히 지연고정루프 출력신호의 듀티 싸이클을 보정하는 회로를 지연고정루프 내에 포함시키고, 듀티 싸이클 보정 동작과 지연고정루프의 락킹(locking) 동작에 한 개의 지연회로(delay line)가 공통적으로 사용되게끔 하는 지연고정루프에 관한 것이다.

반도체 회로 기술에 있어서 클럭(clock)신호는 시스템이나 회로에서 동작 타이밍을 서로 맞추기 위한 기준으로 사용된다. 회로나 시스템 외부로부터 입력되는 클럭신호가 내부에서 사용될 때는 내부 회로에 의한 시간 지연(clock skew)이 필연적으로 발생되는데, 이러한 시간 지연을 보상하여 외부 클럭과 동일한 위상을 가지는 내부 클럭신호가 필요하게 되는데 이를 위해서는 지연고정루프(Delay Locked Loop, DLL)나 위상고정루프(Phase Locked Loop, PLL)와 같은 회로 기술들이 사용된다.

지연고정루프는 위상고정루프(PLL)에 비해 잡음(noise)의 영향을 덜 받는 경향이 있어 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 동기식 반도체 메모리에서 널리 사용되고 있다.

한편, 반도체 기술의 발달에 따라 소자의 크기가 작아지고 이와 비례하여 소자의 동작 속도는 점점 빨라지고 있다. 이러한 고속화는 회로에 입력되는 클럭신호 자체에도 왜곡이 있게 되어 결과적으로는 클럭신호의 듀티 싸이클이 50%에서 벗어나는 현상을 빈번하게 발생시키는 요인이 되었다. 이 현상은 클럭신호의 상승 엣지 시각 및 하강 엣지 시각을 모두 동작 기준으로 삼아 동작하는 DDR(Double Data Rate) 시스템에서는 오동작을 일으킬 수 있다. 이러한 문제점은 도 1에 나타낸 것처럼, 대개 지연고정루프에다 듀티 싸이클 보정회로 (duty cycle corrector, DCC)를 부가함에 의해 극복하고 있다.

그러나 듀티 싸이클 보정회로의 부가는 다른 문제점도 야기한다. 듀티 싸이클 보정회로에는 도 1에 도시되지는 않았지만 대개 지연회로가 내장되어 있는데, 이는 지연고정루프(10)내부의 복제 지연회로(17) 더불어서 전력소모의 증가 및 칩 면적이 증가되는 문제점이 가져오게 된다. 한편, 지연고정루프(10)에서는 입력신호(RefCLK)가 고주파인 경우, 입력신호(RefCLK)의 듀티 싸이클이 50%에서 벗어나게 되면 도 2에 나타낸 것처럼, 여러 지연회로를 통과하는 도중에 신호가 소멸하는 경우도 발생한다. 이는 지연회로를 구성하는 CMOS 로직회로에서 NMOS 회로와 PMOS 회로의 구동세기가 서로 다르기 때문에 생겨나는 현상이다. 이 현상으로 인해 지연고정루프에 입력되는 입력신호의 동작 가능 최대 주파수가 제약되는 문제점 또한 지니고 있기도 하다.

본 발명이 이루고자 하는 기술적 과제는 지연고정루프 회로의 내부에다 듀티 싸이클 보정회로를 넣어, 종래의 회로 기술에 비해 전력소모가 적고 칩의 면적 또한 줄어드는 회로를 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 지연고정루프의 피드백 경로에 듀티 싸이클을 보정하는 회로부를 위치시켜, 보정된 결과를 지연고정루프의 입력 클럭신호와 출력 클럭신호의 위상과 및 듀티 싸이클을 비교, 검출하는 회로부에 제공할 수 있게 함으로써, 보다 효율적인 지연고정루프 회로를 제공하는데 있다.

상기 기술적 과제를 이루기 위한 본 발명의 일실시 예는, 입력 클럭신호의 듀티 싸이클을 조절하여 출력 클럭신호로 내보내는 지연고정루프에 있어서, 상기 입력 클럭신호의 위상 및 듀티 싸이클을 검출하는 위상 및 듀티 싸이클 검출부; 상기 듀티 싸이클을 보정하는 듀티 싸이클 보정부; 상기 지연고정루프의 락(lock)을 검출하고, 검출 결과에 대응하는 이진 제어코드를 발생하는 제어 신호 발생부; 상기 이진 제어코드에 의해 상기 듀티 싸이클 보정부의 출력을 일정시간 지연하고, 그 듀티 싸이클을 튜닝하고, 그 위상을 믹싱하는 지연회로;를 포함하되, 상기 위상 및 듀티 싸이클 검출부, 상기 듀티 싸이클 보정부, 상기 제어 신호 발생부 및 상기 지연회로는 피드백 루프를 형성하는 것을 특징으로 하는 듀티 싸이클 보정기능이 루프 내에 내장된 지연고정루프인 것을 특징으로 한다.

본 발명에서는 듀티 싸이클 보정회로가 지연고정루프에 내장됨으로써 종래의 지연고정루프에 포함되던 복제 지연회로를 제거되어, 전력소모와 칩 면적이 줄어드는 장점이 있다.

본 발명에서는 듀티 싸이클 보정회로가 지연고정루프의 내부의 지연회로 직전에 위치되어 지연고정루프에 입력되는 클럭신호의 동작 가능한 주파수와 듀티 싸이클의 범위가 최대로 증가되는 장점이 있다.

본 발명에서는 지연고정루프 내의 피드백 경로에 듀티 싸이클을 보정하는 회로부가 위치하여, 보정된 결과 지연고정루프의 입력 클럭신호와 출력 클럭신호의 위상과 및 듀티 싸이클을 비교, 검출하는 회로부에 반영되므로 보다 효율적인 지연고정루프 동작이 될 수 있는 장점이 있다.

도 1은 종래의 듀티 싸이클 보정회로 및 지연고정루프의 예를 나타내는 블록도이다.
도 2는 입력 클럭신호가 지연회로를 통과하면서 듀티가 왜곡되는 것을 보여주는 파형도 및 블록도이다.
도 3은 본 발명에 따른 듀티 싸이클 보정 동작을 포함한 지연고정루프의 블록도이다.
도 4는 도 3에 도시된 위상 및 듀티 싸이클 검출부의 일 실시예를 나타낸 상세 회로도이다.
도 5는 도 3에 도시된 제어 신호 발생부의 일 실시예를 나타낸 상세 회로도이다.
도 6는 도 5에 도시된 코스 락 검출기의 동작을 나타낸 파형도이다.
도 7은 도 3에 도시된 지연회로의 하나의 실시 예를 나타낸 상세 회로도이다.
도 8은 도 6에 도시된 제1, 2, 3 및 제4 코스지연회로의 세부 회로도이다.
도 9는 기존의 코스-파인 형태의 지연회로의 코드 값 증가에 따른 파형도이다.
도 10은 기존의 Seamless boundary switching 기법의 지연회로의 코드 값 증가에 따른 파형도이다.
도 11은 코스락 동작 동안에 제어 코드가 증가함에 따른 각각의 코스제어 코드(CD1, CD2, CD3, CD4)의 변화 및 하프 클럭신호(hfCLK), 제3 코스지연회로와 제4 코스지연회로 출력 클럭신호(Mix1, Mix2)가 거치게 되는 CDU(Coarse Unit Delay)의 개수를 정리한 표이다.
도 12는 코스 락 동작 동안에 제어 코드가 증가함에 따른 각각의 코스제어 코드(CD1, CD2, CD3, CD4)의 변화를 보여주는 파형도이다.
도 13은 코스 락 동작 동안에 제어 코드가 증가함에 따른 하프 클럭신호(hfCLK)와 제3 코스지연회로 및 제4 코스지연회로의 출력 클럭신호(Mix1, Mix2)가 거치게 되는 총 단위 코스 지연회로 개수의 변화를 보여주는 파형도이다.
도 14는 도 7에 도시된 파인 위상믹서회로의 세부 회로도이다.
도 16은 도 14에서 '41a'로 표시된 웨이티드 인버터의 세부 회로도이다.
도 17은 도 14에 도시된 파인 위상믹서회로의 동작을 보여주는 파형도이다.
도 15는 도 7에 도시된 듀티 싸이클 파인 튜닝 회로의 세부 회로도이다.
도 18는 DLL 출력 클럭신호(FbCLK)가 외부 클럭신호(RefCLK)에 대해 한 주기만큼 지연되어 동기화되는 파형도와 이 때 제어 신호 변화의 시뮬레이션 결과이다.
도 19은 제1, 제2 와 제3 코스지연회로 제어신호의 합과 제1, 제2 와 제4 코스지연회로의 제어신호의 합, 및 제1 코스지연회로 제어신호 값의 시뮬레이션 결과이다.

이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하도록 한다.

도 3은 본 발명을 나타내는 블록도로서, 입력 클럭신호(RefCLK)를 받아서 듀티 싸이클이 50%로 보정된 출력 클럭신호(FbCLK)를 생성하는 기능을 하며, 그 구성은 위상 및 듀티 싸이클 검출부(100), 듀티 싸이클 보정부(200), 제어신호 발생부(300) 및 지연회로(400)로 되어있다. 듀티 싸이클 보정부(200)는 입력 클럭신호(RefCLK)를 받아서 듀티 싸이클이 50% 부근인 클럭신호(CLKin)을 출력한다. 이를 위해 듀티 싸이클 보정부(200)에는 2분주 회로(210), 엣지 결합기(230) 및 먹스(MUX, 250)가 포함된다.

엣지 결합기(230)는 입력 클럭신호(RefCLK) 및 지연회로(400)으로부터 발생된 하프 클럭신호(hfCLK)가 입력되고, 입력 클럭신호(RefCLK)의 상승 엣지 시각에 상승하고 하프 클럭신호(hfCLK)의 상승 엣지 시각에 하강하는 출력신호(DCC_OUT)를 생성한다.

하프 클럭신호(hfCLK)는 지연회로(400)에 의해 입력 클럭신호(RefCLK)가 일정 시간 지연된 신호로서 주기가 입력 클럭신호(RefCLK)와 같은 주기(Tref)를 가진다. 지연고정루프 회로의 루프동작에 의해, 하프 클럭신호(hfCLK)의 상승 엣지 시각은 입력 클럭신호(RefCLK)의 상승 엣지 시각에 대해 절반 주기(0.5Tref)만큼 지연되도록 조정된다. 따라서, 엣지 결합기(230) 출력신호(DCC_OUT)의 듀티 싸이클은 입력 클럭신호(RefCLK)의 듀티 싸이클과 무관하게 50% 정도로 조정된다.

2분주 회로(210)는 입력 클럭신호(RefCLK)의 동작 가능한 주파수를 최대로 증가시키기 위한 것으로, 지연고정루프의 동작 초기에 코스 락(coarse lock)이 이루어지지 않은(C_Lock='0') 시간 동안에는 지연고정루프 입력단자에 입력 클럭신호(RefCLK) 대신에 이를 2분주한 신호(div2)를 연결하여 지연고정루프를 동작시킨다. 여기서 2분주된 신호(div2)는 그 주파수가 입력 클럭신호(RefCLK)의 주파수보다 2배 낮지만, 그 듀티 싸이클은 입력 클럭신호(RefCLK)의 듀티 싸이클과는 무관하게 50%로 보장된다.

지연고정루프 동작 초기의 코스 락이 이루어 지지 않은 (C_Lock='0') 시간 동안에는, 지연고정루프 출력 클럭신호(FbCLK)의 상승 엣지 시각과 2분주 회로(210) 출력 클럭신호(div2)의 하강 엣지 시각이 일치하도록 지연고정루프가 동작한다. 그리하여 두 엣지 시각이 일치하면 코스 락 동작이 완료되고 코스 락 신호(C_Lock)가 '1'이 된다. 이 때, 지연회로(delay line, 400)의 전체 지연시간은 2분주 회로(210) 출력 클럭신호(div2) 주기(2Tref)의 0.5배가 되며, 이는 입력 클럭신호(RefCLK) 주기(Tref)와 같다. 따라서, 하프 클럭신호(hfCLK)가 지연회로(400) 입력신호(CLKin)에 대해 가지는 지연시간은 입력 클럭신호(RefCLK) 주기(Tref)의 0.5배가 된다. 이는 지연회로(400)의 센터 탭(center tap) 위치에서 하프 클럭신호(hfCLK)를 추출하기 때문이다.

본 발명의 명세서 전반에 걸쳐 사용되는 '코스(coarse)'라는 용어의 의미는 '파인(fine)'이라는 용어의 의미와 대응되는 것으로서, '거친(coarse) 회로동작'을 의미하며, 회로의 설계자가 원하는 결과를 개략적으로 얻기 위한 것이며, 이 동작 이후에는 대개'정교한(fine) 회로동작'이 반복적으로 이루어져 회로의 설계자가 원하는 회로동작의 결과에 보다 정밀하게 다가가는 다단계 동작을 말한다. 이러한 다단계 동작은 한 번의 회로동작에 의해 회로의 설계자가 원하는 결과를 얻기가 곤란할 때, 이중으로 나누어 동작하게끔 하는 것으로, 이하, 모두 이와 같은 뜻으로 사용된다.

코스 락(coarse lock) 동작이 완료되어 C_Lock 신호가 '1'로 바뀐 후에는, 지연고정루프는 입력 클럭신호(RefCLK)의 상승 엣지 시각과 출력 클럭신호(FbCLK)의 상승 엣지 시각이 같아지도록 동작한다. 이 때, 듀티 싸이클 보정회로(200)의 먹스(MUX) 동작에 의해 엣지 결합기(230) 출력 클럭신호(DCC_Out)가 지연회로(400)의 입력 클럭신호(CLKin)로 사용된다.

입력 클럭신호(RefCLK)의 듀티 싸이클이 50%에서 차이가 많이 날 경우에도 코스 락이 완료된 시점에서는, 하프 클럭신호(hfCLK)가 지연회로(400) 입력신호(CLKin)에 대하여 가지는 지연시간이 입력 클럭신호(RefCLK) 주기(Tref)의 0.5배이기 때문에, 엣지 결합기(230) 출력신호(DCC_Out)의 듀티 싸이클은 50%로 유지된다. 이로 인해 입력 클럭신호(RefCLK)의 동작 가능한 주파수를 최대로 증가시키게 된다.

도 4에 도시한 바와 같이 위상 및 듀티 싸이클 검출부(100)는 코스(coarse) 위상 검출기(110)와 파인(fine) 위상 검출기(130), 및 듀티 싸이클 검출기(150)를 포함하여 구성된다. 코스 위상 검출기는 동작 초기의 코스 락(coarse lock)이 이루어 지지 않은 (C_Lock='0') 시간 동안에 출력 클럭신호(FbCLK)와 2분주된 신호(div2)의 위상을 비교하여 코스 업다운 신호(UPC, DNC)를 출력한다. 파인 위상 검출기(130)는 코스 락 동작이 완료되어 C_Lock 신호가 '1'로 바뀐 후에 입력 클럭신호(RefCLK)와 출력 클럭신호(FbCLK)의 위상을 비교하여 파인 업다운 신호(UPF, DNF)를 출력한다. 듀티 싸이클 검출기(150)에서는 출력 클럭신호(FbCLK)의 듀티가 50%보다 크고 작음을 비교하여 듀티 싸이클 업다운 신호(UPD, DND)를 출력한다.

제어신호 발생부(300)는 코스 락을 검출하는 기능, 클럭신호의 지연정보에 대응하는 지연코드를 발생하는 기능 및 클럭신호의 위상정보에 대응하는 위상코드를 발생하는 기능을 갖춘 회로이다. 이러한 기능들을 하기 위하여 제어신호 발생부(300)는, 도 5에 도시한 바와 같이 코스 락 검출기(310)와 지연 코드 발생부(330) 및 위상 코드 발생부(350)를 포함한다. 코스락 검출기(310)에서는 상기 위상 및 듀티 싸이클 검출부(100)의 출력신호인 코스 업다운 신호(UPC, DNC)를 입력받아 코스락 신호(C_Lock)를 생성한다. 지연 코드 발생부(330) 및 위상 코드 발생부(350)는 상기 위상 및 듀티 싸이클 검출부(100)의 출력신호인 업다운 신호(UPF, DNF, UPD, DND)를 입력받아 제어신호(Control_codes : CD1, CD2, CD3, CD4, PM, DCC_FT)를 생성한다.

본 발명의 상기 지연회로(400)는 동작 초기에 그 지연시간이 최소값을 가지도록 설정된다. 이 최소값은 입력 클럭신호(RefCLK)의 주기(Tref)보다 작아야 한다. 또 동작 초기에는 입력 클럭신호(RefCLK)를 2분주한 신호(div2)를 상기 위상 및 듀티 싸이클 검출부(100) 및 지연회로(400)의 입력으로 사용한다. 따라서, 지연고정루프의 클럭신호(FbCLK)와 상기 2분주된 신호(div2)는 그 주기가 지연고정루프 입력 클럭신호(RefCLK) 주기(Tref)의 2배가 되고 듀티 싸이클은 50%가 된다.

코스 락 검출기(310)의 동작은 도 6에 도시되었다. 동작 초기에 지연고정루프 출력 클럭신호(FbCLK)는 상기 2분주된 신호(div2)에 비해 입력 클럭신호(RefCLK)의 주기(Tref)보다 지연시간이 작다. 이는 동작 초기 지연회로(400)의 초기 값이 입력 클럭신호(RefCLK) 주기(Tref)보다 작게 설정되어 있기 때문이다.

따라서, 동작 초기에는 코스 위상 검출기(110) 출력신호(UPC, DNC)는 각각 '0'과 '1'이 되고, 코스 락 신호(C_Lock)는 '0'이 된다. 코스 락 신호(C_Lock)가 '0'인 시간 구간에서는 도 5의 지연 코드 발생부(330)는 지연회로(400)의 지연시간이 시간에 대해 계속하여 증가하게끔 이에 대응되는 제어신호(Control_codes)들을 발생시킨다. 따라서, 지연고정루프 출력 클럭신호(FbCLK)의 2분주된 신호(div2)에 대한 지연시간이 점차 증가하여 입력 클럭신호(RefCLK) 주기(Tref)과 같아지면, 코스 위상 검출기(110) 출력신호(UPC, DNC)는 각각 '1'과 '0'으로 변하고 코스 락 신호(C_Lock)는 '1'로 변한다. 이때 상기 지연회로(400)의 입력신호(CLKin)에 대한 출력신호(FbCLK)의 지연시간은 상기 DLL 입력 클럭신호(RefCLK) 주기(Tref)와 같게 되고, 하프 클럭신호(hfCLK)의 입력신호(CLKin)에 대한 지연시간은 주기(Tref)의 0.5배와 같게 된다.

코스락 신호(C_Lock)가 '1'이 되면, 도 3의 지연회로(400)의 입력 신호(CLKin)로 엣지결합기(230) 출력신호(DCC_Out)을 사용한다. 이 엣지결합기(230) 출력신호(DCC_Out)는 입력 클럭신호(RefCLK)와 주파수는 같고 듀티 싸이클만 다르다. 또 코스 락 신호(C_Lock)가 '1'이 되면, 도 5의 지연 코드 발생부(330)는 파인 위상 검출기(130) 출력신호(UPF, DNF)를 이용하여 제어신호들(Control_codes)을 발생시킨다. 파인 위상 검출기(130)는 입력 클럭신호(RefCLK)와 DLL 출력 클럭신호(FbCLK)의 위상을 비교하여 업다운 신호(UPF, DNF)를 출력한다. 그리하여 코스 락 신호(C_Lock)가 '1'로 변한 직후에는 입력 클럭신호(RefCLK)에 대한 출력 클럭신호(FbCLK)의 지연시간은 대체로 Tref과 같고 출력 클럭신호(FbCLK)의 듀티 싸이클은 대체로 50% 정도로 된다.

코스락 신호(C_Lock)가 '1'이 되면, 도 5의 위상코드 발생부(350)는 듀티 싸이클 검출기(150) 출력신호(UPD, DND)를 이용하여 듀티 싸이클 제어코드(DCC_FT)를 출력시킨다.

지연고정루프에 구비된 지연회로(400)는 도 7에 도시되어 있다. 지연회로(400)는 출력 클럭신호(CLKin)와 제어신호 발생부(300)의 제어신호 출력(도3의 Control_codes)을 입력으로 받아 제어신호에 규정된 값만큼 입력 클럭신호(CLKin)를 지연시킨 다음, 출력 클럭신호(FbCLK)로 내보낸다. 이 때, 입력 클럭신호(CLKin)로부터 출력 클럭신호(FbCLK)의 지연시간의 절반에 해당하는 하프 클럭신호(hfCLK)도 생성한다.

이러한 동작을 수행하기 위해 지연회로(400)는 제1, 2, 3 및 제4 코스 지연회로(410~440)와 듀티 싸이클 파인 튜닝회로(450), 및 파인 위상믹서회로(470)로 구성된다. 동작 초기에 코스 락 신호(C_Lock)가 '0'일 때에는 파인 위상믹서회로(470)의 지연시간은 거의 '0'에 가까운 최소값으로 설정되고, 코스 락 신호(C_Lock)가 '1'이 되면 지연회로(400)의 전체 지연시간의 대체로 10% 이내 범위에서 조정된다.

코스 락 신호(C_Lock)가 '0'일 때에는, 제1 코스지연회로(410)의 지연시간은 지연회로(400)의 전체 지연시간의 대체로 절반값으로 조정된다. 코스락 신호(C_Lock)가 '1'로 바뀐 직후에는, 지연회로(400)의 전체 지연시간이 입력 클럭신호(RefCLK) 주기(Tref)와 같으므로 상기 제1 코스지연회로(410) 출력신호(hCLK)의 지연시간은 입력신호(CLKin)에 대한 지연시간으로부터 대체로 Tref의 0.5배가 된다. 제1 코스지연회로(410) 출력신호(hCLK)는 듀티 싸이클 파인 튜닝 회로(450)를 거쳐 하프 클럭신호(hfCLK)로 출력된다.

도 7의 제1 코스지연회로(410)와 제2 코스지연회로(420)는 도 8에 보인대로 각각 256개의 코스 지연 단위(CDU, Coarse Delay Unit)를 직렬로 연결한 형태를 가진다. 제3 코스지연회로(430)와 제4 코스지연회로(440)도 이와 같은 형태로서 CDU의 개수가 각각 16개로 구성된다. 물론 CDU의 개수는 필요에 따라 적절히 증감될 수 있는 것이며, 회로의 구체적인 형태도 변형 실시 가능하다. 편의상 듀티 싸이클 파인튜닝회로(450)의 써모 제어코드는 "DCC_FT"로, 파인(fine) 위상믹서회로(470)의 써모 제어코드는 "PM"으로 표시되어 있다. 도 8에 보인 코스 지연회로는 그 제어코드 CDm<0:N>로 써모코드(Thermometer Code)를 사용하며, CDm<0:N> 코드 값이 '1111...1'일 경우는 도 8의 코스 지연회로 입력(CIN)이 먹스(MUX : Multiplexer)를 바로 통과하여 코스 지연회로 출력(COUT)으로 연결되므로 상기 코스 지연회로의 지연시간은 최소값이 된다. 이 때 코스 지연회로 입력(CIN)은 첫째단 CDU만 통과하고 더 이상의 CDU는 통과하지 않는다.

CDm<0:N> 코드 값이 '0111...1'일 때에는 지연시간이 코스 지연회로 입력(CIN)이 첫 번째 CDU와 먹스를 통과하여 코스 지연회로 출력(COUT)에 연결되므로, 코스 지연회로의 지연시간은 CDm<0:N> 코드값이 '1111...1'일 때의 지연시간에 비해 1 CDU 지연시간 만큼 증가한다. 1 CDU 지연시간은 도 8에 도시된 회로의 경우에는 두 개의 낸드 게이트의 전파지연시간에 해당한다.

CDm<0:N> 코드 값이 '0000...0'일 때에는 코스 지연회로의 지연시간이 최대가 되어 CDm<0:N> 코드 값이 '1111...1'일 경우에 비해 N+1배의 CDU 시간만큼 증가한다.

기존의 코스-파인(Coarse-Fine)으로 나누어진 지연회로의 경우에는 도 9에 도시된 바와 같이 파인코드의 가장자리값(boundary)에서 코스값으로 캐리(Carry)가 넘어갈 때 지연시간이 선형적이지 못한 부분이 발생한다. 즉, 파인 지연회로가 최대값의 지연시간을 가지게 되면 지연시간을 늘리기 위해 코스 지연회로의 지연시간을 한 개의 단위 코스 지연시간만큼 늘리고 파인 지연회로의 지연시간을 최소값으로 줄인다. 이 때 발생하는 지연시간 증가값이 그동안 파인 코드를 증가시키면서 발생했던 단위 파인 지연시간 증가값과는 다르기 때문에 도 9에 도시한 바와 같이 지연시간이 선형적이지 못한 부분이 발생한다. 이는 곧 지연고정루프의 지연회로가 단위 코드 변화에 대해 균일하지 못하게 지연시간이 증가하게 되고 지터(jitter)가 커지는 현상이 발생한다.

이를 해결하기 위해 본 발명에서는 지연회로(400)의 제3 코스지연회로(430)와 제4 코스지연회로(440) 및 파인 위상믹서회로(470)는 이중 코스지연회로를 사용한 매끄러운 코드 가장자리 전환 기법(seamless boundary switching)을 사용하였다. 도 10에 이 기법을 사용한 코스-파인 코드에 대한 지연시간 그래프를 도시하였다. 예를 들어, 제3 코스지연회로 출력 클럭신호(Mix1)보다 제4 코스지연회로 출력 클럭신호(Mix2)가 한 개의 단위 코스 지연시간만큼 더 지연된 상태일 경우를 가정한다. 이때는 지연고정루프 출력 클럭신호(FbCLK)의 지연시간을 늘리기 위해서는 파인 위상믹서회로(470)에서 제3 코스지연회로(430) 출력 클럭신호(Mix1)보다 제4 코스지연회로 출력 클럭신호(Mix2)에 가중치를 더 두면 된다. 파인 위상믹서회로(470)에서 모든 가중치를 제4 코스지연회로(440) 출력 클럭신호(Mix2)에 두게 되었을 때 지연시간을 계속해서 늘리려면 다음과 같이 하면 된다. 제3 코스지연회로 출력 클럭신호(Mix1)의 지연시간을 두 개의 단위 코스 지연시간만큼 더 지연시킴으로써 제4 코스지연회로 출력 클럭신호(Mix2)보다 한 개의 단위 코스 지연시간만큼 더 지연된 상태로 만든 뒤, 파인 위상믹서회로(470)에서 가중치를 점차적으로 제3 코스지연회로 출력 클럭신호(Mix1)에 두면서 지연시간을 늘릴 수 있다. 앞서 말한 파인코드의 가장자리값(boundary)에서 코스 값으로 캐리(Carry)가 넘어가는 부분이 바로 제3 코스지연회로 출력 클럭신호(Mix1)의 지연시간을 두 개의 단위 코스지연시간만큼 늘리는 순간이 된다. 이 때 모든 가중치를 제4 코스지연회로 출력 클럭신호(Mix2)에 둔 상태이기 때문에 지연고정루프 출력 클럭신호(FbCLK)에서 지터가 발생하지 않아 기존의 코스-파인 지연회로의 파인 코드 가장자리에서 발생하는 지터를 해결한 매끄러운 코드 가장자리 전환 기법(seamless boundary switching)이 된다.

도 11에 코스 락 동작 동안에 제어 코드가 증가함에 따른 각각의 코스제어 코드(CD1, CD2, CD3, CD4)의 변화 및 하프 클럭신호(hfCLK), 제3 코스지연회로와 제4 코스지연회로 출력 클럭신호(Mix1, Mix2)가 거치게 되는 CDU(Coarse Unit Delay)의 개수를 표로 정리하였다. 하프 클럭신호(hfCLK)가 전체 지연회로의 절반 정도 지연된 상태를 유지하기 위하여 하프 클럭신호 앞단의 코스 지연회로, 예컨대 여기서는 제1 코스지연회로(410)와 뒷단의 코스지연회로(제2, 제3 및 제4 코스지연회로)의 지연시간을 비슷하도록 설정한다. 이를 위해 다음 순서와 같이, 먼저 제1 코스지연회로(410)와 제3(430) 혹은 제4 코스지연회로(440)를 번갈아서 지연시간을 늘리되, 1-3-1-4-1-3-1-4의 순서로 행한다. 이 숫자는 각 코스지연회로를 의미한다.

이를 보다 구체적으로 설명하면, 지연 시간을 증가시킬 때 hCLK를 기준으로 앞 단인 제1 코스지연회로(410)의 딜레이와, 뒷 단인 제2 및 제3 코스지연회로의 합(合) 딜레이, 혹은 제2 및 제4 코스지연회로의 합(合)딜레이가 서로 비슷하도록 하여, hfCLK 신호로 하여금 Center Tap 정보를 가질수 있도록 하며, 이는 듀티 싸이클 보정 동작에 필요하다.

이 때, 제3과 제4 코스지연회로가 딜레이가 점점 증가되면, 각각이 지연회로 길이의 절반만큼까지 지연된 상태, 즉 Seamless code lock 상태가 된다. 예를 들어 이 제3 코스지연회로가 최소 딜레이부터 5ns까지 지연시킬 수 있는 능력이 지닌다고 할 때, 2.5ns 만큼 지연시킨 경우는 지연회로 길이의 절반만큼 딜레이 된 상태에 있게 된다.

이렇게 Seamless code lock이 되기 전까지는 제2 코스지연회로는 최소 딜레이로 고정시켜놓은 상태에서 제1 코스지연회로를 한번 증가시킨 다음, 제3 혹은 제4 코스지연회로를 한번 증가시킴으로써 hfCLK이 절반정도 딜레이에 위치할 수 있게 된다.

이제 앞서 설명한 Seamless code lock이 되었을 경우는 제3과 제4 코스지연회로를 고정시킨 상태에서 제1 코스지연회로의 딜레이를 한번 증가시킨 다음에 제2 코스지연회로를 증가시킴으로써 다시 hfCLK이 절반정도 딜레이에 위치할 수 있게 된다. 이 순서를 각 코스지연회로의 순번을 따서 표시하면 이번에는 "1-2-1-2-1-2-1-2- ...."와 같이 표기할 수 있다.

앞서 설명한 모든 회로 동작은 코스 락에 관한 내용으로, Seamless code lock 상태 까지만 제3 및 제4 코스지연회로를 증가시키는 것은 코스 락이 완료된 뒤에 제3 및 제4 코스지연회로를 사용하여 매끄러운 코드 가장자리 전환 기법(Seamless Boundary Switching)을 할 때 딜레이를 위아래로 최대 여분을 두기 위해서이다.

결국, 코스 락 동작 동안 제3 코스지연회로(430)와 제4 코스지연회로(440)는 최대 각각의 절반 지연회로 길이만큼까지 지연되어, 코스 락이 끝난 뒤 제3 코스지연회로(430), 제4 코스지연회로(440) 및 파인 위상믹서회로(470)를 이용한 매끄러운 코드 가장자리 전환 기법(seamless boundary switching)을 할 때 지연시간을 위아래로 가장 큰 범위를 두게 된다. 제3 코스지연회로(430)와 제4 코스지연회로(440)가 각각의 절반 지연회로 길이만큼 지연된 후에는 제2 코스지연회로(420)가 제1 코스지연회로(410)와 번갈아서 지연시간을 늘려나감으로써 "1-2-1-2-1-2-1-2- ...."의 순번으로 코스지연회로가 동작하면 하프 클럭신호(hfCLK)가 DLL 출력 클럭신호(FbCLK)의 절반가량 지연된 상태가 유지된다.

도 12에는 코스 락 동작 동안에 제어 코드가 증가함에 따른 각각의 코스 제어코드(CD1, CD2, CD3, CD4)의 변화를 보여주는 파형도가 도시되어 있다. 매끄러운 코드 가장자리 전환 기법(seamless boundary switching)을 위해서 CD3, CD4는 항상 서로 1 CDU(Coarse Delay Unit)만큼 지연코드 차이가 나며 증가할 때 2 CDU 만큼 증가한다. 제3 코스지연회로(430)와 제4 코스지연회로(440)가 각각 지연회로 길이의 절반만큼까지 지연된 순간을 Seamless Code Lock으로 표시하였다. 이때부터는 CD3, CD4는 변화하지 않으며 대신 CD2가 CD1과 번갈아서 증가하는 것을 볼 수 있다.

도 13에 코스 락 동작 동안에 제어 코드가 증가함에 따른 하프 클럭신호(hfCLK)와 제3 코스지연회로(430) 및 제4 코스지연회로(440)의 출력 클럭신호(Mix1, Mix2)가 거치게 되는 총 단위 코스 지연회로 개수의 변화를 보여주는 파형도가 도시되어 있다. 하프 클럭신호(hfCLK)의 경우에 CD1과 같으며 제3 코스지연회로 출력 클럭신호(Mix1)는 'CD1+CD2+CD3', 제4 코스지연회로 출력 클럭신호(Mix2)는 'CD1+CD2+CD4'가 된다. Seamless Code Lock이 되기 전까지는 Mix1과 Mix2가 서로 1 CDU 차이를 유지하며 번갈아서 증가하는 것을 볼 수 있고 Seamless Code Lock이 된 후에는 1 CDU 차이를 유지한 채 동시에 증가하는 것을 볼 수 있다. Seamless Code Lock의 이전과 이후에 모두 hfCLK이 절반 지연시간을 유지하며 증가하는 것을 볼 수 있다.

도 14에 파인 위상믹서회로(470)의 세부 회로도가 도시되어 있으며, 도 17에 동작 설명이 나타나 있다. 파인 위상믹서회로(470)는 두 개의 써모 제어 코드(S<0:N>, T<0:M>)에 따라서 두 단계에 걸쳐서 위상 믹싱동작을 수행한다. 이 두 개의 써모제어코드는 도 7에서는 편의상 "PM"으로 표시되었던 것임을 유의하여야 한다. 도 14에서 볼 수 있듯이 첫 번째 단에서는 서로 한 개의 단위 코스 지연시간만큼 시간차이가 나는 두 입력신호(Mix1, Mix2)가 N+1비트의 제어신호(S<0:N>)에 의해 믹싱되고, 1/(N+2) 개의 단위 코스 지연시간만큼 시간차이가 나는 두 개의 중간 클럭신호(drv1, drv2)를 생성한다. 두 번째 단에서는 두 개의 중간 클럭신호(drv1, drv2)가 M+1비트의 제어신호(T<0:M>)에 의해 믹싱되어 1/{{N+2}*{M+2}} 개의 단위 코스 지연시간만큼 해상도를 가지는 지연고정루프의 출력 클럭신호(FbCLK)를 생성한다.

도 16에 웨이티드 인버터(weighted inverter, 41a)의 세부 회로도가 도시되어 있다. 웨이티드 인버터(weighted inverter)란, 제어코드에 의해 그 구동력이 제어되는 회로를 통칭하는 반전 로직 회로를 대표적으로 말하는 것이다. 도 16에서 보듯이, 이 경우는 제어코드 (S<0:N>,'1') 등에 의해 턴-온되는 트랜지스터의 수가 가변되므로 결국 출력 신호 (drv1)가 가지는 구동력 또한 가변적이게 된다. 이를 달리 표현하면, 써모 제어 코드(S<0:N>,'1')에 따라서 제3 코스지연회로(430)의 출력 클럭신호(Mix1)에 가중치가 부여되어 중간 클럭신호(drv1)를 드라이빙하는 것이다. 나머지 웨이티드 인버터의 동작도 이와 동일하다.

도 15에 듀티 싸이클 파인 튜닝 회로(450)의 세부 회로도가 도시되어 있다. 듀티 싸이클 파인 튜닝 회로는 두 개의 써모(thermo) 제어 코드(S<0:N>, T<0:M>)에 따라서 두 단계에 걸쳐서 튜닝 동작을 수행한다. 이 두 개의 써모 제어코드는 도 7에서는 편의상 "DCC_FT"으로 표시되었던 것임을 유의하여야 한다. 두 개의 써모(thermo) 제어 코드(S<0:N>, T<0:M>)가 '0000...0'인 경우에는 NMOS 및 PMOS의 접합 커패시턴스(junction capacitance)에 영향 받지 않아 최소로 지연되며, 두 개의 써모(thermo) 제어 코드(S<0:N>, T<0:M>)가 '1111...1'인 경우에는 모든 NMOS 및 PMOS의 접합 커패시턴스(junction capacitance)의 영향 받기 때문에 최대로 지연된다.

도 18에 지연고정루프 출력 클럭신호(FbCLK)가 외부 클럭신호(RefCLK)에 대해 한 주기만큼 지연되어 동기화되는 파형도 및 이 때 제어 신호 변화에 대한 시뮬레이션 결과가 도시되어 있다. 코스 락 동작을 하는 동안에 제1 코스지연회로와 제3 혹은 제4 코스지연회로의 제어신호가 번갈아서 증가하는 것을 볼 수 있으며(둥근 원 부분), 이 경우에는 제2 코스지연회로의 제어신호 값은 '0'인 것을 볼 수 있는데 이는 도 19에서 CD2의 값이 '0'으로 유지되는 부분에 해당한다. 이는 매끄러운 코드 가장자리 전환 기법(seamless boundary switching)을 위해서 제3 코스지연회로와 제4 코스지연회로가 각각의 절반 지연회로 길이만큼 지연되기 전에 코스 락이 완료되었기 때문이다. 코스락이 된 순간부터 파인 코드가 변화하며, 최종적으로 지연고정루프가 락이 된 지점에서는 파인 코드가 한 비트가 올라갔다가 내려감을 반복하는 디더링(Dithering) 상태인 것을 확인할 수 있다.

도 19에 제1, 제2 와 제3 코스지연회로 제어신호의 합(Mix1 : CD1+CD2+CD3)과 제1, 제2 와 제4 코스지연회로의 제어신호의 합(Mix2 : CD1+CD2+CD4), 및 제1 코스지연회로 제어신호의 값(hfCLK : CD1)을 시뮬레이션한 파형도가 도시되어 있다. 이는 앞서 설명한 도 13의 파형도를 실제 시뮬레이션한 결과로써 앞서 설명한 바와 마찬가지로 하프 클럭신호가 절반 지연시간을 유지하며 지연회로의 지연시간을 증가시키며 코스 락 동작을 하는 것을 확인할 수 있다.

이상에서 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

100: 위상 및 듀티 싸이클 검출부 110: 코스 위상 검출기
130: 파인 위상 검출기 150: 듀티 싸이클 검출기
200: 듀티 싸이클 보정부(DCC) 210: 2분주 회로
230: 엣지 결합기 250: 먹스(MUX)
300: 제어 신호 발생부 310: 코스 락 검출기
330: 지연 코드 발생부 350: 위상 코드 발생부
400: 지연회로 450: 듀티 싸이클 파인 튜닝회로
410~440: 제1 내지 제4 코스 지연회로 470: 파인 위상믹서회로

Claims

입력 클럭신호의 듀티 싸이클을 조절하여 출력 클럭신호로 내보내는 지연고정루프에 있어서,
상기 입력 클럭신호의 위상 및 듀티 싸이클을 검출하는 위상 및 듀티 싸이클 검출부;
상기 듀티 싸이클을 보정하는 듀티 싸이클 보정부;
상기 지연고정루프의 코스 락(lock)을 검출하고, 검출 결과에 대응하는 이진 제어코드를 발생하는 제어 신호 발생부;
상기 이진 제어코드에 의해 상기 듀티 싸이클 보정부의 출력을 일정시간 지연하고, 그 듀티 싸이클을 튜닝하고, 그 위상을 믹싱하는 지연회로;를 포함하고,
상기 지연회로, 상기 듀티 싸이클 보정부 및 상기 지연회로의 순서로 피드백 루프를 형성하는 것을 특징으로 하는 듀티 싸이클 보정기능이 루프 내에 내장된 지연고정루프.
제1항에 있어서,
상기 듀티 싸이클 보정부의 상기 보정에 의해 상기 입력 클럭신호와 주파수는 같되 듀티 싸이클이 50% 정도인 클럭신호가 상기 듀티 싸이클 보정부에서 출력되는 것을 특징으로 하는 듀티 싸이클 보정기능이 루프 내에 내장된 지연고정루프.
제1항에 있어서 상기 듀티 싸이클 보정부는,
상기 입력 클럭신호로부터 2분주된 신호를 출력하는 2분주 회로;
상기 입력 클럭신호의 상승엣지나 하강엣지 가운데 최소한 하나 이상에 응답하는 신호를 출력하는 엣지 결합기; 및
상기 2분주회로의 출력 및 상기 엣지 결합기의 출력에 연결되고, 상기 제어신호 발생부의 출력에 의해 제어되는 먹스;를 포함하는 것을 특징으로 하는 듀티 싸이클 보정기능이 루프 내에 내장된 지연고정루프.
제1항에 있어서 상기 지연회로는,
상기 입력 클럭신호와 주파수는 같되 주기는 절반만큼 지연된 하프(half) 클럭신호를 출력하는 것을 특징으로 하는 듀티 싸이클 보정기능이 루프 내에 내장된 지연고정루프.
제3항에 있어서 상기 2분주회로는,
상기 지연고정루프가 동작을 시작하는 초기에 코스 락이 이루어지지 않은 동안에는 상기 2분주된 신호를 출력하되, 상기 2분주된 신호는 그 듀티 싸이클이 50%인 것을 특징으로 하는 듀티 싸이클 보정기능이 루프 내에 내장된 지연고정루프.
제3항에 있어서 상기 2분주회로는,
상기 지연고정루프가 동작을 시작하는 초기에 코스 락이 이루어지지 않은 동안에는, 상기 지연고정루프의 상기 출력 클럭신호의 변화엣지와 상기 2분주 회로에서 2분주된 출력클럭신호의 변화엣지가 일치하도록 동작하고, 그 결과로서 코스 락이 이루어지도록 하는 것을 특징으로 하는 듀티 싸이클 보정기능이 루프 내에 내장된 지연고정루프.
제6항에 있어서,
상기 코스 락이 이루어진 후에는, 상기 입력 클럭신호의 변화엣지와 상기 출력 클럭신호의 변화엣지가 서로 일치되는 것을 특징으로 하는 듀티 싸이클 보정기능이 루프 내에 내장된 지연고정루프.
제1항에 있어서 제어신호 발생부는,
코스 락을 검출하는 코스 락 검출기, 상기 입력 클럭신호의 지연정보에 대응하여 지연코드를 발생하는 지연코드 발생부 및 상기 입력 클럭신호의 위상정보에 대응하여 위상코드를 발생하는 위상 코드 발생부를 포함하는 것을 특징으로 하는 듀티 싸이클 보정기능이 루프 내에 내장된 지연고정루프.
제1항에 있어서 지연회로는,
상기 제어신호 발생부로부터 출력되는 이진 제어코드에 의해 신호의 지연 정도가 조절되는 복수 개의 코스지연회로, 상기 복수 개의 코스지연회로로부터 출력되는 클럭신호들의 위상을 믹싱하는 위상 믹서회로 및 상기 제어신호 발생부로부터 출력되는 이진 제어코드에 의해 듀티 싸이클이 조절되는 듀티 싸이클 파인 튜닝회로를 포함하는 것을 특징으로 하는 듀티 싸이클 보정기능이 루프 내에 내장된 지연고정루프.
제9항에 있어서 상기 위상 믹서회로는,
상기 제어신호 발생부로부터 출력되는 이진 제어코드에 의해 두 단계에 걸쳐서 위상 믹싱 동작을 수행하여 상기 지연고정루프의 출력 클럭신호의 해상도를 조절하는 것을 특징으로 하는 듀티 싸이클 보정기능이 루프 내에 내장된 지연고정루프.
제10항에 있어서,
상기 위상 믹서 회로의 위상 믹싱동작은 반전 로직 회로에 의해 이루어지되, 상기 제어신호 발생부로부터 출력되는 이진 제어코드에 의해 상기 반전 로직 회로의 구동력이 제어되는 특징을 가진 듀티 싸이클 보정기능이 루프 내에 내장된 지연고정루프.
제9항에 있어서 상기 듀티 싸이클 파인 튜닝회로는,
상기 제어신호 발생부로부터 출력되는 이진 제어코드에 의해 두 단계에 걸쳐서 튜닝 동작을 수행하여 상기 듀티 싸이클을 조절하는 것을 특징으로 하는 듀티 싸이클 보정기능이 루프 내에 내장된 지연고정루프.