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KR101150994B1 - 반도체장치 - Google Patents

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KR101150994B1
KR101150994B1 KR1020077013122A KR20077013122A KR101150994B1 KR 101150994 B1 KR101150994 B1 KR 101150994B1 KR 1020077013122 A KR1020077013122 A KR 1020077013122A KR 20077013122 A KR20077013122 A KR 20077013122A KR 101150994 B1 KR101150994 B1 KR 101150994B1
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KR
South Korea
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layer
conductive layer
transistor
conductive
element formation
Prior art date
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KR1020077013122A
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히로코 아베
미키오 유카와
료지 노무라
순페이 야마자키
유키에 네모토
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Publication date
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Abstract

본 발명은, 불휘발성이고 제작이 간단하고 추기가 가능한 반도체장치를 제공한다. 본 발명의 반도체장치는 복수의 트랜지스터와, 이 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 도전층과, 상기 복수의 트랜지스터 중 하나에 중첩하는 기억 소자, 및 안테나로서 기능하는 도전층을 포함한다. 기억 소자에서는, 제1 도전층과, 유기 화합물층 또는 상 변화층, 및 제2 도전층이 이 순서로 적층되어 있다. 안테나로서 기능하는 도전층과, 복수의 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 도전층이 동일 층 위에 제공되어 있다.
트랜지스터, 기억 소자, 도전층, 유기 화합물층, 상 변화층

Description

반도체장치{Semiconductor Device}
본 발명은 데이터의 송수신이 가능한 반도체장치 및 그의 제조방법에 관한 것이다.
근년, 절연 표면 위에 복수의 회로가 집적되어 다양한 기능을 가지는 반도체장치의 개발이 진행되고 있다. 또한, 제공된 안테나에 의해 무선으로 데이터의 송수신이 가능한 반도체장치의 개발이 진행되고 있다. 이와 같은 반도체장치는 무선 칩(ID 태그, IC 태그, IC 칩, RF(Radio Frequency) 태그, 무선 태그, 전자 태그, RFID(Radio Frequency Identification)라고도 불린다)라고 불리고, 이미 일부 시장에서 도입되고 있다.
기판 위에 집적된 다양한 회로로서, 데이터를 기억하는 기억회로(줄여서 "메모리"라고도 부른다)를 제공함으로써, 보다 고기능이고 부가가치가 높은 반도체장치를 제공할 수 있다. 기억회로로서는, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 마스크 ROM(Mask Read Only Memory), EPROM(Electrically Programmable Read Only Memory), EEPROM(Electrically Erasable and Programmable Read Only Memory), 플래시 메모리 등을 사용할 수 있다. 이들 중, DRAM 및 SRAM은 휘발성 기억회로이고, 전원을 오프하면 데이터가 소거되기 때문에, 전원을 온할 때마다 데이터를 기입할 필요가 있다. FeRAM은 불휘발성 기억회로로서, 강유전체층을 포함하는 용량 소자를 사용하고 있기 때문에, 제조공정이 증가하게 된다. 마스크 ROM은 간단한 구조이지만, 제조공정 중에 데이터를 기입할 필요가 있어, 데이터를 추기(追記)할 수 없다. EPROM, EEPROM, 플래시 메모리는 불휘발성 기억회로로서, 2개의 게이트 전극을 가지는 소자를 사용하고 있기 때문에, 제조공정이 증가하게 된다.
상기 실정을 감안하여, 본 발명은, 불휘발성이고, 제조가 간단하고, 추기가 가능한 기억회로를 포함하는 반도체장치 및 그의 제조방법을 제공한다.
본 발명에 따른 반도체장치는, 절연층 위에 제공된 트랜지스터, 이 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 도전층, 상기 트랜지스터에 중첩하는 기억 소자, 및 안테나로서 기능하는 도전층을 포함하고, 상기 기억 소자는 제1 도전층과, 유기 화합물층 또는 상 변화층, 및 제2 도전층이 이 순서로 적층된 소자이며, 안테나로서 기능하는 상기 도전층과 복수의 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 도전층은 동일 층상에 제공되어 있다.
본 발명에 따른 반도체장치는, 절연층 위에 제공된 트랜지스터, 이 트랜지스터에 중첩하는 기억 소자, 및 안테나로서 기능하는 도전층을 포함하고, 상기 기억 소자는 제1 도전층과, 유기 화합물층 또는 상 변화층, 및 제2 도전층이 이 순서로 적층된 소자이고, 안테나로서 기능하는 상기 도전층과 상기 제1 도전층은 동일 층상에 제공되어 있다.
본 발명에 따른 반도체장치는, 절연층 위에 제공된 트랜지스터, 이 트랜지스터에 중첩하는 기억 소자, 및 안테나로서 기능하는 도전층을 포함하고, 상기 기억 소자는 제1 도전층과, 유기 화합물층 또는 상 변화층, 및 제2 도전층이 이 순서로 적층된 소자이고, 안테나로서 기능하는 상기 도전층과 상기 제2 도전층은 동일 층상에 제공되어 있다.
본 발명에 따른 반도체장치는, 제1 소자 형성층, 제2 소자 형성층, 및 상기 1 소자 형성층과 상기 제2 소자 형성층을 접착하고, 또한 도전성 입자들을 함유하는 접착층을 포함하고, 상기 제1 소자 형성층은 절연층 위에 제공된 트랜지스터, 이 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 도전층, 및 상기 트랜지스터 위에 제공된 안테나로서 기능하는 도전층을 포함하고, 상기 제2 소자 형성층은, 제1 도전층과, 유기 화합물층 또는 상 변화층, 및 제2 도전층이 적층된 기억 소자를 포함하고, 상기 제1 도전층 또는 상기 제2 도전층과, 상기 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 상기 도전층은 도전성 입자들 중 적어도 하나를 통하여 접속되어 있다.
본 발명에 따른 반도체장치는, 소자 형성층, 안테나로서 기능하는 도전층이 제공된 기판, 및 상기 소자 형성층과 상기 기판을 접착하고, 또한 도전성 입자들을 함유하는 접착층을 포함하고, 상기 소자 형성층은, 절연층 위에 제공된 제1 및 제2 트랜지스터, 상기 제1 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 도전층, 및 상기 제2 트랜지스터에 중첩하고, 또한, 제1 도전층, 유기 화합물층 또는 상 변화층, 및 제2 도전층이 적층된 기억 소자를 포함하고, 안테나로서 기능하는 상기 도전층과, 상기 제1 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 상기 도전층은 도전성 입자들 중 적어도 하나를 통하여 접속되어 있다.
본 발명에 따른 반도체장치는, 제1 소자 형성층, 제2 소자 형성층, 및 상기 제1 소자 형성층과 상기 제2 소자 형성층을 접착하고, 또한 도전성 입자들을 함유하는 접착층을 포함하고, 상기 제1 소자 형성층은, 절연층 위에 제공된 제1 및 제2 트랜지스터, 상기 제1 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 제1 도전층, 및 상기 제2 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 제2 도전층을 포함하고, 상기 제2 소자 형성층은, 제1 도전층, 유기 화합물층 또는 상 변화층, 및 제2 도전층이 적층된 기억 소자, 및 안테나로서 기능하는 도전층을 포함하고, 안테나로서 기능하는 상기 도전층과, 상기 제1 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 상기 제1 도전층은 상기 도전성 입자들을 통해 접속되고, 상기 기억 소자의 제1 도전층 또는 제2 도전층과, 상기 제2 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 제2 도전층은 상기 도전성 입자들 중 적어도 하나를 통해 접속되어 있다.
본 발명에 따른 반도체장치는, 기판 위에 제공된 트랜지스터, 이 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 도전층, 복수의 트랜지스터 위에 제공된 안테나로서 기능하는 도전층을 가지는 제1 소자 형성층, 및 상기 기판 또는 상기 제1 소자 형성층 위에 접착층을 사이에 두고 제공되고, 제1 도전층, 유기 화합물층 또는 상 변화층, 및 제2 도전층이 적층된 기억 소자를 포함하는 제2 소자 형성층을 포함하고, 상기 기억 소자의 제1 도전층 또는 제2 도전층과, 상기 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 도전층은 상기 도전성 층을 통해 접속되어 있다.
본 발명에 따른 반도체장치는, 소자 형성층, 안테나로서 기능하는 도전층이 제공된 기판, 및 상기 소자 형성층과 상기 기판을 접착하고, 또한 도전성 입자들을 함유하는 접착층을 포함하고, 상기 소자 형성층은 절연층 위에 제공된 제1 및 제2 트랜지스터, 상기 제1 및 제2 트랜지스터를 덮는 층간절연층, 상기 층간절연층에 제공된 개구부를 통하여 상기 제1 트랜지스터의 소스 영역 또는 드레인 영역에 접속되고, 또한, 상기 절연층 및 상기 층간절연층에 제공된 개구부를 통하여 상기 소자 형성층의 뒷면에서 노출하는 상기 제1 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 도전층, 상기 제2 트랜지스터, 및 상기 제2 트랜지스터에 중첩하고, 또한, 제1 도전층, 유기 화합물층 또는 상 변화층, 및 제2 도전층이 적층된 기억 소자를 포함하고, 안테나로서 기능하는 상기 도전층과, 상기 제1 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 도전층의 노출부는 상기 접착층의 상기 도전성 입자를 통하여 접속되어 있다.
본 발명에 따른 반도체장치는, 제1 소자 형성층, 제2 소자 형성층, 및 상기 제1 소자 형성층과 상기 제2 소자 형성층을 접착하고, 또한 도전성 입자들을 함유하는 접착층을 포함하고, 상기 제1 소자 형성층은, 절연층 위에 제공된 트랜지스터, 상기 트랜지스터를 덮는 층간절연층, 이 층간절연층에 제공된 개구부를 통하여 상기 트랜지스터의 소스 영역 또는 드레인 영역에 접속되고, 또한, 상기 절연층 및 상기 층간절연층에 제공된 개구부를 통하여 상기 제1 소자 형성층의 뒷면에서 노출하는 상기 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 도전층, 및 안테나로서 기능하는 도전층을 포함하고, 상기 제2 소자 형성층은, 제1 도전층, 유기 화합물층 또는 상 변화층, 및 제2 도전층이 적층된 기억 소자를 포함하고, 상기 기억 소자의 제1 도전층 또는 제2 도전층과, 상기 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 도전층의 노출부는 상기 접착층의 상기 도전성 입자들 중 적어도 하나를 통하여 전기적으로 접속되어 있다.
본 발명에 따른 반도체장치는, 제1 소자 형성층, 제2 소자 형성층, 및 상기 제1 소자 형성층과 상기 제2 소자 형성층을 접착하고, 또한 도전성 입자들을 함유하는 접착층을 포함하고, 상기 제1 소자 형성층은, 절연층 위에 제공된 제1 및 제2 트랜지스터와, 이 제1 및 제2 트랜지스터를 덮는 층간절연층, 및 이 층간절연층에 제공된 개구부를 통하여 상기 제1 및 제2 트랜지스터의 소스 영역 또는 드레인 영역에 접속되고, 또한, 제1 및 제2 트랜지스터 중 하나가 상기 절연층 및 상기 층간절연층에 제공된 개구부를 통하여 상기 제1 소자 형성층의 뒷면에서 노출하는 제1 및 제2 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 제1 및 제2 도전층을 포함하고, 상기 제2 소자 형성층은 안테나로서 기능하는 도전층, 및 제1 도전층, 유기 화합물층 또는 상 변화층, 및 제2 도전층이 적층된 기억 소자를 포함하고, 상기 기억 소자의 제1 도전층 또는 제2 도전층과, 상기 제1 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 제1 도전층의 노출부는 상기 접착층의 상기 도전성 입자들 중 적어도 하나를 통하여 전기적으로 접속되고, 상기 안테나로서 기능하는 도전층과 상기 제2 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 제2 도전층의 노출부는 상기 접착층의 상기 도전성 입자들 중 적어도 하나를 통하여 접속되어 있다.
본 발명에 따른 반도체장치는, 제1 소자 형성층, 제2 소자 형성층, 상기 제1 소자 형성층과 상기 제2 소자 형성층을 접착하고, 또한 도전성 입자들을 함유하는 제1 접착층, 안테나로서 기능하는 도전층을 가지는 기판, 및 상기 제2 소자 형성층과 상기 기판을 접착하고, 또한, 도전성 입자들을 함유하는 제2 접착층을 포함하고, 상기 제1 소자 형성층은, 제1 도전층, 유기 화합물층 또는 상 변화층, 및 제2 도전층이 적층된 기억 소자를 포함하고, 상기 제2 소자 형성층은, 절연층 위에 제공된 제1 및 제2 트랜지스터, 이 제1 및 제2 트랜지스터를 덮는 층간절연층, 이 층간절연층에 제공된 개구부를 통하여 상기 제1 트랜지스터의 소스 영역 또는 드레인 영역에 접속되고, 상기 제1 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 제1 도전층, 및 상기 층간절연층에 제공된 개구부를 통하여 상기 제2 트랜지스터의 소스 영역 또는 드레인 영역에 접속되고, 또한 상기 절연층 및 상기 층간절연층에 제공된 개구부를 통하여 상기 제2 소자 형성층의 뒷면에서 노출하는 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 제2 도전층을 포함하고, 상기 기억 소자의 제1 도전층 또는 제2 도전층과, 상기 제1 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 제1 도전층은 상기 제1 접착층의 상기 도전성 입자들 중 적어도 하나를 통하여 전기적으로 접속되고, 상기 안테나로서 기능하는 도전층과 상기 제2 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 제2 도전층의 노출부는 상기 접착층의 상기 도전성 입자들 중 적어도 하나를 통하여 접속되어 있다.
상기 구성을 가지는 본 발명의 반도체장치에서, 기억 소자는 트랜지스터에 접속되어 있다. 또한, 기억 소자에 접속된 트랜지스터는, MOS 트랜지스터, 박막트랜지스터, 또는 유기 반도체 트랜지스터이다.
또한, 기억 소자는 상기 트랜지스터, 제1 트랜지스터, 또는 제2 트랜지스터의 일부 또는 전부에 중첩한다.
또한, 절연층은 산화규소층이다.
또한, 기억 소자의 유기 화합물층이 광산(photoacid) 발생제가 도핑된 공역 고분자 재료, 전자 수송 재료, 또는 정공 수송 재료로 형성되는 경우, 기억 소자의 전기 저항이 광학적 작용 또는 전기적 작용에 의해 불가역적으로 변화하여, 기억 소자의 전극간 거리가 변화한다. 간격을 변화시키기 전의 유기 화합물층의 막 두께는 5～60 nm, 바람직하게는 10～20 nm이다.
또한, 기억 소자의 상 변화층은 결정 상태와 비정질 상태 사이에서 가역적으로 변화하는 재료, 제1 결정 상태와 제2 결정 상태 사이에서 가역적으로 변화하는 재료, 또는 비정질 상태로부터 결정 상태로만 변화하는 재료로 형성된다.
또한, 상기 구성을 가지는 본 발명의 반도체장치는, 전원 회로, 클록 발생 회로, 데이터 복조/변조 회로, 제어회로, 및 인터페이스 회로로부터 선택된 하나 또는 복수를 포함한다.
본 발명의 반도체장치는, 복수의 트랜지스터에 중첩하는 기억 소자를 포함한다. 따라서, 소형이고 고집적화된 반도체장치가 제공될 수 있다.
또한, 본 발명의 반도체장치는, 복수의 트랜지스터를 가지는 소자 형성층에, 기억 소자를 가지는 기판 또는 안테나로서 기능하는 도전층을 가지는 기판이 부착되어 있는 구성을 가진다. 따라서, 소형의 반도체장치가 제공될 수 있다.
또한, 본 발명은, 한 쌍의 도전층 사이에 유기 화합물층 또는 상 변화층이 끼워진 단순한 구조의 기억 소자를 포함한다. 따라서, 제조가 간단하여 저렴한 반도체장치 및 그의 제조방법이 제공될 수 있다. 또한, 고집적화가 용이하기 때문에, 대용량의 기억회로를 가지는 반도체장치 및 그의 제조방법이 제공될 수 있다.
또한, 본 발명의 반도체장치의 기억회로가, 한 쌍의 도전층 사이에 유기 화합물층이 끼워진 기억 소자를 포함하는 경우, 광학적 작용 또는 전기적 작용에 의해 데이터의 기입을 행한다. 즉, 이 기억 소자는 데이터의 추기가 가능한 불휘발성 기억 소자이다. 따라서, 데이터의 재기입에 의한 위조를 방지할 수 있고, 새로운 데이터를 추기할 수 있다. 즉, 재기입이 불가능한 기억회로를 가지는 반도체장치가 제공될 수 있다.
또한, 본 발명의 반도체장치의 기억회로가, 한 쌍의 도전층 사이에 상 변화층이 끼워진 기억 소자를 포함하는 경우, 이 기억 소자는 불휘발성 기억 소자이기 때문에, 데이터를 보유하기 위한 배터리를 내장할 필요가 없다. 그리하여, 소형, 박형, 경량의 반도체장치가 제공될 수 있다. 또한, 상 변화층에 불가역적인 재료를 사용함으로써, 데이터의 재기입을 행할 수 없다. 이 때문에, 위조를 방지하고, 보안성을 확보한 반도체장치가 제공될 수 있다.
따라서, 고기능화와 고부가가치화를 실현한 반도체장치 및 그의 제조방법이 제공될 수 있다.
도 1(A) 및 도 1(B)은 본 발명의 반도체장치를 나타내는 도면.
도 2(A)～도 2(C)는 본 발명의 반도체장치를 나타내는 도면.
도 3(A) 및 도 3(B)은 본 발명의 반도체장치를 나타내는 도면.
도 4(A) 및 도 4(B)는 본 발명의 반도체장치를 나타내는 도면.
도 5(A) 및 도 5(B)는 본 발명의 반도체장치를 나타내는 도면.
도 6(A) 및 도 6(B)은 본 발명의 반도체장치를 나타내는 도면.
도 7(A)～도 7(E)은 본 발명의 반도체장치를 나타내는 도면.
도 8(A) 및 도 8(B)은 본 발명의 반도체장치를 나타내는 도면.
도 9(A)～도 9(E)는 본 발명의 반도체장치의 제작방법을 나타내는 도면.
도 10(A)～도 10(C)은 본 발명의 반도체장치의 제작방법을 나타내는 도면.
도 11(A) 및 도 11(B)은 본 발명의 반도체장치의 제작방법을 나타내는 도면.
도 12(A)～도 12(C)는 본 발명의 기억회로를 나타내는 도면.
도 13(A)～도 13(C)은 본 발명의 기억 소자를 나타내는 도면.
도 14(A)～도 14(C)는 본 발명의 기억회로를 나타내는 도면.
도 15는 본 발명의 반도체장치를 설명하는 도면.
도 16은 기억 소자의 I-V(전류-전압) 특성을 나타내는 도면.
도 17은 기억 소자의 I-V 특성을 나타내는 도면.
도 18은 레이저 조사장치를 설명하는 도면.
도 19(A)～도 19(E)는 본 발명의 반도체장치의 사용 형태에 대하여 설명하는 도면.
도 20은 본 발명의 반도체장치를 사용한 전자기기를 설명하는 도면.
도 21(A) 및 도 21(B)은 본 발명의 반도체장치의 사용 형태에 대하여 설명하는 도면.
도 22(A) 및 도 22(B)는 기억 소자의 I-V 특성을 나타내는 도면.
도 23(A) 및 도 23(B)은 기억 소자의 I-V 특성을 나타내는 도면.
도 24(A) 및 도 24(B)는 기억 소자의 I-V 특성을 나타내는 도면.
도 25(A)～도 25(F)는 기억 소자의 구조를 나타내는 도면.
도 26(A)～도 26(E)은 본 발명의 반도체장치를 나타내는 도면.
도 27(A) 및 도 27(B)은 본 발명의 반도체장치를 나타내는 도면.
도 28(A) 및 도 28(B)은 본 발명의 반도체장치를 나타내는 도면.
도 29(A) 및 도 29(B)는 본 발명의 반도체장치를 나타내는 도면.
도 30(A) 및 도 30(B)은 본 발명의 반도체장치를 나타내는 도면.
도 31(A) 및 도 31(B)은 본 발명의 반도체장치를 나타내는 도면.
도 32는 본 발명의 반도체장치를 나타내는 도면.
도 33은 본 발명의 반도체장치를 나타내는 도면.
도 34(A)～도 34(E)는 본 발명의 반도체장치의 제작방법을 나타내는 도면.
도 35(A)～도 35(C)는 본 발명의 반도체장치의 제작방법을 나타내는 도면.
도 36(A) 및 도 36(B)은 본 발명의 반도체장치의 제작방법을 나타내는 도면.
도 37은 본 발명의 반도체장치를 나타내는 도면.
이하, 본 발명의 실시형태에 대하여 도면을 참조하여 설명하지만, 본 발명이 이하의 설명에 한정되는 것은 아니고, 본 발명의 취지 및 그의 범위로부터 벗어남이 없이 그의 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서 같은 것을 가리키는 부호는 다른 도면 사이에서 공통으로 사용한다.
[실시형태 1]
본 실시형태의 반도체장치의 구성에 대하여 도 1(A) 및 도 1(B), 도 2(A)～도 2(C), 도 7(A), 및 도 15를 참조하여 설명한다. 도 15에 나타내는 바와 같이, 본 발명의 반도체장치(20)는 비접촉으로 데이터를 교신하는 기능을 가지고, 전원 회로(11), 클록 발생 회로(12), 데이터 복조/변조 회로(13), 다른 회로들을 제어하는 제어회로(14), 인터페이스 회로(15), 기억회로(16), 데이터 버스(17), 및 안테나(안테나 코일)(18)를 포함한다.
전원 회로(11)는 안테나(18)로부터 입력된 교류 신호에 기초하여 반도체장치(20)의 각 회로에 공급되는 각종 전원을 생성하는 회로이다. 클록 발생 회로(12)는, 안테나(18)로부터 입력된 교류 신호에 기초하여 반도체장치(20)의 각 회로에 공급되는 각종 클록 신호를 생성하는 회로이다. 데이터 복조/변조 회로(13)는 리더/라이터(19)와 교신하는 데이터를 복조/변조하는 기능을 가진다. 제어회 로(14)는 기억회로(16)를 제어하는 기능을 가진다. 안테나(18)는 전자계 또는 전파의 송수신을 행하는 기능을 가진다. 리더/라이터(19)는 반도체장치와의 교신, 제어 및 그의 데이터의 처리를 제어한다. 또한, 반도체장치는 상기 구성에 한정되지 않고, 예를 들어, 전원 전압의 리미터 회로나 암호 처리 전용 하드웨어와 같은 다른 요소를 추가한 구성이어도 좋다.
기억회로(16)는 한 쌍의 도전층 사이에 유기 화합물층 또는 상 변화층이 끼워진 기억 소자를 포함한다. 또한, 기억회로(16)는 한 쌍의 도전층 사이에 유기 화합물층 또는 상 변화층이 끼워진 기억 소자만을 가지고 있어도 좋고, 다른 구성의 기억회로를 가지고 있어도 좋다. 다른 구성의 기억회로는, 예를 들어, DRAM, SRAM, FeRAM, 마스크 ROM, PROM, EPROM, EEPROM 및 플래시 메모리로부터 선택되는 하나 또는 복수에 상당한다.
본 실시형태의 반도체장치(20)의 사시도에 대하여 도 7(A)을 참조하여 설명한다. 본 실시형태의 반도체장치는, 도 7(A)에 나타내는 바와 같이, 기판 위에 복수의 회로가 집적된 구성을 가진다. 여기서는, 기판(100a) 위에 복수의 트랜지스터를 가지는 소자 형성층(101a)이 형성되어 있고, 복수의 트랜지스터를 가지는 소자 형성층(101a)은, 복수의 TFT를 각각 가지는 영역(102, 103)과, 기억 소자를 가지는 영역(104)과, 복수의 TFT를 각각 가지는 영역(102, 103) 및 기억 소자를 가지는 영역(104)의 주위에 제공된 안테나로서 기능하는 도전층(105)으로 구성되어 있다.
또한, 이하의 실시형태에서는, 복수의 트랜지스터를 가지는 소자 형성층은, TFT를 각각 가지는 영역(102, 103)으로 형성되어 있는 예를 나타내지만, TFT에 한정되는 것은 아니고, MOS 트랜지스터와 같이 단결정 기판 위에 형성되는 트랜지스터를 사용하여, 복수의 트랜지스터를 가지는 소자 형성층을 형성할 수 있다. 이 경우, 기판(100a)은 반도체 단결정 기판이다. 또한, 절연층과 단결정 반도체층이 적층된 SOI(Silicon On Insulator) 기판을 사용할 수도 있다. 또한, 유기 반도체 트랜지스터를 사용하여, 복수의 트랜지스터를 가지는 소자 형성층을 형성할 수도 있다.
복수의 TFT를 가지는 영역(102, 103)은 다양한 회로를 구성한다. 복수의 TFT를 가지는 영역(102)의 대표예로서는, 전원 회로, 클록 발생 회로, 데이터 복조/변조 회로 등의, 안테나가 수신하는 전자파를 처리하는 통신 회로가 제공되어 있다. 또한, 복수의 TFT를 가지는 영역(103)의 대표예로서는, 인터페이스 회로 등의 다른 회로를 제어하는 제어회로가 제공된다.
또한, 안테나로서 기능하는 도전층(105)은 통신 회로를 구성하는 복수의 TFT를 포함하는 영역(102)에 접속된다.
또한, 기억 소자를 포함하는 영역(104)은 데이터를 기억하는 기억회로를 구성하고, 이 기억회로는 기억 소자 및 이 기억 소자를 동작시키는 회로 등을 가진다. 기억 소자를 포함하는 영역(104)은 제어회로, 인터페이스 회로 등을 구성하는 복수의 TFT를 가지는 영역(103)에 접속된다.
다음에, 도 7(A)에 나타내는 구성을 가지는 반도체장치의 단면 구조에 대하여 도 1(A)을 참조하여 설명한다. 기판(100a) 위에, 복수의 트랜지스터를 가지는 소자 형성층(101a)이 형성되어 있다. 여기서는, 복수의 트랜지스터를 가지는 소자 형성층(101a)으로서, 기억 소자를 동작시키는 회로를 구성하는 TFT(111)(도 7(A)의 기억 소자를 가지는 영역(104)의 구성요소), 기억 소자의 스위칭용 TFT(112)(도 7(A)의 기억 소자를 가지는 영역(104)의 구성요소), 전원 회로, 클록 발생 회로, 데이터 복조/변조 회로 등의, 안테나로 수신한 신호를 처리하는 회로를 구성하는 TFT(113)(도 7(A)의 복수의 TFT를 가지는 영역(102)의 구성요소), 및 제어회로, 인터페이스 회로 등을 구성하는 TFT(114)(도 7(A)의 복수의 TFT를 가지는 영역(103)의 구성요소)를 나타낸다.
이들 TFT는 p채널형 TFT와 n채널형 TFT를 적절히 조합하여 구성되는 것이 가능하다. 여기서는, 각각의 회로를 구성하는 TFT를 n채널형 TFT로 나타낸다.
TFT(111～114)는 기판(100a) 위에 절연층(115)을 사이에 두고 제공되어 있다. 이들 TFT는 반도체 영역, 게이트 절연막(116a～116d), 게이트 전극(117a～117d), 및 게이트 전극의 측벽에 제공된 사이드월(sidewall)(118a～118d)로 구성된다. 반도체층은 소스 영역 및 드레인 영역(119a～119d), 저농도 불순물 영역(120a～120d), 및 채널 형성 영역(121a～121d)으로 구성된다. 또한, 저농도 불순물 영역(120a～120d)은 사이드월(118a～118d)로 덮여 있다. 또한, TFT(111～114)를 덮는 절연층(122)이 형성되어 있다. 절연층(122)은 패시베이션막으로서 기능하고, 외부로부터의 불순물, 대표적으로는, 알칼리 금 등의 오염 물질을 차단하여, 오염되지 않고 신뢰성이 향상된 TFT(111～114)가 제공될 수 있다. 또한, 패시베이션막으로서는, 질화규소막, 질화산화규소막, 산화질화규소막 등을 사용할 수 있다.
또한, TFT(111～114)의 각각의 반도체층은 비정질 반도체, 미(微)결정 반도체, 다결정 반도체, 유기 반도체 등의 어느 반도체를 활성층으로서 사용하여도 좋지만, 양호한 특성의 트랜지스터를 얻기 위해, 금속원소를 촉매로 하여 결정화한 반도체층, 또는 레이저 조사법에 의해 결정화한 반도체층을 사용하는 것이 바람직하다. 또한, 상기 반도체층으로서는, 플라스마 CVD법에 의해 SiH4/F2 가스, SiH4/H2 가스(Ar 가스)를 사용하여 형성한 반도체층이나 또는 레이저 조사를 행한 반도체층을 사용하면 좋다.
또한, TFT(111～114) 각각은 200℃～600℃의 온도(적합하게는 350℃～550℃)에서 형성한 결정질 반도체층(저온 폴리실리콘층)이나, 600℃ 이상의 온도에서 형성된 결정질 반도체층(고온 폴리실리콘층)으로 형성될 수도 있다. 또한, 기판 위에 고온 폴리실리콘층을 형성하는 경우에는, 열에 취약한 유리 기판 대신에 석영 기판을 사용하면 좋다. TFT(111～114) 각각의 반도체층(특히 채널 형성 영역)에는, 1×1019～1×1022 원자/cm3, 바람직하게는 1×1019～5×1020 원자/cm3의 농도로, 수소 또는 할로겐 원소가 첨가될 수도 있다. 그렇게 하면, 결함이 적고, 크랙이 생기기 어려운 활성층이 얻어질 수 있다.
또한, TFT(111～114) 각각의 반도체층의 두께는 20 nm～200 nm, 바람직하게는 40 nm～170 nm, 더욱 바람직하게는 45 nm～55 nm, 더욱 더 바람직하게는 50 nm로 하면 좋다. 그렇게 하면, 접어 구부려도 반도체층에 크랙이 생기기 어려운 소자 형성층(101a)이 제공될 수 있다.
또한, TFT(111～114) 각각의 반도체층을 구성하는 결정은, 캐리어가 흐르는 방향(채널 길이 방향)과 평행하게 연장하는 결정립계를 가지도록 형성되는 것이 바람직하다. 또한, TFT(111～114) 각각은 S값(서브스레시홀드 값)이 0.35 V/sec 이하(바람직하게는 0.09～0.25 V/sec), 이동도가 10 ㎠/Vs 이상인 특성을 가지면 좋다. 이러한 반도체층은 연속 발진 레이저나, 10 MHz 이상, 바람직하게는 60～100 MHz의 주파수를 가지는 펄스 레이저를 조사한 반도체층으로 형성될 수 있다.
저농도 불순물 영역이나 소스 영역 및 드레인 영역에는, p형 또는 n형의 도전형을 부여하는 원소가 첨가되어 있다. 여기서는, 소스 영역 및 드레인 영역(119a～119d) 및 저농도 불순물 영역(120a～120d)에, n형의 도전형을 부여하는 불순물 원소를 이온 주입법이나 이온 도핑법에 의해 자기정합적으로 첨가할 수 있다.
또한, 여기서는, TFT(111～114)가 저농도 불순물 영역(120a～120d) 및 사이드월(118a～118d)을 가지는 구성을 나타내지만, 본 발명은 이 구성에 한정되는 것은 아니다. 필요하지 않다면 저농도 불순물 영역이나 사이드월을 제공하지 않아도 좋다.
또한, 반도체층으로서, 공지의 유기 반도체 재료를 적절히 사용할 수 있다. 대표예로서는, 골격이 공역 이중 결합으로 구성되는 π 공역계의 고분자 재료가 바람직하다. 예를 들어, 폴리티오펜, 폴리(3-알킬티오펜), 폴리티오펜 유도체, 펜타센 등의 가용성 고분자 재료를 사용할 수 있다.
그 외에도, 가용성 전구체를 미리 성막한 후에 이를 처리함으로써 반도체층 을 형성할 수도 있다. 또한, 전구체를 경유하여 얻어질 수 있는 유기 반도체 재료로서는, 폴리티에닐렌 비닐렌, 폴리(2,5-티에닐렌 비닐렌), 폴리아세틸렌, 폴리아세틸렌 유도체, 폴리아릴렌 비닐렌 등이 사용될 수 있다.
전구체를 유기 반도체 내에 형성할 때에는, 가열 처리에 추가하여, 염화수소 가스 등의 반응 촉매를 첨가한다. 또한, 이들 가용성 유기 반도체 재료를 용해시키는 대표적인 용매로서는, 톨루엔, 크실렌, 클로로벤젠, 디클로로벤젠, 아니솔, 클로로포름, 디클로로메탄, γ 부틸 락톤, 부틸 셀솔브, 시클로헥산, NMP (N-메틸-2-피롤리돈), 시클로헥사논, 2-부타논, 디옥산, 디메틸 포름아미드(DMF) 또는, THF (테트라하이드로푸란) 등을 사용할 수 있다.
또한, TFT(111～114)와 패시베이션막으로서 기능하는 절연층(122)을 덮도록, 절연층(123)이 제공되어 있고, 이 절연층(123)은 표면을 평탄화하기 위해 제공된다. 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124a～124d)은 소스 영역 및 드레인 영역(119a～119d)에 접하고, 절연층(122, 123)에 제공된 콘택트 홀을 충전한다. 또한, 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124a～124d)과 동일 층상에, 안테나로서 기능하는 도전층(125a)이 형성된다. 이 도전층(125a)은 TFT(113)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124a)에 접속된다. 도전층(124a～124d, 125)을 덮도록 절연층(126, 127)이 제공되어 있다. 이들 절연층(126, 127)은 표면을 평탄화하는 목적과, TFT(111～114) 및 도전층(124a～124d, 125)을 보호하는 목적으로 제공되어 있다.
또한, TFT(111～114) 중에, 적어도 TFT(113, 114)는 9단 인버터를 가진 링 오실레이터를 형성할 때 1 MHz 이상, 바람직하게는 10 MHz 이상(3～5 V에서)의 특성을 가진다. 또는, 게이트 당 주파수 특성은 100 kHz 이상이 바람직하고, 더 바람직하게는 1 MHz 이상(3～5 V에서)이다.
또한, 후에 설명되지만, TFT(111～114) 위에 적층된 기억 소자(134)에는, 그의 구조에 따라서는 레이저광을 사용한 광학적 작용에 의해 데이터의 기입을 행한다. 그 경우, 레이저광에 의한 손상으로부터 TFT(111～114)를 보호하기 위해, 절연층(127), 및 후에 형성되는 절연층(135)을 차광성이 있는 절연성 재료로 형성한다. 차광성이 있는 절연성 재료는, 예를 들어, 공지의 절연성 재료에 탄소 입자, 금속 입자, 안료나 착색료 등을 첨가하여 교반한 후, 필요에 따라 여과를 행하여 얻어진 재료, 또는, 탄소 입자 등이 균일하게 혼합되도록 계면활성제나 분산제를 첨가한 재료 등이다. 이와 같은 절연성 재료는 스핀 코팅법으로 형성되면 좋다.
또한, 절연층(127) 위에 기억 소자(134)가 제공되어 있다. 이 기억 소자는, TFT(112)의 일부 또는 전부에 중첩한다. 이 구조에 의해, 좁은 면적의 반도체장치에 기억 소자를 높은 밀도로 집적하는 것이 가능하다.
절연층(127) 위에, 제1 도전층(131), 유기 화합물층 또는 상 변화층(132), 및 제2 도전층(133)이 적층되어 있고, 이 적층체가 기억 소자(134)에 상당한다. 인접하는 유기 화합물층 또는 상 변화층(132) 사이에는 절연층(135)이 제공되어 있다. 제1 도전층(131)은 TFT(112)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124b)에 접속된다. 제2 도전층(133) 위에는, 절연층(136)이 제공되어 있다. 또한, TFT(112)는 기억 소자의 스위칭용 TFT로서 기능한다.
다음에, 각 기억 소자에 스위칭용 TFT가 제공된 기억회로, 즉, 액티브 매트릭스형 기억회로를 가지는 반도체장치 대신에, 패시브형 기억회로를 가지는 반도체장치의 단면 구조에 대하여 도 1(B)를 참조하여 설명한다. 보다 상세하게는, 도 1(A)에 나타낸 반도체장치와 비교하면, 기억 소자(134)의 구조 및 거기에 접속되는 TFT가 상이한 반도체장치의 단면 구조에 대하여 설명한다.
절연층(127) 위에, TFT(111)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124a)에 접속되도록 제1 도전층(151)이 제공되고, 이 제1 도전층(151)에 접하도록 유기 화합물층 또는 상 변화층(152)이 제공되고, 이 유기 화합물층 또는 상 변화층(152)에 접하도록 제2 도전층(153)이 제공되어 있다. 제1 도전층(151)과, 유기 화합물층 또는 상 변화층(152)과, 제2 도전층(153)의 적층체가 기억 소자(154)에 상당한다. 인접하는 유기 화합물층 또는 상 변화층(152) 사이에는 절연층(155)이 제공되어 있다. 기억 소자(154) 위에는, 절연층(156)이 제공되어 있다.
또한, 제1 도전층(151)은 공통 전극으로서 기능하고, 제1 도전층(151)을 사용하여 복수의 기억 소자(154)가 형성된다.
도 1(B)에 나타내는 기억 소자(154)는 스위칭용 TFT가 접속되지 않고, 기억 소자를 동작시키는 회로를 구성하는 TFT(111)에 직접 접속된다.
또한, 도 1(A) 및 도 1(B)에서는, 기판 위에 복수의 트랜지스터를 가지는 소자 형성층(101a)이 형성된 반도체장치의 단면도에 대하여 설명하고 있지만, 본 발명이 이것에 한정되는 것은 아니다. 예를 들어, 기판 위에 박리층을 제공하고, 박리층 위에 복수의 트랜지스터를 가지는 소자 형성층(101a)을 형성한 후, 복수의 트랜지스터를 가지는 소자 형성층(101a)을 박리층으로부터 박리하여, 도 2(A)에 나타내는 바와 같이, 기판(200a)에 접착층(201)을 통하여 부착하여도 좋다. 박리 방법으로서는, (1) 기판과 복수의 트랜지스터를 가지는 소자 형성층 사이에 금속 산화막을 제공하고, 이 금속 산화막을 결정화에 의해 취약화하여, 이 복수의 트랜지스터를 가지는 소자 형성층을 물리적으로 박리하는 방법, (2) 기판과 복수의 트랜지스터를 가지는 소자 형성층 사이에 수소를 함유하는 비정질 규소막을 제공하고, 레이저광의 조사 또는 에칭에 의해 이 비정질 규소막을 제거함으로써, 이 복수의 트랜지스터를 가지는 소자 형성층을 박리하는 방법, (3) 복수의 트랜지스터를 가지는 소자 형성층이 형성된 기판을 기계적으로 제거하거나, 또는 용액 또는 CF3 등의 가스에 의한 에칭으로 제거하는 방법, (4) 기판과 복수의 트랜지스터를 가지는 소자 형성층 사이에 박리층 및 금속 산화막을 제공하고, 이 금속 산화막을 결정화에 의해 취약화하고, 박리층의 일부를 용액이나 CF3 등의 가스에 의한 에칭에 의해 제거한 후, 취약화된 금속 산화막에서 소자 형성층을 물리적으로 박리하는 방법 등을 사용할 수 있다.
또한, 기판(200a)으로서는, 가요성이 있고 얇고 가벼운 플라스틱 기판을 사용하는 것이 바람직하고, 구체적으로는, PET(폴리에틸렌 테레프탈레이트), PEN(폴리에틸렌 나프탈레이트), PES(폴리에테르 술폰), 폴리프로필렌, 폴리프로필렌 술파이드, 폴리카보네이트, 폴리에테르 이미드, 폴리페닐렌 술파이드, 폴리페닐렌 옥사이드, 폴리술폰, 폴리프탈 아미드 등으로 형성된 기판을 사용할 수 있다. 또한, 라미네이트 필름(폴리프로필렌, 폴리에스터, 비닐, 폴리불화비닐, 폴리염화비닐 등으로 형성된), 섬유질 재료로 된 종이, 기재 필름(폴리에스터, 폴리아미드, 무기 증착 필름, 종이류 등)과 접착성 합성 수지 필름(아크릴계 합성 수지, 에폭시계 합성 수지 등)과의 적층 필름 등을 사용할 수도 있다.
라미네이트 필름은 열 압착 접합에 의해 피처리체 위에 적층된다. 적층 처리를 행하는데 있어서, 라미네이트 필름의 최상면에 제공된 접착층이나, 또는 최외층에 제공된 층(접착층이 아님)을 가열 처리에 의해 녹이고, 가압에 의해 접착한다. 기판(200a)의 표면 위에는 접착층이 제공되어 있어도 좋고, 접착층이 제공되어 있지 않아도 좋다.
접착층(201)은 열 경화 수지, 자외선 경화 수지, 에폭시 수지계 접착제, 수지 첨가제 등의 접착제를 포함하는 층이다.
상기와 같이, 복수의 트랜지스터를 가지는 박리한 소자 형성층(101a)을 가요성이 있고 얇고 가벼운 플라스틱 기판에 부착하면, 두께가 얇고 가볍고 낙하하여도 갈라지기 어려운 반도체장치가 제공될 수 있다. 또한, 가요성에 의해, 곡면이나 불규칙한 형상의 표면에 부착하는 것이 가능하게 되고, 다종다양의 용도를 실현할 수 있다. 예를 들어, 약병과 같은 곡면에 본 발명의 반도체장치를 밀착하여 부착할 수가 있다. 또한, 기판을 재사용하면, 저렴한 반도체장치의 제공을 실현한다.
또한, 도 2(B)에 나타내는 바와 같이, 기억 소자(134)의 제1 도전층(131)과 동일 도전층을 사용하여, 안테나로서 기능하는 도전층(215a)을 형성할 수도 있다. 이때, 안테나로서 기능하는 도전층(215)은 소스 배선 또는 드레인 배선으로서 기능 하는 도전층(124c)에 접속된다.
또한, 도 2(C)에 나타내는 바와 같이, 기억 소자(134)의 제2 도전층(133)과 동일 도전층을 사용하여, 안테나로서 기능하는 도전층(225)을 형성할 수도 있다. 이때, 안테나로서 기능하는 도전층(225)은 도전층(214)을 통하여 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124c)에 접속된다.
또한, 도 2(A)～도 2(C)에 나타내는 반도체장치는, 도 1(B)에 나타내는 바와 같은, 스위칭용 TFT가 각 기억 소자에 제공되지 않은 기억 소자를 가지는 패시브 매트릭스형 기억회로를 가지는 반도체장치에도 적응하는 것이 가능하다.
본 발명의 반도체장치는, 복수의 TFT를 가지는 소자 형성층 위에 기억 소자가 적층된 구성을 가진다. 따라서, 소형의 반도체장치가 제공될 수 있다. 또한, TFT의 소스 배선 또는 드레인 배선과 기억 소자의 도전층 중의 어느 하나와 동시에, 안테나로서 기능하는 도전층을 형성하기 때문에, 제조공정수를 삭감하는 것이 가능하고, 스루풋(throughput)을 향상시키는 것이 가능하다.
상기 구성을 가지는 반도체장치에서, 기억 소자는 한 쌍의 도전층(제1 도전층과 제2 도전층) 사이에 유기 화합물층 또는 상 변화층이 끼워진 단순한 구조를 가진다. 따라서, 제조가 간단하기 때문에 저렴한 반도체장치 및 그의 제조방법이 제공될 수 있다. 또한, 고집적화가 용이하기 때문에, 대용량의 기억회로를 가지는 반도체장치 및 그의 제조방법이 제공될 수 있다.
또한, 본 발명의 반도체장치에 포함되는 기억회로는 광학적 작용 또는 전기적 작용에 의해 데이터의 기입을 행한다. 즉, 기억 소자는 데이터의 추기가 가능 한 불휘발성 기억 소자이다. 따라서, 재기입에 의한 위조를 방지할 수 있고, 새로운 데이터를 추가하여 기입할 수 있다. 즉, 고기능화와 고부가가치화를 실현한 반도체장치 및 그의 제조방법이 제공될 수 있다.
[실시형태 2]
본 실시형태에서는, 상기 실시형태와는 다른 본 발명의 반도체장치의 구성에 대하여 도 3(A), 도 3(B), 도 7(B), 및 도 37을 참조하여 설명한다.
본 실시형태의 반도체장치는, 도 7(B)에 나타내는 바와 같이, 제1 기판(100a) 위에 형성된 복수의 트랜지스터를 가지는 소자 형성층(301a)과, 제2 기판(300a) 위에 형성된 안테나로서 기능하는 도전층(105)을 가지는 소자 형성층(302a)이 접착층에 의해 부착된 구성을 가진다.
여기서는, 복수의 트랜지스터를 가지는 소자 형성층(301a)은 대표적으로는, 복수의 TFT를 각각 가지는 영역(102, 103)과, 기억 소자를 가지는 영역(104)으로 구성된다. 또한, 소자 형성층(302a)에 형성되는 안테나로서 기능하는 도전층(105)은 소자 형성층(301a)에 형성되는 통신 회로를 구성하는 복수의 TFT를 가지는 영역(102)에 도전성 입자(도시되지 않음)를 통해 접속되어 있다.
도 7(B)에 나타내는 구성을 가지는 본 발명의 반도체장치의 단면 구조에 대하여 도 3(A) 및 도 3(B)를 참조하여 설명한다.
도 3(A)에 나타내는 바와 같이, 본 실시형태의 반도체장치는, 제1 기판(100a) 위에 형성된 복수의 트랜지스터와 기억 소자를 가지는 소자 형성층(301a)과, 제2 기판(300a) 위에 형성된 안테나로서 기능하는 도전층(303a)을 가지는 소자 형성층(302a)이 접착층(306)에 의해 부착된 구성을 가진다.
복수의 TFT와 기억 소자를 가지는 소자 형성층(301a)은 TFT(111～114)를 가진다. 이들 TFT(111～114)의 구조는 앞에서 설명한 바와 같고, 또한, 기억 소자(134)는 도 1(A)에 나타내는 기억 소자(134)와 같은 구조로 형성될 수 있다. 기억 소자가 TFT(112)의 일부 또는 전부에 중첩함으로써, 좁은 면적의 반도체장치에 기억 소자를 높은 밀도로 집적하는 것이 가능하다.
기판(100a) 위에 형성된 복수의 TFT(111～114) 및 기억 소자(134)를 가지는 소자 형성층(301a)과, 기판(300a) 위에 형성된 도전층(303)을 가지는 소자 형성층(302a)은 도전성 입자(305)를 함유하는 접착층(306)에 의해 부착되어 있다. 또한, TFT(113)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124c)은 도전층(214)을 통하여 도전층(224)에 접속된다. 도전층(224)은 접속 단자로서 기능한다. 또한, 도전층(214)은 기억 소자(134)의 제1 도전층(131)과 동시에 형성된다. 또한, 도전층(224)은 기억 소자(134)의 제2 도전층(133)과 동시에 형성된다. 또한, 접속 단자로서 기능하는 도전층(224)과 안테나로서 기능하는 도전층(303)은 도전성 입자(305)를 통하여 전기적으로 접속되어 있다.
또한, 안테나로서 기능하는 도전층(303)이 제공된 제2 기판(300a)은 기판(200a)과 유사한 기판일 수도 있다. 또한, 기판(300a)의 표면 및 도전층(303) 위에 절연층(307)을 형성하여도 좋다. 그러나, TFT(113)의 접속 단자로서 기능하는 도전층(224)에 접속되는 영역에서 도전층(303)이 노출되어 있다.
접착층(306)은 열 경화 수지, 자외선 경화 수지, 에폭시 수지계 접착제, 수지 첨가제 등의 접착제를 포함하고, 도전성 입자(305)가 분산되어 있는 층이다. 이러한 접착제를 이방성 도전 접착제라고 한다. 도전성 입자(305)는 금, 은, 구리, 팔라듐, 또는 백금으로부터 선택된 하나의 원소 또는 복수의 원소로 형성된다. 또한, 이들 원소의 다층 구조를 가지는 입자이어도 좋다. 도전성 입자(305)의 직경이 1～100 nm, 바람직하게는 5～50 nm인 경우, 하나 또는 복수의 도전성 입자(305)와 도전층(303, 224)이 접속된다. 이 경우, 하나 또는 복수의 도전성 입자(305)에 의해 도전층(303)과 도전층(224)의 간격이 유지된다.
또한, 도 37에 나타내는 바와 같이, 직경이 0.5～10 μm, 바람직하게는 1～5 μm인 도전성 입자(308)를 함유하는 접착층(306)을 사용하여도 좋다. 이 경우, 도전층(303)과 도전층(224)은, 수직 방향으로 눌린 형상의 도전성 입자(309)를 통해 접속된다. 이때, 눌린 도전성 입자(309)에 의해 도전층(303)과 도전층(224)의 간격이 유지된다.
또한, 수지로 형성된 입자의 표면 위에 금, 은, 구리, 팔라듐, 또는 백금으로부터 선택된 하나의 원소 또는 복수의 원소로 형성되는 박막을 형성함으로써 얻어지는 도전성 입자를 사용하여도 좋다. 또한, 이방성 도전 접착제 대신에, 필름 형상으로 형성된 이방성 도전 필름을 베이스 필름으로 전사하여 사용하여도 좋다. 이방성 도전 필름에는, 이방성 도전 접착제와 마찬가지로 도전성 입자가 분산되어 있다.
도 3(A)에 나타내는 기억 소자(134) 각각은 스위칭용 TFT(112)를 가지고 있다. 즉, 액티브 매트릭스형 기억회로를 가지는 반도체장치가 제공된다. 또한, 도 3(B)에 나타내는 바와 같이, 제1 도전층(151), 유기 화합물층 또는 상 변화층(152), 및 제2 도전층(153)으로 구성되는 기억 소자(154)를 제공하는 것도 가능하다. 이 구조에서는, 도 1(B)과 마찬가지로 기억 소자(154)는 각각의 스위칭용 TFT에 접속되지 않고, TFT(111)에 직접 접속되어 있다. 또한, 제1 도전층(151)이 공통 전극으로서 기능하고, 제1 도전층(151)을 사용하여 복수의 기억 소자(154)가 형성되어 있는 패시브 매트릭스형 기억회로를 가지는 반도체장치가 제공된다.
또한, 본 실시형태에서도, 도 2(A)에 나타내는 바와 같이, 접착층(201)을 사이에 두고 기판(200a) 위에 복수의 트랜지스터를 가지는 소자 형성층(301a)이 제공될 수도 있다.
본 발명의 반도체장치는, 복수의 TFT를 가지는 소자 형성층 위에 기억 소자를 포함하는 층이 적층된 구성을 가진다. 따라서, 소형의 반도체장치가 제공될 수 있다. 또한, 복수의 트랜지스터와 기억 소자를 가지는 소자 형성층을 형성하는 공정과, 안테나로서 기능하는 도전층을 형성하는 공정을 독립적으로 병행하여 행할 수 있다. 따라서, 본 발명은 단시간에 효율적으로 반도체장치를 제조할 수 있다. 또한, 복수의 트랜지스터를 가지는 소자 형성층과 안테나가 형성된 시점에서, 각 회로의 성능을 확인하고 선별하여, 복수의 트랜지스터를 가지는 소자 형성층과 안테나를 전기적으로 접속시켜 반도체장치를 완성시킬 수 있다. 따라서, 결함품이 제조되는 비율을 억제할 수 있어, 수율을 향상시킬 수 있다.
[실시형태 3]
본 실시형태에서는, 상기 실시형태들의 구성과는 다른 본 발명의 반도체장치 의 단면 구조에 대하여 도 4(A), 도 4(B), 도 7(C), 도 8(A), 및 도 8(B)를 참조하여 설명한다. 보다 상세하게는, 도 3(A) 및 도 3(B)의 안테나로서 기능하는 도전층 대신에, 기억 소자를 가지는 소자 형성층(402a)이 형성된 기판이 부착된 구조의 반도체장치의 단면 구조에 대하여 설명한다.
본 실시형태의 반도체장치는, 제1 기판(100a) 위에 형성된 복수의 트랜지스터를 가지는 소자 형성층(401a)과, 제2 기판(400a) 위에 형성된 기억 소자를 가지는 소자 형성층(4020)이 접착층에 의해 부착된 구성을 가진다.
여기서는, 복수의 트랜지스터를 가지는 소자 형성층(401a)은 대표적으로는, 복수의 TFT를 각각 가지는 영역(102, 103)과, 안테나로서 기능하는 도전층(125a)을 가진다. 또한, 기억 소자를 가지는 소자 형성층(402a)은 기억 소자를 가지는 영역(104)으로 구성된다. 또한, 기억 소자를 가지는 영역(104)은 제어회로, 인터페이스 등을 구성하는 복수의 TFT를 포함하는 영역(103)에 도전성 입자(도시되지 않음)를 통해 접속되어 있다.
도 7(C)에 나타내는 구성을 가지는 본 발명의 반도체장치의 단면 구조에 대하여 도 4(A) 및 도 4(B)를 참조하여 설명한다.
도 4(A)에 나타내는 바와 같이, 기판(100a) 위에는, 안테나로서 기능하는 도전층 및 복수의 트랜지스터를 가지는 소자 형성층(401a)이 형성되어 있다. 복수의 트랜지스터를 가지는 소자 형성층(401a)은 TFT(111, 113, 114)를 가지고, 이들 TFT의 구조는 앞에서 설명한 바와 같다. 또한, 기판(400a) 위에 기억 소자를 가지는 소자 형성층(402a)이 형성되어 있다. 도 4(A)에서는, 기억 소자(434a, 434b) 각각에 스위칭용 TFT(412a, 412b)가 접속되어 있다. 즉, 스위칭용 TFT(412a, 412b)의 소스 배선 또는 드레인 배선의 한쪽에 기억 소자의 제1 도전층(431a, 431b)이 접속되어 있다. 또한, 스위칭용 TFT(412a, 412b)의 소스 배선 또는 드레인 배선의 다른 쪽은 기억 소자의 제1 도전층 또는 제2 도전층과 동시에 형성된 도전층과 접속되어 있다. 여기서는, 소스 배선 또는 드레인 배선으로서 기능하는 도전층(424)의 다른 쪽은 도전층(425)을 통하여 도전층(426)에 접속되어 있다. 또한, 도전층(425)은 기억 소자의 제1 도전층(431a, 431b)과 동시에 형성된 도전층이며, 도전층(426)은 기억 소자의 제2 도전층(433a, 433b)과 동시에 형성된 도전층이다.
또한, 복수의 트랜지스터를 가지는 소자 형성층(401a) 및 기억 소자를 가지는 소자 형성층(402a)이 접착층(306)에 의해 접착되어 있다. 또한, 기억 소자의 스위칭용 TFT(412a)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(424)과, 기억 소자를 동작시키는 회로를 구성하는 TFT(111)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124a)은 도전성 입자(305), 및 도전층(421, 425, 426)을 통하여 전기적으로 접속되어 있다.
또한, 기억 소자를 가지는 소자 형성층(402a)에 대하여, 레이저광을 사용한 광학적 작용에 의해 데이터의 기입을 행하는 경우가 있다. 그와 같은 경우, 기억 소자를 가지는 소자 형성층(402a) 위에서 스위칭용 TFT(412a, 412b)와 기억 소자(434a, 434b)를 서로 중첩하지 않도록 레이아웃을 하는 것이 필요하다.
도 4(A)에 나타내는 기억 소자(434a, 434b)는 각각 스위칭용 TFT(412a, 412b)에 접속되어 있다. 즉, 액티브 매트릭스형 반도체장치가 제공된다. 또한, 도 4(B)에 나타내는 바와 같이, 제1 도전층(451), 유기 화합물층 또는 상 변화층(452), 및 제2 도전층(453)으로 구성되는 기억 소자(454)가 제공되어 있는 기판을 부착할 수도 있다. 또한, 제1 도전층(451), 유기 화합물층 또는 상 변화층(452), 및 제2 도전층(453) 각각은, 실시형태 1에서 설명한 제1 도전층(151), 유기 화합물층 또는 상 변화층(152), 및 제2 도전층(153)과 마찬가지의 구조를 가질 수도 있다. 이 구조에서는, 도 1(B)와 마찬가지로 기억 소자(454)가 스위칭용 TFT에 접속되지 않고, 기억 소자를 동작시키는 회로를 구성하는 TFT(111)에 직접 접속되어 있다. 또한, 제1 도전층(451)은 공통 전극으로서 기능하고, 제1 도전층(451)을 사용하여 복수의 기억 소자(454)가 형성되어 있는 패시브 매트릭스형 기억회로를 가지는 반도체장치가 제공된다.
또한, 상기 실시형태에서는, 복수의 트랜지스터를 가지는 소자 형성층(401a) 위에 기억 소자를 동작시키는 회로가 형성되지만, 본 발명이 이것에 한정되는 것은 아니다. 예를 들어, 기억 소자를 가지는 소자 형성층(402a) 위에 기억 소자를 동작시키는 회로가 형성되어도 좋다. 구체적으로는, 도 8(A)에 나타내는 바와 같이, 기억 소자(434a, 434b)와 함께, 기억 소자를 동작시키는 회로를 구성하는 TFT(811)를 기판(400a) 위에 형성한 후, 기억 소자를 가지는 소자 형성층(402a)과 복수의 트랜지스터를 가지는 소자 형성층(401a)이 도전성 입자(305)를 가지는 접착층(306)에 의해 부착되어도 좋다. 이때, 기억 소자를 동작시키는 회로를 구성하는 TFT(811)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(424)의 한쪽과, TFT(114)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124a)의 한쪽이, 도전성 입자(305), 및 도전층(825, 826, 827)을 통하여 전기적으로 접속된다. 또한, 도전층(826)은 TFT(811)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(424)의 한쪽에 접속되어 있다. 또한, 도전층(826)은 기억 소자의 제2 도전층과 동시에 형성된 도전층이며, 도전층(825)은 기억 소자의 제1 도전층과 동시에 형성된 도전층이다.
또한, 도 4(A)에서, 기억 소자를 가지는 소자 형성층(402a)이 기판(400a) 위에 형성되어 있지만, 도 8(B)에 나타내는 바와 같이, 기억 소자를 가지는 소자 형성층(402a)을 접착층(834)을 사이에 두고 기판(800a) 위에 부착하여도 좋다.
본 발명의 반도체장치는, 안테나로서 기능하는 도전층과 복수의 트랜지스터를 가지는 소자 형성층에, 기억 소자를 포함하는 층을 부착시킨 구성을 가진다. 따라서, 소형의 반도체장치가 제공될 수 있다. 또한, 복수의 트랜지스터를 가지는 소자 형성층을 형성하는 공정과, 기억 소자를 가지는 소자 형성층을 형성하는 공정을 독립적으로 병행하여 행할 수 있다. 따라서, 본 발명은 단시간에 효율적으로 반도체장치를 제조할 수 있다. 또한, 복수의 트랜지스터를 가지는 소자 형성층과 기억 소자가 형성된 시점에서, 각 회로의 성능을 확인하고, 선별하여, 복수의 트랜지스터를 가지는 소자 형성층과 기억 소자를 전기적으로 접속시켜 반도체장치를 완성시킬 수 있다. 따라서, 결함품이 제조되는 비율을 억제할 수 있어, 수율을 향상시킬 수 있다.
[실시형태 4]
본 실시형태에서는, 상기 실시형태들의 구성과는 다른 본 발명의 반도체장치의 단면 구조에 대하여 설명한다. 보다 상세하게는, 복수의 트랜지스터를 가지는 소자 형성층에, 기억 소자 및 안테나가 형성된 층을 가지는 기판이 부착된 구조의 반도체장치의 단면 구조에 대하여 도 5(A), 도 5(B) 및 도 7(D)를 참조하여 설명한다.
본 실시형태의 반도체장치는, 제1 기판(100a) 위에 형성된 복수의 트랜지스터를 가지는 소자 형성층(501a)과, 제2 기판(500a) 위에 형성된 기억 소자 및 안테나를 가지는 소자 형성층(502a)이 접착층에 의해 부착된 구성을 가진다.
여기서는, 복수의 트랜지스터를 가지는 소자 형성층(501a)은 대표적으로는, 복수의 TFT를 각각 가지는 영역(102, 103)을 가진다. 또한, 기억 소자 및 안테나를 가지는 소자 형성층(502a)은, 기억 소자를 가지는 영역(104) 및 안테나로서 기능하는 도전층(105)으로 구성된다. 또한, 기억 소자를 가지는 영역(104)은 제어회로, 인터페이스 등을 구성하는 복수의 TFT를 포함하는 영역(103)에 도전성 입자(도시되지 않음)에 의해 접속되어 있다. 또한, 안테나로서 기능하는 도전층(105)은 통신 회로를 구성하는 복수의 TFT를 포함하는 영역(102)에 도전성 입자(도시되지 않음)에 의해 접속되어 있다.
도 7(D)에 나타내는 구성을 가지는 본 발명의 반도체장치의 단면 구조에 대하여 도 5(A) 및 도 5(B)를 참조하여 설명한다.
도 5(A)에 나타내는 바와 같이, 복수의 TFT를 가지는 소자 형성층(501a)은 TFT(111, 113, 114)를 가지고, 이들 TFT의 구조는 앞에서 설명한 바와 같다. 또한, 기판(500a) 위에, 기억 소자(434), 및 안테나로서 기능하는 도전층(525)을 가지는 소자 형성층(502a)이 형성되어 있다. 도 5(A)에서는, 기억 소자(434)가 스위칭용 TFT(412)에 접속되어 있다. 즉, 스위칭용 TFT(412)의 소스 배선과 드레인 배선 중의 한쪽이 기억 소자(434)의 제1 도전층에 접속되어 있다.
또한, 스위칭용 TFT(412)의 소스 배선과 드레인 배선 중의 다른 쪽은, 기억 소자의 제1 도전층 또는 제2 도전층과 동시에 형성된 도전층(425)에 접속되어 있다. 여기서는, 소스 배선 또는 드레인 배선으로서 기능하는 도전층(424)들 중 다른 쪽은 도전층(425)을 통하여 도전층(426)에 접속되어 있다. 또한, 도전층(426)은 기억 소자(434)의 제2 도전층과 동시에 형성된 도전층이고, 접속 단자로서 기능한다.
또한, TFT(412)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(424)및 TFT(111)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124a)은 도전층(421, 425, 426) 및 도전성 입자(305)를 통하여 전기적으로 접속되어 있다.
또한, 안테나로서 기능하는 도전층(525)이 기억 소자(434)의 제1 도전층 또는 제2 도전층과 동시에 형성된다. 도전층(525)은 도전성 입자(305) 및 도전층(521)을 통하여, TFT(113)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124c)에 전기적으로 접속된다. 또한, 도전층(521)은 안테나로서 기능하는 도전층(525)과 접속하기 위한 접속 단자로서 기능한다.
또한, 기억 소자의 구성에 따라서는, 레이저광을 사용한 광학적 작용에 의해 기억 소자(434)에 대하여 데이터의 기입을 행하는 경우가 있다. 그와 같은 경우, 기억 소자 및 안테나를 가지는 소자 형성층(502a)에서, 스위칭용 TFT(412), 도전 층(424), 및 기억 소자(434)를, 적어도 일측으로부터 기억 소자(434)를 차광하지 않도록 레이아웃하는 것이 필요하다.
도 5(A)에 나타내는 기억 소자(434)는 스위칭용 TFT(412)에 접속된다. 즉, 액티브 매트릭스형 반도체장치가 제공된다. 또한, 도 5(B)에 나타내는 바와 같이, 제1 도전층(451), 유기 화합물층 또는 상 변화층(452), 및 제2 도전층(453)으로 구성되는 기억 소자(454)를 가지는 기판(500)을 부착하는 것도 가능하다. 또한, 제1 도전층(451), 유기 화합물층 또는 상 변화층(452), 및 제2 도전층(453) 각각은, 실시형태 1에서 설명한 제1 도전층(151), 유기 화합물층 또는 상 변화층(152), 및 제2 도전층(153)과 같은 구조를 가질 수도 있다. 이 구조에서는, 도 1(B)과 마찬가지로, 패시브 매트릭스형 기억회로를 가지는 반도체장치가 제공된다.
또한, 복수의 트랜지스터를 가지는 소자 형성층(501a) 위에, 기억 소자를 동작시키는 회로를 형성하는 TFT(111)가 형성되지만, 본 발명이 이 구조에 한정되는 것은 아니다. 기억 소자 및 안테나를 가지는 소자 형성층에 기억 소자를 동작시키는 회로가 형성되어도 좋다. 또한, 도 5(A)에서, 기억 소자 및 안테나를 가지는 소자 형성층(502a)은 기판(500a) 위에 형성된 구조를 가지고 있지만, 기억 소자 및 안테나를 가지는 소자 형성층(502a)을 접착층을 사이에 두고 기판에 부착시켜도 좋다. 또한, 복수의 트랜지스터를 가지는 소자 형성층(501a)은 기판(100a) 위에 형성되어 있지만, 도 2(A)에 나타내는 바와 같이, 복수의 트랜지스터를 가지는 소자 형성층(501a)을 접착층을 사이에 두고 기판(200a)에 부착시켜도 좋다.
본 발명의 반도체장치는, 복수의 TFT를 가지는 소자 형성층 위에, 기억 소자 및 안테나를 포함하는 소자 형성층을 적층한 구성을 가진다. 따라서, 소형의 반도체 장치가 제공될 수 있다. 또한, 디수의 트랜지스터를 가지는 소자 형성층을 형성하는 공정과, 기억 소자 및 안테나를 가지는 소자 형성층을 형성하는 공정을 독립적으로 병렬하여 행하는 것이 가능하다. 따라서, 본 발명은 단시간에 효율 좋게 반도체장치를 제조할 수 있다. 또한, 복수의 트랜지스터를 가지는 소자 형성층, 기억 소자, 및 안테나가 형성된 시점에서, 각각의 성능을 확인하고 선별하여, 복수의 트랜지스터를 가지는 소자 형성층, 기억 소자, 및 안테나를 전기적으로 접속하여 반도체장치를 완성시킬 수 있다. 따라서, 결함품이 제조되는 비율을 억제할 수 있어, 수율을 향상시킬 수 있다.
[실시형태 5]
본 실시형태에서는 상기 실시형태의 구성과는 다른 본 발명의 반도체장치의 단면 구조에 대하여 설명한다. 보다 상세하게는, 복수의 트랜지스터를 가지는 소자 형성층(601a)이 형성되는 기판(100a) 위에, 기억 소자를 가지는 소자 형성층(602a)을 형성한 구조의 반도체장치의 단면 구조에 대하여 도 6(A), 도 6(B), 및 도 7(E)를 참조하여 설명한다.
본 실시형태의 반도체장치는, 도 7(E)에 나타내는 바와 같이, 기판(100a) 위에 형성된 복수의 트랜지스터를 가지는 소자 형성층(601a)에 또는 기판(100a)에, 기억 소자를 가지는 소자 형성층(602a)이 접착층에 의해 부착된 구성을 가진다.
여기서는, 복수의 트랜지스터를 가지는 소자 형성층(601a)은 대표적으로는 복수의 TFT를 각각 가지는 영역(102, 103), 및 안테나로서 기능하는 도전층(105)으로 구성된다. 또한, 기억 소자를 가지는 소자 형성층(602a)은 기억 소자를 가지는 영역(104)으로 구성된다. 또한, 기억 소자를 가지는 영역(103)은, 도전 부재(631)를 통하여, 제어회로, 인터페이스 등을 형성하는 복수의 TFT를 가지는 영역(103)에 전기적으로 접속되어 있다.
도 7(E)에 나타낸 구성을 가지는 본 발명의 반도체장치의 단면 구조에 대하여 도 6(A) 및 도 6(B)를 참조하여 설명한다.
도 6(A)에 나타내는 바와 같이, 복수의 TFT를 가지는 소자 형성층(601a)은 TFT(111, 113, 114)를 가지고, 이들 TFT의 구조는 앞에서 설명한 바와 같다. 또한, 기억 소자를 가지는 소자 형성층(602a)이 형성된 기판(621)이 접착층(611)을 사용하여 기판(100a) 위에 탑재되어 있다. 도 6(A)에서는, 기억 소자(634)가 스위칭용 TFT(112)에 접속되어 있다. 즉, 스위칭용 TFT(112)의 소스 배선과 드레인 배선 중의 한쪽이 기억 소자의 제1 도전층에 접속되어 있다. 또한, 스위칭용 TFT(112)의 소스 배선과 드레인 배선 중의 다른 쪽은 기억 소자의 제1 도전층 또는 제2 도전층과 동시에 형성된 도전층에 접속되어 있다. 여기서는, 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124b)의 다른 쪽은 도전층(625)을 통하여 도전층(626)에 접속되어 있다. 또한, 도전층(625)은 기억 소자의 제1 도전층과 동시에 형성된 도전층이고, 도전층(626)은 기억 소자의 제2 도전층과 동시에 형성된 도전층이고, 접속 단자로서 기능한다.
또한, 기억 소자를 가지는 소자 형성층(602a)에 형성된 기억 소자(634)의 스위칭용 TFT(112)와, 복수의 TFT를 가지는 소자 형성층(601a)에 형성된 기억 소자를 동작시키는 회로를 구성하는 TFT(111)가 도전 부재(631)를 통해 전기적으로 접속되어 있다. 여기서는, 도전 부재(631)로서 와이어를 사용하여, 와이어 본딩법에 의해 TFT(111)와 TFT(112)를 접속하고 있지만, 도전막을 성막한 후, 소망의 형상으로 에칭하여, 도전 부재(631)를 형성하여도 좋다. 또한, 인쇄법 등의 접속 방법을 이용하는 것도 가능하다.
도 6(A)에 나타낸 기억 소자(634)는 스위칭용 TFT(112)에 접속된다. 즉, 액티브 매트릭스형 반도체장치가 제공된다. 또한, 도 6(B)에 도시하는 바와 같이, 제1 도전층(651), 유기 화합물층 또는 상 변화층(652), 및 제2 도전층(653)으로 구성되는 기억 소자(654)가 형성되는 기판(622)을 접착층(611)을 사용하여 기판(100a) 위에 탑재하는 것도 가능하다. 이 구조에 의해, 패시브 매트릭스형 기억회로를 가지는 반도체장치가 제공된다.
또한, 본 실시형태에서는, 기억 소자가 가지는 소자 형성층(602a)을 기판(100a) 위에 탑재하였지만, 본 발명이 이것에 한정되지 않고, 기억 소자 및 안테나를 가지는 소자 형성층, 및 안테나를 가지는 소자 형성층을 기판(100a) 위에 탑재하여도 좋다.
본 발명의 반도체장치는, 기억 소자를 포함하는 층이 복수의 TFT를 가지는 소자 형성층을 구비한 기판 위에 제공되어 있는 구조를 가진다. 따라서, 소형의 반도체장치가 제공될 수 있다. 또한, 복수의 트랜지스터를 가지는 소자 형성층을 형성하는 공정과, 기억 소자를 가지는 소자 형성층을 형성하는 공정을 독립적으로 병행하여 행할 수 있다. 따라서, 본 발명은 단시간에 효율적으로 반도체장치를 제조할 수 있다. 또한, 복수의 트랜지스터를 가지는 소자 형성층과 기억 소자가 형성된 시점에서, 각각의 성능을 확인하고, 선별하여, 복수의 트랜지스터를 가지는 소자 형성층과 기억 소자를 전기적으로 접속하여 반도체장치를 완성시킬 수 있다. 따라서, 결함품이 제조되는 비율을 억제할 수 있어, 수율을 향상시킬 수 있다.
[실시형태 6]
본 실시형태에서는, 반도체장치의 제조방법에 관하여 도면을 참조하여 설명한다. 여기서는, 실시형태 1의 도 2(A)에 나타내는 반도체장치의 제조방법을 나타내지만, 본 실시형태는 각 실시형태에서 나타낸 반도체장치에 적절히 적용될 수 있다.
도 9(A)에 나타내는 바와 같이, 기판(1100)의 일 표면 위에 박리층(1101, 1102)을 형성한다.
기판(1100)으로서는, 유리 기판, 석영 기판, 금속 기판이나 스테인리스 강 기판의 일 표면에 절연층을 형성한 것, 본 공정의 처리 온도에 견딜 수 있는 내열성이 있는 플라스틱 기판 등을 사용한다. 상기에 예로 든 기판(1100)은 크기나 형상에 제약이 없기 때문에, 예를 들어, 기판(1100)으로서 한 변이 1 미터 이상이고 직사각형의 것을 사용하면, 생산성을 현격하게 향상시킬 수 있다. 이 이점은 원형의 실리콘 기판을 사용하는 경우와 비교하면 큰 우위점이다.
또한, 기판(1100) 위에 제공된 복수의 트랜지스터를 가지는 소비 형성층은 후에 기판(1100)으로부터 박리된다. 따라서, 기판(1100)을 재사용하여, 이 기판(1100) 위에 새로이 복수의 트랜지스터를 가지는 소자 형성층을 형성하여도 좋다. 이 결과, 비용 저감을 실현할 수 있다. 또한, 재사용하는 기판(1100)에는 석영 기판을 사용하는 것이 가능하다.
박리층(1101, 1102)은, 기판(1100)의 일 표면에 박막을 형성한 후, 포토리소그래피법에 의해 형성한 레지스트 마스크를 사용하여 선택적으로 에칭하여 형성된다. 박리층(1101, 1102) 각각은, 플라즈마 CVD법, 스퍼터링법 등에 의해, 텅스텐(W), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 니오브(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 납(Pb), 오스뮴(Os), 이리듐(Ir), 및 규소(Si)로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료, 또는 상기 원소를 주성분으로 하는 화합물 재료로 형성된 층을 단층 또는 적층하여 형성된다. 규소를 함유하는 층의 결정 구조는 비정질 구조, 미(微)결정 구조, 다결정 구조 중 어느 구조이어도 좋다.
각각의 박리층(1101, 1102)이 단층 구조인 경우, 텅스텐층, 몰리브덴층, 또는 텅스텐과 몰리브덴의 혼합물을 함유하는 층을 형성한다. 또는, 텅스텐의 산화물 또는 산화질화물을 함유하는 층, 몰리브덴의 산화물 또는 산화질화물을 함유하는 층, 또는 텅스텐과 몰리브덴의 혼합물의 산화물 또는 산화질화물을 함유하는 층을 형성하여도 좋다. 텅스텐과 몰리브덴의 혼합물은, 예를 들어, 텅스텐과 몰리브덴의 합금에 상당한다.
각각의 박리층(1101, 1102)이 적층 구조인 경우, 바람직하게는, 제1 층으로서, 텅스텐층, 몰리브덴층, 또는 텅스텐과 몰리브덴의 혼합물을 함유하는 층을 형성하고, 제2 층으로서, 텅스텐, 몰리브덴, 또는 텅스텐과 몰리브덴의 혼합물의 산 화물, 질화물, 산화질화물 또는 질화산화물을 형성한다.
박리층(1101, 1102)으로서, 텅스텐을 함유하는 층과 텅스텐의 산화물을 함유하는 층의 적층 구조를 형성하는 경우, 텅스텐을 함유하는 층을 형성하고, 그 위에, 산화규소를 함유하는 층을 형성함으로써, 텅스텐층과 산화규소층과의 계면에, 텅스텐의 산화물을 함유하는 층을 형성한다. 또한, 텅스텐을 함유하는 층의 표면에, 열 산화 처리, 산소 플라즈마 처리, 오존수 등의 산화력이 강한 용액에서의 처리 등을 행하여, 텅스텐의 산화물을 함유하는 층을 형성하여도 좋다. 이것은, 텅스텐의 질화물, 산화질화물 및 질화산화물을 함유하는 층을 형성하는 경우에도 마찬가지이다. 텅스텐을 함유하는 층을 형성한 후, 그 위에, 질화규소층, 산화질화규소층, 질화산화규소층을 형성하면 좋다.
텅스텐의 산화물은 WOx로 표현된다. x는 2≤x≤3의 범위 내이고, x가 2인 경우, 텅스텐의 산화물은 WO2, x가 2.5인 경우, 텅스텐의 산화물은 W2O5, x가 2.75인 경우, 텅스텐의 산화물은 W4O11, x가 3인 경우, 텅스텐의 산화물은 WO3이다. 텅스텐 산화물을 형성함에 있어서, 상기한 x의 값에 특별히 제약은 없고, 에칭 레이트 등을 기초로 하여 정하면 좋다. 산소 분위기에서 스퍼터링법에 의해 형성되는 텅스텐의 산화물을 함유하는 층(WOx, 0≤x≤3)이 가장 좋은 에칭 레이트를 가진다. 따라서, 제조 시간의 단축을 위하여, 산소 분위기에서 스퍼터링법에 의해 텅스텐의 산화물을 함유하는 층을 형성하는 것이 바람직하다.
또한, 상기 공정에서, 기판(1100)에 접하도록 박리층(1101, 1102)을 형성하 고 있지만, 본 발명이 이것에 한정되지 않는다. 기판(1100)에 접하도록 하지층으로서의 절연층을 형성하고, 그 절연층에 접하도록 박리층(1101, 1102)을 제공하여도 좋다.
다음에, 도 9(B)에 도시하는 바와 같이, 박리층(1101, 1102)을 덮도록 하지층으로서의 절연층(1105)을 형성한다. 이 절연층(1105)은 공지의 수단(스퍼터링법이나 플라즈마 CVD법 등)에 의해, 규소의 산화물 또는 규소의 질화물을 함유하는 층의 단층 또는 적층으로 형성된다. 규소의 산화물 재료는 규소(Si)와 산소(O)를 함유하는 물질이고, 산화규소, 산화질화규소, 질화산화규소 등이 해당한다. 규소의 질화물 재료는 규소와 질소(N)를 함유하는 물질이고, 질화규소, 산화질화규소, 질화산화규소 등이 해당한다. 하지층이 되는 절연층은 기판(1100)으로부터의 불순물의 침입을 방지하는 블로킹 막으로서 기능한다.
다음에, 절연층(1105) 위에, 비정질 반도체층(예를 들어, 비정질 규소를 함유하는 층)을 형성한다. 이 비정질 반도체층은 공지의 수단(스퍼터링법, LPCVD법 등)에 의해 25～200 nm(바람직하게는 30～150 nm)의 두께로 형성된다. 이어서, 비정질 반도체층을 공지의 결정화법(레이저 결정화법, RTA 또는 퍼니스 어닐로를 사용하는 열 결정화법, 결정화를 조장하는 금속 원소를 사용하는 열 결정화법, 결정화를 조장하는 금속 원소를 사용하는 열 결정화법과 레이저 결정화법을 조합한 방법 등)에 의해 결정화하여, 결정질 반도체층을 형성한다. 그 후, 얻어진 결정질 반도체층을 소망의 형상으로 에칭하여 결정질 반도체층(1127～1130)을 형성한다. 또한, 박리층(1101, 1102)이 텅스텐으로 형성되는 경우, 상기 가열 처리에 의해, 박리층(1101, 1102)과 절연층(1105)과의 계면에 텅스텐의 산화물을 형성하는 것이 가능하다.
결정질 반도체층(1127～1130)을 형성하기 위해서는, 먼저, 플라즈마 CVD법에 의해 비정질 반도체층을 66 nm의 막 두께로 형성한다. 다음에, 결정화를 조장하는 금속 원소로서 니켈을 함유하는 용액을 비정질 반도체층 위에 보유시킨 후, 비정질 반도체층에 탈수소화 처리(500℃, 1시간)와 열결정화 처리(550℃, 4시간)를 행하여, 결정질 반도체층을 형성한다. 그 후, 필요에 따라 레이저광 조사에 의해 결정성을 향상시킨 후, 포토리소그래피법에 의해 형성된 레지스트 마스크를 사용하여 결정질 반도체층을 에칭하여 결정질 반도체층(1127～1130)을 형성한다.
또한, 레이저 결정화법으로 결정질 반도체층(1127～1130)을 형성하는 경우, 연속 발진 또는 펄스 발진의 기체 레이저 또는 고체 레이저를 사용한다. 기체 레이저로서는, 엑시머 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, Ti:사파이어 레이저 등을 사용한다. 고체 레이저로서는, Cr, Nd, Er, Ho, Ce, Co, Ti 또는 Tm이 도핑된 YAG, YVO4, YLF, YAlO3 등의 결정을 사용한 레이저를 사용한다.
또한, 결정화를 조장하는 금속 원소를 사용하여 비정질 반도체층의 결정화를 행하면, 저온에서 단시간의 결정화가 가능하게 되고, 결정의 방향이 정렬된다는 이점이 있는 한편, 금속 원소가 결정질 반도체층에 잔존하기 때문에 오프 전류가 상승하고, 특성이 안정되지 않는다는 결점이 있다. 따라서, 결정질 반도체층 위에 케터링 사이트로서 기능하는 비정질 반도체층을 형성하면 좋다. 게터링 사이트가 되는 비정질 반도체층에는 인이나 아르곤의 불순물 원소를 함유시킬 필요가 있기 때문에, 아르곤을 고농도로 함유시키는 것이 가능한 스퍼터링법으로 그 비정질 반도체층을 형성하는 것이 좋다. 그 후, 가열 처리(RTA법이나 퍼니스 어닐로를 사용한 열 어닐 등)를 행하여 비정질 반도체층 중에서 금속 원소를 확산시키고, 이어서, 이 금속 원소를 함유하는 비정질 반도체층을 제거한다. 그렇게 하면, 결정질 반도체층 중의 금속 원소의 함유량을 저감 또는 제거할 수 있다.
다음에, 결정질 반도체층(1127～1130)을 덮는 절연층을 형성한다. 이 절연층은 플라스마 CVD법이나 스퍼터링법 등에 의해, 규소의 산화물 또는 규소의 질화물을 함유하는 층의 단층 또는 적층으로 형성된다. 구체적으로는, 산화규소를 함유하는 층, 산화질화규소를 함유하는 층, 질화산화규소를 함유하는 층을 단층 또는 적층으로 형성한다.
다음에, 절연층 위에 제1 도전층과 제2 도전층을 적층하여 형성한다. 제1 도전층은 플라즈마 CVD법이나 스퍼터링법에 의해 20～100 nm의 두께로 형성한다. 제2 도전층은 공지의 수단에 의해, 100～400 nm의 두께로 형성한다. 제1 도전층과 제2 도전층은 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등에서 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성된다. 또는, 인 등의 불순물 원소를 도핑한 다결정 규소로 대표되는 반도체 재료를 사용하여도 좋다.
제1 도전층과 제2 도전층과의 조합의 예를 들면, 질화탄탈(TaN)층과 텅스 텐(W)층, 질화텅스텐(WN)층과 텅스텐층, 질화몰리브덴(MoN)층과 몰리브덴(Mo)층 등이 있다. 텅스텐이나 질화탄탈은 내열성이 높기 때문에, 제1 도전층과 제2 도전층을 형성한 후에, 열 활성화를 목적으로 한 가열 처리를 행할 수 있다.
다음에, 포토리소그래피법에 의해 레지스트로 된 마스크를 형성하고, 게이트 전극을 형성하기 위한 에칭 처리를 행하고, 게이트 전극으로서 기능하는 도전층(게이트 전극층이라고 부르기도 함)(1107～1110)을 형성한다.
다음에, 결정질 반도체층(1127～1130)에, 이온 도핑법 또는 이온 주입법에 의해, n형을 부여하는 불순물 원소를 저농도로 첨가하여, n형 불순물 영역을 형성한다. n형을 부여하는 불순물 원소는 주기율표의 15족에 속하는 원소를 사용하면 좋고, 예를 들어, 인(P), 비소(As) 등을 사용한다. 또한, p형을 부여하는 불순물 원소를 첨가하여 p형 불순물 원소를 형성하여도 좋다. p형을 부여하는 불순물 원소로서는 예를 들어, 붕소(B)를 사용한다.
다음에, 절연층과 도전층(1107～1110)을 덮도록 절연층을 형성한다. 이 절연층은 공지의 수단(플라즈마 CVD법이나 스퍼터링법)에 의해, 규소, 규소의 산화물 또는 규소의 질화물의 무기 재료를 함유하는 층(무기층이라고 표기하기도 함)이나, 유기 수지 등의 유기 재료를 함유하는 층(유기층이라고 표기하기도 함)의 단층 또는 적층으로 형성된다. 적층으로서 규소의 산화물로 이루어지는 층을 형성하는 것이 바람직하다.
다음에, 도전층(1107～1110)의 측면에 접하는 절연층(이하, 사이드월 절연층이라고 칭함)(1115～1118)을 형성한다(도 9(B) 참조). 사이드월 절연층(1115～ 1117)은 후에 소스 영역 및 드레인 영역을 형성하기 위한 도핑용의 마스크로서 사용된다.
또한, 사이드월 절연층(1115～1118)을 형성하기 위한 에칭 공정에 의해 절연층도 에칭되어, 게이트 절연층(1119～1122)이 형성된다. 게이트 절연층(1119～1122)은 도전층(1107～1110) 및 사이드월 절연층(1115～1118)과 중첩한다. 이와 같이, 게이트 절연층이 에칭되는 것은 게이트 절연층과 사이드월 절연층(1115～1118)의 재료의 에칭 레이트가 같기 때문이고, 도 9(B)에서는 그 경우를 나타내고 있다. 따라서, 게이트 절연층과 사이드월 절연층(1115～1118)의 재료의 에칭 레이트가 다른 경우에는, 사이드월 절연층(1115～1118)을 형성하기 위한 에칭 공정을 거치더라도, 절연층이 잔존하는 경우가 있다.
그 다음, 사이트월 절연층(1115～1118)을 마스크로 하여, 결정질 반도체층(1127～1130)에 n형을 부여하는 불순물 원소를 첨가하여, 제1 n형 불순물 영역(LDD 영역이라고도 부름)(1123a～1123d)과, 제2 n형 불순물 영역(소스 영역 및 드레인 영역이라고도 부름)(1124a～1124d)을 형성한다. 제1 n형 불순물 영역(1123a～1123d)의 불순물 원소의 농도는 제2 n형 불순물 영역(1124a～1124d)의 불순물 원소의 농도보다 낮다.
또한, 제1 n형 불순물 영역(1123a～1123d)은 2가지 방법에 의해 형성될 수도 있다. 한가지 방법에서는, 게이트 전극을 2층 이상의 적층 구조로 하고, 이 게이트 전극에 에칭이나 이방성 에칭을 행하고, 이 게이트 전극을 구성하는 하층의 도전층을 마스크로 사용한다. 그리고, 다른 방법에서는 사이드월 절연층을 마스크로 사용한다. 형성된 박막트랜지스터는 GOLD(Gate Overlapped Lightly Doped drain) 구조를 가진다. 본 발명은 전자와 후자의 어느 방법을 사용하여도 좋다. 그러나, 사이드월 절연층을 마스크로 사용하는 후자의 방법을 사용하면, LDD 영역의 폭의 제어가 용이하고 LDD 영역을 정확하게 형성할 수 있다.
상기 공정을 거쳐, n형 TFT(1131～1134)가 형성된다.
n형 TFT(1131～1134) 각각은 LDD 구조를 가지고, 제1 n형 불순물 영역(LDD 영역이라고도 부름)과 제2 n형 불순물 영역(소스 영역 및 드레인 영역이라고도 부름)과 채널 형성 영역을 포함하는 활성층과, 게이트 절연층과, 게이트 전극으로서 기능하는 도전층을 가진다.
다음에, TFT(1131～1134)를 덮도록, 단층 또는 적층으로 절연층을 형성한다. TFT(1131～1134)를 덮는 절연층은 공지의 방법(SOG법, 액적 토출법 등)에 의해, 규소의 산화물이나 규소의 질화물 등의 무기 재료, 폴리이미드, 폴리아미드, 벤조시클로부텐, 아크릴, 에폭시, 실록산 등의 유기 재료의 단층 또는 적층으로 형성된다. 실록산계 재료는, 예를 들어, 규소와 산소와의 결합으로 골격 구조가 구성되고 치환기로서 적어도 수소를 가지는 물질, 또는 규소와 산소와의 결합으로 골격 구조가 구성되고 치환기로서 플루오로기, 알킬기, 방향족 탄화수소 중 적어도 하나를 가지는 물질이다.
도시된 단면 구조에서는, TFT(1131～1134)를 덮도록, 절연층을 2층 구조로 하여 형성한 경우를 나타내고, 제1 절연층(1142)으로서 질화규소를 함유하는 층을 형성하고, 제2 절연층(1141)으로서 산화규소를 함유하는 층을 형성한다. 또한, 제 2 절연층(1141) 위에 제3 절연층으로서 산화규소를 함유하는 층을 형성하여도 좋다.
또한, 절연층(1141, 1142)을 형성하기 전, 또는 절연층(1141, 1142) 중 하나 또는 복수의 박막을 형성한 후에, 반도체층의 결정성의 회복이나 반도체층에 첨가된 불순물 원소의 활성화, 반도체층의 수소화를 목적으로 한 가열 처리를 행하면 좋다. 이 가열 처리에는 열 어닐법, 레이저 어닐법 또는 RTA법 등을 적용하면 좋다.
다음에, 도 9(C)에 나타내는 바와 같이, 포토리소그래피법에 의해 절연층(1141, 1142)을 에칭하여, 제2 n형 불순물 영역(1124a～1124d)을 노출시키는 콘택트 홀(1143～1150)을 형성한다.
다음에, 도 9(D)에 나타내는 바와 같이, 콘택트 홀(1143～1150)을 충전하도록 도전층을 형성하고, 이 도전층을 패터닝하여, 도전층(1154～1162)을 형성한다. 이 도전층(1155～1162)은, TFT의 소스 배선 또는 드레인 배선으로서 기능하고, 도전층(1154)은 안테나로서 기능한다.
도전층(1154～1162)은 티탄(Ti), 알루미늄(Al), 및 네오디뮴(Nd) 중에서 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료의 단층 또는 적층으로 형성된다. 알루미늄을 주성분으로 하는 합금 재료는, 예를 들어, 알루미늄을 주성분으로 하고 니켈을 함유하는 재료, 또는, 알루미늄을 주성분으로 하고 니켈과, 탄소와 규소 중의 어느 한쪽 또는 양쪽 모두를 함유하는 합금 재료에 상당한다.
도전층(1154～1162) 각각은, 예를 들어, 배리어층과 알루미늄 규소(Al-Si) 층과 배리어층, 배리어층과 알루미늄 규소(Al-Si)층과 질화티탄(TiN)층과 배리어층의 적층 구조로 형성하면 좋다. 배리어층은, 티탄, 티탄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어지는 층에 상당한다. 알루미늄이나 알루미늄 규소는 저항값이 낮고 저렴하기 때문에, 도전층(1154～1162)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어층을 제공하면, 알루미늄이나 알루미늄 규소의 힐록의 발생을 방지할 수 있다. 또한, 하층의 배리어층을 제공하면, 알루미늄이나 알루미늄 규소와 결정질 반도체층과의 양호한 콘택트를 취할 수 있다. 또한, 티탄은 환원성이 높은 원소이기 때문에, 티탄으로 이루어지는 배리어층을 형성하면, 결정질 반도체층 상에 자연 산화막이 형성되어 있었다고 하여도, 이 자연 산화막을 환원하여, 결정질 반도체층과 양호한 콘택트를 취할 수 있다.
다음에, 도 9(E)에 나타내는 바와 같이, 도전층(1154～1162)을 덮도록, 단층 또는 적층으로 절연층(1163)을 형성한다. 도전층(1154～1162)을 덮는 절연층(1163)은 박막트랜지스터를 덮는 절연층(1142)과 같은 방법 및 재료를 사용하여 형성할 수 있다. 다음에, 도전층(1154～1162)을 덮는 절연층(1163)에 콘택트 홀을 형성하여, 제1 도전층(1164)을 형성한다. 이 도전층(1164)은, 후에 형성되는 기억 소자의 제1 도전층으로서 기능한다. 또한, 제1 도전층은 박막트랜지스터(1132)를 덮도록 형성된다.
다음에, 제1 도전층(1164)의 엣지(edge)부를 덮도록 절연층(1165)을 형성한 후, 유기 화합물층 또는 상 변화층(1166)과 제2 도전층(1167)을 형성한다. 제1 도전층(1164), 유기 화합물층 또는 상 변화층(1166), 및 제2 도전층(1167)이 기억 소자(1169)를 구성한다. 그 후, 절연층(1168)을 형성하여도 좋다. 이 절연층(1168)은 DLC(Diamond-Like Carbon) 등의 탄소를 함유하는 층, 질화규소를 함유하는 층, 질화산화규소를 함유하는 층, 유기 재료(바람직하게는, 에폭시 수지)를 함유하는 층 등에 상당한다. 또한, 절연층은 보호층으로서 기능하는 것으로, 필요가 없다면 형성하지 않아도 좋다. 또한, 절연층(1168)으로서 막 두께가 두꺼운(대표적으로는 5～100 μm, 바람직하게는 5～50 μm, 더욱 바람직하게는 5～10 μm) 유기 화합물로 이루어지는 층을 형성하면, 기판(1100) 위의 복수의 소자에 중량감이 붙어, 기판(1100)으로부터의 그 소자의 비산을 방지하고, 또한 소자의 뒤틀림을 방지하여, 소자의 파괴나 손상을 방지할 수 있다. 이하, TFT(1131～1134) 및 기억 소자(1169)를 포함하는 층을, 복수의 트랜지스터를 가지는 소자 형성층(1170)이라 부른다.
또한, 기억 소자의 유기 화합물층을 잉크젯법으로 대표되는 액적 토출법에 의해 형성하여도 좋다. 액적 토출법을 사용함으로써, 재료의 이용 효율을 향상시켜, 제조공정을 간략화한 반도체장치의 제조방법을 제공할 수 있다. 또한, 제조 시간의 단축 및 제조 비용의 저감을 실현한 반도체장치의 제조방법을 제공할 수 있다.
다음에, 도 10(A)에 나타내는 바와 같이, 박리층(1101, 1102)을 노출시키도록, 포토리소그래피법에 의해 절연층(1105, 1141, 1142, 1163, 1165, 1168)을 에칭하여, 개구부(1171, 1172)를 형성한다.
다음에, 도 10(B)에 나타내는 바와 같이, 개구부(1171, 1172)에 에칭제를 도입하여, 박리층(1101, 1102)을 제거한다. 습식 에칭을 위한 에칭제로서는, 불산을 물이나 불화암모늄으로 희석한 혼합액, 불산과 질산의 혼합액, 불산과 질산과 초산의 혼합액, 과산화수소와 황산의 혼합액, 과산화수소와 암모늄 수용액과 물의 혼합액, 과산화수소와 염산과 물의 혼합액 등을 사용하면 좋다. 또한, 건식 에칭을 위한 에칭제로서는, 불소 등의 할로겐계 원자나 분자를 함유하는 기체, 또는 산소를 함유하는 기체를 사용하면 좋다. 바람직하게는, 에칭제로서 불화할로겐 또는 할로겐간 화합물을 함유하는 기체 또는 액체를 사용한다. 예를 들어, 불화할로겐을 함유하는 기체로서 삼불화염소(C1F3)를 사용한다.
다음에, 도 10(C)에 나타내는 바와 같이, 복수의 트랜지스터를 가지는 소자 형성층(1170)에서 기억 소자가 형성되어 있는 면을 기판(1181)에 접착시킨 후, 복수의 트랜지스터를 가지는 소자 형성층(1170)을 기판(1100)으로부터 완전히 박리한다(도 11(A)의 단면도 참조).
기판(1181)은 실시형태 1에서 설명한 기판(200a)과 같은 재료로 형성될 수도 있다.
다음에, 도 11(B)에 나타내는 바와 같이, 복수의 트랜지스터를 가지는 소자 형성층(1170)의 다른 쪽 면을 접착제(1182a)를 사용하여 기판(1183a)에 접착시킨다.
기판(1183a)은 실시형태 1에서 설명한 기판(200a)과 같은 재료로 형성될 수 도 있다.
다음에, 복수의 트랜지스터를 가지는 소자 형성층(1170)과 기판(1181)이 접착된 것을, 슬라이싱(slicing) 장치나 레이저 조사장치 등을 사용하여 분단한다.
상기 공정을 거쳐, 비접촉으로 데이터를 교신하는 기능을 가지는 반도체장치가 완성된다.
또한, 본 실시형태에서는, 복수의 트랜지스터를 가지는 소자 형성층(1170)과 기판(1183)을 접착시킨 후, 분단하여 반도체장치를 완성하고 있지만, 본 발명이 이것에 한정되지 않는다. 복수의 트랜지스터를 가지는 소자 형성층(1170)과 기판(1181)을 접착하여 분단한 후, 복수의 트랜지스터를 가지는 소자 형성층(1170)에 기판(1183)을 접착하여도 좋다.
이와 같이, 본 발명의 반도체장치는 소형, 박형, 경량이며, 가요성을 가지기 때문에, 다종다양의 용도가 실현되고, 물품에 부착하여도, 그 물품의 디자인성을 손상시키지 않는다.
[실시형태 7]
본 실시형태의 반도체장치의 구성에 대하여 도 26(A), 도 27(A), 도 27(B)를 참조하여 설명한다.
본 실시형태의 반도체장치의 사시도에 대하여 도 26(A)를 참조하여 설명한다. 본 실시형태의 반도체장치는, 도 26(A)에 나타내는 바와 같이, 기판 위에 기억 소자와 복수의 트랜지스터가 집적된 구성을 가진다. 여기서는, 메모리와 복수의 트랜지스터를 가지는 소자 형성층(101b)과, 기판(108b) 위에 제공된 안테나를 가지는 소자 형성층(107b)이 형성되어 있고, 메모리와 복수의 트랜지스터를 가지는 소자 형성층(101b)은 대표적으로는, 복수의 TFT를 각각 가지는 영역(102, 103)과, 기억 소자를 가지는 영역(104)으로 구성되어 있다. 또한, 기판(108b) 위에는, 안테나로서 기능하는 도전층(105)을 가지는 소자 형성층(107b)이 형성되어 있고, 메모리와 복수의 트랜지스터를 가지는 소자 형성층(101b)의 뒷면에 도전층(105)이 접착층에 의해 부착되어 있다. 여기서, 메모리와 복수의 트랜지스터를 가지는 소자 형성층(101b)의 뒷면이란, 절연층이 노출되어 있는 면을 말한다.
다음에, 도 26(A)에 나타내는 구성을 가지는 반도체장치의 단면 구조에 대하여 도 27(A)를 참조하여 설명한다. 메모리와 복수의 트랜지스터를 가지는 소자 형성층(101b) 위에 기판(100b)이 제공되어 있다. 여기서는, 복수의 회로를 가지는 소자 형성층(101b)으로서, 기억 소자를 동작시키는 회로를 구성하는 TFT(111)(도 26(A)의 기억 소자를 가지는 영역(104)의 일부), 기억 소자의 스위칭용 TFT(112)(도 26(A)의 기억 소자를 가지는 영역(104)의 일부), 전원 회로, 클록 발생 회로, 데이터 복조/변조 회로 등의, 안테나로 수신한 신호를 처리하는 회로를 구성하는 TFT(113)(도 26(A)의 복수의 TFT를 가지는 영역(102)의 일부), 제어회로, 인터페이스 등의 회로를 구성하는 TFT(114)(도 26(A)의 복수의 TFT를 가지는 영역(103)의 일부)가 나타내어져 있다.
또한, 메모리와 복수의 트랜지스터를 가지는 소자 형성층(101b)과, 안테나를 가지는 소자 형성층(107b)은 접착층(106)에 의해 부착되어 있다. 구체적으로는, 절연층(115)과 안테나를 가지는 소자 형성층(107b)이 접착층(106)에 의해 부착되어 있다. 또한, 소자 형성층(101b)의 TFT(113)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124c)과, 소자 형성층(101b)의 안테나로서 기능하는 도전층(125b)은 접착층(106)의 도전성 입자(109)를 통하여 전기적으로 접속되어 있다.
TFT(111～114)는 기판(100b)과 절연층(115) 사이에 제공되고, TFT(111～114)를 덮는 절연층(122)이 형성되어 있다.
또한, TFT(111～114)와 패시베이션막으로서 기능하는 절연층(122)을 덮도록 절연층(123)이 제공되어 있고, 이 절연층(123)은 표면을 평탄화하기 위하여 제공되어 있다. 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124a～124d)은 소스 영역 및 드레인 영역(119a～119d)에 접하고, 절연층(123)에 제공된 콘택트 홀을 채운다. 또한, TFT(113)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124c)의 한쪽은 절연층(115, 122, 123)을 통과하고, 소자 형성층(101)의 뒷면에서 노출되어 있다.
또한, 도전층(124a～124d, 125b)을 덮도록 절연층(126, 127)이 제공되어 있다. 이들 절연층(126, 127)은 표면을 평탄화할 목적과, TFT(111～114) 및 도전층(124a～124d, 125b)을 보호할 목적으로 제공되어 있다.
또한, 절연층(127) 위에 기억 소자(134)가 제공되어 있다.
절연층(127) 위에, 제1 도전층(131), 유기 화합물층 또는 상 변화층(132), 및 제2 도전층(133)이 이 순서로 적층되어 있고, 이 적층체가 기억 소자(134)에 상당한다. 인접하는 유기 화합물층 또는 상 변화층(132)들 사이에는 절연층(135)이 제공되어 있다. 제1 도전층(131)은 TFT(112)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124b)에 접속된다. 도전층(133) 위에는 절연층(136)이 제공되어 있다. 또한, TFT(112)는 기억 소자의 스위칭용 TFT로서 기능한다. 또한, 그 외의 기억 소자 각각에도 스위칭용 TFT가 제공되어 있다. 이 구조에서는, 액티브 매트릭스형 기억회로를 가지는 반도체장치가 제공된다.
또한, 절연층(136) 위에는 기판(100b)이 제공되어 있다.
다음에, 트랜지스터를 가지는 기억 소자 대신에, 스위칭용 트랜지스터를 가지지 않는 기억 소자를 가지는 반도체장치, 즉, 패시브 매트릭스형 기억회로를 가지는 반도체장치의 단면 구조에 대하여 도 27(B)를 참조하여 설명한다. 보다 상세하게는, 도 27(A)에 나타낸 반도체장치와 비교하면, 기억 소자(154)의 구조가 다른 반도체장치의 단면 구조에 대하여 설명한다.
절연층(127) 위에, TFT(111)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124a)에 접속되도록 제1 도전층(151)이 제공되고, 제1 도전층(151)에 접속되도록 유기 화합물층 또는 상 변화층(152)이 제공되고, 유기 화합물층 또는 상 변화층(152)에 접속되도록 제2 도전층(153)이 제공되어 있다. 제1 도전층(151)과, 유기 화합물층 또는 상 변화층(152)과, 제2 도전층(153)과의 적층체가 기억 소자(154)에 상당한다. 인접하는 유기 화합물층 또는 상 변화층(152)들 사이에는 절연층(155)이 제공되어 있다. 기억 소자(154) 위에는 절연층(156)이 제공되어 있다.
본 발명의 반도체장치에 따르면, 메모리와 복수의 트랜지스터를 가지는 소자 형성층을 형성하는 공정과, 안테나로서 기능하는 도전층을 형성하는 공정을 독립적으로 병행하여 행할 수 있다. 따라서, 본 발명은 단시간에 효율적으로 반도체장치를 제조할 수 있다. 또한, 메모리와 복수의 트랜지스터를 가지는 소자 형성층과 안테나가 형성된 시점에서, 각 회로의 성능을 확인하고 선별하여, 복수의 트랜지스터를 가지는 소자 형성층과 안테나를 전기적으로 접속하여 반도체장치를 완성시킬 수 있다. 따라서, 결함품이 제조되는 비율을 억제할 수 있어, 수율을 향상시킬 수 있다.
[실시형태 8]
본 실시형태에서는, 상기 실시형태의 구성과는 다른 구성의 본 발명의 반도체장치의 단면 구조에 대하여 설명한다. 보다 상세하게는, 도 27(A) 및 도 27(B)에 나타낸 반도체장치와 비교하면, 안테나를 가지는 도전층 대신에, 기억 소자를 가지는 소자 형성층(202b)이 형성된 기판(200b)이 부착된 구조의 반도체장치의 단면 구조에 대하여 설명한다.
본 실시형태의 반도체장치는, 제1 기판(100b) 위에 제공된 복수의 트랜지스터를 가지는 소자 형성층(201b)과, 제2 기판(200b) 위에 형성된 기억 소자를 가지는 소자 형성층(202b)이 수지층에 의해 부착되어 있는 구성을 가진다.
여기서는, 복수의 트랜지스터를 가지는 소자 형성층(201b)은 대표적으로는, 복수의 TFT를 각각 가지는 영역(102, 103)과, 안테나로서 기능하는 도전층(105)을 가진다. 또한, 기억 소자를 가지는 소자 형성층(202a)은 기억 소자를 가지는 영역(104)으로 구성된다. 또한, 기억 소자를 가지는 영역(104)은 제어회로, 인터페이스 등을 구성하는 복수의 TFT를 포함하는 영역(103)에 도전성 입자(도시되지 않음)에 의해 접속되어 있다.
도 26(B)에 나타내는 구성을 가지는 본 발명의 반도체장치의 단면 구조에 대하여 도 28(A) 및 도 28(B)를 참조하여 설명한다.
도 28(A)에 나타내는 바와 같이, 복수의 트랜지스터를 가지는 소자 형성층(201b)이 기판(100b) 위에 제공되고, 복수의 트랜지스터를 가지는 소자 형성층(201b)은 TFT(111, 113, 114)를 가지고, 이들 TFT의 구조는 앞에서 설명한 바와 같다. 또한, TFT(111)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124a)은 뒷면에서 노출되어 있다.
또한, 기판(200b) 위에, 기억 소자를 가지는 소자 형성층(202b)이 형성되어 있다. 복수의 트랜지스터를 가지는 소자 형성층(201b)과 기억 소자를 가지는 소자 형성층(202b)은 접착층(106)에 의해 부착되어 있다. 구체적으로는, 절연층(115)과 기억 소자를 가지는 소자 형성층(202b)이 접착층(106)에 의해 부착되어 있다. 도 28(A)에서는, 기억 소자(234a, 234b) 각각이 스위칭용 TFT(212a, 212b)에 각각 접속되어 있다. 즉, 스위칭용 TFT(212a, 212b)의 소스 배선과 드레인 배선 중의 한쪽이 제1 도전층(231a, 231b)에 각각 접속되어 있다. 또한, 스위칭용 TFT(212a, 212b)의 소스 배선과 드레인 배선 중의 다른 쪽은, 기억 소자의 제1 도전층 또는 제2 도전층과 동시에 형성된 도전층에 접속되어 있다. 여기서는, 소스 배선 또는 드레인 배선으로서 기능하는 도전층(223)의 다른 쪽은 도전층(225b)을 통하여 도전층(226)에 접속되어 있다. 도전층(225b)은 기억 소자(234a, 234b)의 제1 도전층(231a, 231b)와 동시에 형성된 도전층이고, 도전층(226)은 기억 소자(234a, 234b)의 제2 도전층(233a, 233b)과 동시에 형성된 도전층이다.
또한, 기억 소자의 스위칭용 TFT(212a)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(223)과, 기억 소자를 동작시키는 회로를 구성하는 TFT(111)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124a)은 접착층(106) 중의 도전성 입자(109)를 통하여 전기적으로 접속되어 있다.
또한, 기억 소자의 구성에 따라서는, 레이저광을 사용한 광학적 작용에 의해, 기억 소자를 가지는 소자 형성층(202b)에 대하여 데이터의 기입을 행하는 경우가 있다. 그와 같은 경우, 기억 소자를 가지는 소자 형성층(202b)에서, 스위칭용 TFT(212a, 212b)와 기억 소자(234a, 234b)를 서로 중첩하지 않도록 레이아웃할 필요가 있다.
도 28(A)에 나타내는 기억 소자(234a, 234b)에는 스위칭용 TFT(212a, 212b)가 각각 제공되어 있고, 이 구조에서는 액티브 매트릭스형 기억회로를 가지는 반도체장치가 제공된다. 또한, 도 28(B)에 나타내는 바와 같이, 제1 도전층(251), 유기 화합물층 또는 상 변화층(252), 및 제2 도전층(253)으로 구성되는 기억 소자(254)를 가지는 기판을 부착시키는 것도 가능하다. 도 28(B)에는, 각각의 기억 소자에 스위칭용 TFT가 제공되지 않은 패시브 매트릭스형 기억회로가 나타내어져 있다. 또한, 제1 도전층(251), 유기 화합물층 또는 상 변화층(252), 및 제2 도전층(253)은 실시형태 1에서 나타내는 제1 도전층(151), 유기 화합물층 또는 상 변화층(152), 및 제2 도전층(153)과 같은 구조를 가질 수도 있다.
또한, 상기 구조에서는, 복수의 트랜지스터를 가지는 소자 형성층(201b)에 기억 소자를 동작시키는 회로가 형성되지만, 본 발명이 이것에 한정되는 것은 아니다. 예를 들어, 기억 소자를 동작시키는 회로를 구성하는 TFT(111)가 기억 소자를 가지는 소자 형성층(202b)에 형성되어도 좋다. 구체적으로는, 도 31(A)에 나타내는 바와 같이, 기억 소자(234a, 234b)와 함께, 기억 소자를 동작시키는 회로를 구성하는 TFT(511)를 기판(500b) 위에 형성한 후, 이것에, 기억 소자를 가지는 소자 형성층(502b)과, 안테나 및 복수의 트랜지스터를 가지는 소자 형성층(501b)이 접착층(106)에 의해 부착되어도 좋다. 이때, 기억 소자를 동작시키는 회로를 구성하는 TFT(511)의 소스 배선과 드레인 배선(524) 중의 한쪽에 접속되는 도전층(526)과, TFT(114)의 소스 배선과 드레인 배선(124d) 중의 한쪽이 도전성 입자(109)를 통하여 전기적으로 접속된다. 또한, 도전층(526)은 TFT(511)의 소스 배선과 드레인 배선(524) 중의 한쪽과 도전층(525)을 통하여 접속되어 있다. 또한, 도전층(526)은 기억 소자의 제2 도전층과 동시에 형성된 도전층이고, 도전층(525)은 기억 소자의 제1 도전층과 동시에 형성된 도전층이다.
또한, 도 28(A)에서는, 기억 소자를 가지는 소자 형성층(202b)이 기판(200b) 위에 형성된 구조를 가지고 있지만, 도 31(B)에 나타내는 바와 같이, 기억 소자를 가지는 소자 형성층(202b)이 접착층(513)을 사이에 두고 기판(512b)에 부착되어도 좋다. 구체적으로는, 기판 위에 박리층을 제공하고, 이 박리층 위에 복수의 트랜지스터를 가지는 소자 형성층(202b)을 형성한 후, 복수의 트랜지스터를 가지는 소자 형성층(202b)을 박리층으로부터 박리하고, 복수의 트랜지스터를 가지는 소자 형성층(202b)을 접착층(513)을 사이에 두고 기판(512b)에 부착하여도 좋다. 박리 방법으로서는, 실시형태 1에서 나타내는 박리 방법을 적절히 사용할 수 있다.
또한, 기판(512b)으로서는, 기판(200a)과 같은 재료를 사용할 수 있다. 접착층(513)으로서는, 열 경화 수지, 자외선 경화 수지, 에폭시 수지계 접착제, 수지 첨가제 등을 사용할 수 있다.
상기와 같이, 복수의 트랜지스터를 가지는 박리한 소자 형성층을, 가요성이 있고 얇고 가벼운 플라스틱 기판에 부착하면, 두께가 얇고 가볍고 낙하하여도 갈라지기 어려운 반도체장치가 제공될 수 있다. 또한, 가요성에 의해, 곡면이나 불균일한 형상의 표면에 부착하는 것이 가능하게 되어, 다종다양의 용도가 실현된다. 예를 들어, 약병과 같은 곡면에 본 발명의 반도체장치를 밀착하여 부착시킬 수 있다. 또한, 기판을 재사용하면, 저렴한 반도체장치의 제공을 실현한다.
본 발명의 반도체장치에 따르면, 복수의 트랜지스터를 가지는 소자 형성층을 형성하는 공정과, 기억 소자를 가지는 소자 형성층을 형성하는 공정을 독립적으로 병행하여 실시할 수 있다. 따라서, 본 발명은 단시간에 효율적으로 반도체장치를 제조할 수 있다. 또한, 복수의 트랜지스터를 각각 가지는 소자 형성층이나 기억 소자가 형성된 시점에서, 각각의 성능을 확인하고 선별하여, 복수의 트랜지스터를 가지는 소자 형성층이나 기억 소자를 전기적으로 접속하여 반도체장치를 완성시킬 수가 있다. 따라서, 결함품이 제조되는 비율을 억제할 수 있어, 수율을 향상시킬 수 있다.
[실시형태 9]
본 실시형태에서는, 상기 실시형태의 구성과는 다른 구성의 본 발명의 반도체장치의 단면 구조에 대하여 설명한다. 보다 상세하게는, 복수의 트랜지스터를 가지는 소자 형성층의 뒷면에, 기억 소자 및 안테나가 형성된 층을 가지는 기판이 부착된 구조의 반도체장치의 단면 구조에 대하여 설명한다.
본 실시형태의 반도체장치는, 도 26(C)에 나타내는 바와 같이, 기판(100b) 위에 제공된 복수의 트랜지스터를 가지는 소자 형성층(301b)과 제2 기판(300b) 위에 제공된 기억 소자 및 안테나를 가지는 소자 형성층(302b)이 접착층에 의해 부착된 구성을 가진다.
여기서는, 복수의 트랜지스터를 가지는 소자 형성층(301b)은 대표적으로는, 복수의 TFT를 각각 가지는 영역(102, 103)을 가진다. 또한, 기억 소자 및 안테나를 가지는 소자 형성층(302b)은 기억 소자를 가지는 영역(104)과, 안테나로서 기능하는 도전층(105)으로 구성된다. 또한, 기억 소자를 가지는 영역(104)은 제어회로, 인터페이스 등을 구성하는 복수의 TFT를 포함하는 영역(103)에 도전성 입자(도시되지 않음)를 통하여 접속되어 있다. 또한, 안테나로서 기능하는 도전층(105)은 통신 회로를 구성하는 복수의 TFT를 포함하는 영역(102)에 접착층 중의 도전성 입자(도시되지 않음)를 통하여 접속되어 있다.
도 26(C)에 나타내는 구성을 가지는 본 발명의 반도체장치의 단면 구조에 대하여 도 29(A) 및 도 29(B)를 참조하여 설명한다.
도 29(A)에 나타내는 바와 같이, 복수의 TFT를 가지는 소자 형성층(301b)은 TFT(111, 113, 114)를 가지고, 이들 TFT의 구조는 앞에서 설명한 바와 같다. 또한, 기판(300b) 위에, 기억 소자(334) 및 안테나로서 기능하는 도전층(325)을 가지는 소자 형성층(302b)이 형성되어 있다. 도 29(A)에서는, 기억 소자(334)에 스위칭용 TFT(312)가 접속되어 있다. 즉, 스위칭용 TFT(312)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(324)의 한쪽이 기억 소자(334)의 제1 도전층에 접속되어, 액티브 매트릭스형 기억회로를 구성한다.
또한, 스위칭용 TFT(312)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(324)의 다른 쪽은, 기억 소자의 제1 도전층 또는 제2 도전층과 동시에 형성된 도전층에 접속되어 있다. 여기서는, 소스 배선 또는 드레인 배선으로서 기능하는 도전층(324)의 다른 쪽은 도전층(225b)을 통하여 도전층(326)에 접속되어 있다. 또한, 도전층(225b)은 기억 소자의 제1 도전층과 동시에 형성된 도전층이고, 도전층(326)은 기억 소자의 제2 도전층과 동시에 형성된 도전층이고, 접속 단자로서 기능한다.
또한, 복수의 TFT를 가지는 소자 형성층(301b)의 뒷면과 기억 소자 및 안테나를 가지는 소자 형성층(302b)은 도전성 입자(109)를 가지는 접착층(106)에 의해 부착되어 있다. 즉, 절연층(115)과, 기억 소자 및 안테나를 가지는 소자 형성층(302b)은 도전성 입자(109)를 가지는 접착층(106)에 의해 부착되어 있다. 또한, TFT(113)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124c)은 뒷면에서 노출되어 있다. 따라서, TFT(111)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124a)은 도전성 입자(109)를 통하여, 안테나로서 기능하는 도전층(325)에 전기적으로 접속되어 있다.
또한, 안테나로서 기능하는 도전층(325)이 기억 소자(334)의 제1 도전층 또 는 제2 도전층과 동시에 형성된다. 도전층(325)은 TFT(113)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124c)에 도전성 입자(109)를 통하여 전기적으로 접속된다. 또한, 도전층(325)는 도전층(326)과 동시에 형성된다.
또한, 기억 소자의 구성에 따라서는, 레이저광을 사용한 광학적 작용에 의해 기억 소자(334)에 대하여 데이터의 기입을 행하는 경우가 있다. 그와 같은 경우, 기억 소자를 가지는 소자 형성층(302b)에서, 스위칭용 TFT(312) 및 도전층(325)을 기억 소자와 중첩하지 않도록 레이아웃하는 것이 필요하다.
도 29(A)에 나타내는 기억 소자(334)는 스위칭용의 TFT(312)가 제공된 기억 소자이다. 또한, 도 29(B)에 나타내는 바와 같이, 제1 도전층(351), 유기 화합물층 또는 상 변화층(352), 및 제2 도전층(353)으로 구성되는 기억 소자(354) 및 안테나로서 기능하는 도전층(525)을 가지는 기판(300b)을 부착하는 것도 가능하다.
또한, 복수의 트랜지스터를 가지는 소자 형성층(301b)에, 기억 소자를 동작시키는 회로를 구성하는 TFT(111)가 형성되지만, 본 발명이 이것에 한정되는 것은 아니다. 기억 소자를 가지는 소자 형성층(302b)에, 기억 소자를 동작시키는 회로를 구성하는 TFT가 형성되어도 좋다. 또한, 도 29(A)에서는, 기억 소자 및 안테나를 가지는 소자 형성층(302b)이 기판(300b) 위에 형성되지만, 기억 소자 및 안테나를 가지는 소자 형성층(302b)을 접착층을 통하여 기판(300b)에 부착하여도 좋다.
본 발명의 반도체장치에 따르면, 복수의 트랜지스터를 가지는 소자 형성층을 형성하는 공정과, 기억 소자 및 안테나를 가지는 소자 형성층을 형성하는 공정을 독립적으로 병행하여 행할 수 있다. 따라서, 본 발명은 단시간에 효율적으로 반도체장치를 제조할 수 있다. 또한, 복수의 트랜지스터를 가지는 소자 형성층, 기억 소자를 가지는 소자 형성층, 및 안테나가 형성된 시점에서, 각각의 성능을 확인하고 선별하여, 복수의 트랜지스터를 가지는 소자 형성층, 기억 소자, 및 안테나를 가지는 소자 형성층을 전기적으로 접속하여, 반도체장치를 완성시킬 수 있다. 따라서, 결함품이 제조되는 비율을 억제할 수 있어, 수율을 향상시킬 수 있다.
[실시형태 10]
본 실시형태에서는, 상기 실시형태의 구성과는 다른 구성의 본 발명의 반도체장치의 단면 구조에 대하여 설명한다. 보다 상세하게는, 복수의 트랜지스터를 가지는 소자 형성층(401b)을 안테나가 제공되는 기판과 기억 소자가 제공되는 기판 사이에 끼운 구조의 반도체장치의 단면 구조에 대하여 도 26(D), 도 30(A), 및 도 30(B)를 참조하여 설명한다.
본 실시형태의 반도체장치는, 기판(1008b) 위에 형성된 안테나로서 기능하는 도전층을 가지는 소자 형성층(107b)과, 기판(200b) 위에 형성된 기억 소자를 가지는 소자 형성층(202b) 사이에, 복수의 트랜지스터를 가지는 소자 형성층(401b)을 끼운 구조를 가진다. 또한, 복수의 트랜지스터를 가지는 소자 형성층(401b)과, 안테나로서 기능하는 도전층을 가지는 소자 형성층(202b)은 접착층에 의해 부착되어 있고, 복수의 트랜지스터를 가지는 소자 형성층(401b)과 안테나로서 기능하는 도전층을 가지는 소자 형성층(107b)도 접착층에 의해 부착되어 있다.
여기서는, 복수의 트랜지스터를 가지는 소자 형성층(401b)은 대표적으로는, 복수의 TFT를 각각 가지는 영역(102, 103)을 가진다. 또한, 기억 소자를 가지는 소자 형성층(202b)은 기억 소자를 가지는 영역(104)으로 구성된다. 또한, 기억 소자를 가지는 영역(104)은 제어회로, 인터페이스 등을 구성하는 복수의 TFT를 포함하는 영역(103)에 접착층 중의 도전성 입자(도시되지 않음)를 통하여 접속되어 있다.
또한, 안테나로서 기능하는 도전층(105)은 통신 회로를 구성하는 복수의 TFT를 포함하는 영역(102)에 접착층 중의 도전성 입자(도시되지 않음)를 통하여 접속되어 있다.
도 26(D)에 나타내는 구성을 가지는 본 발명의 반도체장치의 단면 구조에 대하여 도 30(A) 및 도 30(B)를 참조하여 설명한다.
도 30(A)에 나타내는 바와 같이, 기판(200b) 위에, 기억 소자를 가지는 소자 형성층(202b)이 형성되어 있다. 복수의 트랜지스터를 가지는 소자 형성층(401b)과 기억 소자를 가지는 소자 형성층(202b)은 도전성 입자(109)를 가지는 접착층(406)을 통하여 부착되어 있다. 또한, 복수의 트랜지스터를 가지는 소자 형성층(401b)은 TFT(111, 113, 114)를 가지고, 이들 TFT의 구조는 앞에서 설명한 바와 같다. 또한, TFT(111)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124a)에 접속되는 접속 배선은 표면에서 노출되어 있다. 또한, TFT(111)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124c)은 뒷면에서 노출되어 있다.
도 30(A)에서는, 기억 소자(234a, 234b) 각각에 스위칭용 TFT(212a, 212b)가 각각 접속되어 있다. 즉, 스위칭용 TFT(212a, 212b)의 소스 배선과 드레인 배선 중의 한쪽이 제1 도전층(231a, 231b)에 각각 접속되어 있다. 또한, 스위칭용 TFT(212a, 212b)의 소스 배선과 드레인 배선 중의 다른 쪽은, 기억 소자의 제1 도전층 또는 제2 도전층과 동시에 형성된 도전층(225b, 226)에 접속되어 있다. 여기서는, 소스 배선 또는 드레인 배선으로서 기능하는 도전층(223)의 다른 쪽은 도전층(225b)을 통하여 도전층(226)에 접속되어 있다.
또한, 기억 소자의 스위칭용 TFT(212a)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(223)과, 기억 소자를 동작시키는 회로를 구성하는 TFT(111)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124a)은 도전성 입자(109) 및 도전층을 통하여 전기적으로 접속되어 있다.
또한, 복수의 트랜지스터를 가지는 소자 형성층(401b)과, 기판(108b) 위에 형성된 도전층(125b)을 가지는 소자 형성층(107b)이 도전성 입자(109)를 함유하는 접착층(406)에 의해 부착되어 있다. 또한, TFT(113)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124c)은 안테나로서 기능하는 도전층(125b)에 접착층(407) 중의 도전성 입자(109)를 통하여 전기적으로 접속되어 있다.
도 30(A)에 나타내는 기억 소자(234a, 234b)에는, 스위칭용 TFT(212a, 212b)가 각각 제공되어 있다. 즉, 액티브 매트릭스형 기억회로가 제공된다. 또한, 도 30(B)에 나타내는 바와 같이, 제1 도전층(251), 유기 화합물층 또는 상 변화층(252), 및 제2 도전층(253)으로 구성되는 기억 소자(254)를 가지는 기판을 부착하는 것도 가능하다. 이와 같은 기억 소자는 패시브 매트릭스형 기억회로를 구성한다.
또한, 상기 실시형태에서는, 기억 소자를 동작시키는 회로가 복수의 트랜지스터를 가지는 소자 형성층(401b)에 형성되지만, 본 발명이 이것에 한정되는 것은 아니다. 예를 들어, 기억 소자를 동작시키는 회로가 기억 소자를 가지는 소자 형성층(202b)에 형성되어도 좋다.
또한, 도 30(A)에서는, 기억 소자를 가지는 소자 형성층(202b)이 기판(200b) 위에 형성되지만, 기억 소자를 가지는 소자 형성층(202b)을 접착층을 통하여 기판에 부착하여도 좋다.
본 발명의 반도체장치에 따르면, 복수의 트랜지스터를 가지는 소자 형성층을 형성하는 공정과, 기억 소자를 가지는 소자 형성층을 형성하는 공정과, 안테나로서 기능하는 도전층을 형성하는 공정을 독립적으로 병행하여 행할 수 있다. 따라서, 본 발명은 단시간에 효율적으로 반도체장치를 제조할 수 있다. 또한, 복수의 트랜지스터를 가지는 소자 형성층, 기억 소자, 및 안테나로서 기능하는 도전층이 형성된 시점에서, 각 회로의 성능을 확인하고 선별하여, 복수의 트랜지스터를 각각 가지는 소자 형성층들, 기억 소자 등을 전기적으로 접속하여, 반도체장치를 완성시킬 수 있다. 따라서, 결함품이 제조되는 비율을 억제할 수 있어, 수율을 향상시킬 수 있다.
[실시형태 11]
본 실시형태에서는, 상기 실시형태의 구성과는 다른 구성의 본 발명의 반도체장치의 단면 구조에 대하여 설명한다. 보다 상세하게는, 기억 소자를 가지는 소자 형성층(602b)이 복수의 트랜지스터를 가지는 소자 형성층(601b) 위에 형성되고, 소자 형성층(601b)과 소자 형성층(602b)이 안테나가 제공되는 기판(108b) 위에 형성되는 구조의 반도체장치의 단면 구조에 대하여 도 26(E) 및 도 32를 참조하여 설명한다.
본 실시형태의 반도체장치는, 복수의 트랜지스터를 가지는 소자 형성층(601b)과, 안테나가 형성된 기판(108b)이 접착층에 의해 부착되는 구성을 가진다. 또한, 본 실시형태의 반도체장치는, 기억 소자를 가지는 소자 형성층(602b)이 복수의 트랜지스터를 가지는 소자 형성층(601b)에 접착층에 의해 부착된 구성을 가진다.
여기서는, 복수의 트랜지스터를 가지는 소자 형성층(601b)은 대표적으로는, 복수의 TFT를 각각 가지는 영역(102, 103) 및 안테나로서 기능하는 도전층(105)으로 구성된다. 또한, 기억 소자를 가지는 소자 형성층(602)은 기억 소자를 가지는 영역(104)으로 구성된다. 또한, 기억 소자를 가지는 영역(104)은 제어회로, 인터페이스 등을 구성하는 복수의 TFT를 포함하는 영역(103)에 전기적으로 접속되어 있다.
도 26(E)에 나타내는 구성을 가지는 본 발명의 반도체장치의 단면 구조에 대하여 도 32를 참조하여 설명한다.
도 32에 나타내는 바와 같이, 복수의 TFT를 가지는 소자 형성층(601b)은 TFT(111, 113, 114)를 가지고, 이들 TFT의 구조는 앞에서 설명한 바와 같다. 또한, 기억 소자를 가지는 소자 형성층(602b)이 형성된 절연층(621b)이 접착층(611)에 의해 절연층(615) 위에 탑재되어 있다.
또한, 복수의 트랜지스터를 가지는 소자 형성층(601b)과 안테나를 가지는 소자 형성층(107b)은 접착층(106)에 의해 부착되어 있다. 구체적으로는, 절연층(115)과, 안테나를 가지는 소자 형성층(107b)은 접착층(106)에 의해 부착되어 있다. 또한, 복수의 트랜지스터를 가지는 소자 형성층(601b)의 TFT(113)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124c)이, 소자 형성층(107b)의 안테나로서 기능하는 도전층(125b)에 접착층(106)의 도전성 입자(109)를 통하여 전기적으로 접속되어 있다.
도 32에서는, 기억 소자(634)에 스위칭용 TFT(112)가 접속되어 있다. 즉, 스위칭용 TFT(112)의 소스 배선과 드레인 배선 중의 한쪽이 기억 소자(634)의 제1 도전층에 접속되어 있다. 또한, 스위칭용 TFT(112)의 소스 배선과 드레인 배선 중의 다른 쪽은, 기억 소자의 제1 도전층 또는 제2 도전층과 동시에 형성된 도전층에 접속되어 있다. 여기서는, 소스 배선 또는 드레인 배선으로서 기능하는 도전층(124b)의 다른 쪽은 도전층(625)을 통하여 도전층(626)에 접속되어 있다. 또한, 도전층(625)은 기억 소자의 제1 도전층과 동시에 형성된 도전층이고, 도전층(626)은 기억 소자의 제2 도전층과 동시에 형성된 도전층이고, 접속 단자로서 기능한다.
또한, 기억 소자를 가지는 소자 형성층(602)에 형성된 기억 소자(634)의 스위칭용 TFT(112)와, 복수의 TFT를 가지는 소자 형성층(601b)에 형성된 기억 소자를 동작시키는 회로를 구성하는 TFT(111)가 도전 부재(631)를 통하여 전기적으로 접속되어 있다.
도 32에 나타내는 기억 소자(634)에는 스위칭용 TFT(112)가 제공되어 있다. 또한, 도 33에 나타내는 바와 같이, TFT를 가지는 기억 소자 대신에, 제1 도전 층(651), 유기 화합물층 또는 상 변화층(652), 및 제2 도전층(653)으로 구성되는 기억 소자(654)가 제공되는 기판(622)을 접착층(611)에 의해 기판(103b) 위에 탑재하는 것도 가능하다.
또한, 본 실시형태에서는, 기억 소자를 가지는 소자 형성층(602)을 소자 형성층(601) 위에 탑재하였지만, 본 발명이 이것에 한정되지 않고, 기억 소자 및 안테나를 가지는 소자 형성층이나, 안테나를 가지는 소자 형성층을 소자 형성층(601) 위에 탑재하여도 좋다.
본 발명의 반도체장치에 따르면, 기억 소자를 포함하는 층이 복수의 TFT를 가지는 소자 형성층 위에 적층되어 있다. 따라서, 소형의 반도체장치를 제공할 수 있다. 또한, 복수의 트랜지스터를 가지는 소자 형성층을 형성하는 공정과, 기억 소자를 가지는 소자 형성층을 형성하는 공정, 및 안테나로서 기능하는 도전층을 형성하는 공정을 독립적으로 병행하여 행할 수 있다. 따라서, 본 발명은 단시간에 효율적으로 반도체장치를 제조할 수 있다. 또한, 복수의 트랜지스터를 가지는 소자 형성층과 기억 소자가 형성된 시점에서, 각 회로의 성능을 확인하고 선별하여, 복수의 트랜지스터를 가지는 소자 형성층과 기억 소자를 전기적으로 접속하여, 반도체장치를 완성시킬 수 있다. 따라서, 결함품이 제조되는 비율을 억제할 수 있어, 수율을 향상시킬 수 있다.
[실시형태 12]
본 실시형태에서는, 반도체장치의 제조방법에 관하여 도면을 참조하여 설명한다. 여기서는, 실시형태 7의 도 27(A)에 나타내는 반도체장치의 제조방법을 설 명하지만, 본 실시형태는 각 실시형태에서 설명한 반도체장치에 적절히 적응될 수 있다.
도 34(A)에 나타내는 바와 같이, 실시형태 6과 마찬가지로, 기판(1100)의 일 표면 위에 박리층(1101, 1102)을 형성한다.
다음에, 도 34(B)에 나타내는 바와 같이, 실시형태 6과 마찬가지로, 박리층(1101, 1102)을 덮도록, 베이스가 되는 절연층(1105)을 형성한다. 이 절연층(1105) 위에 비정질 반도체층을 형성한 후, 이 비정질 반도체층을 공지의 결정화법에 의해 결정화하고, 결정질 반도체층을 형성한다. 그 후, 얻어진 결정질 반도체층을 소망의 형상으로 에칭하여 결정질 반도체층(1127～1130)을 형성한다. 다음에, 결정질 반도체층(1127～1130)을 덮도록 게이트 절연층을 형성한다. 다음에, 이 게이트 절연층 위에 제1 도전층과 제2 도전층을 적층하여 형성한다. 다음에, 포토리소그래피법에 의해 레지스트로 된 마스크를 형성하고, 게이트 전극을 형성하기 위한 에칭 처리를 행하여, 도전층(1107～1110)을 형성한다. 다음에, 결정질 반도체층(1127～1130)에, 이온 도핑법 또는 이온 주입법에 의해, n형을 부여하는 불순물 원소를 저농도로 첨가하여, n형 불순물 영역을 형성한다. 다음에, 절연층과 도전층(1107～1110)을 덮도록 절연층(1141)을 형성한다.
다음에, 실시형태 6과 마찬가지로, 수직 방향을 주체로 한 이방성 에칭에 의해 절연층을 선택적으로 에칭하여, 도전층(1107～1110)의 측면에 접하는 사이드월 절연층(1115～1118)을 형성한다. 또한, 사이드월 절연층(1115～1118)을 형성하기 위한 에칭 공정에 의해, 절연층도 에칭되어, 게이트 절연층(1119～1122)이 형성된 다. 이어서, 사이드월 절연층(1115～1118)을 마스크로 하여, 결정질 반도체층(1127～1130)에 n형을 부여하는 불순물 원소를 첨가하여, 제1 n형 불순물 영역(LDD 영역이라고도 부른다)(1123a～1123d)과, 제2 n형 불순물 영역(소스 영역 및 드레인 영역이라고도 부른다)(1124a～1124d)을 형성한다. 제1 n형 불순물 영역(1123a～1123d)이 함유하는 불순물 원소의 농도는 제2 n형 불순물 영역(1124a～1124d)의 불순물 원소의 농도보다 낮다.
상기 공정을 거쳐, n형 TFT(1131～1134)가 형성된다.
다음에, TFT(1131～1134)를 덮도록 절연층(1142)을 단층 또는 적층으로 형성한다.
다음에, 도 34(C)에 나타내는 바와 같이, 실시형태 6과 마찬가지로, 포토리소그래피법에 의해 절연층(1141, 1142)을 에칭하여, n형 불순물 영역(1124a～1124d)을 노출시키는 콘택트 홀(1143～1150)을 형성한다. 이때, 콘택트 홀(1151)은, 절연층(1141, 1142)과 함께, 절연층(1105)도 에칭되므로 기판(1100)의 일부를 노출시킨다.
다음에, 도 34(D)에 나타내는 바와 같이, 콘택트 홀(1143～1151)을 채우도록 도전층을 형성하고, 이 도전층을 패터닝하여, 도전층(1155～1162)을 형성한다. 이 도전층(1155～1162)은 TFT의 소스 배선 또는 드레인 배선으로서 기능한다. 또한, 도전층(1159)은 기판 표면에까지 달하고 있다. 또한, 도전층(1159)은 박리층(1101, 1102)에 접하지 않고, 절연층(1105, 1141, 1142)에 접한다. 이것은, 박리층(1101, 1102)을 에칭제에 의해 제거할 때, 도전층(1159)이 에칭제에 의해 제거 되지 않게 하기 위해서이다.
다음에, 도 34(E)에 나타내는 바와 같이, 실시형태 6과 마찬가지로, 도전층(1155～1162)을 덮도록 절연층(1163)을 단층 또는 적층으로 형성한다. 도전층(1154～1162)을 덮는 절연층(1163)은, 박막트랜지스터를 덮는 절연층(1142)과 같은 방법 및 재료를 사용하여 형성될 수 있다. 다음에, 도전층(1154～1162)을 덮는 절연층(1163)에 콘택트 홀을 형성하고, 도전층(1164)을 형성한다. 이 도전층(1164)은 후에 형성되는 기억 소자의 제1 도전층으로서 기능한다.
다음에, 도전층(1164)의 엣지부를 덮도록 절연층(1165)을 형성한 후, 유기 화합물층 또는 상 변화층(1166)과 도전층(1167)을 형성한다. 도전층(1164), 유기 화합물층 또는 상 변화층(1166), 및 도전층(1167)이 기억 소자(1169)를 구성한다. 도전층(1164)은 기억 소자(1169)의 제2 도전층으로서 기능한다. 그 후, 절연층(1168)을 형성하여도 좋다.
다음에, 도 35(A)에 나타내는 바와 같이, 실시형태 6과 마찬가지로, 박리층(1101, 1102)이 노출하도록, 포토리소그래피법에 의해 절연층(1105, 1141, 1142, 1163, 1168)을 에칭하여, 개구부(1171, 1172)를 형성한다.
다음에, 도 35(B)에 나타내는 바와 같이, 실시형태 6과 마찬가지로, 개구부(1171, 1172)에 에칭제를 도입하여, 박리층(1101, 1102)을 제거한다.
다음에, 도 35(C)에 나타내는 바와 같이, 실시형태 6과 마찬가지로, 복수의 트랜지스터를 가지는 소자 형성층(1170)에서 기억 소자가 형성되어 있는 면을 기체(1181)에 접착시키고, 복수의 트랜지스터를 가지는 소자 형성층(1170)을 기판(1100)으로부터 완전히 박리한다(도 36(A)의 단면도 참조).
다음에, 도 36(B)에 나타내는 바와 같이, 복수의 트랜지스터를 가지는 소자 형성층(1170)의 다른 쪽 면을 도전층(1182)이 제공된 기판(1183)에 접착시킨다. 이때, 도전성 입자(1900)를 함유하는 접착층(1191)이 사용된다. 또한, TFT(1133)의 소스 배선 또는 드레인 배선으로서 기능하는 도전층(1159)과 기판(1183b) 위의 도전층(1182b)이 도전성 입자(1190)를 통해 접하도록, 복수의 트랜지스터를 가지는 소자 형성층(1170)과 기판(1183b)을 접착시킨다.
다음에, 복수의 트랜지스터를 가지는 소자 형성층(1170)과 기판(1181, 1183b)이 서로 접착된 것을 슬라이싱 장치나 레이저 조사장치 등에 의해 분단한다.
상기 공정을 거쳐, 비접촉으로 데이터를 교신하는 기능을 가지는 반도체장치가 제공될 수 있다.
또한, 본 실시형태에서는, 복수의 트랜지스터를 가지는 소자 형성층(1170)과 기판(1183)을 접착시킨 후, 분단하여 반도체장치를 형성하고 있지만, 본 발명이 이것에 한정되는 것은 아니다. 복수의 트랜지스터를 가지는 소자 형성층(1170)과 기판(1181)을 접착하여 분단한 후, 복수의 트랜지스터를 가지는 소자 형성층(1170)에, 도전층(1182)을 가지는 기판(1183b)을 접착하여도 좋다.
이와 같이, 본 발명의 반도체장치는 소형, 박형, 경량이며, 가요성을 가지기 때문에, 다종다양의 용도가 실현되고, 물품에 부착하여도, 그 물품의 디자인성을 손상시키는 일이 없다.
[실시형태 13]
다음에, 본 발명의 반도체장치에 포함되는 기억회로의 구성과 동작에 대하여 도면을 참조하여 설명한다. 본 발명의 기억회로는, 메모리 셀(21)들이 매트릭스 형상으로 배치된 메모리 셀 어레이(22)와, 디코더(23, 24)와, 셀렉터(25)와, 리더/라이터(reader/writer) 회로(26)를 포함한다. 메모리 셀(21)은 기억 소자(30)를 가진다(도 12(A) 참조).
기억 소자(30)는 워드선(Wy)(1≤y≤n)을 형성하는 제1 도전층(27)과, 비트선(Bx)(1≤x≤m)을 형성하는 제2 도전층(28), 및 제1 도전층(27)과 제2 도전층(28) 사이에 제공된 유기 화합물층 또는 상 변화층(29a)을 가진다(도 13(A) 참조). 도 13(B)에 나타내는 바와 같이, 인접하는 유기 화합물층 또는 상 변화층(29a)들 사이에 절연층(33)이 제공된다. 또한, 기억 소자(30) 위에 절연층(34)이 제공된다. 워드선(Wy)을 형성하는 제1 도전층(27)은 제1 방향으로 연장하도록 제공되고, 비트선(Bx)을 형성하는 제2 도전층(28)은 제1 방향에 수직인 제2 방향으로 연장하도록 제공된다. 즉, 제1 도전층(27)과 제2 도전층(28)은 스트라이프 형상으로 서로 교차하도록 제공된다.
또한, 유기 화합물층 또는 상 변화층(29a)의 구성에 따라서는, 기억 소자(30)에 대한 데이터의 기입을 광학적 작용에 의해 행하는 경우가 있다. 그 경우, 제1 도전층(27)과 제2 도전층(28) 중 어느 한쪽 또는 양쪽 모두는 투광성을 가질 필요가 있다. 투광성을 가지는 도전층은 인듐 주석 산화물(ITO) 등의 투명한 도전성 재료로 형성되거나, 또는 투명한 도전성 재료가 아니어도, 광을 투과하는 두께로 형성된다.
또한, 도 12(A)에 나타내는 등가 회로도는 패시브 매트릭스형의 경우이지만, 메모리 셀(21)에 트랜지스터(31)를 제공한 액티브 매트릭스형을 채용하여도 좋다(도 14(A) 참조). 그 경우, 스위칭용 트랜지스터(31)의 게이트 전극이 워드선(Wy)(1≤y≤n)에 접속되고, 소스 전극과 드레인 전극 중의 어느 한쪽은 비트선(Bx)(1≤x≤m)에 접속되고, 소스 전극과 드레인 전극 중의 다른 쪽은 기억 소자(30)의 한쪽 도전층에 접속된다.
유기 화합물층 또는 상 변화층(29a)의 대표예의 하나로서 유기 화합물 재료가 있다. 이하, 유기 화합물 재료로 형성되는 층을 유기 화합물층이라고 칭한다.
유기 화합물층은, 대표적으로는 4,4'-비스(N-[1-나프틸]-N-페닐-아미노)-비페닐(약칭: α-NPD), 4,4'-비스(N-[3-메틸페닐]-N-페닐-아미노)-비페닐(약칭: TPD), 4,4',4''-트리스(N,N-디페닐-아미노)-트리페닐아민(약칭: TDATA), 4,4',4''-트리스(N-[3-메틸페닐]-N-페닐-아미노)-트리페닐아민(약칭: MTDATA), 4,4'-비스(N-(4-[N,N-디-m-토릴아미노]페닐)-N-페닐아미노)비페닐(약칭: DNTPD) 등의 방향족 아민계(즉, 벤젠환-질소 결합을 가진다)의 화합물이나, 프탈로시아닌(약칭: H2PC), 구리 프탈로시아닌(약칭: CuPc), 바나딜 프탈로시아닌(약칭: VOPc) 등의 프탈로시아닌 화합물 등의 정공 수송성이 높은 물질로 형성될 수 있다.
그 밖에, 다른 유기 화합물 재료로서, 전자 수송성이 높은 재료를 사용할 수 있고, 예를 들어, 트리스(8-퀴놀리놀라토)알루미늄(약칭: Alq3), 트리스(4-메틸-8-퀴놀리놀라토)알루미늄(약칭: Almq3), 비스(10-하이드록시벤조[h]-퀴놀리나토)베릴 륨(약칭: BeBq2), 비스(2-메틸-8-퀴놀리놀라토)-4-페닐페놀라토-알루미늄(약칭: BAlq) 등의, 퀴놀린 골격 또는 벤조퀴놀린 골격을 가지는 금속 착체가 사용될 수 있다. 또는, 비스[2-(2-하이드록시페놀)-벤조옥사졸레이트]아연(약칭: Zn(BOX)2), 비스[2-(2-하이드록시페놀)벤조티아졸레이트]아연(약칭: Zn(BTZ)2) 등의 옥사졸계 또는 티아졸계 배위자를 가지는 금속 착체가 사용될 수 있다. 또한, 금속 착체 이외에도, 2-(4-비페니릴)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(약칭: PBD), 1,3-비스[5-(p-tert-부틸페닐)-1,3,4-옥사디아졸-2-일]벤젠(약칭: OXD-7), 3-(4-tert-부틸페닐)-4-페닐-5-(4-비페닐릴)-1,2,4-트리아졸(약칭: TAZ), 3-(4-tert-부틸페닐)-4-(4-에틸페닐)-5-(4-비페닐릴)-1,2,4-트리아졸(약칭: p-EtTAZ), 바소페난트롤린(약칭: BPhen), 바소큐프로인(약칭: BCP) 등이 사용될 수도 있다.
또한, 다른 유기 화합물 재료로서, 4-디시아노메틸렌-2-메틸-6-[-2-(1,1,7,7 테트라메틸-9-주롤리딜)-에테닐)-4H-피란(약칭: DCJT), 4-디시아노메틸렌-2-t-부틸-6-[2-(1,1,7,7-테트라메틸-주롤리딜-9-일)-에테닐]-4H-피란, 페리플란텐, 2,5-디시아노-1,4-비스[2-(10-메톡시-1,1,7,7-테트라메틸-주롤리딜-9-일)-에테닐]벤젠, N,N'-디메틸퀴나크리돈(약칭: DMQd), 쿠마린 6, 쿠마린 545T, 트리스(8-퀴놀리놀라토)알루미늄(약칭: Alq3), 9,9'-비안트릴, 9,10-디페닐안트라센(약칭: DPA), 9,10-비스(2-나프틸)안트라센(약칭: DNA), 2,5,8,11-테트라-t-부틸페릴렌(약칭: TBP) 등을 사용할 수 있다. 또한, 발광재료를 분산시킨 층을 형성하는 경우에 모체가 되는 재료로서는, 9,10-디(2-나프틸)-2-tert-부틸안트라센(약칭: t-BuDNA) 등의 안트 라센 유도체, 4,4'-비스(N-카르바졸릴)비페닐(약칭: CBP) 등의 카르바졸 유도체, 또는, 트리스(8-퀴놀리놀라토)알루미늄(약칭: Alq3), 트리스(4-메틸-8-퀴놀리놀라토)알루미늄(약칭: Almq3), 비스(10-하이드록시벤조[h]-퀴놀리나토)베릴륨(약칭: BeBq2), 비스(2-메틸-8-퀴놀리놀라토)-4-페닐페놀라토-알루미늄(약칭: BAlq), 비스[2-(2-하이드록시페놀)피리디나토]아연(약칭: Znpp2), 비스[2-(2-하이드록시페닐)벤조옥사졸라토]아연(약칭: ZnBOX) 등의 금속 착체가 사용될 수 있다. 또한, 발광층(104)을 단독으로 구성할 수 있는 재료로서, 트리스(8-퀴놀리놀라토)알루미늄(약칭: Alq3), 9,10-비스(2-나프틸)안트라센(약칭: DNA), 비스(2-메틸-8-퀴놀리놀라토)-4-페닐페놀라토-알루미늄(약칭: BAlq) 등을 사용할 수 있다.
또한, 상기 유기 화합물에 반도체 산화물 또는 금속 산화물이 첨가되어도 좋다. 반도체 산화물 또는 금속 산화물의 구체적인 예로서는, 몰리브덴 산화물(MoOx), 바나듐 산화물(VOx), 루데늄 산화물(RuOx), 텅스텐 산화물(WOx), 코발트 산화물(CoOx), 니켈 산화물(NiOx), 구리 산화물(CuOx) 등을 들 수 있다. 이 외에, 인듐 주석 산화물(ITO)이나 아연 산화물(ZnO) 등도 사용할 수 있다.
또한, 유기 화합물층에는, 광학적 작용에 의해, 전기 저항이 변화하는 재료를 사용할 수 있다. 예를 들어, 광을 흡수함으로써 산을 발생하는 화합물(광산(photoacid) 발생제)을 도핑한 공역 고분자를 사용할 수 있다. 공역 고분자로서는, 폴리아세틸렌류, 폴리페닐렌비닐렌류, 폴리티오펜류, 폴리아닐린류, 폴리페닐 렌에틸렌류 등을 사용할 수 있다. 또한, 광산 발생제로서는, 아릴 술포늄염, 아릴 요오드늄염, o-니트로벤질토실레이트, 아릴 술폰산 p-니트로벤질 에스테르, 술포닐 아세토페논류, Fe-알렌 착체 PF6염 등을 사용할 수 있다.
다음에, 상기 구성을 가지는 기억회로에 데이터를 기입할 때의 동작에 대하여 설명한다. 데이터 기입은 광학적 작용 또는 전기적 작용에 의해 행한다. 광학적 작용은 외부로부터 광을 조사하는 것이고, 전기적 작용은 기억 소자의 제1 도전층 및 제2 도전층에 소정 이상의 전압을 인가하는 것이다.
메모리 셀(21)에 데이터 "1"을 기입하는 경우, 먼저, 디코더(23, 24) 및 셀렉터(25)에 의해 메모리 셀(21)을 선택한다. 구체적으로는, 디코더(24)에 의해, 메모리 셀(21)에 접속된 워드선(W3)에 소정의 전압(V2)을 인가한다. 또한, 디코더(23)와 셀렉터(25)에 의해, 메모리 셀(21)에 접속된 비트선(B3)을 리더/라이터 회로(26)에 접속한다. 그리고, 리더/라이터 회로(26)로부터 비트선(B3)에 기입 전압(V1)을 출력한다. 이렇게 하여, 메모리 셀(21)을 구성하는 제1 도전층과 제2 도전층 사이에는 전압 Vw = V1 - V2가 인가된다. 전압(Vw)을 적절히 선택함으로써, 도전층들 사이에 제공된 유기 화합물층 또는 상 변화층(29)을 물리적 또는 전기적으로 변화시켜, 데이터 "1"을 기입한다. 구체적으로는, 데이터 "1"이 기입된 상태에서의 제1 도전층과 제2 도전층 사이의 전기 저항이, 데이터 "0"이 기입된 상태와 비교하여 큰 폭으로 작아진다. 예를 들어, (V1, V2)은 (0 V, 5～15 V) 또는 (3～5 V, -12～-2 V)의 범위에서 선택하면 좋다. 전압(Vw)은 5～15 V, 또는 -5～-15 V로 하면 좋다.
또한, 선택되지 않은 워드선 및 비트선은, 여기에 접속된 메모리 셀에 데이터 "1"이 기입되지 않도록 제어된다. 예를 들어, 선택되지 않은 워드선 및 비트선을 부유 상태로 하면 좋다. 메모리 셀을 구성하는 제1 도전층과 제2 도전층은, 선택성을 확보할 수 있는 다이오드 특성 등을 가질 필요가 있다.
한편, 메모리 셀(21)에 데이터 "0"을 기입하는 경우에는, 메모리 셀(21)에는 전기적 작용을 가하지 않는다. 회로 동작상, 데이터 "1"을 기입하는 경우와 마찬가지로, 디코더(23, 24) 및 셀렉터(25)에 의해 메모리 셀(21)을 선택하지만, 리더/라이터 회로(26)로부터 비트선(B3)에의 출력 전위를 선택된 워드선(W3)의 전위 또는 비선택 워드선의 전위와 동일한 정도로 하고, 메모리 셀(21)을 구성하는 제1 도전층과 제2 도전층 사이에, 메모리 셀(21)의 전기 특성을 변화시키지 않는 정도의 전압(예를 들어, -5～5 V)을 인가하면 좋다.
다음에, 광학적 작용에 의해 데이터를 기입하는 경우에 대하여 설명한다(도 13(B) 참조). 이 경우, 투광성을 가지는 도전층(여기서는 제2 도전층(28))측으로부터 레이저 조사장치(32)에 의해 유기 화합물층에 레이저광을 조사함으로써, 데이터 기입을 행한다. 보다 상세하게는, 선택된 기억 소자(30)의 유기 화합물층에 레이저광을 조사하여, 유기 화합물층을 파괴한다. 파괴된 유기 화합물층은 절연화하고, 다른 기억 소자(30)와 비교하여 높은 저항값을 가진다. 이와 같이, 레이저광 조사에 의해 기억 소자(30)의 전기 저항이 변화하는 현상을 이용하여 데이터를 기입한다. 예를 들어, 레이저광을 조사하지 않은 기억 소자(30)가 데이터 "0"을 가 지는 경우, 기억 소자(30)에 레이저광을 조사하여 파괴함으로써 전기 저항을 크게 하여 데이터 "1"을 기입하는 것이 가능하다.
또한, 본 발명은 기억 소자(30)에 레이저광을 조사하여 유기 화합물층을 절연화함으로써 데이터를 기입하는 형태에 한정되지 않고, 기억 소자(30)의 소자 구조나 레이저광의 강도를 제어함으로써 기억 소자(30)에의 레이저광 조사에 의해 유기 화합물층을 절연 파괴하여 기억 소자(30)의 저항값을 변화시킴으로써, 데이터를 기입하여도 좋다. 이 경우, 한 쌍의 도전층을 단락시킨 기억 소자(30)는 다른 기억 소자(30)와 비교하면 저항값이 큰 폭으로 낮아진다. 이와 같이, 광학적 작용을 가함으로써 기억 소자(30)의 저항값이 변화하는 현상을 이용하여 데이터 기입을 행하여도 좋다.
또한, 유기 화합물층으로서 광을 흡수함으로써 산을 발생하는 화합물(광산 발생제)을 도핑한 공역 고분자를 사용한 경우, 레이저광을 조사하면, 조사된 부분의 전기 저항값이 변화하지만, 조사되지 않은 부분은 전기 저항값이 변화하지 않는다. 이 경우에도, 선택된 유기 화합물층에 레이저광을 조사함으로써 기억 소자(30)의 저항값이 변화하는 현상을 이용하여 데이터 기입을 행한다. 예를 들어, 레이저광을 조사하지 않은 기억 소자(30)가 데이터 "0"을 가지는 경우, 선택된 기억 소자(30)에 레이저광을 조사하여 전기 저항값을 변화시켜 데이터 "1"을 기입하는 것이 가능하다.
다음에, 데이터를 판독할 때의 동작에 대하여 설명한다(도 12(B) 및 도 12(C) 참조). 메모리 셀을 구성하는 제1 도전층과 제2 도전층의 전기 특성이, 데 이터 "0"을 가지는 메모리 셀과 데이터 "1"을 가지는 메모리 셀에서 서로 다른 현상을 이용하여 데이터 판독을 행한다. 예를 들어, 데이터 "0"을 가지는 메모리 셀을 구성하는 제1 도전층과 제2 도전층 사이의 실효적인 전기 저항(이하, 간단히 메모리 셀의 전기 저항이라고 부른다)이 판독 전압에서 R0이고, 데이터 "1"를 가지는 메모리 셀의 전기 저항이 판독 전압에서 R1인 경우의 전기 저항의 차이를 이용하여 판독하는 방법을 설명한다. 또한, R1＜＜R0로 한다. 리더/라이터 회로는 판독 부분이, 예를 들어, 도 12(B)에 나타내는 저항 소자(46)와 차동 증폭기(47)를 사용한 회로(26)와 같은 구성을 가진다. 저항 소자(46)는 저항값 Rr을 가지고, R1＜Rr＜R0로 한다. 저항 소자(46) 대신에 트랜지스터(48)를 사용하여도 좋고, 차동 증폭기 대신에 클록드(clocked) 인버터(49)를 사용할 수도 있다(도 12(C)). 클록드 인버터(49)에는, 데이터를 판독할 때는 Hi, 데이터를 판독하지 않을 때는 Lo가 되는 신호 또는 반전 신호가 입력된다. 물론, 회로 구성은 도 12(B) 및 도 12(C)에 한정되지 않는다.
메모리 셀(21)로부터 데이터를 판독하는 경우, 먼저, 디코더(23, 24) 및 셀렉터(25)에 의해 메모리 셀(21)을 선택한다. 구체적으로는, 디코더(24)에 의해, 메모리 셀(21)에 접속된 워드선(Wy)에 소정의 전압(Vy)을 인가한다. 또한, 디코더(23)와 셀렉터(25)에 의해, 메모리 셀(21)에 접속된 비트선(Bx)을 리터/라이터 회로(26)의 단자(P)에 접속한다. 그 결과, 단자(P)의 전위(Vp)는 저항 소자(46)(저항값(Rr))와 메모리 셀(21)(저항값(R0) 또는 저항값(R1))에 의한 저항 분할에 의해 결정되는 값이 된다. 따라서, 메모리 셀(21)이 데이터 "0"을 가지는 경우 에는, Vp0 = Vy+(V0-Vy)×R0/(R0+Rr)가 된다. 또한, 메모리 셀(21)이 데이터 "1"을 가지는 경우에는, Vp1 = Vy+(V0-Vy)×R1/(R1+Rr)가 된다. 그 결과, 도 12(B)에서는 Vref를 Vp0와 Vp1 사이가 되도록 선택하고, 도 12(C)에서는 클록드 인버터의 변화점을 Vp0와 Vp1 사이가 되도록 선택함으로써, 데이터 "0"/"1"에 따라, 출력 전압(Vout)으로서 Lo/Hi(또는 Hi/Lo)가 출력되어, 데이터 판독을 행할 수 있다.
예를 들어, 차동 증폭기를 Vdd = 3 V로 동작시키고, Vy = 0 V, V0 = 3 V, Vref = 1.5 V로 한다. 만일, R0/Rr = Rr/R1 = 9로 하면, 메모리 셀의 데이터가 "0"인 경우, Vp0 = 2.7 V가 되고 Vout으로서 Hi가 출력된다. 메모리 셀의 데이터가 "1"인 경우, Vp1 = 0.3 V가 되고, Vout으로서 Lo가 출력된다. 이렇게 하여, 메모리 셀의 판독을 행할 수 있다.
상기 방법에 의하면, 유기 화합물층 또는 상 변화층(29)의 전기 저항의 상태는 저항값의 차이와 저항 분할을 이용하여 전압값으로 판독된다. 물론, 판독 방법은 이 방법에 한정되지 않는다. 예를 들어, 전기 저항의 차이를 이용하는 것 대신에, 전류값의 차이를 이용하여 데이터를 판독하여도 상관없다. 또한, 메모리 셀의 전기 특성이 데이터 "0"과 "1"에서 스레시홀드 전압이 다른 다이오드 특성을 가지는 경우에는, 스레시홀드 전압의 차이를 이용하여 데이터를 판독하여도 상관없다.
또한, 유기 화합물층에 레이저광을 조사함으로써 데이터 기입을 행하는 경우에도 상기 설명이 마찬가지로 적용될 수 있고, 광학 작용을 가하지 않은 기억 소자(30)의 저항값과, 광학적 작용을 가한 기억 소자(30)의 저항값 사이의 차이를 전기적으로 읽어냄으로써 데이터를 판독한다.
또한, 광을 흡수함으로써 산을 발생하는 화합물(광산 발생제)을 도핑한 공역 고분자를 사용한 경우에도 상기 설명이 마찬가지로 적용될 수 있고, 광학적 작용을 가하지 않은 기억 소자(30)의 저항값과, 광학적 작용을 가한 기억 소자의 저항값 사이의 차이를 전기적으로 읽어냄으로써, 데이터 판독을 행한다.
또한, 유기 화합물층 또는 상 변화층(29)의 대표예의 하나로서, 상 변화층을 사용하여도 좋다. 여기서, 상 변화층이란, 결정 상태와 비정질 상태 사이에서 가역적으로 변화하는 재료, 제1 결정 상태와 제2 결정 상태 사이에서 가역적으로 변화하는 재료, 또는 비정질 상태로부터 결정 상태로만 변화하는 재료로 형성되는 층이다.
또한, 가역적인 재료를 사용하는 경우, 데이터 판독과 데이터 기입을 행할 수 있다. 한편, 불가역적인 재료를 사용하는 경우에는, 데이터 판독밖에 행할 수 없다. 이와 같이, 재료의 종류에 따라서는, 상 변화 메모리는 판독 전용 메모리 또는 판독/기입 메모리가 될 수 있기 때문에, 반도체장치의 용도에 따라, 상 변화층에 사용하는 재료를 적절히 선택한다.
상 변화층에서 결정 상태와 비정질 상태 사이에서 가역적으로 변화하는 재료로서는, 게르마늄(Ge), 텔루르(Te), 안티몬(Sb), 황(S), 산화텔루르(Te0x), 주석(Sn), 금(Au), 갈륨(Ga), 셀렌(Se), 인듐(In), 타륨(Tl), 코발트(Co) 및 은(Ag)으로부터 선택된 복수를 함유하는 재료이며, 예를 들어, Ge-Te-Sb-S, Te-TeO2-Ge-Sn, Te-Ge-Sn-Au, Ge-Te-Sn, Sn-Se-Te, Sb-Se-Te, Sb-Se, Ga-Se-Te, Ga-Se-Te-Ge, In-Se, In-Se-Tl-Co, Ge-Sb-Te, In-Se-Te, Ag-In-Sb-Te계 재료가 사용될 수 있다.
상 변화층에서 제1 결정 상태와 제2 결정 상태 사이에서 가역적으로 변화하는 재료는, 은(Ag), 아연(Zn), 구리(Cu), 알루미늄(Al), 니켈(Ni), 인듐(In), 안티몬(Sb), 셀렌(Se) 및 텔루르(Te)로부터 선택된 복수를 함유하는 재료이며, 예를 들어, Te-TeO2, Te-TeO2-Pd, Sb2Se3/Bi2Te3을 들 수 있다. 이 재료를 사용하는 경우, 상 변화는 2가지 상이한 결정 상태 사이에서 행해진다.
상 변화층에서 비정질 상태로부터 결정 상태로만 변화하는 재료는 텔루르(Te) 산화텔루르(TeOx), 안티몬(Sb), 셀렌(Se) 및 비스무스(Bi)로부터 선택된 복수를 함유하는 재료이며, 예를 들어, Ag-Zn, Cu-Al-Ni, In-Sb, In-Sb-Se, In-Sb-Te를 들 수 있다.
한 쌍의 도전층 사이에 상 변화 재료를 끼운 단순한 구조의 기억 소자는 제조 공정이 단순하고, 저렴한 반도체장치의 제공을 가능하게 한다. 또한, 상 변화 메모리는 불휘발성 메모리이기 때문에, 데이터를 보유하기 위한 배터리를 내장할 필요가 없어, 소형, 박형, 경량의 반도체장치가 제공될 수 있다. 또한, 상 변화층으로서 불가역적인 재료를 사용하면, 데이터의 재기입을 행할 수 없다. 그렇게 하면, 위조를 방지하고 보안성을 확보한 반도체장치를 제공할 수 있다.
다음에, 상 변화층을 가지는 기억 소자에 데이터를 기입할 때의 동작에 대하여 설명한다. 유기 화합물층을 가지는 기억 소자와 마찬가지로, 제1 도전층(27)과 제2 도전층(28) 사이에 전압을 인가하여, 상 변화 재료의 상(相)을 바꿈으로써, 데 이터 기입을 행한다.
다음에, 광에 의해 데이터 기입을 행하는 경우에 대하여 설명한다(도 13(B) 참조). 이 경우, 투광성을 가지는 도전층(여기서는 제2 도전층(28))측으로부터 상 변화층에 레이저광을 조사한다. 상 변화층은 레이저광 조사에 의해, 그 구조에 결정학적인 상(相) 변화가 일어난다. 이와 같이, 레이저광 조사에 의해 상 변화층의 상이 바뀌는 것을 활용하여, 데이터 기입을 행한다.
예를 들어, 데이터 "1"을 기입하는 경우는, 상 변화층에 레이저광을 조사하여, 결정화 온도 이상으로 가열한 후, 냉각시킴으로써 상 변화층을 결정 상태로 한다. 한편, 데이터 "0"을 기입할 때는, 상 변화층에 레이저광을 조사하여, 융점 이상으로 가열하여 용해한 후 급냉시킴으로써, 상 변화층을 비정질 상태로 한다.
상 변화층(29)의 상 변화는, 메모리 셀(21)의 크기에 따르지만 μm 정도의 직경을 가지는 레이저광의 조사에 의해 실현된다. 예를 들어, 직경이 1 μm인 레이저빔이 10 m/see의 속도로 통과할 때, 하나의 메모리 셀(21)에 포함된 상 변화층에 레이저광이 조사되는 시간은 100 nsec가 된다. 100 nsec라고 하는 짧은 시간 내에 상을 변화시키기 위해서는, 레이저 파워는, 예를 들어, 10 mW, 파워 밀도는 10 kW/㎟으로 하면 좋다.
또한, 상 변화층에 대한 레이저광 조사는 모든 메모리 셀(21)에 대하여 행하여도 좋고, 선택적으로 행하여도 좋다. 예를 들어, 방금 형성한 상 변화층이 비정질 상태인 경우, 비정질 상태를 유지할 때는 레이저광을 조사하지 않고, 결정 상태로 변화시킬 때는 레이저광을 조사하면 좋다. 즉, 레이저광을 선택적으로 조사함 으로써, 데이터 기입을 행하여도 좋다. 이와 같이, 레이저광을 선택적으로 조사하는 경우에는, 펄스 발진 레이저 조사장치를 사용하는 것이 바람직하다.
상기와 같이, 레이저광 조사에 의해 데이터 기입을 행하는 본 발명의 구성에 의하면, 반도체장치를 간단하게 대량으로 제작할 수 있다. 따라서, 저렴한 반도체장치를 제공할 수 있다.
상 변화층을 가지는 기억 소자로부터 데이터를 판독할 때의 동작은 유기 화합물층을 가지는 기억 소자와 마찬가지이고, 상 변화층의 상 상태에 따른 저항 변화로부터 전압 또는 전류의 변화를 판독할 수 있다.
또한, 상기 구성과는 다른 구성으로서, 제1 도전층(27)과 유기 화합물층 또는 상 변화층(29a) 사이, 또는 제2 도전층(28)과 유기 화합물 또는 상 변화층(29) 사이에, 정류성을 가지는 소자를 제공하여도 좋다(도 13(C) 참조). 정류성을 가지는 소자는 대표적으로는, 쇼트키 다이오드(Schottky diode), PN 접합 다이오드, PIN 접합 다이오드, 또는 게이트 전극과 드레인 전극을 접속한 트랜지스터이다. 물론, 다른 구성의 다이오드로 하여도 상관없다. 여기서는, 제1 도전층과 유기 화합물을 함유하는 층 사이에, 반도체층(44, 45)을 포함하는 PN 접합 다이오드를 제공한 경우를 나타낸다. 반도체층(44, 45) 중 한쪽은 n형 반도체이고, 다른 한쪽은 p형 반도체이다. 이와 같이, 정류 작용을 가지는 소자를 제공함으로써, 메모리 셀의 선택성을 향상시켜, 판독이나 기입의 동작 마진을 향상시킬 수 있다.
상기와 같이, 본 발명의 반도체장치에 포함되는 기억회로는, 한 쌍의 도전층 사이에 유기 화합물층 또는 상 변화층이 끼워진 단순한 구조의 기억 소자를 가진 다. 따라서, 제조가 간단하기 때문에 저렴한 반도체장치 및 그의 제조방법이 제공될 수 있다. 또한, 고집적화가 용이하기 때문에, 대용량의 기억회로를 가지는 반도체장치 및 그의 제조방법이 제공될 수 있다.
또한, 본 발명의 반도체장치에 포함되는 기억회로에, 광학적 작용 또는 전기적 작용에 의해 데이터를 기입하는 것이다. 즉, 기억 소자는 불휘발성 기억 소자이며, 데이터의 추기가 가능하다. 따라서, 재기입에 의한 위조를 방지하여 보안성을 확보하면서, 새로운 데이터를 추가하여 기입할 수 있으므로, 고기능화와 고부가가치화를 실현한 반도체장치 및 그의 제조방법이 제공될 수 있다.
[실시형태 14]
다음에, 본 발명의 반도체장치에 포함되는 기억회로의 구성과 동작에 대하여 도면을 참조하여 설명한다. 메모리 셀(21)은, 비트선(Bx)(1≤x≤m)을 형성하는 제1 도전층과, 워드선(Wy)(1≤y≤n)을 형성하는 제2 도전층과, 트랜지스터(31)와, 기억 소자(30)를 포함한다. 이 기억 소자는 한 쌍의 도전층 사이에 유기 화합물층이 끼워진 구조를 가진다. 트랜지스터의 게이트 전극은 워드선에 접속되고, 소스 전극과 드레인 전극 중의 어느 한쪽은 비트선에 접속되고, 다른 한쪽은 기억 소자의 한쪽 단자에 접속된다. 기억 소자의 다른쪽 단자는 공통 전극(전위: Vcom)에 접속된다.
다음에, 메모리 셀(21)에 데이터를 기입할 때의 동작에 대하여 설명한다(도 14(A) 및 도 14(B)).
먼저, 전기적 작용에 의해 데이터 기입을 행할 때의 동작에 대하여 설명한 다. 또한, 메모리 셀의 전기 특성을 변화시킴으로써 데이터 기입을 행하고, 메모리 셀의 초기 상태(전기적 작용을 가하지 않은 상태)를 데이터 "0"으로 하고, 전기 특성을 변화시킨 후의 상태를 데이터 "1"로 한다.
여기서는, y번째 행, x번째 열의 메모리 셀(21)에 데이터를 기입하는 경우에 대하여 설명한다. 메모리 셀(21)에 데이터 "1"을 기입하는 경우, 먼저, 디코더(23, 24) 및 셀렉터(25)에 의해 메모리 셀(21)을 선택한다. 구체적으로는, 디코더(24)에 의해, 메모리 셀(21)에 접속된 워드선(Wy)에 소정의 전압(V22)을 인가한다. 또한, 디코더(23)와 셀렉터(25)에 의해, 메모리 셀(21)에 접속된 비트선(Bx)을 리더/라이터 회로(26)에 접속한다. 그리고, 리더/라이터 회로(26)로부터 비트선(Bx)에 기입 전압(V21)을 출력한다.
그리고, 메모리 셀(21)을 구성하는 트랜지스터(31)를 온(on) 상태로 하고, 기억 소자(30)에 비트선을 접속하고, 대략 Vw = Vcom-V21의 전압을 트랜지스터(31)에 인가한다. 기억 소자(30)의 한쪽 단자는 Vcom의 전위를 가지는 공통 전극에 접속되어 있다. 전압(Vw)을 적절히 선택함으로써, 도전층들 사이에 제공된 유기 화합물층을 물리적 또는 전기적 변화시켜, 데이터 "1"의 기입을 행한다. 구체적으로는, 데이터 "1"이 기입된 상태에서의 제1 도전층과 제2 도전층 사이의 전기 저항값이, 데이터 "0"이 기입된 상태에서의 전기 저합값보다 큰 폭으로 작아지는 것이 좋고, 예를 들어, 단락되어도 좋다. 또한, 전위(V21, V22, Vcom)는 (5～15 V, 5～15 V, 0V) 또는(-12～0 V, -12～0 V, 3～5 V)의 범위에서 적절히 선택하면 좋다. 전압(Vw)은 5～15 V, 또는 -5～15 V로 하면 좋다.
또한, 선택되지 않은 워드선 및 비트선은, 그에 접속된 메모리 셀에 데이터 "1"이 기입되지 않도록 제어된다. 구체적으로는, 선택되지 않은 워드선에는, 그에 접속된 메모리 셀의 트랜지스터를 오프 상태로 하는 전압(예를 들어, 0 V)를 인가하고, 선택되지 않은 비트선은 부유 상태로 하거나, Vcom의 전위와 같은 정도의 전압을 인가하면 좋다.
한편, 메모리 셀(21)에 데이터 "0"을 기입하는 경우에는, 메모리 셀(21)에 전기적 작용을 가하지 않는다. 회로 동작상, 예를 들어, 데이터 "1"을 기입하는 경우와 마찬가지로, 디코더(23, 24) 및 셀렉터(25)에 의해 메모리 셀(21)을 선택하고, 리터/라이터 회로(26)로부터 비트선(Bx)에의 출력 전위를 Vcom의 전위와 동일한 정도로 하거나, 비트선(Bx)을 부유 상태로 한다. 그 결과, 기억 소자(30)에는 작은 전압(예를 들어, -5～5 V)이 인가되거나, 전압이 인가되지 않기 때문에, 메모리 셀의 전기 특성이 변화하지 않고, 메모리 셀에 데이터 "0"이 기입된다.
또한, 광학적 작용에 의해 데이터 기입을 행하는 경우에는, 실시형태 13에서 설명한 동작과 마찬가지이다.
다음에, 전기적 작용에 의해 데이터 판독을 행할 때의 동작에 대하여 설명한다. 데이터 판독은, 기억 소자(30)의 전기 특성이 데이터 "0"을 가지는 메모리 셀과 데이터 "1"을 가지는 메모리 셀에서 서로 다른 현상을 이용하여 행한다. 예를 들어, 데이터 "0"을 가지는 메모리 셀의 전기 저항이 판독 전압에서 R0이고, 데이터 "1"을 가지는 메모리 셀의 전기 저항이 판독 전압에서 R1인 경우의 전기 저항의 차이를 이용하여 데이터를 판독하는 방법을 설명한다. 또한, R1 ＜＜ R0로 한다. 리터/라이터 회로는 그의 판독 부분이, 예를 들어, 도 14(B)에 나타내는 저항 소자(246)와 차동 증폭기(247)를 사용한 회로(26)와 같은 구성을 가진다. 저항 소자(246)는 저항값 Rr을 가지고, R1＜Rr＜R0으로 한다. 저항 소자(246) 대신에 트랜지스터(248)를 사용하여도 좋고, 차동 증폭기(247) 대신에 클록드 인버터(249)를 사용하는 것도 가능하다(도 14(C)). 물론, 회로 구성은 도 14(B) 및 도 14(C)에 한정되지 않는다.
y번째 행, x번째 열의 메모리 셀(21)로부터 데이터를 판독하는 경우, 먼저, 디코더(23, 24) 및 셀렉터(25)에 의해 메모리 셀(21)을 선택한다. 구체적으로는, 디코더(24)에 의해, 메모리 셀(21)에 접속된 워드선(Wy)에 소정의 전압(V24)을 인가하고, 트랜지스터(31)를 온 상태로 한다. 또한, 디코더(23)와 셀렉터(25)에 의해, 메모리 셀(21)에 접속된 비트선(Bx)을 리터/라이터 회로(26)의 단자(P)에 접속한다. 그 결과, 단자(P)의 전위(Vp)는 저항 소자(246)(저항값(Rr))와 기억 소자(30)(저항값(R0) 또는 저항값(R1))에 의한 저항 분할에 의해 결정되는 값이 된다. 따라서, 메모리 셀(21)이 데이터 "0"을 가지는 경우에는, Vp0 = Vcom+(V0-Vcom)×R0/(R0+Rr)가 된다. 또한, 메모리 셀(21)이 데이터 "1"을 가지는 경우에는, Vp1 = Vcom+(V0-Vcom)×R1/(R1+Rr)이 된다. 도 14(B)에서는, Vref를 Vp0과 Vp1 사이가 되도록 선택하고, 도 14(C)에서는, 클록드 인버터의 변화점을 Vp0와 Vp1 사이가 되도록 선택함으로써, 데이터 "0"/"1"에 따라, 출력 전압(Vout)으로서 Lo/Hi(또는 Hi/Lo)가 출력되어, 판독을 행할 수 있다.
예를 들어, 차동 증폭기를 Vdd = 3 V로 동작시켜, Vcom = 0 V, V0 = 3 V, Vref = 1.5 V로 한다. 만일, R0/Rr = Rr/R1 = 9로 하고, 트랜지스터(31)의 온 저항을 무시할 수 있다고 하면, 메모리 셀이 데이터 "0"을 가지는 경우, Vp0 = 2.7 V가 되고, Vout으로서 Hi가 출력되고, 메모리 셀이 데이터 "1"을 가지는 경우, Vp1 = 0.3 V가 되고, Vout으로서 Lo가 출력된다. 이렇게 하여, 메모리 셀의 판독을 행할 수 있다.
상기 방법에 의하면, 기억 소자(30)의 저항값 차이와 저항의 저항 분할을 이용하여, 전압값으로 출력을 읽어내고 있다. 물론, 판독 방법은 이 방법에 한정되지 않는다. 예를 들어, 전기 저항의 차이를 이용하는 대신에, 전류값의 차이를 이용하여 판독하여도 상관없다. 또한, 메모리 셀의 전기 특성이 데이터 "0"과 "1"에서 스레시홀드 전압이 서로 다른 다이오드 특성을 가지는 경우에는, 스레시홀드 전압의 차이를 이용하여 판독하여도 좋다.
[실시예 1]
본 실시예에서는, 기판 위에 형성된 기억 소자에 전기적 작용에 의해 데이터를 기입했을 때의 전류-전압(I-V) 특성을 조사한 실험의 결과에 대하여 설명한다. 기억 소자는 기판 위에 제1 도전층, 제1 유기 화합물층, 제2 유기 화합물층, 및 제2 도전층을 이 순서로 적층한 소자이고, 제1 도전층은 산화규소와 인듐 주석 산화물의 화합물(ITSO라고 약칭되는 일이 있다)로 형성되고, 제1 유기 화합물층은 4,4'-비스(N-[3-메틸페닐]-N-페닐-아미노)비페닐(TPD라고 약칭되는 일이 있다)로 형성되고, 제2 유기 화합물층은 4,4'-비스(N-[1-나프틸]-N-페닐-아미노)비페닐(α-NPD라고 약칭되는 일이 있다)로 형성되고, 제2 도전층은 알루미늄으로 형성되었다. 또한, 제1 유기 화합물층은 10 nm, 제2 유기 화합물층은 50 nm의 막 두께로 형성되었다.
먼저, 전기적 작용에 의해 데이터를 기입하기 전과 후의 기억 소자의 I-V 특성의 측정 결과에 대하여 도 16을 참조하여 설명한다. 도 16에서, 횡축은 전압을 나타내고, 종축은 전류값을 나타낸다. 플롯(plot)(261)은 전기적 작용에 의해 데이터를 기입하기 전의 기억 소자의 I-V 특성을 나타내고, 플롯(262)은 전기적 작용에 의해 데이터를 기입한 후의 기억 소자의 I-V 특성을 나타낸다. 도 16으로부터, 데이터 기입 전과 후에 기억 소자의 I-V 특성에 큰 변화가 보여진다. 예를 들어, 인가 전압 1 V에서는, 데이터 기입 전의 전류값는 4.8×10-5 mA인데 비하여, 데이터 기입 후의 전류값은 1.1×102 mA이고, 데이터의 기입 전과 데이터의 기입 후에는, 전류값에 7자리수의 변화가 생기고 있다. 이와 같이, 데이터의 기입 전과 후에는, 기억 소자의 저항값에 변화가 생기고 있고, 기억 소자는 이 저항값의 변화를 전압 또는 전류값으로부터 읽어냄으로써 기억회로로서 기능할 수 있다.
다음에, 마찬가지로 기판 위에 기억 소자를 제조한 시료 1～시료 6에 있어서, 기억 소자에 전기적 작용에 의해 데이터를 기입했을 때의 I-V 특성을 조사한 실험 결과에 대하여 도 22～도 24를 참조하여 설명한다. 여기서는, 유기 메모리 소자에 전압을 인가하여 유기 메모리 소자를 단락시켜 기입을 행하였다. 도 22～도 24에서, 횡축은 전압을 나타내고, 종축은 전류 밀도값을 나타내고, 동그라미 표시의 플롯은 전기적 작용에 의해 데이터를 기입 전의 기억 소자의 I-V 특성을 나타 내고, 사각형 표시의 플롯은 전기적 작용에 의해 데이터를 기입한 후의 기억 소자의 I-V 특성을 나타낸다. 또한, 시료 1～시료 6 각각의 수평면 크기는 2 mm×2 mm이다.
시료 1로서, 제1 도전층(701), 제1 유기 화합물층(702), 제2 도전층(703)을 이 순서로 적층하여 형성한 소자를 도 25(A)에 나타낸다. 제1 도전층(701)은 ITSO로 형성되고, 제1 유기 화합물층(702)은 TPD로 형성되고, 제2 도전층(703)은 알루미늄으로 형성되었다. 또한, 제1 유기 화합물층을 50 nm의 막 두께로 형성하였다. 시료 1의 I-V 특성을 도 22(A)에 나타낸다.
시료 2로서, 제1 도전층(701), 제1 유기 화합물층(711), 제2 도전층(703)을 이 순서로 적층하여 형성한 소자를 도 25(B)에 나타낸다. 제1 도전층은 ITSO로 형성되고, 제1 유기 화합물층은 2,3,5,6-테트라플루오로-7,7,8,8-테트라시아노퀴노디메탄(F4-TCNQ라고 약칭되는 일이 있다)을 첨가한 TPD로 형성되고, 제2 도전층은 알루미늄으로 형성되었다. 또한, 제1 유기 화합물층을 50 nm의 두께로 하고, F4-TCNQ를 0.01 wt% 첨가하여 형성하였다. 시료 2의 I-V 특성을 도 22(B)에 나타낸다.
시료 3으로서, 제1 도전층(701), 제1 유기 화합물층(721), 제2 유기 화합물층(722), 제2 도전층(703)을 이 순서로 적층하여 형성한 소자를 도 25(C)에 나타낸다. 제1 도전층은 ITSO로 형성되고, 제1 유기 화합물층은 TPD로 형성되고, 제2 유기 화합물층은 F4-TCNQ로 형성되고, 제2 도전층은 알루미늄으로 형성되었다. 또한, 제1 유기 화합물층인 TPD의 두께를 50 nm로 하고, 제2 유기 화합물층인 F4- TCNQ의 두께를 1 nm로 형성하였다. 시료 3의 I-V 특성을 도 23(A)에 나타낸다.
시료 4로서, 제1 도전층(701), 제1 유기 화합물층(731), 제2 유기 화합물층(732), 제2 도전층(703)을 이 순서로 적층하여 형성한 소자를 도 25(D)에 나타낸다. 제1 도전층은 ITSO로 형성되고, 제1 유기 화합물층은 F4-TCNQ로 형성되고, 제2 유기 화합물층은 TPD로 형성되고, 제2 도전층은 알루미늄으로 형성되었다. 또한, 제1 유기 화합물층인 F4-TCNQ의 두께를 1 nm로 형성하고, 제2 유기 화합물층인 TPD의 두께를 50 nm로 형성하였다. 시료 4의 I-V 특성을 도 23(B)에 나타낸다.
시료 5로서, 제1 도전층(701), 제1 유기 화합물층(741), 제2 유기 화합물층(742), 제2 도전층(703)을 이 순서로 적층하여 형성한 소자를 도 25(E)에 나타낸다. 제1 도전층은 ITSO로 형성되고, 제1 유기 화합물층은 F4-TCNQ를 첨가한 TPD로 형성되고, 제2 유기 화합물층은 TPD로 형성되고, 제2 도전층은 알루미늄으로 형성되었다. 또한, 제1 유기 화합물층을 40 nm의 두께로 형성하고, F4-TCNQ를 0.01 wt% 첨가하여 형성하였다. 또한, 제2 유기 화합물층을 40 nm의 두께로 형성하였다. 시료 5의 I-V 특성을 도 24(A)에 나타낸다.
시료 6으로서, 제1 도전층(701), 제1 유기 화합물층(751), 제2 유기 화합물층(752), 제2 도전층(703)을 이 순서로 적층하여 형성한 소자를 도 25(F)에 나타낸다. 제1 도전층은 ITSO로 형성되고, 제1 유기 화합물층은 TPD로 형성되고, 제2 유기 화합물층은 F4-TCNQ를 첨가한 TPD로 형성되고, 제2 도전층은 알루미늄으로 형성되었다. 또한, 제1 유기 화합물층을 40 nm의 두께로 형성하였다. 또한, 제2 유기 화합물층을 10 nm의 두께로 하고, F4-TCNQ를 0.01 wt% 첨가하여 형성하였다. 시료 6의 I-V 특성을 도 24(B)에 나타낸다
도 22～도 24에 나타내는 실험 결과로부터도, 시료 1～시료 6에서, 기억 소자에의 데이터 기입 전과 후에 기억 소자의 I-V 특성에 큰 변화가 보여진다. 또한, 이들 시료의 기억 소자에서, 각 기억 소자를 단락시키는 전압에도 재현성이 있고, 오차는 0.01 V 이내였다.
다음에, 시료 1～시료 6의 기입 전압, 및 기입 전후의 특성을 표 1에 나타낸다.
[표 1]
기입 전압(V) R(1 V) R(3 V)
자료 1 8.4 1.9E+07 8.4E+03
자료 2 4.4 8.0E+08 2.1E+02
자료 3 3.2 8.7E+04 2.0E+02
자료 4 5.0 3.7E+04 1.0E+01
자료 5 6.1 2.0E+05 5.9E+01
자료 6 7.8 2.0E+04 2.5E+02
표 1에서, 기입 전압(V)은 각 기억 소자가 단락할 때의 인가 전압값을 나타낸다. 또한, R(1 V)는 인가 전압 1 V 시의 기억 소자의 기입 후의 전류 밀도를 기입 전의 전류 밀도로 나눈 값을 나타낸다. 마찬가지로, R(3 V)는 인가 전압 3 V 시의 기억 소자의 기입 후의 전류 밀도를 기입 전의 전류 밀도로 나눈 값을 나타낸다. 즉, 기억 소자의 기입 후에 흐르는 전류 밀도의 변화를 나타낸다. 인가 전압이 3 V인 경우와 비교하여, 1 V 인가한 경우, 유기 메모리 소자의 전류 밀도의 차이는 104 이상으로 큰 것을 알 수 있다.
또한, 상기한 기억 소자를 기억회로로서 사용하는 경우, 데이터를 판독할 때마다 기억 소자에 소정의 전압값(단락하지 않는 정도의 전압값)을 인가하여, 저항 값을 판독한다. 따라서, 상기 기억 소자의 I-V 특성에는, 판독 동작을 반복하여 행하여도, 즉, 소정의 전압값을 반복하여 인가하여도, 변화하지 않는 특성이 필요하다. 그래서, 데이터 판독 동작을 행한 후의 기억 소자의 I-V 특성의 측정 결과에 대하여 도 17을 참조하여 설명한다. 이 실험에서는, 데이터를 판독할 때마다 기억 소자의 I-V 특성을 측정하였다. 데이터 판독 동작은 합계 5회 행하였으므로, 기억 소자의 I-V 특성의 측정을 5회 행하였다. 또한, 이 I-V 특성의 측정은, 전기적 작용에 의해 데이터를 기입한 때 저항값이 변화한 기억 소자와, 저항값이 변화하지 않은 기억 소자에 대하여 행하였다.
도 17에서, 횡축은 전압을 나타내고, 종축은 전류값을 나타내고, 플롯(271)은 전기적 작용에 의해 데이터를 기입한 때 저항값이 변화한 기억 소자의 I-V 특성을 나타내고, 플롯(272)은 저항값이 변화하지 않은 기억 소자의 I-V 특성을 나타낸다. 플롯(271)으로부터 알 수 있는 바와 같이, 저항값이 변화하고 있지 않은 기억 소자의 I-V 특성은 전압값이 1 V 이상일 때 특히 양호한 재현성을 나타낸다. 마찬가지로, 플롯(272)으로부터 알 수 있는 바와 같이, 저항값이 변화한 기억 소자의 I-V 특성도 전압값이 1 V 이상일 때 특히 양호한 재현성을 나타낸다. 상기 결과로부터, 데이터 판독 동작을 복수 반복하여 행하여도, I-V 특성은 크게 변화하지 않고, 재현성이 양호하다. 상기 기억 소자는 기억회로로서 사용될 수 있다.
[실시예 2]
본 실시예에서는, 광학적 작용에 의해 기억회로에 데이터를 기입할 때 사용하는 레이저 조사장치에 대하여 도면을 참조하여 설명한다.
레이저 조사장치(1001)는, 레이저광을 조사할 때의 각종 제어를 행하는 컴퓨터(1002), 레이저광을 출력하는 레이저 발진기(1003), 전원(1004), 레이저광을 감쇠시키기 위한 광학계(1005), 레이저광의 강도를 변조하기 위한 음향광학 변조기(1006), 레이저광의 단면을 축소하기 위한 렌즈, 레이버빔의 광로를 변경하기 위한 거울 등을 포함하는 광학계(1007), X축 스테이지 및 Y축 스테이지를 가지는 기판 이동 기구(1009), 컴퓨터(1002)로부터 출력되는 제어 데이터를 변환하는 D/A 변환기(1010), D/A 변환기로부터 출력되는 아날로그 전압에 따라 음향광학 변조기(1006)를 제어하는 드라이버(1011),기판 이동 기구(1009)를 구동하기 위한 신호를 출력하는 드라이버(1012), 피조사물 상에 레이저광의 초점을 맞추기 위한 오토포커싱 기구(1013)를 가진다(도 18 참조). 레이저 발진기(1003)에는, 자외광, 가시광, 또는 적외광을 발진하는 것이 가능한 레이저 발진기를 사용할 수 있고, 구체적으로는, ArF, KrF, XeC1, Xe 등의 엑시머 레이저 발진기, He, He-Cd, ArF, He-Ne, HF 등의 기체 레이저 발진기, YAG, GdVO4, YVO4, YLF, YAlO3 등의 결정에 Cr, Nd, Er, Ho, Ce, Co, Ti 또는 Tm을 도핑한 결정을 사용한 고체 레이저 발진기, GaN, GaAs, GaAlAs, InGaAsP 등의 반도체 레이저 발진기를 사용할 수 있다.
다음에, 상기 구성을 가지는 레이저 조사장치(1001)의 동작에 대하여 설명한다. 먼저, 기판(1014)이 기판 이동 기구(1009)에 장착되면, 컴퓨터(1002)가 카메라(도시되지 않음)에 의해, 레이저광을 조사하는 기억 소자의 위치를 검출한다. 다음에, 컴퓨터(1002)는, 검출한 위치 데이터에 기초하여 기판 이동 기구(1009)를 이동시키기 위한 이동 데이터를 생성한다. 그 다음, 레이저 발진기(1003)로부터 출력된 레이저광을 광학계(1005)가 감쇠시킨 후, 음향광학 변조기(1006)가 소정의 광량이 되도록 광량을 제어한다. 한편, 음향광학 변조기(1006)로부터 출력된 레이저광은 광학계(1007)를 통과하여, 레이저광의 광로 및 빔 스폿 형상이 변경된다. 레이저광이 렌즈에 의해 집광된 후, 이 레이저광이 기판(1014)에 조사된다. 이때, 컴퓨터(1002)에 의해 생성된 이동 데이터에 의거하여 기판 이동 기구(1009)가 X 방향 및 Y 방향으로 이동하도록 제어된다. 이 결과, 소정의 영역에 레이저광이 조사되고, 레이저광의 에너지 밀도가 열 에너지로 변환되고, 기판(1014) 위에 제공된 기억 소자에 레이저광이 선택적으로 조사된다. 상기 설명에서는, 기판 이동 기구(1009)를 이동시켜 레이저광 조사를 행하는 예를 나타내고 있지만, 광학계(1007)를 제어함으로써 레이저광을 X 방향 및 Y 방향으로 이동시켜도 좋다.
상기와 같은 레이저 조사장치를 사용하여 레이저광을 조사함으로써 데이터 기입을 행하는 본 발명을 리더/라이터에 조합시킴으로써, 데이터 기입을 간단하게 행할 수 있다. 따라서, 대량의 데이터의 기입을 단시간에 행할 수 있다.
[실시예 3]
본 발명의 반도체장치의 용도는 매우 광범위하고, 이하에는 그 용도의 구체적인 예에 대하여 설명한다. 본 발명의 반도체장치(20)는, 예를 들어, 지폐, 동전, 유가증권류, 무기명 채권류, 증서류(운전 면허증이나 주민등록증 등, 도 19(A) 참조), 포장용 용기류(포장지나 병 등, 도 19(B) 참조), 기록 매체(DVD 소프트웨어나 비디오 테이프 등, 도 19(C) 참조), 탈 것류(자전거 등, 도 19(D) 참조), 신변 용품(가방이나 안경 등, 도 19(E) 참조), 식품류, 의류, 생활용품류, 전자기기 등의 물품에 제공하여 활용할 수 있다. 전자기기란, 액정 표시장치, EL 표시장치, TV 세트(줄여서 텔레비전이라고 부르거나, TV 수상기나 텔레비전 수상기라고 부르기도 한다), 휴대 전화기 등을 가리킨다.
본 발명의 반도체장치(20)는, 프린트 기판에 실장하거나, 표면에 붙이거나, 묻거나 하여, 물품에 고정된다. 예를 들어, 책이라면 종이에 묻거나, 유기 수지로 된 패키지라면 이 유기 수지에 묻거나 하여, 각 물품에 고정된다. 본 발명의 반도체장치(20)는 소형?박형?경량이기 때문에, 물품에 고정한 후에도, 그 물품 자체의 디자인성을 손상시키는 일이 없다. 또한, 지폐, 동전, 유가증권류, 무기명 채권류, 증서류 등에 본 발명의 반도체장치(20)를 제공함으로써, 인증 기능을 제공할 수 있고, 이 인증 기능을 활용하면, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 신변용품, 식품류, 의류, 생활용품류, 전자기기 등에 본 발명의 반도체장치를 제공함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다.
다음에, 본 발명의 반도체장치를 실장한 전자기기의 일 양태에 대하여 도면을 참조하여 설명한다. 여기서 나타내는 전자기기는 휴대 전화기이고, 이 휴대 전화기는 케이스(2700, 2706), 패널(2701), 하우징(2702), 프린트 배선 기판(2703), 조작 버튼(2704), 및 배터리(2705)를 포함한다(도 20 참조). 패널(2701)은 하우징(2702)에 탈착할 수 있게 내장되고, 하우징(2702)은 프린트 배선 기판(2703)에 결합된다. 하우징(2702)의 형상 및 치수는 패널(2701)이 내장되는 전자기기에 맞추어 적절히 변경된다. 프린트 배선 기판(2703)에는, 패키징된 복수의 반도체장치가 실장되어 있고, 이 복수의 반도체장치 중의 하나로서 본 발명의 반도체장치가 사용될 수 있다. 프린트 배선 기판(2703)에 실장되는 복수의 반도체장치 각각은 컨트롤러, 중앙 처리 유닛(CPU: Central Processing Unit), 메모리, 전원회로, 음성 처리 회로, 송수신 회로 등의 몇가지 기능을 가진다.
패널(2701)은 접속 필름(2708)을 통하여 프린트 배선 기판(2703)에 접착된다. 상기 패널(2701), 하우징(2702), 및 프린트 배선 기판(2703)은 조작 버튼(2704) 및 배터리(2705)와 함께 케이스(2700, 2706)의 내부에 수납된다. 패널(2701)에 포함되는 화소 영역(2709)은 케이스(2700)에 제공된 개구창을 통해 볼 수 있도록 배치되어 있다.
상기한 바와 같이, 본 발명의 반도체장치는 소형, 박형, 경량이므로, 전자기기의 케이스(2700, 2706) 내의 한정된 공간을 유효하게 사용할 수 있다.
또한, 본 발명의 반도체장치는 TFT를 포함하는 층 위에, 기억 소자를 포함하는 층을 적층한 구성을 가지기 때문에, 소형의 반도체장치를 사용한 전자기기를 제공할 수 있다.
또한, 본 발명의 반도체장치에 포함되는 기억회로는 한 쌍의 도전층 사이에 유기 화합물층 또는 상 변화층이 끼워진 단순한 구조의 기억 소자를 가지기 때문에, 저렴한 반도체장치를 사용한 전자기기를 제공할 수 있다. 또한, 본 발명의 반도체장치는 고집적화가 용이하기 때문에, 대용량의 기억회로를 가지는 반도체장치를 사용한 전자기기를 제공할 수 있다.
또한, 본 발명의 반도체장치에 포함되는 기억회로는, 광학적 작용 또는 전기 적 작용에 의해 데이터 기입을 행하는 것이다. 즉, 기억 소자는 데이터의 추기가 가능한 불휘발성 기억 소자이다. 따라서, 데이터의 재기입에 의한 위조를 방지할 수 있고, 새로운 데이터를 추가하여 기입할 수 있다. 따라서, 고기능화와 고부가가치화를 실현한 반도체장치를 사용한 전자기기를 제공할 수 있다.
또한, 케이스(2700, 2706) 각각은 휴대 전화기의 외관 형상의 일례로서 나타낸 것으로, 본 실시예의 전자기기는 그의 기능이나 용도에 따라 다양한 양태로 변경될 수 있다.
다음에, 본 발명의 반도체장치를 활용한 시스템의 일례에 대하여 설명한다. 먼저, 표시부(294)를 포함하는 휴대 단말기의 측면에 리더/라이터(295)를 제공하고, 물품(297)의 측면에 본 발명의 반도체장치(20)를 제공해 둔다(도 21(A) 참조). 또한, 미리 반도체장치(20)에 물품(297)의 원재료나 원산지, 유통 과정의 이력 등의 정보를 기억시켜 둔다. 그리고, 반도체장치(20)를 리더/라이터(295) 위에 보유시킨 때, 반도체장치(20)에 포함된 정보가 표시부(294)에 표시되도록 하면, 편리성이 우수한 시스템을 제공할 수 있다. 또한, 다른 예로서, 컨베이어 벨트의 옆쪽에 리더/라이터(295)를 제공해 둔다(도 21(B) 참조). 그렇게 하면, 물품(297)의 검품을 극히 간단하게 행하는 것이 가능한 시스템을 제공할 수 있다. 이와 같이, 본 발명의 반도체장치를 물품의 관리나 유통의 시스템에 활용함으로써, 시스템의 고기능화를 도모하고, 편리성을 향상시킬 수가 있다.

Claims (27)

  1. 삭제
  2. 절연층 위에 제공된 트랜지스터;
    상기 트랜지스터에 중첩하는 기억 소자; 및
    안테나로서 기능하는 도전층을 포함하고;
    상기 기억 소자는, 제1 도전층, 유기 화합물층 또는 상 변화층, 및 제2 도전층이 이 순서로 적층되어 이루어지고,
    안테나로서 기능하는 상기 도전층과 상기 제1 도전층이 동일 층 위에 제공되어 있는, 반도체장치.
  3. 절연층 위에 제공된 트랜지스터;
    상기 트랜지스터에 중첩하는 기억 소자; 및
    안테나로서 기능하는 도전층을 포함하고;
    상기 기억 소자는, 제1 도전층, 유기 화합물층 또는 상 변화층, 및 제2 도전층이 이 순서로 적층되어 이루어지고,
    안테나로서 기능하는 상기 도전층과 상기 제2 도전층이 동일 층 위에 제공되어 있는, 반도체장치.
  4. 삭제
  5. 제1 소자 형성층;
    제2 소자 형성층; 및
    상기 제1 소자 형성층과 상기 제2 소자 형성층을 접착하고, 또한, 도전성 입자를 함유하는 도전층을 포함하고;
    상기 제1 소자 형성층은, 절연층 위에 제공된 트랜지스터, 상기 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 도전층; 및 안테나로서 기능하는 도전층을 포함하고,
    상기 제2 소자 형성층은, 제1 도전층, 유기 화합물층 또는 상 변화층, 및 제2 도전층이 이 순서로 적층되어 이루어진 기억 소자를 포함하고,
    상기 제1 도전층과, 상기 트랜지스터의 상기 소스 배선 또는 상기 드레인 배선으로서 기능하는 상기 도전층이 상기 도전성 입자를 통해 전기적으로 접속되어 있는, 반도체장치.
  6. 소자 형성층;
    안테나로서 기능하는 도전층이 제공된 기판; 및
    상기 소자 형성층과 상기 기판을 접착하고, 또한, 도전성 입자를 함유하는 접착층을 포함하고;
    상기 소자 형성층은, 절연층 위에 제공된 제1 트랜지스터 및 제2 트랜지스터, 상기 제1 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 도전층, 및 상기 제2 트랜지스터에 중첩하고, 또한, 제1 도전층, 유기 화합물층 또는 상 변화층, 및 제2 도전층이 이 순서로 적층되어 이루어진 기억 소자를 포함하고,
    안테나로서 기능하는 상기 도전층과, 상기 제1 트랜지스터의 상기 소스 배선 또는 상기 드레인 배선으로서 기능하는 상기 도전층이 상기 도전성 입자를 통해 전기적으로 접속되어 있는, 반도체장치.
  7. 제1 소자 형성층;
    제2 소자 형성층; 및
    상기 제1 소자 형성층과 상기 제2 소자 형성층을 접착하고, 또한, 도전성 입자를 함유하는 접착층을 포함하고;
    상기 제1 소자 형성층은, 절연층 위에 제공된 제1 트랜지스터 및 제2 트랜지스터, 상기 제1 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 제1 도전층; 및 상기 제2 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 제2 도전층을 포함하고,
    상기 제2 소자 형성층은, 제3 도전층, 유기 화합물층 또는 상 변화층, 및 제4 도전층이 이 순서로 적층되어 이루어진 기억 소자와, 안테나로서 기능하는 제5 도전층을 포함하고,
    안테나로서 기능하는 상기 제5 도전층과, 상기 제1 트랜지스터의 상기 소스 배선 또는 상기 드레인 배선으로서 기능하는 상기 제1 도전층이 상기 도전성 입자를 통해 전기적으로 접속되어 있는, 반도체장치.
  8. 기판 위에 제공된 트랜지스터, 상기 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 도전층; 및 상기 트랜지스터 위에 제공된, 안테나로서 기능하는 도전층을 포함하는 제1 소자 형성층과;
    접착층을 사이에 두고 상기 기판 위에 제공되고, 또한, 제1 도전층, 유기 화합물층 또는 상 변화층, 및 제2 도전층이 이 순서로 적층되어 이루어진 기억 소자를 포함하는 제2 소자 형성층을 포함하고;
    상기 기억 소자의 상기 제1 도전층과, 상기 트랜지스터의 상기 소스 배선 또는 상기 드레인 배선으로서 기능하는 상기 도전층이 도전 부재를 통해 전기적으로 접속되어 있는, 반도체장치.
  9. 소자 형성층;
    안테나로서 기능하는 도전층이 제공된 기판; 및
    상기 소자 형성층과 상기 기판을 접착하고, 또한, 도전성 입자를 함유하는 접착층을 포함하고;
    상기 소자 형성층은:
    절연층 위에 제공된 제1 트랜지스터 및 제2 트랜지스터;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터를 덮는 층간절연층;
    상기 제1 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하고, 상기 층간절연층에 제공된 제1 개구부를 통해 상기 제1 트랜지스터의 소스 영역 또는 드레인 영역에 접속되고, 상기 절연층 및 상기 층간절연층에 제공된 제2 개구부를 통해 상기 소자 형성층의 뒷면에서 노출되는 도전층;
    제2 트랜지스터; 및
    상기 제2 트랜지스터에 중첩하고, 또한, 제1 도전층, 유기 화합물층 또는 상 변화층, 및 제2 도전층이 이 순서로 적층되어 이루어진 기억 소자를 포함하고,
    안테나로서 기능하는 상기 도전층과, 상기 제1 트랜지스터의 상기 소스 배선 또는 상기 드레인 배선으로서 기능하는 상기 도전층의 노출부가 상기 접착층의 상기 도전성 입자를 통해 전기적으로 접속되어 있는, 반도체장치.
  10. 제1 소자 형성층;
    제2 소자 형성층; 및
    상기 제1 소자 형성층과 상기 제2 소자 형성층을 접착하고, 또한, 도전성 입자를 함유하는 접착층을 포함하고;
    상기 제1 소자 형성층은:
    절연층 위에 제공된 트랜지스터;
    상기 트랜지스터를 덮는 층간절연층;
    상기 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하고, 상기 층간절연층에 제공된 제1 개구부를 통해 상기 트랜지스터의 소스 영역 또는 드레인 영역에 접속되고, 상기 절연층 및 상기 층간절연층에 제공된 제2 개구부를 통해 상기 절연층의 표면에서 노출되는 도전층; 및
    안테나로서 기능하는 도전층을 포함하고,
    상기 제2 소자 형성층은, 제1 도전층, 유기 화합물층 또는 상 변화층, 및 제2 도전층이 이 순서로 적층되어 이루어진 기억 소자를 포함하고,
    상기 기억 소자의 상기 제1 도전층과, 상기 트랜지스터의 상기 소스 배선 또는 상기 드레인 배선으로서 기능하는 상기 도전층의 노출부가 상기 접착층의 도전성 입자를 통해 전기적으로 접속되어 있는, 반도체장치.
  11. 제1 소자 형성층;
    제2 소자 형성층; 및
    상기 제1 소자 형성층과 상기 제2 소자 형성층을 접착하고, 또한, 도전성 입자를 함유하는 접착층을 가지는 도전층을 포함하고;
    상기 제1 소자 형성층은:
    절연층 위에 제공된 제1 트랜지스터 및 제2 트랜지스터;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터를 덮는 층간절연층;
    상기 제1 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하고, 상기 층간절연층에 제공된 제1 개구부를 통해 상기 제1 트랜지스터의 소스 영역 또는 드레인 영역에 접속되고, 상기 절연층 및 상기 층간절연층에 제공된 제2 개구부를 통해 상기 제1 소자 형성층의 뒷면에서 노출되는 제1 도전층; 및
    상기 제2 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하고, 상기 층간절연층에 제공된 제3 개구부를 통해 상기 제2 트랜지스터의 소스 영역 또는 드레인 영역에 접속되고, 상기 절연층 및 상기 층간절연층에 제공된 제4 개구부를 통해 상기 제1 소자 형성층의 뒷면에서 노출되는 제2 도전층을 포함하고,
    상기 제2 소자 형성층은, 안테나로서 기능하는 제3 도전층과, 제4 도전층, 유기 화합물층 또는 상 변화층, 및 제5 도전층이 이 순서로 적층되어 이루어진 기억 소자를 포함하고,
    상기 기억 소자의 상기 제4 도전층과, 상기 제1 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 상기 제1 도전층의 노출부가 상기 접착층의 상기 도전성 입자들 중 적어도 하나를 통해 전기적으로 접속되고,
    안테나로서 기능하는 상기 제3 도전층과, 상기 제2 트랜지스터의 상기 소스 배선 또는 상기 드레인 배선으로서 기능하는 상기 제2 도전층의 노출부가 상기 접착층의 상기 도전성 입자들 중 적어도 하나를 통해 전기적으로 접속되어 있는, 반도체장치.
  12. 제1 소자 형성층;
    제2 소자 형성층;
    상기 제1 소자 형성층과 상기 제2 소자 형성층을 접착하고, 또한, 제1 도전성 입자를 함유하는 제1 접착층;
    안테나로서 기능하는 제1 도전층이 제공된 기판; 및
    상기 제2 소자 형성층과 상기 기판을 접착하고, 또한, 제2 도전성 입자를 함유하는 제2 접착층을 포함하고;
    상기 제1 소자 형성층은, 제2 도전층, 유기 화합물층 또는 상 변화층, 및 제3 도전층이 이 순서로 적층되어 이루어진 기억 소자를 포함하고,
    상기 제2 소자 형성층은:
    절연층 위에 제공된 제1 트랜지스터 및 제2 트랜지스터;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터를 덮는 층간절연층;
    상기 제1 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하고, 상기 층간절연층에 제공된 제1 개구부를 통해 상기 제1 트랜지스터의 소스 영역 또는 드레인 영역에 접속되는 제4 도전층; 및
    상기 제2 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하고, 상기 층간절연층에 제공된 제2 개구부를 통해 상기 제2 트랜지스터의 소스 영역 또는 드레인 영역에 접속되고, 상기 절연층 및 상기 층간절연층에 제공된 제3 개구부를 통해 상기 제2 소자 형성층의 뒷면에서 노출되는 제5 도전층을 포함하고,
    상기 기억 소자의 상기 제2 도전층과, 상기 제1 트랜지스터의 상기 소스 배선 또는 상기 드레인 배선으로서 기능하는 상기 제4 도전층이 상기 제1 접착층의 상기 제1 도전성 입자를 통해 전기적으로 접속되고,
    안테나로서 기능하는 상기 제1 도전층과, 상기 제2 트랜지스터의 상기 소스 배선 또는 상기 드레인 배선으로서 기능하는 상기 제5 도전층의 노출부가 상기 제2 접착층의 상기 제2 도전성 입자를 통해 전기적으로 접속되어 있는, 반도체장치.
  13. 제 2 항, 제 3 항, 제 5 항, 제 8 항, 제 10 항 중 어느 한 항에 있어서,
    상기 트랜지스터가 박막트랜지스터인, 반도체장치.
  14. 제 2 항, 제 3 항, 제 5 항, 제 8 항, 제 10 항 중 어느 한 항에 있어서,
    상기 트랜지스터가 유기 반도체 트랜지스터인, 반도체장치.
  15. 제 2 항, 제 3 항, 제 5 항 내지 제 7 항, 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 절연층이 산화규소층인, 반도체장치.
  16. 제 2 항, 제 3 항, 제 5 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 기억 소자의 전기 저항이 광학적 작용에 의해 변화하는, 반도체장치.
  17. 제 2 항, 제 3 항, 제 5 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 기억 소자의 전기 저항이 전기적 작용에 의해 변화하는, 반도체장치.
  18. 제 2 항, 제 3 항, 제 5 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 유기 화합물층은 광산(photoacid) 발생제가 도핑된 공역(共役) 고분자 재료로 형성되는, 반도체장치.
  19. 제 2 항, 제 3 항, 제 5 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 유기 화합물층은 전자 수송 재료 또는 정공 수송 재료로 형성되는, 반도체장치.
  20. 제 2 항, 제 3 항, 제 5 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 상 변화층은 결정 상태와 비정질 상태 사이에서 가역적으로 변화하는 재료를 포함하는, 반도체장치.
  21. 제 2 항, 제 3 항, 제 5 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 상 변화층은, 게르마늄, 텔루르, 안티몬, 황, 주석, 금, 갈륨, 셀렌, 인듐, 탈륨, 코발트, 또는 은으로부터 선택된 복수를 함유하는 재료로 형성되는, 반도체장치.
  22. 제 2 항, 제 3 항, 제 5 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 상 변화층은 제1 결정 상태와 제2 결정 상태 사이에서 가역적으로 변화하는 재료를 포함하는, 반도체장치.
  23. 제 2 항, 제 3 항, 제 5 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 상 변화층은, 은, 아연, 구리, 알루미늄, 니켈, 인듐, 안티몬, 셀렌, 또는 텔루르로부터 선택된 복수를 함유하는 재료로 형성되는, 반도체장치.
  24. 제 2 항, 제 3 항, 제 5 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 상 변화층은 결정 상태로부터 비정질 상태로만 변화하는 재료를 포함하는, 반도체장치.
  25. 제 2 항, 제 3 항, 제 5 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 상 변화층은, 텔루르, 산화 텔루르, 안티몬, 셀렌, 또는 비스무스로부터 선택된 복수를 함유하는 재료로 형성되는, 반도체장치.
  26. 제 6 항, 제 7 항, 제 9 항, 제 11 항, 제 12 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터 또는 상기 제 2 트랜지스터가 박막트랜지스터인, 반도체장치.
  27. 제 6 항, 제 7 항, 제 9 항, 제 11 항, 제 12 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터 또는 상기 제 2 트랜지스터가 유기 반도체 트랜지스터인, 반도체장치.
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