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JP2008181634A - 半導体装置 - Google Patents

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Abstract

【課題】予備メモリセルの使用を容易な構成とすることにより、効率的な歩留まり向上が可能なメモリを搭載した半導体装置を提供することを目的とする。
【解決手段】メモリセルと、予備メモリセルとを有するメモリセルアレイと、メモリセル及び予備メモリセルに接続されたデコーダと、デコーダと接続されたデータ保持回路と、データ保持回路に電力を供給するバッテリーとを設け、データ保持回路からの出力に応じて予備メモリセルを動作させる。
【選択図】図１

Description

本発明は半導体装置に関する。特にメモリを搭載した半導体装置に関する。
メモリを搭載する半導体装置において、メモリの性能は、半導体装置の性能を決定する上で、非常に重要である。例えば、ＣＰＵとメモリとを搭載する半導体装置において、ＣＰＵが処理する命令及び処理に必要なデータは、メモリに格納しておく必要がある。また、ＣＰＵの処理は、メモリのデータを順次読み出すことで進行する。つまり、正確な処理を行う為には、一つでも不良メモリセルが有ってはならない。このため、半導体装置の歩留まり向上を目的として、予備メモリセルを予め入れておくことが多い（例えば、非特許文献１）。予備メモリセルとは、不良メモリセルが有った場合において、不良メモリセルの代わりに使用することにより、半導体装置の歩留まりを向上させられる回路である。
原央著「超ＬＳＩ入門シリーズ５ ＭＯＳ集積回路の基礎」、初版、近代科学社、１９９２年５月、Ｐ６１〜Ｐ６６
しかしながら、予備メモリセルを使用する為には、非特許文献１に示されるように三カ所のヒューズを溶断する必要がある。一つは、不良ビットが繋がっているワード線を使用不可とする為に溶断し、残り二つは予備ワード線の電位をハイ（ｈｉｇｈ）とする為に溶断しなければならない。その結果、ヒューズの溶断には時間が掛かり、大量に溶断しなければならない場合において、時間的に不都合が生じる。複数の予備メモリセルが含まれていた場合、溶断の時間が膨大なものとなってしまう。
本発明は上記問題を鑑み、予備メモリセルの使用を容易な構成とすることにより、効率的な歩留まり向上が可能なメモリを搭載した半導体装置を提供することを目的とする。
本発明における半導体装置ではバッテリーバックアップされたデータ保持回路に、不良ビットのアドレスや予備メモリセルを駆動するか否かの情報を記憶しておく。データ保持回路に保持された情報を用いることにより、配線を切断する必要が無くなり、電気信号のみによって予備メモリセルの使用を可能とする。以下に、具体的な構成について説明する。
本発明の半導体装置は、メモリセルと、予備メモリセルとを有するメモリセルアレイと、メモリセル及び予備メモリセルに接続されたデコーダと、デコーダ等の駆動回路と接続されたデータ保持回路と、データ保持回路に電力を供給するバッテリーとを有し、データ保持回路からの出力に応じて予備メモリセルが動作する。
また、本発明の半導体装置は、メモリセルと、予備メモリセルとを有するメモリセルアレイと、ワード線を介してメモリセルと接続され、予備メモリワード線を介して予備メモリセルと接続されたデコーダと、ビット線を介してメモリセル及び予備メモリセルと接続された読み書き回路と、デコーダと接続されたデータ保持回路と、データ保持回路に電力を供給するバッテリーとを有し、データ保持回路からの出力に応じて予備メモリセルが動作する。
また、本発明の半導体装置におけるバッテリーは、アンテナ回路と、蓄電回路とを有し、アンテナ回路を介して外部から無線で受信した電力を蓄電回路に充電する構成とすることができる。
以上のような構成とすることで、予備メモリセルの使用が容易なメモリを搭載した半導体装置を提供することができる。
本明細書で開示する本発明の構成は、バッテリーと、データ保持回路と、デコーダと、ワード線と、予備ワード線と、メモリセルと、予備メモリセルと、ビット線と、読み書き回路と、を搭載する半導体装置であり、メモリセルに不良があった場合に予備メモリセルの使用を容易とする為の機能を有することを特徴とする。
本発明により、予備メモリセルを使用する際に生じる手間を大幅に削減できる。すなわち効率的に歩留まり向上を行うことが期待できる。このようなメモリを搭載することで、歩留まりの良い半導体装置を提供することができる。
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態で示す半導体装置は、バッテリーバックアップされたデータ保持回路に不良ビットのアドレスや予備メモリセルの駆動の可否の情報を記憶させ、電気信号によって予備メモリセルの使用を可能とする構成とする。以下に、本実施の形態で示す半導体装置について、図１を用いて説明する。図１は、本発明における半導体装置の一構成を示すブロック図である。
本実施の形態で示す半導体装置は、バッテリーバックアップ回路部１０１と、記憶回路部１０２とを有している。バッテリーバックアップ回路部１０１は、バッテリー１１０及びデータ保持回路１１２を具備している。また、記憶回路部１０２は、デコーダ１２０、メモリセルアレイ１２１及び読み書き回路１２２を具備しており、当該メモリセルアレイ１２１には第１の予備メモリセル１３３、第２の予備メモリセル１３４、第１のメモリセル１３５〜第４のメモリセル１３８が設けられている。また、バッテリーバックアップ回路部１０１と記憶回路部１０２は、第１の電源線１０３に接続され、当該第１の電源線１０３から電源の供給が行われる。なお、以下の説明においては、記憶回路部１０２として、４ビットのＳＲＡＭで設ける場合を例に挙げて説明するが、記憶回路部１０２の構成はこれに限られない。
次に、バッテリーバックアップ回路部１０１と記憶回路部１０２の具体的な構成について説明する。
まず、バッテリーバックアップ回路部１０１の具体的な構成について説明する。
バッテリー１１０は、第２の電源線１１１を通してデータ保持回路１１２に電源を供給する。従って、仮に第１の電源線１０３からデータ保持回路１１２への電源の供給がストップした場合であっても、バッテリー１１０から電源が供給されることにより、データ保持回路１１２に蓄えられた情報を保持することができる。
また、データ保持回路１１２は、第１の配線１０４と第２の配線１０５と第３の配線１１３が接続されている。第１の配線１０４は、第１の予備メモリセル１３３や第２の予備メモリセル１３４を使用するか否かの情報をデータ保持回路１１２に伝達する配線であり、制御信号線と呼ぶことがある。第２の配線１０５は、データ保持回路１１２に情報を書き込むタイミングを制御する信号を伝達する配線であり、保持回路ライトイネーブル信号線と呼ぶことがある。第３の配線１１３は、データ保持回路１１２からデコーダ１２０に保持された情報を伝達する配線であり、データ信号線と呼ぶことがある。
また、データ保持回路１１２の電源は、第１の電源線１０３と第２の電源線１１１の両方から供給される構成とすることができる。データ保持回路１１２に保持された情報は、第３の配線１１３によってデコーダ１２０に伝達される。データ保持回路１１２に保持された情報とは、予備メモリセル（ここでは、第１の予備メモリセル１３３、第２の予備メモリセル１３４）を使用するか否か、どのアドレスに対して予備メモリセルを使用するか、ということに関する情報である。これらの情報は外部から第１の配線１０４によってデータ保持回路１１２に伝達される。また、第２の配線１０５の電位がハイ（ｈｉｇｈ）の時に、データ保持回路１１２にデータが書き込まれ、第２の配線１０５の電位がロウ（ｌｏｗ）の時には、データ保持回路１１２に保持されたデータは変化しないものとする。なお、データ保持回路１１２への不良ビットの情報の書き込みはいつでも行うことができる。例えば、半導体メモリ装置の製造工程における検査時や半導体メモリ装置の使用中に不良ビットが発見された場合に当該不良ビットの情報をデータ保持回路１１２に書き込むことができる。
次に、記憶回路部１０２の具体的な構成について説明する。
メモリセルアレイ１２１は、各々１ビットデータを記憶する第１のメモリセル１３５〜第４のメモリセル１３８と、１ビットのデータを記憶する第１の予備メモリセル１３３と第２の予備メモリセル１３４を有している。第１のメモリセル１３５は第１のワード線１３１と第１のビット線１３９とに接続され、第２のメモリセル１３６は第１のワード線１３１と第２のビット線１４０とに接続され、第３のメモリセル１３７は第２のワード線１３２と第１のビット線１３９とに接続され、第４のメモリセル１３８は第２のワード線１３２と第２のビット線１４０とに接続される。また、第１の予備メモリセル１３３は予備メモリワード線１３０と第１のビット線１３９とに接続され、第２の予備メモリセル１３４は予備メモリワード線１３０と第２のビット線１４０とに接続される。第１のワード線１３１の電位がハイであるならば第１のメモリセル１３５と第２のメモリセル１３６が駆動し、第２のワード線１３２の電位がハイであるならば第３のメモリセル１３７と第４のメモリセル１３８が駆動し、予備メモリワード線１３０の電位がハイであるならば第１の予備メモリセル１３３と第２の予備メモリセル１３４が駆動する。
また、第１のメモリセル１３５〜第４のメモリセル１３８、第１の予備メモリセル１３３及び第２の予備メモリセル１３４の構成としては、図４に示されるような構成が挙げられる。図４の（Ａ）と図４の（Ｂ）はそれぞれＳＲＡＭのメモリセルの具体的な回路構成の例である。図４（Ａ）に示すメモリセル４００は、ワード線４０１と、ｎチャネル型トランジスタ４０２と、ラッチ４０３と、ビット線４０４とから構成される。図４（Ｂ）に示すメモリセル４１０は、ワード線４１１と、ワード反転信号線４１２と、第１のアナログスイッチ４１３と、第２のアナログスイッチ４１４と、ラッチ４１５と、ビット線４１６と、ビット反転信号線４１７と、から構成される。メモリセル４００において、ｎチャネル型トランジスタ４０２をアナログスイッチに置き換えても構わない。また、メモリセル４１０において、第１のアナログスイッチ４１３と第２のアナログスイッチ４１４を、ｎチャネル型トランジスタやｐチャネル型トランジスタと置き換えても構わない。なお、記憶回路の例はＳＲＡＭに限られず、ＤＲＡＭ等を用いることができる。
読み書き回路１２２は、第１のビット線１３９と、第２のビット線１４０と、入出力信号線１０７と、メモリライトイネーブル信号線１０８と、リードイネーブル信号線１０９と接続される。また、読み書き回路１２２は、第１のビット線１３９と第２のビット線１４０とを介してメモリセルの読み書きを行う。読み書きのタイミングは、メモリライトイネーブル信号線１０８とリードイネーブル信号線１０９によって制御される。読み書きが行われるメモリセルは、ワード線の電位がハイとなり駆動しているメモリセルである。外部からの書き込みデータの入力信号や、外部への読み出しデータの出力信号は、入出力信号線１０７によって伝達される。
読み書き回路１２２において、メモリライトイネーブル信号線１０８の電位がハイで、リードイネーブル信号線１０９の電位がロウの時にメモリセルに書き込み動作を行う。書き込みを行うメモリセルは、アドレス信号線１０６の電位や第３の配線１１３の電位によって変化する。また、メモリライトイネーブル信号線１０８の電位がロウで、リードイネーブル信号線１０９の電位がハイの時にメモリセルの読み出し動作を行う。読み出しを行うメモリセルは、アドレス信号線１０６の電位や第３の配線１１３の電位によって変化する。メモリライトイネーブル信号線１０８とリードイネーブル信号線１０９の電位が共にロウの時には、メモリセルに対し何の動作も行わない。メモリライトイネーブル信号線１０８とリードイネーブル信号線１０９の電位が共にハイとなるような入力は誤動作の原因となるので行わない構成とすることが好ましい。
デコーダ１２０は、第３の配線１１３と、アドレス信号線１０６と、予備メモリワード線１３０と、第１のワード線１３１と、第２のワード線１３２と接続されている。デコーダ１２０は、アドレス信号線１０６と第３の配線１１３とから各々伝達されるアドレス情報と予備メモリセルに関する情報をデコードする。デコードされることにより、第１のワード線１３１、第２のワード線１３２又は予備メモリワード線１３０の三本の内いずれか一本の電位だけがハイとなり、他の二本の電位はロウを維持する。
次に、データ保持回路１１２に保持される情報の具体的な形式について説明する。ここでは、データ保持回路１１２には２ビットのデータ（第１のデータと第２のデータ）が保持されているものとする。つまり、第３の配線１１３は、２ビットの信号線となる。第１のデータは、予備メモリセル（ここでは、第１の予備メモリセル１３３、第２の予備メモリセル１３４）を使用するか否かに関するデータである。第１のデータが「１」の時、予備メモリセルを使用し、第１のデータが「０」の時、予備メモリセルを使用しないものとする。第１のデータは、第３の配線１１３により第１のビットとして伝達され、第１のデータが「１」ならば、第１のビットは「１」となり、第１のデータが「０」ならば、第１のビットは「０」となる。第２のデータは、どのアドレスに対して予備メモリセルを使用するかに関するデータである。第２のデータが「１」ならば、アドレス信号線１０６の電位がハイの時に予備メモリセルを使用し、第２のデータが「０」ならば、アドレス信号線１０６の電位がロウの時に予備メモリセルを使用するものとする。第２のデータは、第３の配線１１３により第２のビットとして伝達され、第２のデータが「１」ならば、第２のビットは「１」となり、第２のデータが「０」ならば、第２のビットは「０」となる。
図１においては、アドレス信号線１０６の伝達するビット数が１ビットであるので、データ保持回路１１２には２ビットのデータを保持しておけば良いが、もしアドレス信号線１０６が伝達するビット数がｎビット（ｎは自然数）であるならば、データ保持回路には（ｎ＋１）ビットのデータを保持しておく必要がある。
記憶回路部１０２の通常時、すなわち予備メモリセルを用いない場合の動作について説明する。まず、不良メモリセルが存在しないことを検査によって確認した後、データ保持回路１１２に、予備メモリセルを使用しないとする情報を書き込む。すなわち、第１のデータは「０」である。第２のデータはどちらでも良い。それらのデータは第３の配線１１３によりデコーダ１２０へと伝達される。すなわち、第３の配線１１３により伝達される第１のビットは「０」であり、第２のビットは「０」か「１」である。第３の配線１１３により伝達される第１のビットが「０」ならば、予備メモリセルを使用しないように、デコーダ１２０の論理を設計する。
ここでは、アドレス信号線１０６に関するデコーダ１２０の論理を、アドレス信号線１０６の電位がロウの場合は第１のワード線１３１の電位がハイとし、アドレス信号線１０６の電位がハイの場合は第２のワード線１３２の電位がハイとするように定める。
第１のワード線１３１の電位がハイの時（アドレス信号線１０６の電位がロウの時）、第１のメモリセル１３５と第２のメモリセル１３６が駆動される。また、第２のワード線１３２の電位がハイの時（アドレス信号線１０６の電位がハイの時）、第３のメモリセル１３７と第４のメモリセル１３８が駆動される。
第１のワード線１３１の電位がハイで、メモリライトイネーブル信号線１０８の電位がハイであるならば、第１のメモリセル１３５と第２のメモリセル１３６に対して書き込み動作が行われる。第１のワード線１３１の電位がハイで、リードイネーブル信号線１０９の電位がハイであるならば、第１のメモリセル１３５と第２のメモリセル１３６に対して読み込み動作が行われる。第２のワード線１３２の電位がハイで、メモリライトイネーブル信号線１０８の電位がハイであるならば、第３のメモリセル１３７と第４のメモリセル１３８に対して書き込み動作が行われる。第２のワード線１３２の電位がハイで、リードイネーブル信号線１０９の電位がハイであるならば、第３のメモリセル１３７と第４のメモリセル１３８に対して読み込み動作が行われる。
次に、不良メモリセルが発生した場合の動作について説明する。ここでは第１のメモリセル１３５が不良とする。
まず、第１のメモリセル１３５が不良であることを検査によって確認した後、データ保持回路１１２に、予備メモリセルを使用するという情報を書き込む。すなわち、第１のデータは「１」となり、第２のデータは「０」となる。それらのデータは第３の配線１１３によりデコーダ１２０へと伝達される。すなわち、第３の配線１１３により伝達される第１のビットは「１」であり、第２のビットは「０」である。第３の配線１１３により伝達される第１のビットが「１」ならば、予備メモリセルを使用するように、デコーダ１２０の論理を設計する。また、第３の配線１１３により伝達される第２のビットが「０」ならば、アドレス信号線１０６の電位がロウの時に予備メモリセルを使用し、第３の配線１１３により伝達される第２のビットが「１」ならば、アドレス信号線１０６の電位がハイの時に予備メモリセルを使用するように、デコーダ１２０の論理を設計する。
ここでは、アドレス信号線１０６に関するデコーダ１２０の論理を、アドレス信号線１０６の電位がロウの場合は予備メモリワード線１３０の電位がハイとし、アドレス信号線１０６の電位がハイの場合は第２のワード線１３２の電位がハイとするように定める。
予備メモリワード線１３０の電位がハイの時、第１の予備メモリセル１３３と第２の予備メモリセル１３４が駆動される。また、第２のワード線１３２の電位がハイの時、第３のメモリセル１３７と第４のメモリセル１３８が駆動される。
予備メモリワード線１３０の電位がハイで、メモリライトイネーブル信号線１０８の電位がハイであるならば、第１の予備メモリセル１３３と第２の予備メモリセル１３４に対して書き込み動作が行われる。予備メモリワード線１３０の電位がハイで、リードイネーブル信号線１０９の電位がハイであるならば、第１の予備メモリセル１３３と第２の予備メモリセル１３４に対して読み込み動作が行われる。第２のワード線１３２の電位がハイで、メモリライトイネーブル信号線１０８の電位がハイであるならば、第３のメモリセル１３７と第４のメモリセル１３８に対して書き込み動作が行われる。第２のワード線１３２の電位がハイで、リードイネーブル信号線１０９の電位がハイであるならば、第３のメモリセル１３７と第４のメモリセル１３８に対して読み込み動作が行われる。以上が、不良メモリセルが発生した場合の記憶回路部１０２の動作についての説明である。
図１の回路構成では、第１の予備メモリセル１３３を使用する場合、第２のメモリセル１３６が不良でなくとも、当該第２のメモリセル１３６に代わって第２の予備メモリセル１３４が代用される。すなわち、第１のメモリセル１３５もしくは第２のメモリセル１３６のどちらかが不良であるならば、データ保持回路１１２に第２のデータとして「０」を書き込み、第３のメモリセル１３７もしくは第４のメモリセル１３８のどちらかが不良であるならば、データ保持回路１１２に第２のデータとして「１」を書き込むことになる。
このような構成とすることで、第１のメモリセル１３５が不良であった場合、第１のメモリセル１３５の代わりに第１の予備メモリセル１３３を使用することが可能となる。第２のメモリセル１３６、第３のメモリセル１３７、第４のメモリセル１３８、の各々が不良であった場合においても同様であるので説明は省略する。
以上のような構成とすることで、予備メモリセルの使用が容易となる機能を有するメモリを搭載した半導体装置を提供することができる。すなわち効率的に歩留まり向上を行うことができる。このようなメモリを搭載することで、歩留まりの良い半導体装置を提供することができる。
（実施の形態２）
本実施の形態では、上記実施の形態１で示した半導体装置において、バッテリーバックアップ回路部に設けられたバッテリーの構成に関して図２を参照して説明する。図２（Ａ）と図２（Ｂ）は、それぞれバッテリー１１０の具体的な回路構成の例である。バッテリー１１０は、データ保持回路１１２に電源を供給する回路である。
図２（Ａ）に示すバッテリー２００は、整流素子２０１と蓄電回路２０２から構成される。ここでは、整流素子２０１として、ダイオード接続したｎチャネル型（Ｎｃｈ）のトランジスタで設けた場合を示しているが、整流機能を有する素子であればよく、例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＭｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード等で設けることができる。
また、蓄電回路２０２には、充電することで電力を回復することができる手段（蓄電手段）を設ければよい。なお蓄電手段としては２次電池、キャパシタ等がある。具体的には、蓄電手段としては、その用途により異なるが、シート状に形成された電池を用いることが好ましく、例えばリチウム電池、好ましくはゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池等を用いることで、小型化が可能である。勿論、充電可能な電池であればなんでもよく、ニッケル水素電池、ニカド電池、有機ラジカル電池、鉛蓄電池、空気二次電池、ニッケル亜鉛電池、銀亜鉛電池などの充電放電可能な電池であってもよいし、また大容量のコンデンサーなどを用いても良い。
なお、蓄電手段として用いることのできる大容量のコンデンサーとしては、電極の対向面積が大きいものであることが望ましい。活性炭、フラーレン、カーボンナノチューブなど比表面積の大きい電極用材料を用いた電気二重層コンデンサーを用いることが好適である。コンデンサーは電池に較べ構成が単純であり薄膜化や積層化も容易である。電気二重層コンデンサーは蓄電機能を有し、充放電の回数が増えても劣化が小さく、急速充電特性にも優れているため好適である。
図２（Ａ）において、整流素子２０１の入力部（ここでは、トランジスタのソース又はドレインの一方及びゲート）は第１の電源線１０３に接続され、蓄電回路２０２の一方の電極が第２の電源線１１１に接続された構成とすることができる。
第１の電源線１０３の電位がハイの状態では、整流素子２０１であるＮｃｈトランジスタは導通し、蓄電回路２０２に電荷が充電される。第１の電源線１０３の電位がハイであり続ける限り、第２の電源線１１１の電位もハイであり続ける。もし、第１の電源線１０３の電位がロウとなった場合、Ｎｃｈトランジスタは非導通となる。しかし、蓄電回路２０２には電荷が蓄えられているので、第２の電源線１１１の電位はハイのまま保持される。蓄電回路２０２を大容量にすることにより、十分に長い時間、第２の電源線１１１の電位をハイのまま保持することが可能となる。以上のような構成とすることで、バッテリーとしての機能を有することができる。
また、バッテリーの構成は図２（Ａ）に限られない。例えば、図２（Ｂ）に示す構成とすることができる。
図２（Ｂ）に示すバッテリー２１０は、無線信号を用いて発電する回路を有しており、ＲＦバッテリーと呼ぶ。バッテリー２１０（以下、「ＲＦバッテリー２１０」と記す）は、アンテナ回路２１１と、整流回路２１２と、蓄電回路２１３と、第２の電源線１１１とから構成される。蓄電回路２１３は、第２の電源線１１１の電位をハイのまま保持する機能と電圧の平滑化の機能を有する。以下、ＲＦバッテリー２１０を充電し、ＲＦバッテリー２１０で蓄えた電力を供給する方法を説明する。
ＲＦバッテリー２１０は、電磁波から電源電圧を生成することが可能である。アンテナ回路２１１はアンテナの形状に応じた周波数帯域の信号を検波して、交流信号を生成し、整流回路で直流電圧に変換し、電源電圧を発生することができる。
また、アンテナ回路２１１が受信する電磁波は、特定の波長の電磁波を発振する給電器から発振された電磁波を利用してもよいし、外部に無作為に生じている電磁波を利用してもよい。給電器は、特定の波長の電磁波を発信する装置であればよく、アンテナ回路に設けられたアンテナが受信し易い波長の電磁波を発信することが好ましい。外部に無作為に生じている電磁波としては、例えば、携帯電話の中継局の電磁波（８００〜９００ＭＨｚ帯、１．５ＧＨｚ、１．９〜２．１ＧＨｚ帯等）、携帯電話から発振される電磁波、電波時計の電磁波（４０ｋＨｚ等）、家庭用の交流電源のノイズ（６０Ｈｚ等）等を利用することができる。
給電器を用いる場合、アンテナ回路２１１と給電器との間に適用する電磁波の伝送方式は、電磁結合方式、電磁誘導方式又は電界方式等を用いることができる。伝送方式は、実施者が適宜使用用途を考慮して選択すればよく、伝送方式に伴って最適な長さや形状のアンテナを設ければよい。
例えば、伝送方式として、電磁結合方式又は電磁誘導方式（例えば、１３．５６ＭＨｚ帯）を適用する場合には、電界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電膜をコイル状に形成する。また、伝送方式として電界方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電膜の長さや形状を適宜設定すればよく、アンテナとして機能する導電膜を例えば、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等に形成する。また、アンテナとして機能する導電膜の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
なお、複数の形状のアンテナを一体に組み合わせて形成し、複数の周波数帯の電磁波の受信に対応したアンテナをアンテナ回路２１１に採用してもよい。
また、給電器を用いた場合、給電器よりアンテナ回路２１１に送信される電磁波の周波数は、特に限定されず、例えばサブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３００ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚ、短波である３ＭＨｚ〜３０ＭＨｚ、中波である３００ｋＨｚ〜３ＭＨｚ、長波である３０ｋＨｚ〜３００ｋＨｚ、及び超長波である３ｋＨｚ〜３０ｋＨｚのいずれの周波数も用いることができる。
ＲＦバッテリー２１０における整流回路２１２は半波整流回路であるが、全波整流回路とすることによって、より効率良く充電する事ができる。蓄電回路２１３の電気容量を十分大きなものとすることにより、アンテナ回路２１１によって電磁波を受信できない状態が続いても、蓄電回路２１３は第２の電源線１１１の電位をハイのまま長時間保持させることができる。
また、ＲＦバッテリーの回路構成の具体例として全波整流回路を用いても良い。図５に具体的な回路図を示す。ＲＦバッテリー５００は、アンテナ回路５０１と、整流回路５０２と、蓄電回路５０３と、第２の電源線１１１とから構成される。各回路の機能については、ＲＦバッテリー２１０と同様であるので、説明は省略する。なお、蓄電回路２１３、蓄電回路５０３は、蓄電回路２０２と同様の構成で設けることができる。
以上のように、本実施の形態で示した図２（Ａ）又は図２（Ｂ）のバッテリーの構成を、図１に示したバッテリーバックアップ回路部１０１のバッテリー１１０に適用することができる。特に、図２（Ｂ）のＲＦバッテリーを用いることにより、離れた場所にある回路に対しても電磁波を用いて蓄電回路２１３を充電することが可能となるため、接触が困難な場所に存在する回路を動かすことが可能となる。
なお、本実施の形態で示したバッテリーの構成は、本明細書の他の実施の形態で示した半導体装置に適用することができる。
（実施の形態３）
本実施の形態では、上記実施の形態１で示した半導体装置において、バッテリーバックアップ回路部に設けられたデータ保持回路の構成に関して図３を参照して説明する。図３（Ａ）と図３（Ｂ）は、それぞれデータ保持回路１１２の具体的な回路構成の例である。データ保持回路１１２は、バッテリー１１０から電源が供給されることにより、電源線１０３からの電源の供給が停止してもデータを保持し続ける回路である。図３の（Ａ）、（Ｂ）は、それぞれ１ビットの情報を保持できる回路構成となっている。図１の構成では、保持させるデータは２ビットであるので、データ保持回路を２個用いれば良い。また、ｎビット（ｎは自然数）の場合では、ｎ個組み合わせて用いれば良い。
図３（Ａ）に示すデータ保持回路３００は、アナログスイッチ３０１と、ラッチ３０２とを有している。アナログスイッチ３０１には、第１の配線１０４と、アナログスイッチ開閉信号線３０３と、アナログスイッチ開閉反転信号線３０４と、第３の配線１１３とが接続されている。アナログスイッチ開閉信号線３０３の電位は、第２の配線１０５の電位と同じとし、アナログスイッチ開閉反転信号線３０４の電位は、その反転とする。アナログスイッチ３０１は、アナログスイッチ開閉信号線３０３の電位がハイの時に導通し、ロウの時に非導通となる。すなわち、第２の配線１０５の電位がハイの時に導通し、ロウの時に非導通となる。アナログスイッチ３０１の電源は、電源線１０３によって供給されているが、ラッチ３０２の電源は、第２の電源線１１１によって供給されている。
アナログスイッチ開閉信号線３０３の電位がハイの時、第１の配線１０４の電位がハイならば、ラッチ３０２にはハイが書き込まれる。同様に、第１の配線１０４の電位がロウならば、ラッチ３０２にはロウが書き込まれる。ラッチ３０２の電源は第２の電源線１１１によって供給されているので、電源線１０３による電源の供給が停止しても、第２の電源線１１１の電位がハイであり続ける限りデータは保持される。このデータ保持機能を利用して、予備メモリセルを使用するか否かの情報を保持させる。例えば、予備メモリセルを使用する場合はラッチ３０２にハイを保持させ、使用しない場合はロウを保持させる、と定義した後に、デコーダ１２０を上記の論理に対応させる形で設計すれば良い。
図３（Ｂ）に示すデータ保持回路３１０の構成について説明する。図３（Ｂ）に示すデータ保持回路３１０は、第１のクロックドインバータ３１１と、第１のラッチ３１２と、第２のクロックドインバータ３１３と、第２のラッチ３１４と、から構成される。また、第１のラッチ３１２には、第３のクロックドインバータ３１５が設けられている。
第１のクロックドインバータ３１１と第２のクロックドインバータ３１３と第１のラッチ３１２の電源は第１の電源線１０３から供給されているが、第２のラッチ３１４の電源は第２の電源線１１１から供給されている。第１のクロックドインバータ３１１、第２のクロックドインバータ３１３及び第３のクロックドインバータ３１５には、それぞれ第２の配線１０５と保持回路ライトイネーブル反転信号線が接続されている。保持回路ライトイネーブル反転信号線の電位は、第２の配線１０５の電位をインバータで反転させることによって生成する。第２のクロックドインバータ３１３と第３のクロックドインバータ３１５は、第２の配線１０５の電位がハイの時に導通し、ロウの時に非導通となる。また、第１のクロックドインバータ３１１は、第２の配線１０５の電位がロウの時に導通し、ハイの時に非導通となる。
第１のラッチ３１２の動作について説明する。第２の配線１０５の電位がロウからハイに変わる瞬間、第１の配線１０４の電位がハイならば、第１のラッチ３１２にはロウが書き込まれる。同様に、第１の配線１０４の電位がロウならば、第１のラッチ３１２にはハイが書き込まれる。第２の配線１０５の電位がハイの時、第１のラッチ３１２はラッチとして機能しているが、第２の配線１０５の電位がロウの時、第３のクロックドインバータ３１５は非導通となり、第１のラッチ３１２は反転回路となる。
第２のラッチ３１４の動作について説明する。第２の配線１０５の電位がハイからロウに変わる瞬間、第１のラッチ３１２にロウが書き込まれているならば第２のラッチ３１４にはハイが書き込まれる。同様に、第１のラッチ３１２にハイが書き込まれているならば第２のラッチ３１４にはロウが書き込まれる。書き込まれたデータは、第２の電源線１１１による電源の供給が停止するまで保持され続ける。
第２のラッチ３１４の電源は、第２の電源線１１１によって供給されているので、電源線１０３からの電源の供給が停止しても、第２の電源線１１１の電位がハイであり続ける限り、データは保持される。このデータ保持機能を利用して、予備メモリセルを使用するか否かの情報を保持させる。例えば、予備メモリセルを使用する場合は第２のラッチ３１４にハイを保持させ、使用しない場合はロウを保持させると定義した後に、デコーダ１２０を上記の論理に対応させる形で設計すれば良い。
データ保持回路３００やデータ保持回路３１０を複数個用いることによって、データ保持回路１１２を構成することができる。上記実施の形態１で示した図１の構成では、予備メモリセルを使用するか否かで１ビット、アドレス信号がハイの時とロウの時のどちらの場合において予備メモリセルを使用するかで１ビット、の合計２ビットのデータ保持回路を使用することになる。
以上のように、本実施の形態で示した図３（Ａ）又は図３（Ｂ）の構成を、図１に示したバッテリーバックアップ回路部１０１のデータ保持回路１１２に適用することができる。また、データ保持回路１１２として、図３（Ａ）、（Ｂ）に示した構成とすることによって、接触が困難な場所に存在する回路を動かすことが可能となる。
なお、本実施の形態で示したバッテリーの構成は、本明細書の他の実施の形態で示した半導体装置に適用することができる。
（実施の形態４）
本実施の形態では、上記実施の形態で示した半導体装置の作製方法の一例に関して、図面を参照して説明する。本実施の形態においては、半導体装置のデータ保持回路、記憶回路部等の回路に含まれる素子を同一基板上に薄膜トランジスタを用いて設ける場合について説明する。また、バッテリーに設ける蓄電回路として薄膜の二次電池を用いた例について説明する。もちろん、二次電池の代わりに電気二重層コンデンサー等を設けた構成とすることも可能である。なお、本実施の形態では、薄膜トランジスタ等の素子を一度支持基板に設けた後、可撓性を有する基板に転置する場合に関して説明する。
まず、基板１３０１の一表面に絶縁膜１３０２を介して剥離層１３０３を形成し、続けて下地膜として機能する絶縁膜１３０４と半導体膜１３０５（例えば、非晶質シリコンを含む膜）を積層して形成する（図６（Ａ）参照）。なお、絶縁膜１３０２、剥離層１３０３、絶縁膜１３０４および半導体膜１３０５は、連続して形成することができる。
基板１３０１は、ガラス基板、石英基板、ステンレス等の金属基板、セラミック基板、Ｓｉ基板等の半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等などから選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。なお、本工程では、剥離層１３０３は、絶縁膜１３０２を介して基板１３０１の全面に設けているが、必要に応じて、基板１３０１の全面に剥離層を設けた後に、フォトリソグラフィ法により選択的に設けてもよい。
絶縁膜１３０２、絶縁膜１３０４は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の絶縁材料を用いて形成する。例えば、絶縁膜１３０２又は絶縁膜１３０４を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜１３０２は、基板１３０１から剥離層１３０３又はその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能し、絶縁膜１３０４は基板１３０１、剥離層１３０３からその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜１３０２、１３０４を形成することによって、基板１３０１からＮａなどのアルカリ金属やアルカリ土類金属が、剥離層１３０３から剥離層に含まれる不純物元素がこの上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板１３０１として石英を用いるような場合には絶縁膜１３０２を省略してもよい。
剥離層１３０３は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素または元素を主成分とする合金材料若しくは化合物材料からなる膜を単層又は積層して形成する。また、これらの材料は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気化またはＮ２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気化またはＮ２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。例えば、金属膜としてスパッタ法やＣＶＤ法等によりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うことによって、タングステン膜表面にタングステン酸化物からなる金属酸化膜を形成することができる。他にも、例えば、金属膜（例えば、タングステン）を形成した後に、当該金属膜上にスパッタ法で酸化シリコン等の絶縁膜を設けると共に、金属膜上に金属酸化物（例えば、タングステン上にタングステン酸化物）を形成してもよい。
非晶質半導体膜１３０５は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。
次に、非晶質半導体膜１３０５にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により非晶質半導体膜１３０５の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、結晶質半導体膜１３０５ａ〜結晶質半導体膜１３０５ｆを形成し、当該半導体膜１３０５ａ〜１３０５ｆを覆うようにゲート絶縁膜１３０６を形成する（図６（Ｂ）参照）。
ゲート絶縁膜１３０６は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の絶縁材料を用いて形成する。例えば、ゲート絶縁膜１３０６を２層構造とする場合、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２層目の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第１層目の絶縁膜として酸化シリコン膜を形成し、第２層目の絶縁膜として窒化シリコン膜を形成してもよい。
結晶質半導体膜１３０５ａ〜１３０５ｆの作製工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚５０〜６０ｎｍの非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、レーザー光を照射し、フォトリソグラフィ法を用いることよって結晶質半導体膜１３０５ａ〜１３０５ｆを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。
結晶化に用いるレーザー発振器としては、連続発振型のレーザー発振器（ＣＷレーザー発振器）やパルス発振型のレーザー発振器（パルスレーザー発振器）を用いることができる。ここで用いることができるレーザービームは、Ａｒレーザー、Ｋｒレーザー、エキシマレーザーなどの気体レーザー、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一種または複数種から発振されるものを用いることができる。このようなレーザービームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザービームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザーのパワー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、Ａｒイオンレーザー、またはＴｉ：サファイアレーザーは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザービームを発振させると、半導体膜がレーザーによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
また、ゲート絶縁膜１３０６は、半導体膜１３０５ａ〜１３０５ｆに対し前述の高密度プラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（ＮＯ２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。
このような高密度プラズマを用いた処理により、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体膜（結晶性シリコン、或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、形成される絶縁膜の厚さは理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
ゲート絶縁膜は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
また、半導体膜に対し、連続発振レーザー若しくは１０ＭＨｚ以上の周波数で発振するレーザービームを照射しながら一方向に走査して結晶化させて得られた半導体膜１３０５ａ〜１３０５ｆは、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ）を得ることができる。
次に、ゲート絶縁膜１３０６上に、第１の導電膜と第２の導電膜とを積層して形成する。ここでは、第１の導電膜は、ＣＶＤ法やスパッタリング法等により、２０〜１００ｎｍの厚さで形成する。第２の導電膜は、１００〜４００ｎｍの厚さで形成する。第１の導電膜と第２の導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成する。第１の導電膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、半導体膜１３０５ａ〜１３０５ｆの上方にゲート電極１３０７を形成する。ここでは、ゲート電極１３０７として、第１の導電膜１３０７ａと第２の導電膜１３０７ｂの積層構造で設けた例を示している。
次に、ゲート電極１３０７をマスクとして半導体膜１３０５ａ〜１３０５ｆに、イオンドープ法またはイオン注入法により、ｎ型を付与する不純物元素を低濃度に添加し、その後、フォトリソグラフィ法によりレジストからなるマスクを選択的に形成して、ｐ型を付与する不純物元素を高濃度に添加する。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように半導体膜１３０５ａ〜１３０５ｆに選択的に導入し、ｎ型を示す不純物領域１３０８を形成する。また、ｐ型を付与する不純物元素としてボロン（Ｂ）を用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように選択的に半導体膜１３０５ｃ、１３０５ｅに導入し、ｐ型を示す不純物領域１３０９を形成する（図６（Ｃ）参照）。
続いて、ゲート絶縁膜１３０６とゲート電極１３０７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、シリコン、シリコンの酸化物又はシリコンの窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。次に、絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極１３０７の側面に接する絶縁膜１３１０（サイドウォールともよばれる）を形成する。絶縁膜１３１０は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。
続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極１３０７および絶縁膜１３１０をマスクとして用いて、半導体膜１３０５ａ、１３０５ｂ、１３０５ｄ、１３０５ｆにｎ型を付与する不純物元素を高濃度に添加して、ｎ型を示す不純物領域１３１１を形成する。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように半導体膜１３０５ａ、１３０５ｂ、１３０５ｄ、１３０５ｆに選択的に導入し、不純物領域１３０８より高濃度のｎ型を示す不純物領域１３１１を形成する。
以上の工程により、ｎチャネル型薄膜トランジスタ１３００ａ、１３００ｂ、１３００ｄ、１３００ｆとｐチャネル型薄膜トランジスタ１３００ｃ、１３００ｅが形成される（図６（Ｄ）参照）。
ｎチャネル型薄膜トランジスタ１３００ａは、ゲート電極１３０７と重なる半導体膜１３０５ａの領域にチャネル形成領域が形成され、ゲート電極１３０７及び絶縁膜１３１０と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１３１１が形成され、絶縁膜１３１０と重なる領域であってチャネル形成領域と不純物領域１３１１の間に低濃度不純物領域（ＬＤＤ領域）が形成されている。また、ｎチャネル型薄膜トランジスタ１３００ｂ、１３００ｄ、１３００ｆも同様にチャネル形成領域、低濃度不純物領域及び不純物領域１３１１が形成されている。
ｐチャネル型薄膜トランジスタ１３００ｃは、ゲート電極１３０７と重なる半導体膜１３０５ｃの領域にチャネル形成領域が形成され、ゲート電極１３０７と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１３０９が形成されている。また、ｐチャネル型薄膜トランジスタ１３００ｅも同様にチャネル形成領域及び不純物領域１３０９が形成されている。なお、ここでは、ｐチャネル型薄膜トランジスタ１３００ｃ、１３００ｅには、ＬＤＤ領域を設けていないが、ｐチャネル型薄膜トランジスタにＬＤＤ領域を設けてもよいし、ｎチャネル型薄膜トランジスタにＬＤＤ領域を設けない構成としてもよい。
次に、半導体膜１３０５ａ〜１３０５ｆ、ゲート電極１３０７等を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ１３００ａ〜１３００ｆのソース領域又はドレイン領域を形成する不純物領域１３０９、１３１１と電気的に接続する導電膜１３１３を形成する（図７（Ａ）参照）。絶縁膜は、ＣＶＤ法、スパッタ法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、シリコンの酸化物やシリコンの窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等により、単層または積層で形成する。ここでは、当該絶縁膜を２層で設け、１層目の絶縁膜１３１２ａとして窒化酸化シリコン膜で形成し、２層目の絶縁膜１３１２ｂとして酸化窒化シリコン膜で形成する。また、導電膜１３１３は、薄膜トランジスタ１３００ａ〜１３００ｆのソース電極又はドレイン電極を形成しうる。
なお、絶縁膜１３１２ａ、１３１２ｂを形成する前、または絶縁膜１３１２ａ、１３１２ｂのうちの１つまたは複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザーアニール法またはＲＴＡ法などを適用するとよい。
導電膜１３１３は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方とを含む合金材料に相当する。導電膜１３１３は、例えば、バリア膜とアルミニウムシリコン膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１３１３を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
次に、導電膜１３１３を覆うように、絶縁膜１３１４を形成し、当該絶縁膜１３１４上に、薄膜トランジスタ１３００ａ、１３００ｆのソース電極又はドレイン電極を形成する導電膜１３１３とそれぞれ電気的に接続する導電膜１３１５ａ、１３１５ｂを形成する。また、薄膜トランジスタ１３００ｂのソース電極又はドレイン電極を形成する導電膜１３１３と電気的に接続する導電膜１３１６を形成する。なお、導電膜１３１５ａ、１３１５ｂと導電膜１３１６は同一の材料で同時に形成してもよい。導電膜１３１５ａ、１３１５ｂと導電膜１３１６は、上述した導電膜１３１３で示したいずれかの材料を用いて形成することができる。
続いて、導電膜１３１６にアンテナとして機能する導電膜１３１７が電気的に接続されるように形成する（図７（Ｂ）参照）。
絶縁膜１３１４は、ＣＶＤ法やスパッタ法等により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
導電膜１３１７は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電膜１３１７は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜１３１７を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーのはんだは、低コストであるといった利点を有している。
また、導電膜１３１５ａ、１３１５ｂは、後の工程において本発明の半導体装置に含まれる二次電池と電気的に接続される配線として機能しうる。また、アンテナとして機能する導電膜１３１７を形成する際に、導電膜１３１５ａ、１３１５ｂに電気的に接続するように別途導電膜を形成し、当該導電膜を二次電池に接続する配線として利用してもよい。
次に、導電膜１３１７を覆うように絶縁膜１３１８を形成した後、薄膜トランジスタ１３００ａ〜１３００ｆ、導電膜１３１７等を含む層（以下、「素子形成層１３１９」と記す）を基板１３０１から剥離する。ここでは、レーザー光（例えばＵＶ光）を照射することによって、薄膜トランジスタ１３００ａ〜１３００ｆを避けた領域に開口部を形成後（図７（Ｃ）参照）、物理的な力を用いて基板１３０１から素子形成層１３１９を剥離することができる。なお、素子形成層１３１９を剥離する際に、水等の液体で濡らしながら行うことによって、静電気により素子形成層１３１９に設けられた薄膜トランジスタの破壊を防止することができる。また、素子形成層１３１９が剥離された基板１３０１を再利用することによって、コストの削減をすることができる。
絶縁膜１３１８は、ＣＶＤ法やスパッタ法等により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。
本実施の形態では、レーザー光の照射により素子形成層１３１９に開口部を形成した後に、当該素子形成層１３１９の一方の面（絶縁膜１３１８の露出した面）に第１のシート材１３２０を貼り合わせた後、基板１３０１から素子形成層１３１９を剥離する（図８（Ａ）参照）。
次に、素子形成層１３１９の他方の面（剥離により露出した面）に、第２のシート材１３２１を貼り合わせた後、加熱処理と加圧処理の一方又は両方を行って第２のシート材１３２１を貼り合わせる（図８（Ｂ）参照）。第１のシート材１３２０、第２のシート材１３２１として、ホットメルトフィルム等を用いることができる。
また、第１のシート材１３２０、第２のシート材１３２１として、静電気等を防止する帯電防止対策を施したフィルム（以下、帯電防止フィルムと記す）を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム、及び帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面に帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。さらに、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように層に貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面、あるいは一部に設けてあればよい。ここでの帯電防止可能な材料としては、金属、インジウムと錫の酸化物（ＩＴＯ）、両性界面活性剤や陽イオン性界面活性剤や非イオン性界面活性剤等の界面活性剤を用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基および４級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付けたり、練り込んだり、塗布することによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを抑制することができる。
なお、半導体装置のバッテリーバックアップ回路部に設けられるバッテリーは、薄膜の二次電池を導電膜１３１５ａ、１３１５ｂに接続して形成されるが、二次電池との接続は、基板１３０１から素子形成層１３１９を剥離する前（図７（Ｂ）又は図７（Ｃ）の段階）に行ってもよいし、基板１３０１から素子形成層１３１９を剥離した後（図８（Ａ）の段階）に行ってもよいし、素子形成層１３１９を第１のシート材及び第２のシート材で封止した後（図８（Ｂ）の段階）に行ってもよい。以下に、素子形成層１３１９と二次電池を接続して形成する一例を図９、図１０を用いて説明する。
図７（Ｂ）において、アンテナとして機能する導電膜１３１７と同時に導電膜１３１５ａ、１３１５ｂにそれぞれ電気的に接続する導電膜１３３１ａ、１３３１ｂを形成する。続けて、導電膜１３１７、導電膜１３３１ａ、１３３１ｂを覆うように絶縁膜１３１８を形成した後、導電膜１３３１ａ、１３３１ｂの表面が露出するように開口部を形成する。その後、レーザー光の照射により素子形成層１３１９に開口部を形成した後に、当該素子形成層１３１９の一方の面（絶縁膜１３１８の露出した面）に第１のシート材１３２０を貼り合わせた後、基板１３０１から素子形成層１３１９を剥離する（図９（Ａ）参照）。
次に、素子形成層１３１９の他方の面（剥離により露出した面）に、第２のシート材１３２１を貼り合わせた後、素子形成層１３１９を第１のシート材１３２０から剥離する。従って、ここでは第１のシート材１３２０として粘着力が弱いものを用いる。続けて、開口部を介して導電膜１３３１ａ、１３３１ｂとそれぞれ電気的に接続する導電膜１３３４ａ、１３３４ｂを選択的に形成する（図９（Ｂ）参照）。
導電膜１３３４ａ、導電膜１３３４ｂは、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電膜１３３４ａ、導電膜１３３４ｂは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
なお、ここでは、基板１３０１から素子形成層１３１９を剥離した後に導電膜１３３４ａ、１３３４ｂを形成する例を示しているが、導電膜１３３４ａ、１３３４ｂを形成した後に基板１３０１から素子形成層１３１９の剥離を行ってもよい。
次に、基板上に複数の素子を形成している場合には、素子形成層１３１９を素子ごとに分断する（図１０（Ａ）参照）。分断は、レーザー照射装置、ダイシング装置、スクライブ装置等を用いることができる。ここでは、レーザー光を照射することによって１枚の基板に形成された複数の素子を各々分断する。
次に、分断された素子を二次電池と電気的に接続する（図１０（Ｂ）参照）。本実施の形態においては、半導体装置のバッテリーバックアップ回路部のバッテリーとして薄膜の二次電池が用いられ、集電体薄膜、負極活物質層、固体電解質層、正極活物質層、集電体薄膜の薄膜層が順次積層される。
導電膜１３３６ａ、導電膜１３３６ｂは、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電膜１３３６ａ、導電膜１３３６ｂは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。導電性材料としては、負極活物質と密着性がよく、抵抗が小さいことが求められ、特にアルミニウム、銅、ニッケル、バナジウムなどが好適である。
薄膜の二次電池１３８９の構成について次いで詳述すると、導電膜１３３６ａ上に負極活物質層１３８１を成膜する。一般には酸化バナジウム（Ｖ２Ｏ５）などが用いられる。次に負極活物質層１３８１上に固体電解質層１３８２を成膜する。一般にはリン酸リチウム（Ｌｉ３ＰＯ４）などが用いられる。次に固体電解質層１３８２上に正極活物質層１３８３を成膜する。一般にはマンガン酸リチウム（ＬｉＭｎ２Ｏ４）などが用いられる。コバルト酸リチウム（ＬｉＣｏＯ２）やニッケル酸リチウム（ＬｉＮｉＯ２）を用いても良い。次に正極活物質層１３８３上に電極となる集電体薄膜１３８４を成膜する。集電体薄膜１３８４は正極活物質層１３８３と密着性がよく、抵抗が小さいことが求められ、アルミニウム、銅、ニッケル、バナジウムなどを用いることができる。
上述の負極活物質層１３８１、固体電解質層１３８２、正極活物質層１３８３、集電体薄膜１３８４の各薄膜層はスパッタ技術を用いて形成しても良いし、蒸着技術を用いても良い。それぞれの層の厚さは０．１μｍ〜３μｍが望ましい。
次に樹脂を塗布し、層間膜１３８５を形成する。そしてその層間膜をエッチングしコンタクトホールを形成する。層間膜は樹脂には限定せず、ＣＶＤ法などで形成された酸化膜など他の膜であっても良いが、平坦性の観点から樹脂であることが望ましい。また、感光性樹脂を用いて、エッチングを用いずにコンタクトホールを形成しても良い。次に層間膜上に配線層１３８６を形成し、導電膜１３３６ｂと接続することにより、二次電池の電気接続を確保する。
ここでは、素子形成層１３１９に設けられた導電膜１３３４ａ、１３３４ｂと予め薄膜の二次電池１３８９の接続端子となる導電膜１３３６ａ、１３３６ｂとをそれぞれ接続する。ここで、導電膜１３３４ａと導電膜１３３６ａとの接続、又は導電膜１３３４ｂと導電膜１３３６ｂとの接続は、異方導電性フィルム（ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ））や異方導電性ペースト（ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ））等の接着性を有する材料を介して圧着させることにより電気的に接続する場合を示している。ここでは、接着性を有する樹脂１３３７に含まれる導電性粒子１３３８を用いて接続する例を示している。また、他にも、銀ペースト、銅ペーストまたはカーボンペースト等の導電性接着剤や半田接合等を用いて接続を行うことも可能である。
なお、トランジスタの構成は、様々な形態をとることができる。本実施の形態で示した特定の構成に限定されない。例えば、ゲート電極が２個以上になっているマルチゲート構造を用いてもよい。マルチゲート構造にすると、チャネル領域が直列に接続されるような構成となるため、複数のトランジスタが直列に接続されたような構成となる。マルチゲート構造にすることにより、オフ電流を低減し、トランジスタの耐圧を向上させて信頼性を良くし、飽和領域で動作する時に、ドレインとソース間電圧が変化しても、ドレインとソース間電流があまり変化せず、フラットな特性にすることなどができる。また、チャネルの上下にゲート電極が配置されている構造でもよい。チャネルの上下にゲート電極が配置されている構造にすることにより、チャネル領域が増えるため、電流値を大きくし、空乏層ができやすくなってＳ値をよくすることができる。チャネルの上下にゲート電極が配置されると、複数のトランジスタが並列に接続されたような構成となる。
また、チャネルの上にゲート電極が配置されている構造でもよいし、チャネルの下にゲート電極が配置されている構造でもよいし、正スタガ構造であってもよいし、逆スタガ構造でもよい。また、チャネル領域が複数の領域に分かれていてもよく、複数のチャネル領域は、並列に接続されていてもよいし、直列に接続されていてもよい。また、チャネル（もしくはその一部）にソース電極やドレイン電極が重なっていてもよい。チャネル（もしくはその一部）にソース電極やドレイン電極が重なっている構造にすることにより、チャネルの一部に電荷がたまって、動作が不安定になることを防ぐことができる。また、ＬＤＤ領域があってもよい。ＬＤＤ領域を設けることにより、オフ電流を低減し、トランジスタの耐圧を向上させて信頼性を良くし、飽和領域で動作する時に、ドレインとソース間電圧が変化しても、ドレインとソース間電流があまり変化せず、フラットな特性にすることができる。
なお、本実施の形態の半導体装置の作製方法は、本明細書に記載した他の実施の形態の半導体装置に適用することができる。
（実施の形態５）
本実施の形態では、上記実施の形態４とは異なる半導体装置の作製方法に関して、図面を参照して説明する。本実施の形態においては、半導体装置のデータ保持回路、記憶回路部等の回路に含まれる素子等を同一の半導体基板上に設ける場合について説明する。また、バッテリーに設ける蓄電回路として上記実施の形態４で説明した二次電池を用いた例について説明する。もちろん、二次電池の代わりに電気二重層コンデンサー等を設けた構成とすることも可能である。
まず、半導体基板２３００に絶縁膜２３０２（フィールド酸化膜ともいう）を形成し、それにより領域２３０４、２３０６（素子形成領域または素子分離領域２３０４、２３０６とも記す）を形成する（図１１（Ａ）参照）。半導体基板２３００に設けられた領域２３０４、２３０６は、それぞれ絶縁膜２３０２（フィールド酸化膜ともいう）によって分離されている。また、ここでは、半導体基板２３００としてｎ型の導電型を有する単結晶Ｓｉ基板を用い、半導体基板２３００の領域２３０６にｐウェル２３０７を設けた例を示している。
また、半導体基板２３００は、半導体であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。
領域２３０４、２３０６は、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を適宜用いることができる。
また、半導体基板２３００の領域２３０６に形成されたｐウェル２３０７は、半導体基板２３００にｐ型の導電型を有する不純物元素を選択的に導入することによって形成することができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
なお、本実施の形態では、半導体基板２３００としてｎ型の導電型を有する半導体基板を用いているため、領域２３０４には不純物元素の導入を行っていないが、ｎ型を示す不純物元素を導入することにより領域２３０４にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域２３０４にｎ型を示す不純物元素を導入してｎウェルを形成し、領域２３０６には不純物元素の導入を行わない構成としてもよい。
次に、領域２３０４、２３０６を覆うように絶縁膜２３３２、２３３４をそれぞれ形成する（図１１（Ｂ）参照）。
絶縁膜２３３２、２３３４は、例えば、熱処理を行い半導体基板２３００に設けられた領域２３０４、２３０６の表面を酸化させることにより酸化シリコン膜で絶縁膜２３３２、２３３４を形成することができる。また、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有する膜（酸窒化シリコン膜）との積層構造で形成してもよい。
他にも、上述したように、プラズマ処理を用いて絶縁膜２３３２、２３３４を形成してもよい。例えば、半導体基板２３００に設けられた領域２３０４、２３０６の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、絶縁膜２３３２、２３３４として酸化シリコン膜又は窒化シリコン膜で形成することができる。また、高密度プラズマ処理により領域２３０４、２３０６の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域２３０４、２３０６の表面に接して酸化シリコン膜が形成され、当該酸化シリコン膜上に酸窒化シリコン膜が形成され、絶縁膜２３３２、２３３４は酸化シリコン膜と酸窒化シリコン膜とが積層された膜となる。また、熱酸化法により領域２３０４、２３０６の表面に酸化シリコン膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。
また、半導体基板２３００の領域２３０４、２３０６に形成された絶縁膜２３３２、２３３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
次に、領域２３０４、２３０６の上方に形成された絶縁膜２３３２、２３３４を覆うように導電膜を形成する（図１１（Ｃ）参照）。ここでは、導電膜として、導電膜２３３６と導電膜２３３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。
導電膜２３３６、２３３８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。
ここでは、導電膜２３３６として窒化タンタルを用いて形成し、その上に導電膜２３３８としてタングステンを用いて積層構造で設ける。また、他にも、導電膜２３３６として、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜２３３８として、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。
次に、積層して設けられた導電膜２３３６、２３３８を選択的にエッチングして除去することによって、領域２３０４、２３０６の上方の一部に導電膜２３３６、２３３８を残存させ、それぞれゲート電極２３４０、２３４２を形成する（図１２（Ａ）参照）。
次に、領域２３０４を覆うようにレジストマスク２３４８を選択的に形成し、当該レジストマスク２３４８、ゲート電極２３４２をマスクとして領域２３０６に不純物元素を導入することによって不純物領域を形成する（図１２（Ｂ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を用いる。
図１２（Ｂ）においては、不純物元素を導入することによって、領域２３０６にソース領域又はドレイン領域を形成する不純物領域２３５２とチャネル形成領域２３５０が形成される。
次に、領域２３０６を覆うようにレジストマスク２３６６を選択的に形成し、当該レジストマスク２３６６、ゲート電極２３４０をマスクとして領域２３０４に不純物元素を導入することによって不純物領域を形成する（図１２（Ｃ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、図１２（Ｂ）で領域２３０６に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、領域２３０４にソース領域又はドレイン領域を形成する不純物領域２３７０とチャネル形成領域２３６８を形成される。
次に、絶縁膜２３３２、２３３４、ゲート電極２３４０、２３４２を覆うように第２の絶縁膜２３７２を形成し、当該第２の絶縁膜２３７２上に領域２３０４、２３０６にそれぞれ形成された不純物領域２３５２、２３７０と電気的に接続する配線２３７４を形成する（図１３（Ａ）参照）。
第２の絶縁膜２３７２は、ＣＶＤ法やスパッタ法等により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
配線２３７４は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。配線２３７４は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、配線２３７４を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
なお本発明のトランジスタを構成するトランジスタの構造は図示した構造に限定されるものではないことを付記する。例えば、逆スタガ構造、フィンＦＥＴ構造等の構造のトランジスタの構造を取り得る。フィンＦＥＴ構造であることでトランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。
本実施の形態において二次電池は、トランジスタに接続された配線２３７４上に積層して形成される。二次電池は、集電体薄膜、負極活物質層、固体電解質層、正極活物質層、集電体薄膜の薄膜層が順次積層される（図１３（Ｂ））。そのため、二次電池の集電体薄膜と兼用される配線２３７４の材料は、負極活物質と密着性がよく、抵抗が小さいことが求められ、特にアルミニウム、銅、ニッケル、バナジウムなどが好適である。
薄膜二次電池の構成について次いで詳述すると、配線２３７４上に負極活物質層２３９１を成膜する。一般には酸化バナジウム（Ｖ２Ｏ５）などが用いられる。次に負極活物質層２３９１上に固体電解質層２３９２を成膜する。一般にはリン酸リチウム（Ｌｉ３ＰＯ４）などが用いられる。次に固体電解質層２３９２上に正極活物質層２３９３を成膜する。一般にはマンガン酸リチウム（ＬｉＭｎ２Ｏ４）などが用いられる。コバルト酸リチウム（ＬｉＣｏＯ２）やニッケル酸リチウム（ＬｉＮｉＯ２）を用いても良い。次に正極活物質層２３９３上に電極となる集電体薄膜２３９４を成膜する。集電体薄膜２３９４は正極活物質層２３９３と密着性がよく、抵抗が小さいことが求められ、アルミニウム、銅、ニッケル、バナジウムなどを用いることができる。
上述の負極活物質層２３９１、固体電解質層２３９２、正極活物質層２３９３、集電体薄膜２３９４の各薄膜層はスパッタ技術を用いて形成しても良いし、蒸着技術を用いても良い。また、それぞれの層の厚さは０．１μｍ〜３μｍが望ましい。
次に樹脂を塗布し、層間膜２３９６を形成する。そして層間膜２３９６をエッチングしコンタクトホールを形成する。層間膜は樹脂には限定せず、ＣＶＤ法などで形成された酸化膜など他の膜であっても良いが、平坦性の観点から樹脂であることが望ましい。また、感光性樹脂を用いて、エッチングを用いずにコンタクトホールを形成しても良い。次に層間膜２３９６上に配線層２３９５を形成し、配線２３９７と接続することにより、二次電池の電気接続を確保する。
以上のような構成にすることにより、本発明の半導体装置においては、単結晶基板上にトランジスタを形成し、その上に薄膜二次電池を有する構成を取り得る。従って本発明の半導体装置においては、極薄化、小型化を達成した柔軟性を達成することができる。
なお、本実施の形態の半導体装置の作製方法は、本明細書に記載した他の実施の形態の半導体装置に適用することができる。
本発明の半導体装置の構成の一例を示す図。 本発明の半導体装置のバッテリーの一構成例を示す図。 本発明の半導体装置のデータ保持回路の一構成例を示す図。 本発明の半導体装置のメモリセルの一構成例を示す図。 本発明の半導体装置のバッテリーの一構成例を示す図。 本発明の半導体装置の作製方法の一例を示す図。 本発明の半導体装置の作製方法の一例を示す図。 本発明の半導体装置の作製方法の一例を示す図。 本発明の半導体装置の作製方法の一例を示す図。 本発明の半導体装置の作製方法の一例を示す図。 本発明の半導体装置の作製方法の一例を示す図。 本発明の半導体装置の作製方法の一例を示す図。 本発明の半導体装置の作製方法の一例を示す図。
符号の説明
１０１ バッテリーバックアップ回路部
１０２ 記憶回路部
１０３ 電源線
１０４ 配線
１０５ 配線
１０６ アドレス信号線
１０７ 入出力信号線
１０８ メモリライトイネーブル信号線
１０９ リードイネーブル信号線
１１０ バッテリー
１１１ 電源線
１１２ データ保持回路
１１３ 配線
１２０ デコーダ
１２１ メモリセルアレイ
１２２ 回路
１３０ 予備メモリワード線
１３１ ワード線
１３２ ワード線
１３３ 予備メモリセル
１３４ 予備メモリセル
１３５ メモリセル
１３６ メモリセル
１３７ メモリセル
１３８ メモリセル
１３９ ビット線
１４０ ビット線
２００ バッテリー
２０１ 整流素子
２０２ 蓄電回路
２１０ ＲＦバッテリー
２１１ アンテナ回路
２１２ 整流回路
２１３ 蓄電回路
３００ データ保持回路
３０１ アナログスイッチ
３０２ ラッチ
３０３ アナログスイッチ開閉信号線
３０４ アナログスイッチ開閉反転信号線
３１０ データ保持回路
３１１ クロックドインバータ
３１２ ラッチ
３１３ クロックドインバータ
３１４ ラッチ
３１５ クロックドインバータ
４００ メモリセル
４０１ ワード線
４０２ ｎチャネル型トランジスタ
４０３ ラッチ
４０４ ビット線
４１０ メモリセル
４１１ ワード線
４１２ ワード反転信号線
４１３ アナログスイッチ
４１４ アナログスイッチ
４１５ ラッチ
４１６ ビット線
４１７ ビット反転信号線
５００ ＲＦバッテリー
５０１ アンテナ回路
５０２ 整流回路
５０３ 蓄電回路

Claims (5)

  1. メモリセルと、予備メモリセルとを有するメモリセルアレイと、
    前記メモリセル及び予備メモリセルに接続されたデコーダと、
    前記デコーダと接続されたデータ保持回路と、
    前記データ保持回路に電力を供給するバッテリーとを有し、
    前記データ保持回路からの出力に応じて前記予備メモリセルが動作することを特徴とする半導体装置。
  2. メモリセルと、予備メモリセルとを有するメモリセルアレイと、
    ワード線を介して前記メモリセルと接続され、予備メモリワード線を介して前記予備メモリセルと接続されたデコーダと、
    ビット線を介して前記メモリセル及び前記予備メモリセルと接続された読み書き回路と、
    前記デコーダと接続されたデータ保持回路と、
    前記データ保持回路に電力を供給するバッテリーとを有し、
    前記データ保持回路からの出力に応じて前記予備メモリセルが動作することを特徴とする半導体装置。
  3. 請求項１又は請求項２において、
    前記バッテリーは、
    アンテナ回路と、蓄電回路とを有し、
    前記アンテナ回路を介して外部から無線で受信した電力を前記蓄電回路に充電することを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記メモリセル及び前記予備メモリセルは、ＳＲＡＭであることを特徴とする半導体装置。
  5. 請求項１乃至請求項３のいずれか一項において、
    前記蓄電回路は、リチウム電池、ニッケル水素電池又は電気二重層コンデンサーを有することを特徴とする半導体装置。
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