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KR101134168B1 - 반도체 칩 및 그 제조 방법과, 그를 이용한 표시 패널 및그 제조 방법 - Google Patents

반도체 칩 및 그 제조 방법과, 그를 이용한 표시 패널 및그 제조 방법 Download PDF

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KR101134168B1
KR101134168B1 KR1020050077657A KR20050077657A KR101134168B1 KR 101134168 B1 KR101134168 B1 KR 101134168B1 KR 1020050077657 A KR1020050077657 A KR 1020050077657A KR 20050077657 A KR20050077657 A KR 20050077657A KR 101134168 B1 KR101134168 B1 KR 101134168B1
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KR
South Korea
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electrode pad
organic insulating
bumps
insulating layer
substrate
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조원구
강호민
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삼성전자주식회사
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Priority to TW095130982A priority patent/TWI419292B/zh
Priority to US11/509,482 priority patent/US7750469B2/en
Priority to JP2006227756A priority patent/JP5311531B2/ja
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Abstract

본 발명 ACF의 도전 입자의 잔류율을 향상시킬 수 있는 반도체 칩 및 그 제조 방법과, 그를 이용한 표시 패널 및 그 제조 방법에 관한 것이다.
본 발명은 반도체 기판에 집적화된 구동 회로와 접속된 다수의 범프와; 상기 구동 회로를 보호하면서 상기 다수의 범프 보다 낮은 높이로 형성되어 상기 다수의 범프가 돌출되게 하는 유기 절연막을 구비하는 반도체 칩 및 그 제조 방법과, 그를 이용한 표시 패널 및 그 제조 방법을 개시한다.
ACF, 도전 입자, 잔류율, 유기 절연막

Description

반도체 칩 및 그 제조 방법과, 그를 이용한 표시 패널 및 그 제조 방법{SEMICONDUCTOR CHIP AND MANUFACTURING METHOD THEREOF, DISPLAY PANEL USING THE SAME AND MANUFACTURING METHOD THEREOF}
도 1은 종래의 표시 패널에 COG 방식으로 실장된 구동 칩을 도시한 단면도.
도 2는 종래의 구동 칩에 형성된 다수의 범프와 기판의 접촉 부분을 보여주는 사진.
도 3은 본 발명의 제1 실시 예에 따른 COG형 구동 칩이 실장된 표시 패널의 일부를 도시한 단면도.
도 4는 도 3에 도시된 구동 칩의 하면을 부분적으로 도시한 평면도.
도 5는 본 발명의 제1 실시 예에 따른 구동 칩의 범프 영역을 보여주는 사진.
도 6a 내지 도 6d는 도 3에 도시된 구동 칩의 제조 방법을 단계적으로 도시한 단면도들.
도 7은 본 발명의 제2 실시 예에 따른 COG형 구동 칩이 실장된 표시 패널을 도시한 단면도.
도 8은 도 7에 도시된 표시 패널의 패드 영역을 부분적으로 도시한 평면도.
도 9a 내지 도 9d는 도 7에 도시된 표시 패널의 제조 방법을 단계적으로 도시한 단면도들.
도 10은 본 발명의 제3 실시 예에 따른 COG형 구동 칩이 실장된 표시 패널을 도시한 단면도.
도 11은 본 발명의 제1 내지 제3 실시 예에 따른 COG형 구동 칩이 실장된 액정 패널을 개략적으로 도시한 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 30 : 하부 기판 12, 24, 36, 52 : 패드
14, 44 : 이방성 도전 필름(ACF) 16, 42 : 도전 입자
20, 60, 80 : 구동 칩 22, 50 : 실리콘 웨이퍼
26, 56 : 보호막 28, 54 : 범프
53 : 배리어 금속층 55, 63 : 개구부
58, 62 : 유기 보호막 70 : 상부 기판
51, 61 : 컨택홀
본 발명은 반도체 칩 및 그를 이용한 표시 패널에 관한 것으로, 특히 이방성 도전 입자의 잔류율을 향상시킬 수 있는 반도체 칩 및 그 제조 방법과, 그를 이용 한 표시 패널 및 그 제조 방법에 관한 것이다.
최근, 표시 장치로 각광 받고 있는 평판 표시 장치로는 유전 이방성을 액정을 이용한 액정 표시 장치(LCD), 불활성 가스의 방전을 이용한 플라즈마 디스플레이 패널(PDP), 유기 발광 다이오드를 이용한 유기 전계 발광 표시 장치(OLED) 등이 대표적이다. 이들 중 플라즈마 디스플레이 패널은 대형 TV로만 응용되고 반면에 액정 표시 장치 및 유기 전계 발광 표시 장치는 휴대폰, 노트북, 모니터, TV 등과 같이 소형부터 대형까지 다양한 크기로 많은 분야에 응용되고 있다.
이러한 평판 표시 장치는 화상을 표시하기 위한 화소 매트릭스를 갖는 표시 패널과, 표시 패널을 구동하는 패널 구동 회로를 구비한다. 패널 구동 회로는 반도체 칩 형태로 집적화되어 표시 패널과 전기적으로 접속된다. 구동 회로 칩(이하, 구동 칩)을 표시 패널과 접속시키는 방법으로는 TAP(Tape Automated Bonding) 방법과 COF(Chip On Film) 방법이 대표적이다.
TAP 방법은 구동 칩이 실장된 TCP(Tape Carrier Package) 또는 COF(Chip On Film)를 ACF(Anisotropic Conductive Fim)를 이용하여 표시 패널에 부착하는 방법이다. COF 방법은 구동 칩을 ACF를 이용하여 표시 패널에 직접 실장하는 방법으로 저비용, 소형 및 박형화가 요구되는 표시 패널에 주로 적용된다.
도 1은 COG 방식으로 표시 패널의 기판 상에 실장된 구동 칩의 단자 부분을 도시한 단면도이다.
도 1에 도시된 구동 칩(20)은 ACF(15)를 통해 표시 패널의 기판(10) 상에 형성된 전극 패드(12)와 전기적으로 접속됨과 아울러 기판(10) 상에 부착된다.
구체적으로, 구동 칩(20)은 실리콘 웨이퍼(22)에 형성된 칩 패드(24)와, 실리콘 웨이퍼(22)를 보호하면서 칩 패드(24)를 노출시키는 컨택홀이 형성된 보호막(26)과, 보호막(26)의 컨택홀을 통해 칩 패드(24)와 접속되어 단자 역할을 하는 범프(28)를 구비한다.
이러한 구동 칩(20)은 ACF(15)를 통해 표시 패널의 기판(10) 상에 실장된다. 다시 말하여, 전극 패드(12)가 형성된 기판(10)의 패드 영역에 ACF(15), 즉 도전 입자(16)가 함유된 ACF 레진(Resin)(14)을 도포하고 구동 칩(20)을 정렬시켜 가열 압착함으로써 구동 칩(20)이 표시 패널의 기판(10) 상에 실장된다. 이때, ACF(15)의 도전 입자(16)가 구동 칩의 범프(28)와 기판(10) 상의 전극 패드(12) 사이에 위치하여 범프(28)와 전극 패드(12)를 전기적으로 접속시키게 된다.
따라서, 범프(28)와 전극 패드(12) 사이에 위치하는 도전 입자(16)의 갯수, 즉 잔류율이 법프(28)와 전극 패드(12)간의 접속 저항을 결정하게 되므로 구동 신호의 신뢰성을 확보하기 위해서는 도전 입자(16)의 잔류율이 높아야만 한다.
그러나, 현재의 기술로는 범프와 전극 패드 사이에 위치하는 도전 입자의 잔류율이 너무 낮은 실정이므로 도전 입자의 잔류율을 향상시킬 수 있는 방안이 요구된다. 또한, 범프 아래의 도전 입자 잔류율을 높이기 위하여 ACF의 도전 입자 함유량을 높이는 방법이 고려될 수 있으나, 이는 ACF 원자재의 가격을 상승시키는 단점이 있다.
따라서, 본 발명의 목적은 ACF의 도전 입자의 잔류율을 향상시킬 수 있는 반도체 칩 및 그 제조 방법과, 그를 이용한 표시 패널 및 그 제조 방법에 관한 것이다.
상기 목적들을 달성하기 위하여, 본 발명의 제1 실시 예에 따른 반도체 칩은 반도체 기판에 집적화된 구동 회로와 접속된 다수의 범프와; 상기 구동 회로를 보호하면서 상기 다수의 범프 보다 낮은 높이로 형성되어 상기 다수의 범프가 돌출되게 하는 유기 절연막을 구비한다.
그리고, 상기 반도체 칩은 상기 유기 절연막은 상기 다수의 범프 각각을 개별적으로 둘러싸는 오픈홀을 추가로 구비한다.
상기 오픈홀의 단면적은 상기 범프의 단면적 보다 크게 형성된다.
또한, 상기 반도체 칩은 상기 구동 회로와 상기 범프 사이에 접속된 칩 패드와; 상기 구동 회로와 상기 유기 절연막 사이에 형성되어 상기 칩 패드를 노출시키는 보호막을 추가로 구비한다.
본 발명의 제1 실시 예에 따른 반도체 칩의 제조 방법은 반도체 기판에 집적화된 구동 회로와 접속된 다수의 범프를 형성하는 단계와; 상기 구동 회로를 보호하면서 상기 다수의 범프가 돌출되도록 상기 범프 보다 낮은 높이의 유기 절연막을 형성하는 단계를 포함한다.
그리고, 상기 반도체 칩의 제조 방법은 상기 유기 절연막에 상기 다수의 범 프 각각을 개별적으로 둘러싸는 오픈홀을 형성하는 단계를 추가로 포함한다.
또한, 상기 반도체 칩의 제조 방법은 상기 범프를 형성하는 단계 이전에, 상기 구동 회로와 접속된 칩 패드를 형성하는 단계와; 상기 구동 회로 덮으면서 상기 범프와 접속될 칩 패드를 노출시키는 보호막을 형성하는 단계를 추가로 포함한다.
본 발명의 제2 실시 예에 따른 표시 패널은 반도체 칩이 이방성 도전 필름을 통해 실장된 표시 패널에서, 기판 상에 형성되어 상기 반도체 칩에 형성된 범프와 상기 이방성 도전 필름에 포함된 도전 입자를 통해 접속된 전극 패드와; 상기 전극 패드를 고립시키는 오픈홀을 갖도록 상기 기판 상에 형성된 유기 절연막을 구비한다.
상기 전극 패드는 상기 기판 상에 형성된 신호 라인과 접속된 하부 전극 패드와; 상기 하부 전극 패드 위에 형성된 절연막의 컨택홀을 통해 상기 하부 전극 패드와 접속된 상부 전극 패드를 구비한다.
상기 오픈홀의 단면적은 상기 전극 패드의 단면적 보다 크게 형성된다.
상기 유기 절연막은 상기 전극 패드 보다 높게 형성된다.
상기 유기 절연막은 상기 기판 상에 실장된 반도체 칩의 범프 보다 낮게 형성된다.
본 발명의 제2 실시 예에 따른 표시 패널의 제조 방법은 기판 상에 신호 라인과 접속된 전극 패드를 형성하는 단계와; 상기 전극 패드를 고립시키는 오픈홀을 갖는 유기 절연막을 상기 기판 상에 형성하는 단계와; 반도체 칩을 이방성 도전 필름을 통해 상기 기판 상에 실장하여 상기 반도체 칩의 범퍼와 상기 전극 패드가 상 기 이방성 도전 필름에 포함된 도전 입자를 통해 접속되게 하는 단계를 포함한다.
상기 전극 패드를 형성하는 단계는 상기 신호 라인과 접속된 하부 전극 패드를 형성하는 단계와; 상기 하부 전극 패드를 노출시키는 컨택홀을 갖는 절연막을 형성하는 단계와; 상기 컨택홀을 통해 상기 하부 전극 패드와 접속된 상부 전극 패드를 형성하는 단계를 포함한다.
상기 상부 전극 패드는 상기 유기 절연막을 형성한 다음 형성된다.
본 발명의 제3 실시 예에 따른 표시 패널은 상기 본 발명의 제1 실시 예에 따른 반도체 칩과; 기판 상에 형성된 신호 라인과 접속된 전극 패드를 포함하는 기판과; 상기 반도체 칩이 상기 기판 상에 부착되게 하고 상기 반도체 칩의 범프와 상기 전극 패드를 접속시키는 도전 입자를 포함하는 이방성 도전 필름을 구비한다.
그리고, 상기 표시 패널은 상기 전극 패드를 고립시키는 제2 오픈홀을 갖도록 상기 기판 상에 형성된 제2 유기 절연막을 추가로 구비한다.
상기 제2 유기 절연막에 형성된 제2 오픈홀의 단면적은 상기 전극 패드의 단면적 보다 크게 형성된다.
상기 제1 및 제2 유기 절연막은 상기 반도체 칩이 상기 기판 상에 실장된 경우 일정 간격으로 이격되도록 형성된다.
본 발명의 제3 실시 예에 따른 표시 패널의 제조 방법은 상기 본 발명의 제1 실시 예에 따른 제조 방법으로 반도체 칩을 마련하는 단계와; 전극 패드가 노출된 표시 패널을 마련하는 단계와; 도전 입자를 포함하는 이방성 도전 필름을 통해 상기 반도체 칩을 상기 표시 패널에 실장하는 단계를 포함한다.
상기 표시 패널을 마련하는 단계는 상기 전극 패드를 고립시키는 제2 오픈홀을 갖는 제2 유기 절연막을 형성하는 단계를 추가로 포함한다.
상기 목적들 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면을 참조한 실시 예에 대한 상세한 설명을 통하여 명백하게 드러나게 될 것이다.
본 발명의 바람직한 실시 예들에 대한 설명에 앞서, 본 발명이 도출된 기술적인 배경, 즉 구동 칩의 범프와 표시 패널의 패드 사이에 ACF 도전 입자의 잔류율이 부족한 구체적인 원인을 살펴보면 다음과 같다.
도 2는 구동 칩에 형성된 다수의 범프와 기판의 접촉 부분을 보여주는 사진이다.
도 2를 참조하면, 기판(2) 상에 실장된 구동 칩의 범프(4) 아래에 위치하는 ACF 도전 입자(8)의 잔류율 보다 범프(4)와 범프(4) 사이의 스페이스(6) 내에 위치하는 ACF 도전 입자(8)의 잔류율이 더 많음을 알 수 있다. 이는 ACF를 기판(2) 상에 도포하고 그 위에 구동 칩을 정렬시켜 가열 압착하는 경우 범프(4) 아래의 ACF 레진이 범프들(4) 사이의 스페이스(6) 내에 위치한 ACF 레진 보다 압력을 크게 받음에서 기인한다. 이러한 범프(4) 아래와 범프들(4) 사이의 스페이스(6)와의 압력차로 인하여, ACF 레진의 흐름이 범프(4) 하단에서 범프들(4) 사이의 스페이스(6)로 향하게 되므로 ACF 레진의 흐름을 따라 ACF 도전 입자(8)도 이동하게 된다. 이 결과, 범프(4) 아래에 위치하는 도전 입자(8)의 잔류율은 감소하게 되고 범프들(4) 사이의 스페이스(6) 내에는 도전입자들(8)이 뭉치는 현상이 심화된다. 이로 인하여 스페이스(6) 내로 뭉친 도전 입자는 범프(4)간의 쇼트를 유발하고, 범프(4) 아 래에 위치하는 도전 입자(8)의 잔류율 감소로 접속 신뢰성에 나쁜 영향을 주게 된다.
따라서, 본 발명은 구동 칩을 실장하는 경우 범프 아래와 범프들 사이의 스페이스와의 압력차를 줄여 ACF 도전 입자의 유동을 감소시킴으로써 범프 아래에 위치하는 도전 입자의 잔류율을 향상시키고자 한다.
이하, 구동 칩의 범프 아래와 범프들 사이의 스페이스와의 압력차를 줄여 범프 아래 도전 입자의 잔류율을 향상시킬 수 있는 본 발명의 바람직한 실시 예들을 도 3 내지 도 11을 참조하여 상세하게 설명하기로 한다.
도 3은 본 발명의 제1 실시 예에 따른 구동 칩(60)이 실장된 표시 패널(40)의 일부분을 도시한 단면도이고, 도 4 및 도 5는 도 3에 도시된 구동 칩(60)에서 범프(54)가 형성된 하부면을 보여주는 평면도 및 사진이다.
도 3에 도시된 구동 칩(60)은 ACF(45)를 통해 표시 패널(40)의 어느 한 기판(30) 상에 형성된 전극 패드(36)와 전기적으로 접속됨과 아울러 기판(30) 상에 부착된다.
표시 패널(40)은 하부 기판(30) 상에 형성되어 화상 표시부의 신호 라인과 접속된 전극 패드(36)를 구비한다.
전극 패드(36)는 화상 표시부의 신호 라인으로부터 연장된 하부 전극 패드(32)와, 절연막(38)을 관통하는 컨택홀을 통해 하부 전극 패드(32)와 접속된 상부 전극 패드(34)로 구성된다. 하부 전극 패드(32)는 화상 표시부의 신호 라인과 함께 불투명 금속으로 형성된다. 상부 전극 패드(34)는 하부 전극 패드(32)를 보호 하기 위한 투명 도전 물질로 형성된다. 이러한 상부 전극 패드(34)는 화상 표시부에서 서브 화소 단위로 빛을 투과시키기 위한 화소 전극과 함께 패터닝되어 형성된다.
구동 칩(60)은 실리콘 웨이퍼(50)에 형성된 구동 회로와 접속된 칩 패드(52)와, 실리콘 웨이퍼(50) 상에 형성되고 칩 패드(52)를 노출시키는 컨택홀이 형성된 보호막(56)과, 보호막(56)의 컨택홀을 통해 칩 패드(52)와 접속되어 단자 역할을 하는 범프(54)를 구비한다. 또한, 구동 칩(60)은 범프(54) 보다 낮은 높이로 범프(54)의 주변을 둘러싸는 유기 절연막(58)을 더 구비한다.
칩 패드(52)는 Al 등과 같은 금속으로, 범프(54)는 Au 등과 같은 등과 같은 금속으로 형성된다. 이러한 칩 패드(52)와 범프(54) 사이에는 칩 패드(52)를 보호하기 위한 배리어 금속층(53)이 추가로 형성되기도 한다.
보호막(56)은 SiNx 등과 같은 절연 물질로 칩 패드(52)가 형성된 실리콘 웨이퍼(50) 상에 형성되어 구동 회로가 형성된 실리콘 웨이퍼(50)를 보호하게 된다. 이러한 보호막(56)은 칩 패드(52)를 노출시키는 컨택홀을 구비한다.
배리어 금속층(53) 및 범프(54)는 보호막(56)의 컨택홀을 통해 노출된 칩 패드(52)와 접속된다.
그리고, 범프(54)가 형성된 보호막(56) 상에는 구동 칩(60)에 내장된 구동 회로를 보호하기 위하여 폴리 이미드(Polyimid) 계열의 유기 절연막(56)이 더 형성된다. 또한, 유기 절연막(56)은 도 4 및 도 5에 도시된 바와 같이 범프(54)가 형성된 단자 영역, 즉 구동 칩의 주변 영역까지 확장되어 형성되고, 범프(54)를 노출 시키는 오픈홀(55)을 구비한다. 이러한 유기 절연막(56)은 범프(54) 보다 낮은 높이로 형성되어 구동 칩(60)을 기판(30) 상에 실장할 때 범프(54) 아래와 범프들(54) 사이의 스페이스와의 압력차를 감소시킴으로써 범프들(54) 사이의 스페이스로 ACF 도전 입자(42)가 빠져나오는 것을 감소시킬 수 있게 된다. 이때, 범프(54)가 노출되도록 유기 절연막(56)에 형성된 오픈홀(55)은 도 4 및 도 5와 같이 범프(54) 보다 넓은 단면적을 갖도록 형성된다. 다시 말하여, 오픈홀(55)의 에지부가 범프(54)의 에지부와 이격되어 형성됨으로써 ACF 도전 입자들(42)과 접촉될 수 있는 범프(54)의 단면적이 충분히 확보되게 한다. 이와 달리, 오픈홀(55)은 범프(54)와 동일한 단면적을 갖도록 형성되어 유기 절연막(58)이 범프(54)의 측면과 접촉될 수도 있다.
이러한 구성을 갖는 구동 칩(60)은 ACF(45)를 통해 표시 패널(40)의 기판(30) 상에 실장된다. 구체적으로, 전극 패드(36)가 형성된 기판(30)의 패드 영역에 ACF(45), 즉 도전 입자(42)가 함유된 ACF 레진(44)을 도포하고 구동 칩(60)을 정렬시켜 가열 압착함으로써 구동 칩(60)이 표시 패널(40)의 기판(10) 상에 실장된다. 이때, 범프들(54) 사이의 스페이스에 범프(54) 보다 낮은 높이의 유기 절연막(58)이 존재하게 됨으로써 범프(54) 아래와, 범프들(54) 사이의 스페이스, 즉 유기 절연막(58) 아래의 압력차가 감소하게 된다. 이에 따라, ACF 레진(44)과 함께 도전 입자(42)의 유동이 감소하여 범프들(54) 사이의 스페이스로 빠져나오는 도전 입자(42)의 개수를 줄일 수 있게 된다. 이 결과, 범프(54) 아래의 도전 입자(42) 잔류율이 향상되므로 구동 칩(60)의 범프(54)와 표시 패널(40)의 전극 패드(36)간의 접속 저항을 감소시킬 수 있게 된다.
한편, 도 3에 도시된 본 발명의 구동 칩(60)에서 유기 절연막(58)의 높이를 범프(54)와 같게 하거나 높게 하는 경우 범프(54)와 전극 패드(36) 사이의 도전 입자(42)의 변형률이 감소하여 접속 저항이 증가할 우려가 있으므로 유기 절연막(58)의 높이는 범프(54) 보다 낮게 형성하는 것이 바람직하다.
도 6a 내지 도 6d는 도 3에 도시된 본 발명의 제1 실시 예에 따른 구동 칩(60)의 제조 방법을 단계적으로 보여주는 단면도들이다.
도 6a를 참조하면, 실리콘 웨이퍼(50) 상에 구동 회로의 전극들과 함께 칩 패드(52)가 형성된다. 칩 패드(52)는 Al 등과 같은 금속층이 실리콘 웨이퍼(50) 상에 증착된 다음 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 구동 회로의 전극들과 함께 형성된다.
도 6b를 참조하면, 구동 회로 및 칩 패드(52)가 형성된 실리콘 웨이퍼(50) 상에 보호막(56)이 형성되고, 보호막(56)을 관통하여 칩 패드(52)를 노출시키는 컨택홀(51)이 형성된다. 컨택홀(51)을 갖는 보호막(56)은 SiNx 등과 같은 무기 절연 물질이 구동 회로 및 칩 패드(52)가 형성된 실리콘 웨이퍼(50) 상에 증착된 다음 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 형성된다.
도 6c를 참조하면, 보호막(56)의 컨택홀(51)을 통해 노출된 칩 패드(52)와 접속된 배리어 금속층(53) 및 범프(54)가 형성된다. 배리어 금속층(53) 및 범프(54)는 보호막(56) 위에 Au/Ni/Ti 등과 같은 배리어 금속과 Au 등과 같은 범프용 금속이 적층된 다음 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 형성된 다.
도 6d를 참조하면, 구동 회로를 보호함과 아울러 범프(54)를 노출시키는 유기 절연막(58)이 보호막(56) 위에 형성된다. 유기 절연막(58)은 감광성을 갖는 폴리이미드 계열의 유기 절연막이 범프(54)가 형성된 보호막(56) 위에 형성된 다음 포토리소그래피 공정으로 노광 및 현상함으로써 형성된다.
이러한 과정을 통해 완성된 구동 칩(60)은 도 3과 같이 전극 패드(36)가 형성된 기판(30) 상에 ACF(45)를 도포한 다음, 그 ACF(45) 위에 정렬시켜 가열 압착함으로써 실장된다. 이때, 범프들(54) 사이의 스페이스에 범프(54) 보다 낮은 높이로 존재하는 유기 절연막(58)에 의해 ACF 레진(44) 및 도전 입자(42)의 유동이 감소하여 범프(54) 아래의 도전 입자(42) 잔류율이 향상된다.
도 7은 본 발명의 제2 실시 예에 따른 구동 칩(60)이 실장된 표시 패널(40)의 일부분을 도시한 단면도이고, 도 8은 도 7에 도시된 표시 패널(40)의 패드 영역을 도시한 평면도이다.
도 7에 도시된 구동 칩(60)이 실장된 표시 패널(40)은 도 3과 대비하여 구동 칩(60)의 범프(54) 대신 전극 패드들(36) 사이의 스페이스에 유기 절연막(62)이 형성되는 것을 제외하고는 동일한 구성 요소들을 구비하므로, 중복된 구성 요소들에 대한 상세한 설명은 생략하기로 한다.
도 7에 도시된 구동 칩(60)은 구동 칩(60)은 실리콘 웨이퍼(50)에 형성된 구동 회로와 접속된 칩 패드(52)와, 실리콘 웨이퍼(50) 상에 형성되고 칩 패드(52)를 노출시키는 컨택홀이 형성된 보호막(56)과, 보호막(56)의 컨택홀을 통해 칩 패드 (52)와 접속되어 단자 역할을 하는 범프(54)를 구비한다. 또한, 구동 칩(60)은 구동 회로 영역을 보호하기 위하여 범프(54)가 형성된 단자 영역, 즉 구동 칩(60)의 주변 영역을 제외한 구동 회로 영역의 보호막(56) 상에 형성된 유기 절연막(미도시)를 추가로 구비한다. 그리고, 구동 칩(60)은 칩 패드(52)와 범프(54) 사이에 형성된 배리어 금속층(53)을 추가로 구비하기도 한다.
도 7에 도시된 표시 패널(40)의 하부 기판(30) 상에 형성된 전극 패드(36)는 화상 표시부의 신호 라인으로부터 연장된 하부 전극 패드(32)와, 절연막(38)을 관통하는 컨택홀을 통해 하부 전극 패드(32)와 접속된 상부 전극 패드(34)로 구성된다. 그리고, 표시 패널(40)은 전극 패드(36) 보다 높게 형성되어 전극 패드(36)를 고립시키는 유기 절연막(62)을 더 구비한다.
다시 말하여, 하부 기판(30)의 절연막(38) 위에는 유기 절연막(62)이 형성되고, 그 유기 절연막(62)에는 도 8에 도시된 바와 같이 전극 패드(36)와 이격되어 전극 패드(36)를 고립시키는 오픈홀(63)이 형성된다. 이러한 유기 절연막(56)은 전극 패드(36) 보다 높게 형성되고, ACF(44)를 통해 구동 칩(60)이 실장된 경우 구동 칩(60)의 범프(44) 보다는 낮게 형성된다. 이에 따라, 구동 칩(60)을 기판(30) 상에 실장할 때 범프(54) 아래와 범프들(54) 사이의 스페이스와의 압력차를 감소시킴으로써 범프들(54) 사이의 스페이스로 ACF 도전 입자(42)가 빠져나오는 것을 감소시킬 수 있게 된다. 이때, 전극 패드(36)를 둘러싸는 오픈홀(63)은 도 8과 같이 전극 패드(36) 보다 넓은 단면적을 갖도록 형성된다. 다시 말하여, 오픈홀(53)의 에지부가 전극 패드(36)의 에지부와 이격되어 형성됨으로써 ACF 도전 입자들(42)과 접촉될 수 있는 전극 패드(36) 및 범프(54)의 단면적이 충분히 확보되게 한다. 이와 달리, 오픈홀(63)은 전극 패드(36)와 동일한 단면적을 갖도록 형성되어 유기 절연막(62)이 전극 패드(36)의 측면과 접촉될 수도 있다.
이러한 구성을 갖는 기판(30)의 패드 영역에 ACF(45), 즉 도전 입자(42)가 함유된 ACF 레진(44)을 도포하고 구동 칩(60)을 정렬시켜 가열 압착함으로써 구동 칩(60)이 표시 패널(40)의 기판(10) 상에 실장된다. 이때, 범프들(54) 사이의 스페이스에 범프(54) 보다 낮은 높이의 유기 절연막(62)이 존재하게 됨으로써 범프(54) 아래와, 범프들(54) 사이의 스페이스, 즉 유기 절연막(62) 위의 압력차가 감소하게 된다. 이에 따라, ACF 레진(44)과 함께 도전 입자(42)의 유동이 감소하여 범프들(54) 사이의 스페이스로 빠져나오는 도전 입자(42)의 개수를 줄일 수 있게 된다. 이 결과, 범프(54) 아래의 도전 입자(43) 잔류율이 향상되므로 구동 칩(60)의 범프(54)와 표시 패널(40)의 전극 패드(36)간의 접속 저항을 감소시킬 수 있게 된다.
도 9a 내지 도 9d는 도 7에 도시된 본 발명의 제1 실시 예에 따른 표시 패널(40)의 제조 방법을 단계적으로 보여주는 단면도들이다.
도 9a를 참조하면, 기판(40) 상에 화상 표시부의 신호 라인들과 함께 하부 전극 패드(32)가 형성된다. 하부 전극 패드(32)는 Al계, Mo계 등의 금속층이 기판(30) 상에 증착된 다음 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 화상 표시부의 신호 라인들과 함께 형성된다.
도 9b를 참조하면, 화상 표시부의 신호 라인과 함께 하부 전극 패드(32)가 형성된 기판(30) 상에 절연막(38)이 형성되고, 절연막(38)을 하부 전극 패드(32)를 노출시키는 컨택홀(61)이 형성된다. 컨택홀(61)을 갖는 절연막(38)은 SiNx 등과 같은 무기 절연 물질이 신호 라인 및 하부 전극 패드(32)가 형성된 기판(30) 상에 증착된 다음 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 형성된다.
도 9c를 참조하면, 절연막(38) 상에 하부 전극 패드(32)를 노출시키는 오픈홀(63)을 갖는 유기 절연막(62)이 형성된다. 유기 절연막(62)은 감광성을 갖는 폴리이미드 계열의 유기 절연 물질이 절연막(38) 위에 증착된 다음 포토리소그래피 공정으로 노광 및 현상함으로써 형성된다.
도 9d를 참조하면, 유기 절연막(62)의 오픈홀(63)을 통해 노출된 하부 전극 패드(32)와 접속된 상부 전극 패드(34)이 형성된다. 상부 전극 패드(34)는 유기 절연막(62) 위에 투명 도전 물질이 증착된 다음 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 형성된다. 이러한 상부 전극 패드(34)는 화상 표시부에 서브 화소 단위로 형성되는 화소 전극과 함께 형성된다.
이러한 과정을 통해 완성된 기판(30)의 패드 영역에 ACF(45)를 도포한 다음, 그 ACF(45) 위에 구동 칩(60)을 정렬시켜 가열 압착함으로써 구동 칩(60)이 실장된다. 이때, 범프들(54) 사이의 스페이스에 범프(54) 보다 낮은 높이로 존재하는 유기 절연막(62)에 의해 ACF 레진(44) 및 도전 입자(42)의 유동이 감소하여 범프(54) 아래의 도전 입자(42) 잔류율이 향상된다.
도 10은 본 발명의 제3 실시 예에 따른 구동 칩(60)이 실장된 표시 패널(40)의 일부분을 도시한 단면도이다.
도 10에 도시된 구동 칩(60)이 실장된 표시 패널(40)은 도 3에 도시된 표시 패널(40)과 대비하여 전극 패드들(36) 사이의 스페이스에 제2 유기 절연막(62)이 더 형성되는 것을 제외하고는 동일한 구성 요소들을 구비하므로, 중복된 구성 요소들에 대한 상세한 설명은 생략하기로 한다.
도 10에 도시된 구동 칩(60)은 실리콘 웨이퍼(50)에 형성된 구동 회로와 접속된 칩 패드(52)와, 실리콘 웨이퍼(50) 상에 형성되고 칩 패드(52)를 노출시키는 컨택홀이 형성된 보호막(56)과, 보호막(56)의 컨택홀을 통해 칩 패드(52)와 접속되어 단자 역할을 하는 범프(54)를 구비한다. 또한, 구동 칩(60)은 범프(54) 보다 낮은 높이로 범프(54)의 주변을 둘러싸는 제1 유기 절연막(58)을 더 구비한다. 제1 유기 절연막(56)은 도 4 및 도 5에 도시된 바와 같이 범프(54)가 형성된 단자 영역, 즉 구동 칩의 주변 영역까지 확장되어 형성되고, 범프(54)를 노출시키는 오픈홀(55)을 구비한다. 이때, 제1 유기 절연막(56)에 형성된 오픈홀(55)은 도 4 및 도 5와 같이 범프(54) 보다 넓은 단면적을 갖도록 형성되어 ACF 도전 입자들(42)과 접촉될 수 있는 범프(54)의 단면적이 충분히 확보되게 한다. 이와 달리, 오픈홀(55)은 범프(54)와 동일한 단면적을 갖도록 형성되어 제1 유기 절연막(58)이 범프(54)의 측면과 접촉될 수도 있다. 이러한 구성을 갖는 구동 칩(60)은 도 6a 내지 도 6d에서 전술한 바와 같은 제조 방법을 통해 완성된다.
도 10에 도시된 표시 패널(40)의 하부 기판(30) 상에 형성된 전극 패드(36)는 화상 표시부의 신호 라인으로부터 연장된 하부 전극 패드(32)와, 절연막(38)을 관통하는 컨택홀을 통해 하부 전극 패드(32)와 접속된 상부 전극 패드(34)로 구성 된다. 그리고, 표시 패널(40)은 전극 패드(36) 보다 높은 높이로 전극 패드(36)의 주변을 둘러싸는 제2 유기 절연막(62)을 더 구비한다.
다시 말하여, 하부 기판(30)의 절연막(38) 위에는 제2 유기 절연막(62)이 형성되고, 그 유기 절연막(62)에는 도 8에 도시된 바와 같이 전극 패드(36)와 이격되어 둘러싸는 형태의 오픈홀(63)이 형성된다. 이러한 제2 유기 절연막(56)은 전극 패드(36) 보다는 높게 형성되고, ACF(44)를 통해 구동 칩(60)이 실장된 경우 구동 칩(60)의 범프(44) 보다는 낮게 형성됨으로써 제1 유기 절연막(58)과 일정한 간격을 두고 이격된다. 제2 유기 절연막(62)의 오픈홀(63)은 도 8과 같이 전극 패드(36) 보다 넓은 단면적을 갖도록 형성됨으로써 ACF 도전 입자들(42)과 접촉될 수 있는 전극 패드(36) 및 범프(54)의 단면적이 충분히 확보되게 한다. 이와 달리, 제2 유기 절연막(62)의 오픈홀(63)은 전극 패드(36)와 동일한 단면적을 갖도록 형성되어 유기 절연막(62)이 전극 패드(36)의 측면과 접촉될 수도 있다. 이러한 구성을 갖는 표시 패널(40)은 도 9a 내지 도 9d에서 전술한 바와 같은 제조 방법을 통해 완성된다.
그리고, 전극 패드(36)가 형성된 기판(30)의 패드 영역에 ACF(45)를 도포하고 구동 칩(60)을 정렬시켜 가열 압착함으로써 구동 칩(60)이 표시 패널(40)의 기판(10) 상에 실장된다. 이때, 구동 칩(60)의 범프들(54) 사이의 스페이스에는 범프(54) 보다 낮은 높이의 제1 유기 절연막(58)이, 표시 패널(40)의 전극 패드들(36) 사이의 스페이스에는 제1 유기 절연막(58)과 일정 간격으로 이격된 제2 유기 절연막(62)이 존재하게 됨으로써 범프(54) 아래와, 범프들(54) 사이의 스페이스, 즉 제1 및 제2 유기 절연막(58, 62) 사이의 압력차가 감소하게 된다. 이에 따라, ACF 레진(44)과 함께 도전 입자(42)의 유동이 감소하여 범프들(54) 사이의 스페이스로 빠져나오는 도전 입자(42)의 개수를 줄일 수 있게 된다. 이 결과, 범프(54) 아래의 도전 입자(43) 잔류율이 향상되므로 구동 칩(60)의 범프(54)와 표시 패널(40)의 전극 패드(36)간의 접속 저항을 감소시킬 수 있게 된다.
이와 같이, 본 발명의 제1 내지 제3 실시 예에 따른 구동 칩이 실장된 표시 패널은 액정 표시 장치, 유기 전계 발광 표시 장치 등과 같은 평판 표시 장치에 적용될 수 있게 된다. 이하, 본 발명의 제1 내지 제3 실시 예가 액정 표시 장치에 적용된 경우를 예로 들어 설명하기로 한다.
도 11은 본 발명의 제1 내지 제3 실시 예에 따른 구동 칩이 실장된 표시 패널을 이요한 액정 패널을 개략적으로 도시한 것이다.
도 11에 도시된 액정 패널은 하부 기판(30)과 상부 기판(70)이 액정을 사이에 두고 접합되어 형성된다. 여기서, 상부 기판(70)은 하부 기판(30)의 주변 영역, 즉 게이트 및 데이터 구동 칩(80, 90)이 형성된 하부 기판(30)의 회로 영역이 노출되게 한다.
하부 기판(30)의 표시 영역에는 상호 교차하는 게이트 라인(GL) 및 데이터 라인(DL)과, 게이트 라인(GL) 및 데이터 라인(DL)의 교차부에 접속된 박막 트랜지스터(TFT)와, 박막 트랜지스터(TFT)와 접속된 서브 화소 단위의 화소 전극이 형성된다. 이러한 화소 전극은 상부 기판(70)에 형성된 공통 전극과 액정을 사이에 두고 중첩되어 액정셀, 즉 등가적으로 액정 캐패시터(Clc)를 형성하게 된다. 박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터의 게이트 신호에 응답하여 데이터 라인(DL)으로부터의 데이터 신호를 화소 전극으로 공급한다. 이에 따라, 화소 전극에 공급된 데이터 신호와 공통 전극에 공급된 공통 전압(Vocm)의 전압차에 따라 유전 이방성을 갖는 액정이 구동되어 광 투과율이 조절된다.
그리고, 하부 기판(30)의 주변 영역에는 게이트 라인(GL)을 구동하는 게이트 구동 칩(80)과, 데이터 라인(DL)을 구동하는 데이터 구동 칩(90)이 본 발명의 제1 내지 제3 실시 예에서 전술한 COG 방식으로 실장된다.
다시 말하여, 게이트 구동 칩(80)은 ACF를 통해 하부 기판(30) 상에 실장되어 게이트 라인(GL)으로부터 연장된 게이트 패드와 접속된다. 데이터 구동 칩(80)은 ACF를 통해 하부 기판 (30) 상에 실장되어 데이터 라인(DL)으로부터 연장된 데이터 패드와 접속된다. 이때, 게이트 구동 칩(80) 및 데이터 구동 칩(90)의 범프들 사이의 스페이스에 제1 유기 절연막이 형성되거나, 하부 기판(30)의 게이트 패드들 사이 및 데이터 패드들 사이의 스페이스에 제2 유기 절연막이 형성된다. 이와 달리, 게이트 구동 칩(80) 및 데이터 구동 칩(90)의 범프들 사이의 스페이스에 제1 유기 절연막이 형성되고, 하부 기판(30)의 게이트 패드들 사이 및 데이터 패드들 사이의 스페이스에 제2 유기 절연막이 형성된다. 이에 따라, 게이트 구동 칩(80) 및 데이터 구동 칩(90)이 하부 기판(30) 상에 실장될 때 ACF 레진과 함께 도전 입자의 유동이 감소하여 범프들(54) 사이의 스페이스로 빠져나오는 도전 입자(42)의 수를 줄일 수 있게 된다. 이 결과, 범프(54) 아래의 도전 입자(43) 잔류율이 향상되므로 구동 칩(60)의 범프(54)와 표시 패널(40)의 전극 패드(36)간의 접속 저항을 감소시킬 수 있게 된다.
상술한 바와 같이, 본 발명에 따른 반도체 칩 및 그 제조 방법은 범프들 사이의 스페이스에 유기 절연막을 구비함으로써 반도체 칩을 표시 패널에 실장할 때 ACF의 유동이 감소되어 범프와 패드 사이에 존재하는 도전 입자의 잔류율을 향상시킬 수 있게 된다.
또한, 본 발명에 따른 표시 패널 및 그 제조 방법은 패드들 사이의 스페이에 유기 절연막을 구비함으로써 반도체 칩을 표시 패널에 실장할 때 ACF의 유동이 감소되어 범프와 패드 사이에 존재하는 도전 입자의 잔류율을 향상시킬 수 있게 된다.
또한, 본 발명에 따른 반도체 칩이 실장된 표시 패널 및 그 제조 방법은 구동칩의 범프들 사이의 스페이스에 제1 유기 절연막을 구비함과 아울러, 표시 패널의 패드들 사이의 스페이스에 제2 유기 절연막을 구비함으로써 반도체 칩을 표시 패널에 실장할 때 ACF의 유동이 감소되어 범프와 패드 사이에 존재하는 도전 입자의 잔류율을 향상시킬 수 있게 된다.
이에 따라, 본 발명에 따른 반도체 칩이 실장된 표시 패널 및 그 제조 방법에 의하면 ACF 도전 입자의 잔류율 향상으로 반도체 칩과 표시 패널과의 접속 신뢰성을 확보할 수 있음과 아울러 ACF의 도전 입자 함유량을 줄여 ACF의 원자재 가격을 낮출 수 있게 된다.
나아가, 본 발명에 따른 반도체 칩이 실장된 표시 패널 및 그 제조 방법에 의하면 ACF 도전 입자의 잔류율 향상으로 고해상도에 맞추어 범프의 면적 및 피치를 감소시킬 수 있게 됨으로써 원가도 절감할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (34)

  1. 반도체 기판에 집적화된 구동 회로와 접속된 다수의 범프와;
    상기 구동 회로를 보호하면서 상기 다수의 범프 보다 낮은 높이로 형성되어 상기 다수의 범프가 돌출되게 하는 유기 절연막을 구비하는 것을 특징으로 하는 반도체 칩.
  2. 제 1 항에 있어서,
    상기 유기 절연막은 상기 다수의 범프 각각을 개별적으로 둘러싸는 오픈홀을 추가로 구비하는 것을 특징으로 하는 반도체 칩.
  3. 제 2 항에 있어서,
    상기 오픈홀의 단면적은 상기 범프의 단면적 보다 큰 것을 특징으로 하는 반도체 칩.
  4. 제 1 항에 있어서,
    상기 구동 회로와 상기 범프 사이에 접속된 칩 패드와;
    상기 구동 회로와 상기 유기 절연막 사이에 형성되어 상기 칩 패드를 노출시키는 보호막을 추가로 구비하는 것을 특징으로 하는 반도체 칩.
  5. 반도체 기판에 집적화된 구동 회로와 접속된 다수의 범프를 형성하는 단계와;
    상기 구동 회로를 보호하면서 상기 다수의 범프가 돌출되도록 상기 범프 보다 낮은 높이의 제 1 유기 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 유기 절연막에 상기 다수의 범프 각각을 개별적으로 둘러싸는 오픈홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  7. 제 6 항에 있어서,
    상기 오픈홀의 단면적은 상기 범프의 단면적 보다 크게 형성된 것을 특징으로 하는 반도체 칩의 제조 방법.
  8. 제 5 항에 있어서,
    상기 범프를 형성하는 단계 이전에,
    상기 구동 회로와 접속된 칩 패드를 형성하는 단계와;
    상기 구동 회로 덮으면서 상기 범프와 접속될 칩 패드를 노출시키는 보호막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  9. 반도체 칩이 이방성 도전 필름을 통해 실장된 표시 패널에 있어서,
    기판 상에 형성되어 상기 반도체 칩에 형성된 범프와 상기 이방성 도전 필름에 포함된 도전 입자를 통해 접속된 전극 패드와;
    상기 전극 패드를 고립시키는 오픈홀을 갖도록 상기 기판 상에 형성된 유기 절연막을 구비하는 것을 특징으로 하는 표시 패널.
  10. 제 9 항에 있어서,
    상기 전극 패드는 상기 기판 상에 형성된 신호 라인과 접속된 하부 전극 패드와;
    상기 하부 전극 패드 위에 형성된 절연막의 컨택홀을 통해 상기 하부 전극 패드와 접속된 상부 전극 패드를 구비하는 것을 특징으로 표시 패널.
  11. 제 9 항에 있어서,
    상기 오픈홀의 단면적은 상기 전극 패드의 단면적 보다 큰 것을 특징으로 하는 표시 패널.
  12. 제 9 항에 있어서,
    상기 유기 절연막은 상기 전극 패드 보다 높게 형성된 것을 특징으로 하는 표시 패널.
  13. 제 12 항에 있어서,
    상기 유기 절연막은 상기 기판 상에 실장된 반도체 칩의 범프 보다 낮게 형성된 것을 특징으로 하는 표시 패널.
  14. 기판 상에 신호 라인과 접속된 전극 패드를 형성하는 단계와;
    상기 전극 패드를 고립시키는 오픈홀을 갖는 유기 절연막을 상기 기판 상에 형성하는 단계와;
    반도체 칩을 이방성 도전 필름을 통해 상기 기판 상에 실장하여 상기 반도체 칩의 범퍼와 상기 전극 패드가 상기 이방성 도전 필름에 포함된 도전 입자를 통해 접속되게 하는 단계를 포함하는 것을 특징으로 하는 반도체 칩이 실장된 표시 패널의 제조 방법.
  15. 제 14 항에 있어서,
    상기 전극 패드를 형성하는 단계는
    상기 신호 라인과 접속된 하부 전극 패드를 형성하는 단계와;
    상기 하부 전극 패드를 노출시키는 컨택홀을 갖는 절연막을 형성하는 단계와;
    상기 컨택홀을 통해 상기 하부 전극 패드와 접속된 상부 전극 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 표시 패널의 제조 방법.
  16. 제 14 항에 있어서,
    상기 오픈홀의 단면적은 상기 전극 패드의 단면적 보다 크게 형성된 것을 특징으로 하는 표시 패널의 제조 방법.
  17. 제 14 항에 있어서,
    상기 유기 절연막은 상기 전극 패드 보다 높게 형성된 것을 특징으로 하는 표시 패널의 제조 방법.
  18. 제 14 항에 있어서,
    상기 유기 절연막은 상기 기판 상에 실장된 반도체 칩의 범프 보다 낮게 형성된 것을 특징으로 하는 표시 패널의 제조 방법.
  19. 제 15 항에 있어서,
    상기 상부 전극 패드는 상기 유기 절연막을 형성한 다음 형성된 것을 특징으로 하는 표시 패널의 제조 방법.
  20. 반도체 기판에 집적화된 구동 회로와 접속된 다수의 범프 및 상기 구동 회로를 보호하면서 상기 다수의 범프 보다 낮은 높이로 형성되어 상기 다수의 범프가 돌출되게 하는 제1 유기 절연막을 구비한 반도체 칩;
    기판 상에 형성된 신호 라인과 접속된 전극 패드를 포함하는 기판과;
    상기 반도체 칩이 상기 기판 상에 부착되게 하고 상기 반도체 칩의 범프와 상기 전극 패드를 접속시키는 도전 입자를 포함하는 이방성 도전 필름을 구비하는 것을 특징으로 하는 표시 패널.
  21. 제 20 항에 있어서,
    상기 제1 유기 절연막은 상기 다수의 범프 각각을 개별적으로 둘러싸는 오픈홀을 추가로 구비하는 것을 특징으로 하는 표시 패널.
  22. 제 21 항에 있어서,
    상기 오픈홀의 단면적은 상기 범프의 단면적 보다 큰 것을 특징으로 하는 표시 패널.
  23. 제 20 항에 있어서,
    상기 구동 회로와 상기 범프 사이에 접속된 칩 패드와;
    상기 구동 회로와 상기 제1 유기 절연막 사이에 형성되어 상기 칩 패드를 노출시키는 보호막을 추가로 구비하는 것을 특징으로 하는 표시 패널.
  24. 제 20 항에 있어서,
    상기 전극 패드를 고립시키는 제2 오픈홀을 갖도록 상기 기판 상에 형성된 제2 유기 절연막을 추가로 구비하는 것을 특징으로 하는 표시 패널.
  25. 제 20 항에 있어서,
    상기 전극 패드는 상기 기판 상에 형성된 신호 라인과 접속된 하부 전극 패드와;
    상기 하부 전극 패드 위에 형성된 절연막의 컨택홀을 통해 상기 하부 전극 패드와 접속된 상부 전극 패드를 구비하는 것을 특징으로 표시 패널.
  26. 제 24 항에 있어서,
    상기 제2 유기 절연막에 형성된 제2 오픈홀의 단면적은 상기 전극 패드의 단면적 보다 큰 것을 특징으로 하는 표시 패널.
  27. 제 24 항에 있어서,
    상기 제2 유기 절연막은 상기 전극 패드 보다 높게 형성된 것을 특징으로 하는 표시 패널.
  28. 제 24 항에 있어서,
    상기 제1 및 제2 유기 절연막은 상기 반도체 칩이 상기 기판 상에 실장된 경우 일정 간격으로 이격되도록 형성된 것을 특징으로 하는 표시 패널.
  29. 제 5 항 내지 제 8 항 중 어느 한 항에 기재된 제조 방법으로 반도체 칩을 마련하는 단계와;
    전극 패드가 노출된 표시 패널을 마련하는 단계와;
    도전 입자를 포함하는 이방성 도전 필름을 통해 상기 반도체 칩을 상기 표시 패널에 실장하는 단계를 포함하는 것을 특징으로 하는 표시 패널의 제조 방법.
  30. 제 29 항에 있어서,
    상기 표시 패널을 마련하는 단계는
    상기 전극 패드를 고립시키는 제2 오픈홀을 갖는 제2 유기 절연막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 표시 패널의 제조 방법.
  31. 제 30 항에 있어서,
    상기 전극 패드를 형성하는 단계는
    신호 라인과 접속된 하부 전극 패드를 형성하는 단계와;
    상기 하부 전극 패드를 노출시키는 컨택홀을 갖는 절연막을 형성하는 단계와;
    상기 컨택홀을 통해 상기 하부 전극 패드와 접속된 상부 전극 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 표시 패널의 제조 방법.
  32. 제 30 항에 있어서,
    상기 제2 오픈홀의 단면적은 상기 전극 패드의 단면적 보다 크게 형성된 것을 특징으로 하는 표시 패널의 제조 방법.
  33. 제 30 항에 있어서,
    상기 제2 유기 절연막은 상기 전극 패드 보다 높게 형성된 것을 특징으로 하는 표시 패널의 제조 방법.
  34. 제 30 항에 있어서,
    상기 제1 및 제2 유기 절연막은 상기 반도체 칩이 상기 기판 상에 실장된 경우 일정 간격으로 이격되도록 형성된 것을 특징으로 하는 표시 패널의 제조 방법.
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CN2006101215580A CN1921095B (zh) 2005-08-24 2006-08-22 半导体芯片、显示屏板及其制造方法
TW095130982A TWI419292B (zh) 2005-08-24 2006-08-23 半導體晶片，使用該晶片之顯示面板及製造半導體晶片與使用該晶片之顯示面板的方法
US11/509,482 US7750469B2 (en) 2005-08-24 2006-08-24 Insulating layer between bumps of semiconductor chip, and display panel using the same with anisotropic conductive film between semiconductor chip and substrate
JP2006227756A JP5311531B2 (ja) 2005-08-24 2006-08-24 半導体チップの実装された表示パネル

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11335668B2 (en) 2019-10-30 2022-05-17 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2841454B1 (fr) 2002-07-01 2004-10-22 Jean Pierre Delmotte "appareil de cuisson d'aliments de type barbecue avec une plaque de regulation multi-fonctionnelle"
US20100164089A1 (en) * 2006-02-15 2010-07-01 Nxp B.V. Non-Conductive Planarization of Substrate Surface for Mold Cap
JP2008166381A (ja) * 2006-12-27 2008-07-17 Sanyo Electric Co Ltd 半導体装置及びその製造方法
KR100810242B1 (ko) * 2007-02-13 2008-03-06 삼성전자주식회사 반도체 다이 패키지와 그를 이용한 내장형 인쇄회로 기판
JP2009282285A (ja) * 2008-05-22 2009-12-03 Mitsubishi Electric Corp 画像表示装置、およびその実装検査方法
JP2011009363A (ja) * 2009-06-24 2011-01-13 Nec Corp 半導体装置及びその製造方法並びにこれを用いた複合回路装置
TWI412107B (zh) * 2009-10-02 2013-10-11 Ind Tech Res Inst 凸塊結構、晶片封裝結構及該凸塊結構之製備方法
TWI445147B (zh) * 2009-10-14 2014-07-11 Advanced Semiconductor Eng 半導體元件
CN102044513A (zh) * 2009-10-21 2011-05-04 日月光半导体制造股份有限公司 半导体组件
TW201117336A (en) * 2009-11-05 2011-05-16 Raydium Semiconductor Corp Electronic chip and substrate providing insulation protection between conducting nodes
TW201121006A (en) * 2009-12-03 2011-06-16 Hannstar Display Corp Connection structure for chip-on-glass driver IC and connection method therefor
US8426251B2 (en) * 2010-01-07 2013-04-23 Infineon Technologies Ag Semiconductor device
CN102237329B (zh) * 2010-04-27 2013-08-21 瑞鼎科技股份有限公司 芯片结构及其芯片接合结构与制造方法
US9070851B2 (en) 2010-09-24 2015-06-30 Seoul Semiconductor Co., Ltd. Wafer-level light emitting diode package and method of fabricating the same
TWI478303B (zh) 2010-09-27 2015-03-21 Advanced Semiconductor Eng 具有金屬柱之晶片及具有金屬柱之晶片之封裝結構
CN102064135B (zh) * 2010-10-21 2015-07-22 日月光半导体制造股份有限公司 具有金属柱的芯片及具有金属柱的芯片的封装结构
KR101822012B1 (ko) * 2010-12-07 2018-01-26 삼성디스플레이 주식회사 유기전계발광 표시 장치 및 그 제조 방법
TWM408126U (en) * 2010-12-10 2011-07-21 Chunghwa Picture Tubes Ltd Conductive pad structure, chip package structure and active device array substrate
JP5370599B2 (ja) * 2011-01-26 2013-12-18 株式会社村田製作所 電子部品モジュールおよび電子部品素子
KR20130013515A (ko) * 2011-07-28 2013-02-06 삼성디스플레이 주식회사 유기 발광 표시 장치
TWI531835B (zh) 2011-11-15 2016-05-01 友達光電股份有限公司 顯示面板
WO2013101243A1 (en) 2011-12-31 2013-07-04 Intel Corporation High density package interconnects
WO2013101241A1 (en) 2011-12-31 2013-07-04 Intel Corporation Organic thin film passivation of metal interconnections
JP2014053597A (ja) * 2012-08-09 2014-03-20 Hitachi Chemical Co Ltd チップ型電子部品及び接続構造体
US10622310B2 (en) 2012-09-26 2020-04-14 Ping-Jung Yang Method for fabricating glass substrate package
US9293438B2 (en) * 2013-07-03 2016-03-22 Harris Corporation Method for making electronic device with cover layer with openings and related devices
CN104347557A (zh) * 2013-07-26 2015-02-11 日月光半导体制造股份有限公司 半导体封装件及其的制造方法
JP6324746B2 (ja) * 2014-02-03 2018-05-16 デクセリアルズ株式会社 接続体、接続体の製造方法、電子機器
CN104900543B (zh) * 2014-03-06 2018-02-06 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法
US9666814B2 (en) 2014-03-07 2017-05-30 Samsung Display Co., Ltd. Display device and method of manufacturing the same
JP2016018879A (ja) * 2014-07-08 2016-02-01 株式会社東芝 半導体装置および半導体装置の製造方法
US9698134B2 (en) * 2014-11-27 2017-07-04 Sct Technology, Ltd. Method for manufacturing a light emitted diode display
CN104966676B (zh) * 2015-07-08 2018-04-27 上海新微技术研发中心有限公司 共晶键合方法
CN107046018B (zh) * 2015-09-16 2020-06-02 杨秉荣 玻璃基板封装及其制造方法
KR102393315B1 (ko) * 2015-09-30 2022-04-29 엘지디스플레이 주식회사 디스플레이 장치
CN205944139U (zh) 2016-03-30 2017-02-08 首尔伟傲世有限公司 紫外线发光二极管封装件以及包含此的发光二极管模块
KR102539031B1 (ko) * 2016-04-28 2023-06-02 삼성디스플레이 주식회사 표시 장치
KR102654925B1 (ko) * 2016-06-21 2024-04-05 삼성디스플레이 주식회사 디스플레이 장치 및 이의 제조 방법
KR102666884B1 (ko) * 2016-07-15 2024-05-17 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
CN106019663A (zh) * 2016-07-29 2016-10-12 京东方科技集团股份有限公司 集成电路器件及制作方法、电路板、显示面板、显示装置
KR102638304B1 (ko) * 2016-08-02 2024-02-20 삼성디스플레이 주식회사 표시장치
KR102615177B1 (ko) * 2016-10-06 2023-12-20 삼성디스플레이 주식회사 평판표시장치
WO2018159186A1 (ja) * 2017-02-28 2018-09-07 富士フイルム株式会社 半導体デバイス、積層体ならびに半導体デバイスの製造方法および積層体の製造方法
KR102341124B1 (ko) * 2017-09-26 2021-12-22 삼성디스플레이 주식회사 전자패널, 표시장치, 및 그 제조 방법
CN109659304A (zh) * 2017-10-12 2019-04-19 上海和辉光电有限公司 一种阵列基板、显示面板及显示装置
US10283471B1 (en) * 2017-11-06 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Micro-connection structure and manufacturing method thereof
CN109860224B (zh) * 2017-11-30 2021-05-14 京东方科技集团股份有限公司 显示基板及其制作方法、显示面板、显示装置
KR102452462B1 (ko) 2017-12-26 2022-10-06 엘지디스플레이 주식회사 표시장치
KR102633137B1 (ko) 2018-01-23 2024-02-02 삼성전자주식회사 반도체 패키지
JP7185252B2 (ja) 2018-01-31 2022-12-07 三国電子有限会社 接続構造体の作製方法
JP7046351B2 (ja) 2018-01-31 2022-04-04 三国電子有限会社 接続構造体の作製方法
JP7160302B2 (ja) * 2018-01-31 2022-10-25 三国電子有限会社 接続構造体および接続構造体の作製方法
KR102512724B1 (ko) * 2018-04-19 2023-03-23 삼성디스플레이 주식회사 표시장치 및 이의 제조방법
KR20200005096A (ko) * 2018-07-05 2020-01-15 엘지전자 주식회사 반도체 발광 소자를 이용한 디스플레이 장치 및 이의 제조방법
CN109188790B (zh) * 2018-09-13 2022-04-15 京东方科技集团股份有限公司 基板及其制作方法、显示装置
US20220320457A1 (en) * 2019-07-12 2022-10-06 Sharp Kabushiki Kaisha Display device
KR20210043790A (ko) * 2019-10-11 2021-04-22 삼성디스플레이 주식회사 접착 부재, 이를 포함한 표시장치, 및 표시장치의 제조 방법
KR20210065580A (ko) * 2019-11-27 2021-06-04 엘지디스플레이 주식회사 플렉서블 표시장치
CN111554582B (zh) * 2020-06-11 2022-07-15 厦门通富微电子有限公司 一种芯片封装方法和芯片封装器件
CN111640722B (zh) * 2020-06-11 2022-07-05 厦门通富微电子有限公司 一种芯片封装方法和芯片封装器件
US11991824B2 (en) * 2020-08-28 2024-05-21 Unimicron Technology Corp. Circuit board structure and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060115720A (ko) * 2003-08-28 2006-11-09 가부시키가이샤후지쿠라 반도체 패키지 및 그 제조 방법
KR20070119530A (ko) * 2006-06-14 2007-12-20 샤프 가부시키가이샤 Ｉｃ 칩 실장 패키지, 및 이것을 사용한 화상 표시 장치

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH095769A (ja) * 1995-06-21 1997-01-10 Rohm Co Ltd 電子素子の配線接続構造
JPH10144727A (ja) * 1996-11-14 1998-05-29 Matsushita Electric Ind Co Ltd 半導体素子の実装方法および半導体素子を実装した電子装置
US5903056A (en) * 1997-04-21 1999-05-11 Lucent Technologies Inc. Conductive polymer film bonding technique
DE69811296D1 (de) * 1997-07-11 2003-03-20 Bosch Gmbh Robert Erhöhte Haftung der Unterseitenbeschichtung von Flip-Chips
JPH11297889A (ja) * 1998-04-16 1999-10-29 Sony Corp 半導体パッケージおよび実装基板、ならびにこれらを用いた実装方法
US5943597A (en) * 1998-06-15 1999-08-24 Motorola, Inc. Bumped semiconductor device having a trench for stress relief
WO2000050512A1 (en) * 1999-02-25 2000-08-31 Nitto Denko Corporation Resin composition for semiconductor encapsulation, semiconductor device obtained with the same, and process for producing semiconductor device
US6451875B1 (en) * 1999-10-12 2002-09-17 Sony Chemicals Corporation Connecting material for anisotropically electroconductive connection
JP2001267370A (ja) * 2000-03-14 2001-09-28 Hitachi Ltd 半導体実装装置および方法
US6677664B2 (en) * 2000-04-25 2004-01-13 Fujitsu Hitachi Plasma Display Limited Display driver integrated circuit and flexible wiring board using a flat panel display metal chassis
JP2001358171A (ja) * 2000-06-12 2001-12-26 Canon Inc 半導体素子実装構造
US6489573B2 (en) * 2000-06-16 2002-12-03 Acer Display Technology Electrode bonding structure for reducing the thermal expansion of the flexible printed circuit board during the bonding process
TW479304B (en) * 2001-02-06 2002-03-11 Acer Display Tech Inc Semiconductor apparatus and its manufacturing method, and liquid crystal display using semiconductor apparatus
KR100456064B1 (ko) 2001-07-06 2004-11-08 한국과학기술원 극미세 피치 ｃｏｇ 기술용 이방성 전도성 필름
JP3810064B2 (ja) * 2002-03-15 2006-08-16 松下電器産業株式会社 液晶表示装置
JP2003332384A (ja) * 2002-05-13 2003-11-21 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6744142B2 (en) * 2002-06-19 2004-06-01 National Central University Flip chip interconnection structure and process of making the same
DE10297818T5 (de) * 2002-11-29 2006-03-16 Infineon Technologies Ag Anbringen von Flipchips an Substraten
JP4115832B2 (ja) * 2002-12-27 2008-07-09 東芝松下ディスプレイテクノロジー株式会社 半導体素子及び液晶表示パネル
JP2005109023A (ja) * 2003-09-29 2005-04-21 Optrex Corp 半導体チップ及びそれを実装した液晶表示装置
JP2005109187A (ja) * 2003-09-30 2005-04-21 Tdk Corp フリップチップ実装回路基板およびその製造方法ならびに集積回路装置
US20050104225A1 (en) * 2003-11-19 2005-05-19 Yuan-Chang Huang Conductive bumps with insulating sidewalls and method for fabricating
TWI262347B (en) * 2004-08-02 2006-09-21 Hannstar Display Corp Electrical conducting structure and liquid crystal display device comprising the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060115720A (ko) * 2003-08-28 2006-11-09 가부시키가이샤후지쿠라 반도체 패키지 및 그 제조 방법
KR20070119530A (ko) * 2006-06-14 2007-12-20 샤프 가부시키가이샤 Ｉｃ 칩 실장 패키지, 및 이것을 사용한 화상 표시 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11335668B2 (en) 2019-10-30 2022-05-17 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same
US11769755B2 (en) 2019-10-30 2023-09-26 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same
US12119329B2 (en) 2019-10-30 2024-10-15 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same

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