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KR101046241B1 - 리프레시 주기 신호 생성 회로 및 이를 이용한 반도체 집적회로 - Google Patents

리프레시 주기 신호 생성 회로 및 이를 이용한 반도체 집적회로 Download PDF

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KR101046241B1
KR101046241B1 KR1020090044814A KR20090044814A KR101046241B1 KR 101046241 B1 KR101046241 B1 KR 101046241B1 KR 1020090044814 A KR1020090044814 A KR 1020090044814A KR 20090044814 A KR20090044814 A KR 20090044814A KR 101046241 B1 KR101046241 B1 KR 101046241B1
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Abstract

리프레시 주기 신호 생성 회로는 리프레시 구간 보정 신호에 따라 발진 신호를 생성하도록 구성된 오실레이터; 상기 발진 신호에 따라 리프레시 주기 신호를 생성하도록 구성된 펄스 생성부; 및 상기 발진 신호를 이용하여 리프레시 구간 신호의 활성화 구간을 보정한 상기 리프레시 구간 보정 신호를 생성하도록 구성된 신호 제어부를 구비한다.
Figure R1020090044814
리프레시

Description

리프레시 주기 신호 생성 회로 및 이를 이용한 반도체 집적회로{CIRCUIT FOR GENERATING REFRESH PERIOD SIGNAL AND SEMICONDUCTOR INTEGRATED CIRCUIT USING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 리프레시 주기 신호 생성 회로 및 이를 이용한 반도체 집적회로에 관한 것이다.
반도체 집적회로 특히, DRAM(Dynamic Random Access Memory)과 같은 휘발성 반도체 메모리는 메모리 셀에 기록된 데이터를 보존하기 위한 리프레시(Refresh) 동작이 필수적이다.
따라서 반도체 메모리는 리드 또는 라이트 동작을 수행하지 않는 대기구간에서도 주기적으로 리프레시 동작을 수행하도록 설계된다.
상기 리프레시 동작의 주기를 정하기 위해 리프레시 주기 신호가 사용된다.
도 1은 종래의 기술에 따른 리프레시 주기 신호 생성 회로의 블록도이다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 리프레시 주기 신호 생성 회로(1)는 오실레이터(10), 분주부(20) 및 펄스 생성부(30)를 구비한다.
상기 오실레이터(10)는 리프레시 구간을 정하기 위한 리프레시 구간 신 호(SREF)에 따라 동작하여 발진 신호(OSC)를 생성한다.
상기 분주부(20)는 상기 발진 신호(OSC)를 분주하여 복수의 분주 신호(1㎲, 2㎲, 4㎲, 8㎲, 16㎲)를 생성한다.
상기 펄스 생성부(30)는 퓨즈 선택 신호(FSEL)에 따라 선택된 상기 복수의 분주 신호(1㎲, 2㎲, 4㎲, 8㎲, 16㎲) 중에서 하나를 이용하여 리프레시 주기 신호(SREFP)를 생성한다.
상기 리프레시 구간 신호(SREF)는 리프레시 모드 탈출 명령(SREX)의 입력에 따라 비활성화된다. 상기 리프레시 모드 탈출 명령(SREX)은 리프레시 주기 신호 생성 회로의 동작상태와는 무관하게 발생된다. 즉, 오실레이터(10), 분주부(20) 및 펄스 생성부(30)의 출력 신호들의 상태와 무관하게 리프레시 모드 탈출 명령(SREX)이 발생되고, 그에 따라 리프레시 구간 신호(SREF)의 비활성화가 이루어진다.
도 2는 종래의 기술에 따른 출력 신호 파형도이다.
먼저, 펄스 생성부(30)가 상기 복수의 분주 신호(1㎲, 2㎲, 4㎲, 8㎲, 16㎲) 중에서 어느 하나의 신호 예를 들어, 8㎲를 이용하여 리프레시 주기 신호(SREFP)를 생성한다고 가정한다.
도 2에 도시된 바와 같이, 발진 신호(OSC)가 생성되는 시점 즉, 상기 발진 신호(OSC)를 분주한 신호(8㎲)의 생성이 진행중인 시점에 리프레시 모드 탈출 명령(SREX)에 따라 상기 리프레시 구간 신호(SREF)가 비활성화되면, 상기 분주 신호(8㎲)는 비정상적으로 즉, 충분한 타이밍 마진(timing margin)을 갖지 못한 상태로 생성된다.
상기 분주 신호(8㎲)가 충분한 타이밍 마진을 갖지 못하므로 이를 이용하여 생성되는 리프레시 주기 신호(SREFP) 또한 충분한 타이밍 마진을 갖지 못하고, 글리치(Glitch) 형태로 생성된다.
상기 리프레시 주기 신호(SREFP)의 각 펄스에 따라 로우 어드레스 하나가 선택되어 해당 메모리 셀들의 리프레시가 이루어지는데, 상기와 같은 글리치 형태의 신호로 인해 해당 로우 어드레스가 선택되지 못하게 된다.
상기 선택되지 못한 로우 어드레스에 해당하는 메모리 셀들의 리프레시가 정상적으로 이루어지지 못하므로 셀 데이터의 손실을 초래할 수 있다.
상술한 리프레시 모드 탈출 명령(SREX)과 발진 신호(OSC)의 타이밍 오류는 불규칙적으로 발생하므로 이에 대한 예측이 불가능하고, 테스트를 통한 재현도 어려우며, 단순히 어느 하나의 신호의 지연시간을 조정하여 상술한 문제를 해결할 수도 없다. 결국, 원인 불명의 반도체 메모리 불량을 유발할 수 있다.
본 발명은 리프레시 모드 탈출 명령과 상관없이 안정적인 리프레시 주기 신호 생성이 가능하도록 한 리프레시 주기 신호 생성 회로를 제공함에 그 목적이 있다.
본 발명에 따른 리프레시 주기 신호 생성 회로는 리프레시 구간 보정 신호에 따라 발진 신호를 생성하도록 구성된 오실레이터; 상기 발진 신호에 따라 리프레시 주기 신호를 생성하도록 구성된 펄스 생성부; 및 상기 발진 신호를 이용하여 리프레시 구간 신호의 활성화 구간을 보정한 상기 리프레시 구간 보정 신호를 생성하도록 구성된 신호 제어부를 구비함을 특징으로 한다.
본 발명에 따른 반도체 집적회로는 발진 신호를 이용하여 리프레시 구간 신호의 활성화 구간을 보정한 상기 리프레시 구간 보정 신호를 생성하도록 구성된 신호 제어부; 상기 리프레시 구간 보정 신호에 따라 생성한 상기 발진 신호를 이용하여 리프레시 주기 신호를 생성하도록 구성된 주기신호 생성부; 상기 리프레시 주기 신호에 따라 리프레시 어드레스를 카운트하여 출력하도록 구성된 리프레시 어드레스 카운터; 및 상기 리프레시 어드레스에 해당하는 메모리 셀에 대한 리프레시를 수행하도록 구성된 메모리 셀 블록을 구비함을 특징으로 한다.
본 발명에 따른 리프레시 주기 신호 생성 회로 및 반도체 집적회로는 리프레 시 모드 탈출 명령과 상관없이 안정적인 리프레시 주기 신호 생성이 가능하다. 따라서 리프레시 동작의 신뢰도를 향상시키고, 결국 반도체 메모리의 안정적인 데이터 보존을 가능하게 한다.
상술한 종래기술에서 리프레시 모드 탈출 명령(SREX)과 발진 신호(OSC)의 타이밍 오류는 불규칙적으로 발생하므로 이에 대한 예측이 불가능하고, 테스트를 통한 재현도 어려우며, 단순히 어느 하나의 신호의 지연시간을 조정하여 상술한 문제를 해결할 수도 없었다.
따라서 본 발명은 발진 신호(OSC)의 생성 상태를 판단하여 상기 리프레시 주기 신호(SREFP)의 활성화 구간을 보정하는 방식을 이용한 것이며, 그 실시예를 설명하기로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3은 본 발명에 따른 리프레시 주기 신호 생성 회로의 블록도이다.
도 3에 도시된 바와 같이, 본 발명에 따른 리프레시 주기 신호 생성 회로(100)는 오실레이터(10), 분주부(20), 펄스 생성부(30) 및 신호 제어부(200)를 구비한다.
상기 오실레이터(10), 분주부(20) 및 펄스 생성부(30)는 도 1에 도시된 종래기술과 동일하게 구현할 수 있으므로 그 구성 설명은 생략하기로 한다.
상기 신호 제어부(200)는 발진 신호(OSC)를 이용하여 리프레시 구간 신 호(SREF)의 활성화 구간을 보정한 리프레시 구간 보정 신호(SREF_C)를 생성하도록 구성된다. 상기 신호 제어부(200)는 구간 시작점 검출부(210), 구간 종료점 검출부(220) 및 래치(230)를 구비한다.
상기 구간 시작점 검출부(210)는 리프레시 구간 신호(SREF)의 활성화에 응답하여 리프레시 구간 보정 신호(SREF_C)의 활성화 구간 시작점을 검출하도록 구성된다. 상기 구간 시작점 검출부(210)는 리프레시 구간 신호(SREF)를 입력 받아 부 펄스(negative pulse)를 출력하는 펄스 발생기(211) 및 상기 부 펄스에 따라 전원 전압(VDD)을 상기 노드(A)에 인가하는 제 1 트랜지스터(M1)를 구비한다.
상기 구간 종료점 검출부(220)는 리프레시 구간 신호(SREF)와 상기 오실레이터(10)에서 출력된 발진 신호(OSC)의 조합결과에 따라 리프레시 구간 보정 신호(SREF_C)의 활성화 구간 종료점을 검출하도록 구성된다. 상기 구간 종료점 검출부(220)는 파워 업 신호(PWRUP)에 따라 상기 리프레시 구간 보정 신호(SREF_C)를 초기화시키도록 구성된다. 상기 구간 종료점 검출부(220)는 상기 리프레시 구간 신호(SREF)와 발진 신호(OSC)를 논리합하고, 그 논리합 결과와 상기 파워 업 신호(PWRUP)를 부정 논리곱 하도록 구성된 복수개의 논리 소자(NR1, IV1, ND1) 및 상기 부정 논리곱 결과에 따라 접지 전압(VSS)을 상기 노드(A)에 인가하는 제 2 트랜지스터(M2)를 구비한다.
상기 래치(230)는 상기 구간 시작점 검출부(210)의 출력에 따라 리프레시 구간 보정 신호(SREF_C)를 활성화 시켜 래치하고, 상기 구간 종료점 검출부(220)의 출력에 따라 상기 리프레시 구간 보정 신호(SREF_C)를 비활성화시키도록 구성된다.
도 4는 본 발명에 따른 리프레시 주기 신호 생성 회로의 출력 신호 파형도이다.
파워 업 신호(PWRUP)에 따라 구간 종료점 검출부(220)의 낸드 게이트(ND1)가 하이 레벨 신호를 출력하고, 그에 따라 제 2 트랜지스터(M2)가 동작하여 노드(A)를 로우 레벨로 만든다. 상기 노드(A)에 인가된 로우 레벨에 따라 래치(230)가 리프레시 구간 보정 신호(SREF_C)를 초기화 시킨다. 즉, 로우 레벨로 유지시킨다.
상기 파워 업 신호(PWRUP)는 반도체 메모리의 동작 전원 레벨이 목표 레벨 이상으로 안정화됨에 따라 로우 레벨에서 하이 레벨로 천이되는 신호이다.
이후, 리프레시 구간 신호(SREF)가 로우 레벨에서 하이 레벨로 활성화됨에 따라 펄스 발생기(211)가 네가티브 펄스(negative pulse)를 발생하고, 그에 따라 제 1 트랜지스터(M1)가 래치(230)의 입력을 하이 레벨로 천이시킨다.
상기 래치(230)는 상기 입력된 하이 레벨을 래치하고, 래치된 신호를 리프레시 구간 보정 신호(SREF_C)로서 오실레이터(10)에 제공한다.
상기 오실레이터(10)는 상기 하이 레벨의 리프레시 구간 보정 신호(SREF_C)에 따라 발진 신호(OSC)를 생성한다.
상기 분주부(20)는 상기 발진 신호(OSC)를 분주하여 복수의 분주 신호(1㎲, 2㎲, 4㎲, 8㎲, 16㎲)를 생성한다.
상기 펄스 생성부(30)는 퓨즈 선택 신호(FSEL)에 따라 선택된 상기 복수의 분주 신호(1㎲, 2㎲, 4㎲, 8㎲, 16㎲) 중에서 하나 예를 들어, 분주 신호(8㎲)를 이용하여 리프레시 주기 신호(SREFP)를 생성한다.
이때 파워 업 신호(PWRUP)는 하이 레벨로 천이된 상태이므로 리프레시 구간 신호(SREF)의 하이 레벨 구간 동안 낸드 게이트(ND1)가 로우 레벨 신호를 출력하여 노드(A)는 하이 레벨로 유지된다. 그에 따라 래치(230)에 의해 리프레시 구간 보정 신호(SREF_C) 또한 하이 레벨로 유지된다.
리프레시 모드 탈출 명령(SREX)에 따라 리프레시 구간 신호(SREF)가 로우 레벨로 천이되고, 발진 신호(OSC) 또한 로우 레벨이라면 낸드 게이트(ND1)가 하이 레벨 신호를 출력하여 노드(A)를 로우 레벨로 천이시킨다. 그에 따라 래치(230)에 의해 리프레시 구간 보정 신호(SREF_C)가 로우 레벨로 천이된다.
상기 리프레시 구간 보정 신호(SREF_C)가 로우 레벨이므로 오실레이터(10), 분주부(20) 및 펄스 생성부(30)의 동작이 중지되고 그에 따라 리프레시 주기 신호(SREFP)의 발생이 중지된다.
한편, 리프레시 모드 탈출 명령(SREX)에 따라 리프레시 구간 신호(SREF)가 로우 레벨로 천이되었지만 발진 신호(OSC)가 하이 레벨이라면, 즉, 현재 생성중인 발진 신호(OSC)가 존재하면, 낸드 게이트(ND1)가 로우 레벨 신호를 출력하여 노드(A)를 하이 레벨로 유지시킨다. 그에 따라 래치(230)에서 출력되는 리프레시 구간 보정 신호(SREF_C) 또한 도 4와 같이, 하이 레벨을 유지한다.
상기 리프레시 구간 신호(SREF)는 이미 로우 레벨로 천이되었지만, 리프레시 구간 보정 신호(SREF_C)가 하이 레벨이므로 오실레이터(10)가 충분한 타이밍 마진을 갖도록 발진 신호(OSC)를 생성하고, 그에 따라 복수의 분주 신호(1㎲, 2㎲, 4㎲, 8㎲, 16㎲) 또한 충분한 타이밍 마진을 갖고 생성 된다.
그에 따라 펄스 생성부(30)는 상기 충분한 타이밍 마진을 갖는 복수의 분주 신호(1㎲, 2㎲, 4㎲, 8㎲, 16㎲) 중에서 하나 예를 들어, 분주 신호(8㎲)를 이용하여 충분한 타이밍 마진을 갖는 리프레시 주기 신호(SREFP)를 생성하게 된다.
상술한 본 발명에 따른 리프레시 주기 신호 생성 회로는 발진 신호(OSC)의 생성 상태를 판단하여 상기 리프레시 주기 신호(SREFP)의 활성화 구간을 보정하는 방식을 이용한 것으로서, 발진 신호(OSC) 대신에 분주 신호(1㎲, 2㎲, 4㎲, 8㎲, 16㎲) 중의 하나를 이용하는 것도 가능하다. 다만 타이밍 상으로 발진 신호(OSC)가 가장 앞서므로 보다 정확한 동작을 위해 발진 신호(OSC)를 이용한 예를 든 것이다.
도 5는 본 발명에 따른 반도체 집적회로의 블록도이다.
도 5에 도시된 바와 같이, 본 발명에 따른 반도체 집적회로(300)는 신호 제어부(400), 주기신호 생성부(500), 리프레시 어드레스 카운터(600) 및 메모리 셀 블록(700)을 구비한다.
상기 신호 제어부(400)는 발진 신호(OSC)를 이용하여 리프레시 구간 신호(SREF)의 활성화 구간을 보정한 리프레시 구간 보정 신호(SREF_C)를 생성하도록 구성된다.
상기 주기신호 생성부(500)는 상기 리프레시 구간 보정 신호(SREF_C)를 이용하여 리프레시 주기 신호(SREFP)를 생성하도록 구성된다.
상기 리프레시 어드레스 카운터(600)는 상기 리프레시 주기 신호(SREFP)에 따라 로우 어드레스(RA)를 카운트하여 출력하도록 구성된다.
상기 메모리 셀 블록(700)은 상기 로우 어드레스(RA)에 해당하는 워드 라 인(Word Line)을 활성화시켜 해당 메모리 셀(memory cell)에 대한 리프레시를 수행하도록 구성된다.
도 6은 도 5의 신호 제어부 및 펄스 생성부의 회로도이다.
상기 신호 제어부(400)는 도 3의 신호 제어부(200)와 동일하게 구현할 수 있으므로 그 구성설명은 생략하기로 한다.
상기 주기신호 생성부(500)는 오실레이터(10), 분주부(20) 및 펄스 생성부(30)를 구비할 수 있다. 상기 오실레이터(10), 분주부(20) 및 펄스 생성부(30)는 도 3과 동일하게 구현할 수 있으므로 그 구성설명은 생략하기로 한다.
이와 같이 구성된 본 발명에 따른 반도체 집적회로의 동작을 설명하면 다음과 같다.
파워 업 신호(PWRUP)에 따라 구간 종료점 검출부(220)의 낸드 게이트(ND1)가 하이 레벨 신호를 출력하고, 그에 따라 제 2 트랜지스터(M2)가 동작하여 노드(A)를 로우 레벨로 만든다. 상기 노드(A)에 인가된 로우 레벨에 따라 래치(230)가 리프레시 구간 보정 신호(SREF_C)를 초기화 시킨다. 즉, 로우 레벨로 유지시킨다.
상기 파워 업 신호(PWRUP)는 반도체 메모리의 동작 전원 레벨이 목표 레벨 이상으로 안정화됨에 따라 로우 레벨에서 하이 레벨로 천이되는 신호이다.
이후, 리프레시 구간 신호(SREF)가 로우 레벨에서 하이 레벨로 활성화됨에 따라 펄스 발생기(211)가 네가티브 펄스(negative pulse)를 발생하고, 그에 따라 제 1 트랜지스터(M1)가 래치(230)의 입력을 하이 레벨로 천이시킨다.
상기 래치(230)는 상기 입력된 하이 레벨을 래치하고, 래치된 신호를 리프레 시 구간 보정 신호(SREF_C)로서 오실레이터(10)에 제공한다.
상기 오실레이터(10)는 상기 하이 레벨의 리프레시 구간 보정 신호(SREF_C)에 따라 발진 신호(OSC)를 생성한다.
상기 분주부(20)는 상기 발진 신호(OSC)를 분주하여 복수의 분주 신호(1㎲, 2㎲, 4㎲, 8㎲, 16㎲)를 생성한다.
상기 펄스 생성부(30)는 퓨즈 선택 신호(FSEL)에 따라 선택된 상기 복수의 분주 신호(1㎲, 2㎲, 4㎲, 8㎲, 16㎲) 중에서 하나 예를 들어, 분주 신호(8㎲)를 이용하여 리프레시 주기 신호(SREFP)를 생성한다.
이때 파워 업 신호(PWRUP)는 하이 레벨로 천이된 상태이므로 리프레시 구간 신호(SREF)의 하이 레벨 구간 동안 낸드 게이트(ND1)가 로우 레벨 신호를 출력하여 노드(A)는 하이 레벨로 유지된다. 그에 따라 래치(230)에 의해 리프레시 구간 보정 신호(SREF_C) 또한 하이 레벨로 유지된다.
리프레시 모드 탈출 명령(SREX)에 따라 리프레시 구간 신호(SREF)가 로우 레벨로 천이되고, 발진 신호(OSC) 또한 로우 레벨이라면 낸드 게이트(ND1)가 하이 레벨 신호를 출력하여 노드(A)를 로우 레벨로 천이시킨다. 그에 따라 래치(230)에 의해 리프레시 구간 보정 신호(SREF_C)가 로우 레벨로 천이된다.
상기 리프레시 구간 보정 신호(SREF_C)가 로우 레벨이므로 오실레이터(10), 분주부(20) 및 펄스 생성부(30)의 동작이 중지되고 그에 따라 리프레시 주기 신호(SREFP)의 발생이 중지된다.
한편, 리프레시 모드 탈출 명령(SREX)에 따라 리프레시 구간 신호(SREF)가 로우 레벨로 천이되었지만 발진 신호(OSC)가 하이 레벨이라면, 즉, 현재 생성중인 발진 신호(OSC)가 존재하면, 낸드 게이트(ND1)가 로우 레벨 신호를 출력하여 노드(A)를 하이 레벨로 유지시킨다. 그에 따라 래치(230)에서 출력되는 리프레시 구간 보정 신호(SREF_C) 또한 도 4와 같이, 하이 레벨을 유지한다.
상기 리프레시 구간 신호(SREF)는 이미 로우 레벨로 천이되었지만, 리프레시 구간 보정 신호(SREF_C)가 하이 레벨이므로 오실레이터(10)가 충분한 타이밍 마진을 갖도록 발진 신호(OSC)를 생성하고, 그에 따라 복수의 분주 신호(1㎲, 2㎲, 4㎲, 8㎲, 16㎲) 또한 충분한 타이밍 마진을 갖고 생성 된다.
그에 따라 펄스 생성부(30)는 상기 충분한 타이밍 마진을 갖는 복수의 분주 신호(1㎲, 2㎲, 4㎲, 8㎲, 16㎲) 중에서 하나 예를 들어, 분주 신호(8㎲)를 이용하여 충분한 타이밍 마진을 갖는 리프레시 주기 신호(SREFP)를 생성하게 된다.
상기 리프레시 어드레스 카운터(600)는 상기 리프레시 주기 신호(SREFP)에 따라 로우 어드레스(RA)를 카운트하여 출력한다.
상기 메모리 셀 블록(700)은 상기 로우 어드레스(RA)에 해당하는 워드 라인(Word Line)을 활성화시켜 해당 메모리 셀(memory cell)에 대한 리프레시를 수행한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 리프레시 주기 신호 생성 회로의 블록도,
도 2는 종래의 기술에 따른 출력 신호 파형도,
도 3은 본 발명에 따른 리프레시 주기 신호 생성 회로의 블록도,
도 4는 본 발명에 따른 리프레시 주기 신호 생성 회로의 출력 신호 파형도,
도 5는 본 발명에 따른 반도체 집적회로의 블록도,
도 6은 도 5의 신호 제어부 및 주기신호 생성부의 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
200, 400: 신호 제어부 500: 주기신호 생성부
600: 리프레시 어드레스 카운터 700: 메모리 셀 블록

Claims (12)

  1. 리프레시 구간 보정 신호에 따라 발진 신호를 생성하도록 구성된 오실레이터;
    상기 발진 신호에 따라 리프레시 주기 신호를 생성하도록 구성된 펄스 생성부; 및
    리프레시 구간 신호 및 상기 발진 신호가 모두 비활성화되면 상기 리프레시 구간 보정 신호를 비활성화시키도록 구성된 신호 제어부를 구비하는 리프레시 주기 신호 생성 회로.
  2. 제 1 항에 있어서,
    상기 신호 제어부는
    상기 리프레시 구간 신호의 활성화에 응답하여 상기 리프레시 구간 보정 신호의 활성화 구간 시작점을 검출하도록 구성된 구간 시작점 검출부,
    상기 리프레시 구간 신호와 상기 발진 신호의 조합결과에 따라 상기 리프레시 구간 보정 신호의 활성화 구간 종료점을 검출하도록 구성된 구간 종료점 검출부, 및
    상기 구간 시작점 검출부의 출력에 따라 상기 리프레시 구간 보정 신호를 활성화시켜 래치하고, 상기 구간 종료점 검출부의 출력에 따라 상기 리프레시 구간 보정 신호를 비활성화시키도록 구성된 래치를 구비하는 리프레시 주기 신호 생성 회로.
  3. 제 2 항에 있어서,
    상기 구간 시작점 검출부는 상기 리프레시 구간 신호를 입력 받아 펄스를 출력하도록 구성된 펄스 발생기, 및
    상기 펄스에 따라 전원 전압을 상기 래치의 입력단에 인가하도록 구성된 스위칭 소자를 구비하는 리프레시 주기 신호 생성 회로.
  4. 제 2 항에 있어서,
    상기 구간 종료점 검출부는
    파워 업 신호에 따라 상기 리프레시 구간 보정 신호를 초기화시키도록 구성된 리프레시 주기 신호 생성 회로.
  5. 제 4 항에 있어서,
    상기 구간 종료점 검출부는
    상기 리프레시 구간 신호와 상기 발진 신호를 조합 하도록 구성된 제 1 논리 소자,
    상기 제 1 논리 소자의 출력과 상기 파워 업 신호를 조합하도록 구성된 제 2 논리 소자, 및
    상기 제 2 논리 소자의 출력에 따라 접지 전압을 상기 래치의 입력단에 인가 하도록 구성된 스위칭 소자를 구비하는 리프레시 주기 신호 생성 회로.
  6. 제 1 항에 있어서,
    상기 발진 신호를 분주하여 상기 펄스 생성부에 제공하도록 구성된 분주부를 더 구비하는 리프레시 주기 신호 생성 회로.
  7. 리프레시 구간 신호 및 발진 신호가 모두 비활성화되면 리프레시 구간 보정 신호를 비활성화시키도록 구성된 신호 제어부;
    상기 리프레시 구간 보정 신호에 따라 생성한 상기 발진 신호를 이용하여 리프레시 주기 신호를 생성하도록 구성된 주기신호 생성부;
    상기 리프레시 주기 신호에 따라 리프레시 어드레스를 카운트하여 출력하도록 구성된 리프레시 어드레스 카운터; 및
    상기 리프레시 어드레스에 해당하는 메모리 셀에 대한 리프레시를 수행하도록 구성된 메모리 셀 블록을 구비하는 반도체 집적회로.
  8. 제 7 항에 있어서,
    상기 신호 제어부는
    상기 리프레시 구간 신호의 활성화에 응답하여 상기 리프레시 구간 보정 신호의 활성화 구간 시작점을 검출하도록 구성된 구간 시작점 검출부,
    상기 리프레시 구간 신호와 상기 발진 신호의 조합결과에 따라 상기 리프레 시 구간 보정 신호의 활성화 구간 종료점을 검출하도록 구성된 구간 종료점 검출부, 및
    상기 구간 시작점 검출부의 출력에 따라 상기 리프레시 구간 보정 신호를 활성화시켜 래치하고, 상기 구간 종료점 검출부의 출력에 따라 상기 리프레시 구간 보정 신호를 비활성화시키도록 구성된 래치를 구비하는 반도체 집적회로.
  9. 제 8 항에 있어서,
    상기 구간 시작점 검출부는 상기 리프레시 구간 신호를 입력 받아 펄스를 출력하도록 구성된 펄스 발생기, 및
    상기 펄스에 따라 전원 전압을 상기 래치의 입력단에 인가하도록 구성된 스위칭 소자를 구비하는 반도체 집적회로.
  10. 제 8 항에 있어서,
    상기 구간 종료점 검출부는
    파워 업 신호에 따라 상기 리프레시 구간 보정 신호를 초기화시키도록 구성된 반도체 집적회로.
  11. 제 7 항에 있어서,
    상기 주기신호 생성부는
    상기 리프레시 구간 보정 신호에 따라 상기 발진 신호를 생성하도록 구성된 오실레이터, 및
    상기 발진 신호에 따라 상기 리프레시 주기 신호를 생성하도록 구성된 펄스 생성부를 구비하는 반도체 집적회로.
  12. 제 11 항에 있어서,
    상기 발진 신호를 분주하여 상기 펄스 생성부에 제공하도록 구성된 분주부를 더 구비하는 반도체 집적회로.
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